DE2559058B2 - Adressiersteuerwerk für eine Stufe eines zeitmultiplexen Koppelfelds - Google Patents

Description

Die Erfindung bezieht sich auf ein Adressiersteuerwerk nach dem Oberbegriff des Anspruchs 1.

Adressiersteuerwerke haben im allgemeinen zwei Hauptaufgaben: Sie wirken als Zwischenschaltungen zwischen dem Rechner der elektronischen Vermittlungsstelle und dem Koppelfeld und führen die operative Speicherung, also das Festhalten des Zustands der gerade ablaufenden Schaltoperationen aus.

Sobald ein erster, rufender und hierfür mit der Vermittlungsstelle verbundener Teilnehmer mit einem zweiten, gerufenen und ebenfalls - direkt oder über mögliche Zwischenvermittlungsstellen - mit der Vermittlungsstelle verbundenen Teilnehmer verbunden zu werden wünscht, teilt in an sich bekannter Weise der Rechner beiden Teilnehmern einen einlaufenden Kanal zu, also einen Kanal auf einer in die Vermittlungsstelle einlaufenden PCM-Leitung, sowie einen auslaufenden Kanal, also einen Kanal auf einer aus der Vermittlungsstelle auslaufenden PCM-Leitung. Der Rechner sendet also an das Adressiersteuerwerk zwei Informationen, um im Schaltnetzwerk der Vermittlungsstelle die beiden Schaltvorgänge zu bewirken, die notwendig sind, um sowohl die Verbindung zwischen dem einlaufenden Kanal des ersten Teilnehmers und dem auslaufenden Kanal des zweiten Teilnehmers als auch die Verbindung zwischen dem auslaufenden Kanal des ersten Teilnehmers und dem einlaufenden Kanal des zweiten Teilnehmers herzustellen.

Das Adressiersteuerwerk empfängt vom Rechner jeweils mit parallelen Bits und hintereinander für die beiden miteinander zu verbindenden Kanäle deren Adressen und gibt zyklisch für die aufeinanderfolgen-

den Zeitlagen die Adressen der jeweils mit den Kanälen entsprechend diesen Zeitlagen zu verbindenden Kanäle ab. Der Zyklus sämtlicher aufeinanderfolgender Zeitlagen mit den jeweils zugehörigen Partner-Zeitlagen wird dem zeitmultiplexen Koppelfeld ein- "> gespeist und dort entsprechend ausgewertet.

Das. Adressiersteuerwerk hat hierfür die in der Information enthaltenen Daten zu beachten und sie so zu verarbeiten, daß das zeitmultiplexe Koppelfeld in die Lage versetzt wird, gemäß der bekannten zeitmul- ι» tiplexen Schalttechnik die Sprechbestandteile des einlaufenden Kanals des ersten Teilnehmers während der Zeitlage, also des Arbeitsintervalls, die bzw. das dem auslaufenden Kanal des zweiten Teilnehmers zugeordnet ist, und umgekehrt zu lesen. Um diese Vor- ι "· gängc korrekt durchzuführen, benötigt das Adressiersteuerwerk Speicher mit einer Kapazität, die der Zahl der gleichzeitig durchzuführenden Operationen direkt proportional ist. Außerdem muß die Vorrichtung eine ausreichend hohe Operationsgeschwindigkeit haben, -'» um zu jeder Rahmenzeit die Stufe des zeitmuJtipJexen Koppelfelds mit den Leseadressen sämtlicher Kanäle aller PCM-Leitungen, die mit der Vermittlungsstelle verbunden sind und in Gruppen organisiert sind, zu versorgen. r>

Nach dem Stand der Technik sinkt gemäß den technischen Bedingungen die Lesegeschwindigkeit der Speicher mit einer Erhöhung von deren Kapazität, so daß es nicht möglich ist, gleichzeitig sowohl hohe Anforderungen an die Geschwindigkeit als auch an die n> Kapazität zu erfüllen. Die bekannten Systeme neigen somit dazu, nur das wichtigste Problem zu lösen, nämlich die Lesegeschwindigkeit. Auf diese Weise wird jedoch die gleichzeitig verarbeitbare Kanalzahl automatisch begrenzt. r>

Beispielsweise ist ein zeitmultiplexes Koppelfeld bekannt (DT-AS 2021330), dessen Koppelpunktschalter entsprechend der geforderten Zeitlagenumsetzung von je eingehender Leitung vorhandenen Umlaufspeichern angesteuert werden, die zyklisch die hi einlaufenden Kanäle jeder Leitung abtasten und an den Speicherplätzen dieser einlaufenden Kanäle jeweils gegebenenfalls die Adresse eines damit zu verbindenden auslaufenden Kanals sowie die hierfür erforderliche Verzögerungszeit gespeichert enthalten, r. Dieses Vorgehen erfordert für jede eingehende Leitung einen Speicher sowie ein Bündel von Steuerleitungen zu den einzelnen Koppelpunktschaltern. Die Steuerung ist. hierbei weitgehend dezentralisiert.

Bei gemischten Zeit-Raum-Koppelfeldern sind >u Maßnahmen für die Zwischenspeicherung der bei der Zeitlagenumsetzung kurzzeitig zu speichernden PCM-Wörter bekannt (DE-OS 2003 195).

Demgegenüber liegt der Erfindung «.lic Aufgabe zugrunde, gleichzeitig sowohl die Geschwindigkeit als r> auch die Kapazität des Adressiersteuerwerks zu erhöhen. Diese Aufgabe wird durch die in den Ansprüchen gekennzeichnete Erfindung gelöst, die mit Hilfe eines besonderen Systems von Speichern hoher Kapazität eine höhere Operationsgeschwindigkeit erreicht als m> solche Geschwindigkeiten, die einzeln von jedem der verwendeten Speicher erhalten werden können, wodurch gleichzeitig eine hohe Gesamtgeschwindigkeit der Datenverarbeitung sichergestellt wird. Das Adressiersteuerwerk bietet außerdem eine η ganz ein- t,^r> fachen Aufbau, eine leichte Wartung und eine hohe Flexibilität, wenn es mit modularen Einheiten bestückt ist. Es ist auch insofern kostenmäßig günstig, als es nur verhältnismäßig langsame Speicher benötigt, die bei gleicher Kapazität billiger sind als Speicher mit höherer Geschwindigkeit.

Die Erfindung wirkt sich also so aus, daß die Steueradressen in die Speicher eingeschrieben werden jnd zu zwei gegeneinander versetzten Phasen die Kanäle gleicher Ordnung der den beiden Phasen zugeordneten Speicher gleichzeitig auslesen und nacheinander versetzt über den Multiplexer zu entsprechenden Haltespeichern eines Koppelnetzwerkes übertragen werden.

Weitere Einzelheiten, Vorteile und Weiterbildungen der Erfindung ergeben sich aus den Unteranspriichen und aus der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung. Es zeigt

Fig. 1 einen Übersichtsblockschaltplan zur Darstellung der Einfügung des erfindungsgemäßen Adressiersteuerwerks zwischen dem Rechner einer Vermittlungsstelle und ein zeitmultiplexes Koppelfeld,

Fig. 2 im einzelnen einen Blockschaltplan einer Schaltung DAM in Fig. 1,

Fig. 3 im einzelnen einen Blockschaltplan eines Schaltwerkes MCC in Fig. 1,

Fig. 4 im einzelnen einen Blockschaltplan einer Zählkeue CCl in Fig. 1,

Fig. 5 im einzelnen einen Blockschaltplan einer Zählkette CC2 in Fig. 1,

Fig. 6 ein Vergleichschema der die Operation des erfindungsgemäßen Adressiersteuerwerks steuernden Signale innerhalb eines Arbeitsintervalls,

Fig. 7 ein Vergleichschema einiger die Operation des erfindungsgemäßen Adressiersteuerwerks steuernden Signale innerhalb einer Bitzeit.

Zum leichteren Verständnis des Betriebs des erfindungsgemäßen Adressiersteuerwerks wird im folgenden nur das beschrieben, was die Verbindung zwischen einem einen ersten, rufenden Teilnehmer, dessen komplette Adresse durch y angegeben win!, zugeordneten einlaufenden Kanal und einem einen zweiten, gerufenen Teilnehmer, dessen komplette Adresse mit χ bezeichnet wird, zugeordneten auslaufenden Kanal betrifft. Die Gesichtspunkte hinsichtlich der gegenseitigen Verbindung eines auslaufenden Kanals des ersten Teilnehmers mit einem einläutenden Kanal des zweiten Teilnehmers sind analog hierzu.

Die Schaltung nach Fig. 1 zeigt einen im folgenden als Vermittlungsprozessor EL bezeichneten Rechner der Vermittlungsstelle und ein zeitmultiplexes Koppelfeld RC derselben Vermittlungsstelle, mit dem in η Gruppen organisierte PCM-Leitungen verbunden sind. Beispielsweise kann, wie es in der PCM-Tcchnik üblich ist, jeder der η Gruppen aus 32 Leitungen /,, /₂, ...gebildet sein, von denen jede 32 Kanäle C₁, C₂,... umfaßt. Der Prozessor EL und das Koppelfeld RC gehören nicht zur Erfindung und werden im folgenden nicht im einzelnen beschrieben.

Eine Schaltung DAM verarbeitet in geeigneter Weise das Format und führt die Zeitsteuerung der vom Prozessor EL kommenden Informationen durch, die grundsätzlich jeweils aus einer Folge von auslaufenden Kanaladressen χ und von einlaufenden Kanaljjressen y bestehen. Diese Nachrichten werden übci Verbindungen 1,2... r aus jeweils m Leitern geleitet, wobei jede Verbindung parallel die m Bits jeder Adresse überträgt. Wie später anhand von Fig. 2 genauer beschrieben wird, gibt die Schaltung DAM aus-

gangsseitig gleichzeitig auf einer Verbindung c die Adresse des einlaufenden Kanals und auf einer Verbindung / die Adresse des auslaufenden Kanals ab.

Ein Schaltwerk MlC umfaßt eine Mehrzahl von Lesc/Schreib-Spcichern. Während der Schreibphase speichert es von der Schaltung DAM kommende Daten ein, indem es auf der Verbindung ι liegende Daten, die die Adresse des gerufenen Teilnehmers (des auslaufenden Kanals) betreffen, zum Adressieren der Speicher für die gleichzeitig auf der Verbindung c liegenden Daten, die die Adresse des rufenden Teilnehmers (des einlaufenden Kanals) betreffen, verwendet. Während der Lesephase gibt es in jedem der Arbcitsintervalle (Zeitlagen) des Zeitmultiplexrahmens sequentiell an das zeitmultiplexe Schaltnetzwerk RC über einen Leiter 5 alle die Adressen ab, die alle PCM-Leitungcn aller mit der Vermittlungsstelle verbundenen Abschnitte identifizieren. Der Aufbau und die Betriebsweise des Schaltwerks MIC werden später unter Bezugnahme auf Fig. 3 beschrieben.

Ein Taktgeber BT erzeugt zwei Grund-Taktsignale, nämlich ein Signal CK einer höheren Frequenz und ein Rahmensynchronisier-Taktsignal 5. Zwei Zählketten CCl und CC2 empfangen die vom Taktgeber ßTerzeugten Taktsignale CK und S und erzeugen für den Betrieb der Vorrichtung erforderliche Zeitsignale. Im einzelnen erzeugt die Zählkette CCl Zeitsignale WIl. W12, W\3, All und RIl, die die Schaltung DAM verwendet, um, wie noch anhand von Fig. 6 gezeigt wird, geeignete operative Phasen festzustellen. Die Zählkette CC2 erzeugt Zeitsignale W'21. 1^22, /?21, R22 und /?23, die vom Schaltwerk MIC zum Feststellen geeigneter operativer Phasen verwendet werden, wie noch anhand von Fig. 6 und 7 gezeigt wird.

Die Schaltung DAM umfaßt gemäß Fig. 2 Multiplexer MXl. MXl. ... MXr. die von bekannter Art sein können und auf der Grundlage des Zeitsignals IVIl von der Zählkette CCl (Fig. 1) auf ausgehenden Leitern 6. 7. ...8 m Bits in Serie abgeben, die sich auf jede der Adressen beziehen, die die vom Prozessor EL auf den Verbindungen 1. 2.... r abgegebenen Nachrichten darstellen. Ein Speicher TM besteht aus einer Matrix von r Zeilen und 2m Spalten, wobei m, wie bereits gesagt, die Zahl der parallel von jeder der Verbindungen 1.2,... r übertragenen Bits ist. Auf der Basis des von der Zählkette CCl (Fig. 1) kommenden Zeitsignals ^12 verschiebt der Speicher TM die in seinen Zellen enthaltenen Bits entlang seiner Zeilen oder entlang seiner Spalten.

Das Zeitsignal W12 besteht gemäß Fig. 6 aus zwei Signalverläufen W und W". Nehmer, beide Signalverläufe den Pegel 1 an, so bilden sie gemeinsam den Befehl, im Speicher TM zeilenweise zu verschieben. Ist andererseits der Signalverlauf W auf Pegel 1 und W" auf Pegel 0, so bildet diese Konfiguration den Befehl, im Speicher TM spaltenweise zu verschieben.

Durch die zeilenweise Verschiebung wird eine Einspeicherung der 2m Bits im Speicher TM bewirkt, die jede Information darstellen, die jeweils beide Adressen von je m Bits enthält, die sich auf den auslaufenden Kanal bzw. den einlaufenden Kanal beziehen und an den Ausgangsleitern 6, 7, ...8 der Multiplexer MXl, MX2, ...MXr vorliegen. Durch die spaltenweise Verschiebung wird das Ausspeichern der im Speicher TM gespeicherten Bits zu mit jeder der Spalten verbundenen Ausgangsanschlüssen bewirkt. Die Spalten und ihre Ausgangsanschlüsse sind zu den Verbindungen ι und c zusammengefaßt, von dener jede aus m Leitern besteht und die die Kanaladres sen χ bzw. y führen.

Die Zeitsignale für die Einspeicher- und Ausspeicherphase des Speichers TM kommen über einen Leiter 10, der von einem Multiplexer MX6 ausgeht, dci von der Zählkette CCl (Fig. 1) die Zeitsignalc W12 und RIl zum Einspeichern bzw. Ausspeichern empfängt, und vom Zeitsignal R12, das ebenfalls von dei Zählkette CCl kommt, geeignet gestellt wird.

Das Schaltwerk MlC umfaßt gemäß Fig. 3 η zugriffsfreie Lese/Schreib-Speicher Nl, N2,... Nn, die von an sich bekannter Art sein können und alle gleichzeitig zu speichernde Daten über die von der Schaltung DAM (Fig. 1 und 2) kommende Verbindung c empfangen \n = Zahl der Leitungsgruppen). Die Speicher N sind in m Zeilen und einer Anzahl vor Spalten gleich dem Produkt der Zahl der PCM-Lei-

tungen /,, /₂ die in jeder Gruppe enthalten sind

mit der Zahl der Kanäle C₁, c₂... jeder Leitung aufgebaut. Bestehen also die Gruppen aus je 32 Leitunger von je 32 Kanälen, so sind die ersten 32 Spalten jede; Speichers N ordnungsgemäß den 32 Kanälen C₁, c₂ ... C₃₂ der ersten Leitung /, zugeordnet; die 32 nachfolgenden Spalten sind den 32 Kanälen der zweiter Leitung/₂ zugeordnet usw. bis zu den letzten 32 Spalten, die den Kanälen der Leitung f_i2 zugeordnet sind Schließlich ist jeder der Speicher A/l, N2... Mi einci der η Gruppen zugeordnet.

Die in das Schaltwerk MlC einspeisende Verbindung ι ist eingeteilt in einen Zweig 3, der denjeniger Teil der Adressenbits führt, der den Kanal und die Leitung identifiziert, und einen Zweig 4, der denjenigen Teil der Adressenbits führt, der die Gruppe identifiziert. Zwei übliche Multiplexer MXl, MXS haben je zwei Eingangsanschlüsse und einen Augangsanschluß und werden vom gemeinsamen Zeitsignal W22, das von der Zählkette CC2 erzeugt wird, gestellt. Der erste Eingangsanschluß des Multiplexer? MXl ist an den Zweig 3 der Verbindung i angeschlossen, der den den Kanal und die Leitung identifizierenden Teil der Adressenbits führt, während an seinem zweiten Anschluß das Zeitsignal R21 anliegt, das ebenfalls von der Zählkette CC2 kommt und eine Adresse für ein sequentielles Auslesen für die Speicher N darstellt. Mit seinem ersten EingangsanschluG ist der Multiplexer MXS ebenso wie MXl an den Zweig 3 der Verbindung ι angeschlossen, und an seinem zweiten Eingangsanschluß empfängt er das Zeitsignal R22, das im wesentlichen die gleiche sequentielle Leseadresse wie R21 darstellt, jedoch zeitlich verschoben ist, wie noch unter Bezugnahme auf Fig. 7 erläutert wird. Die Ausgangsanschlüsse von MXl und MXS sind mit Verbindungen 11 bzw. 12 verbunden, von denen eine Lese/Schreibadressen zu einem erster Teil der Speicher N und die andere diese Adresser zum verbleibenden Teil der Speicher N transportiert

Wenn die Anzahl η der Speicher N es nahelegt, die Zahl dieser Teile höher als zwei zu wählen, se werden, wie leicht verständlich ist, zu den Multiplexern MXl und MXS weitere Multiplexer hinzugefügt, so daß für jeden Teil der Speicher N ein Multiplex« zur Verfügung steht.

Eine übliche Dekodierschaltung DEC erzeugt beim Empfang des die Gruppe identifizierenden Teils der Adressenbits vom Zweig 4 der Verbindung i an einem seiner Ausgangsanschlüsse, die mit Leitern A₁, A₂. ... A_n verbunden sind, ein Signal, das das Einschreiben

in den speziellen Speicher N ansteuert, der der betrachteten Gruppe der PCM-Leitungen zugeordnet ist. Der gewählte Ausgangsanschluß steht in direkter und eindeutiger Zuordnung zur Bitkonfiguration am Zweig 4. Die Dekodierschaltung DEC empfängt außerdem das Zeitsignal W22, das während der Lesephase der Speicher N verhindert, daß auf den Ausgangsleitern h_v h_v ...h„ Ansteuerungssignalc abgegeben werden.

UND-Glieder Pl, P2,... Pn von an sich bekannter Art empfangen gleichzeitig an einem ersten Eingangsanschluß das Zeitsignal WIl, das von der Zählkette CCl erzeugt wird und einen Schreibimpuls für die Speicher N bildet, und an seinem zweiten Eingangsanschluß die ansteuernden Signale von den Leitern A₁, A₂, ...A_n, die von der Dekodierschaltung DCC erzeugt werden, welche von den UND-Gliedern Pl... Pn jeweils nur eines zu einer Zeit ansteuert.

Das von der Zählkette CCl kommende Zeitsignal Ä23 stellt einen Multiplexer MX9 von üblicher Bauart mit η Eingangsanschlüssen und einem Ausgangsanschluß, der mit dem Leiter S verbunden ist, jeweils auf einen von Ausgangsleitern e_p ... a_n der Speicher Nl... Nn. Das von den Multiplcxern MXl und MX8, den Speichern Nl... Nn, der Dekodierschaltung DEC, den UND-Gliedern Pl, P2, ... Pn und dem Multiplexer MX9 aufgebaute System wirkt wie ein einziger Speicher mit hoher Geschwindigkeit und Kapazität, der in der Scheibphase von der Dekodierschaltung DEC und den UND-Gliedern P sowie von den Multiplexern MXl und MXS, die mit dem gemeinsamen Eingangszweig 3 arbeiten, adressiert wird und in der Lesephase vom Multiplexer MX9 und von denselben Multiplexern MXl und MXS, die mit getrennten Eingangsanschlüssen arbeiten und die Signale RIl bzw. RIl empfangen, adressiert wird.

Die Zählkette CCl umfaßt gemäß Fig. 4 eine übliche monostabile Schaltung MNl, die in Übereinstimmung mit jeder positiven Anstiegsflanke des Rahmensynchronisier-Taktsignals S des Taktgebers BT auf Leitern 13 und 14 einen Impuls einer Länge erzeugt, die kleiner ist als die Periode des eine höhere Frequenz aufweisenden Taktsignals CK. Dieser Impuls läuft zu einem Ringzähler CJl, der von an sich bekannter Bauart sein kann und automatisch in seiner ersten Zeile den Komplementärwert des Inhalts seiner letzten Zelle aufweist. Dieser Zähler CJl kann jede Bitzeit in eine gegebene Zahl von Elementarphasen aufteilen, deren jeweilige Dauer gleich der Periode des den Zähler CJl speisenden Taktsignals CK ist, und er wird zu Beginn jeder Rahmenzeit, also mit der Front des Ttktsignals 5 von dem von der monostabilen Schaltung MNl erzeugten Impuls zurückgestellt. Auf einer vom Zähler CJl ausgehenden Verbindung 16 erscheint die digitale Identifizierung der abgetasteten Elementarphasen (Fig. 7), deren Maximalzah! ρ eine Funktion der Gesamtzahl der Kanäle ist und auf die Kapazität und Geschwindigkeit des Schaltnetzwerkes RC bezogen ist.

Für die von der monostabilen Schaltung MNl ausgehenden Signale dient außerdem ein Schieberegister RS₁ als digitale Verzögerungsstrecke auf der Basis der vom Taktsignal CK gegebenen Zeitgebung. Das Schieberegister RSl ist mit einer Anzahl von Zellen bestückt, die in Beziehung zur Laufzeitcharakteristik des Zählers CJl stehen. Ein synchroner Binärzäher CMl erzeugt innerhalb jedes Rahmens auf die Bitzahlen TB und die Arbeitsintervalle TC bezogene

Phasen (Fig. 6); er empfängt an seinem Takteingang von einem Leiter 15 den Inhalt der letzten Zelle des Zählers CJl und wird zu Beginn jedes Rahmens von dem von der monostabilen Schaltung MNl erzeugten Impuls, der vom Register RSl verzögert und auf einem Leiter 17 herangeführt worden ist, zurückgestellt. Mit dem Binärzähler CBl und dem Ringzähler CJIl sind zwei Eingänge einer logischen Dekodierschaltung CDI verbunden, die auf der Grundlage der von ihr eingangsseitig über die Verbindung 16 und eine Verbindung 18 empfangenen Signale der Zeitsignale WIl, WIl, WlX RIl und Λ12 erzeugt, deren zeitliches Auftreten in Fig. 6 dargestellt ist.

Die Zählkette CC2 umfaßt gemäß Fig. 5 Schaltungen MNl, CJl, RSl und CS2, die den Schaltungen MNl, CJl, RSl bzw. CBl der Zählkette CCl gemäß Fig. 4 genau analog sind und durch Leiter 19, 20, 21 und 23 miteinander verbunden sind, die genau der Leitung 13, 14, 15 bzw. 17 nach Fig. 4 entsprechen. Auf der Basis der vom Binärzähler CBl über eine Verbindung 25 abgegebenen Signale erzeugt eine logische Dekodierschaltung CDI, die diese Signale eingangsseitig empfängt, auf einem Leiter 26 einen Impuls einer Periode gleich einerRahmenzeit. Dieser Impuls wird einem synchronen Binärzähler CB3 eingespeist, der eine Kanalidentifizierung gleichzeitig für die Signale R21 und RIl mit Bezug zur sequentiellen Auslesung der η Speicher Nl, Nl, Nn FFig. 3) erzeugt. Dieser Zähler CB3 empfängt an seinem Takteingang ein vom Binärzähler CBl über eine Verbindung 27 kommendes Signal einer Periode gleich der Kanalzeit und wird von dem von der logischen Dekodierschaltung CD2 über den Leiter 26 empfangenen Impuls mit der Periode gleich eier Rahmenzeit zurückgestellt. Eine weitere logische Dekodierschallung CD3 erzeugt auf der Basis von logischen Signalen, die sie an ihren beiden mit dem Ringzähler CJ2 über eine Verbindung 22 und mit dem Binärzähler Cß2 über eine Verbindung 24 verbundenen Eingängen empfängt, die Zeitsignale W21, WIl, R23 und einen Teil (Gruppenidentifizierer) der Signale R21, RIl, deren verbleibender Teil, wie schon gesagt wurde, vom Zähler CB3 erzeugt wird.

Fig. 6 zeigt das zeitliche Verhalten der Signale WU, WU, W13, WIl, W22, RIl - das zeitlich mit WIl übereinstimmt -, RIl, der Signale auf den Verbindungen 15 und 27 (Fig. 4, 5), von digitalen Gruppenidentifizierern, also Adressen Ä21, R22 und der auf den Verbindungen 1, 2, ...r, i und c liegenden Adressen. Alle diese Signale werden mit dem Arbeitsintervall TCieines Anfangs-Kanals C₁ verglichen, das in acht Bitzeiten TBO, TBl... eingeteilt ist.

Fig. 7 zeigt das Zeitverhalten des auf den Leitern 16 und 22 liegenden digitalen Identifiziersignals, der ρ Elementarphasen und der Zeitsignale R21, RIl und R13, von denen das letztere mit dem auf dem Leiter 5 liegenden Signal zusammenfällt. Alle diese Signale werden mit der Bitzeit TBl des betrachteten ursprünglichen Kanals C₁ verglichen.

Die angegebenen Schaltungsgruppen sind, wie in der Zeichnung dargestellt, miteinander verbunden. Die zeitliche Beziehung zwischen den verschiedenen Signalen und digitalen Identifizierungen sind in den Fig. 6 und 7 dargestellt und ergeben sich außerdem aus der folgenden Beschreibung des Betriebs des erfindungsgemäßen Adressiersteuerwerks.

Der Prozessor EL sendet für jede neu in Betrieb zu setzende Verbindung in bekannter Weise die

Nachricht asynchron, also ohne zeitliche Korrelation mit dem in der Vermittlung durchgeführten sequentiellen Kanalabtasten. Es sei nun als Beispiel angenommen, daß eine bestimmte Anzahl von Nachrichten, die sich auf die gleiche Anzahl von Vermittlungsanforderungen bezieht, auf den Verbindungen 1, 2, ... r im Arbeitsintervall TCi (Fig. 6) gleichzeitig vom Prozessor EL eintrifft. Zur Einfachheit sei im folgenden untersucht, wie die erfindungsgemäße Vorrichtung einen Vermittlungsbefehl zwischen einem auslaufenden Kanal χ und einem einlaufenden Kanal y verarbeitet, wobei dieser Befehl auf der Verbindung 1 vom Prozessor EL kommt. Während der Beschreibung der Verarbeitung dieses Vermittlungsbefehls wird, wo es für das Verständnis der Beschreibung selbst erforderlich ist. auf andere mögliche Nachrichten hingewiesen, die zur gleichen Zeit beim Adressiersteuerwerk eintreffen.

Wie gesagt, besteht die vom Prozessor EL eintreffende und ein Arbeitsintervall dauernde Nachricht aus in Bits, die die Adresse des gerufenen Teilnehmers, also des auslaufenden Kanals χ darstellen, und aus m Bits, die die Adresse des rufenden Teilnehmers, also des einlaufenden Kanals y darstellen. Die auf den Kanal χ bezogenen Adressierbits liegen parallel auf Leitern J₁, J₂, ...J_m der Verbindung 1 (Fig. 2) für das halbe Arbeitsintervall TO', nämlich für die Bitzeiten TBO, TBl, TBl, TB3 (Fig. 6), und die auf den Kanal y bezogenen Adressierbits liegen parallel auf denselben Leitern J₁, J₂, ---S_1n während der zweiten Hälfte dieses Arbeitsintervalls TCi, also während der Bitzeiten TB4, TBS, TB6, TBl. Während der Bitzeit Tßl tastet das Signal WIl alle m Leiter J₁, J₂, ... J_m der Verbindung 1 ab, die mit dem Multiplexer MXl (Fig. 2) verbunden ist, von dem der Signalinhalt über den Leiter 6 zum Speicher TM transportiert wird. Zur gleichen Bitzeit werden aufgrund des Signals WIl auch alle anderen m Leiter der anderen Verbindungen 2... λ, die mit den übrigen Multiplexern MXl, ... MXr verbunden sind, abgetastet, die an der möglichen Anwesenheit gleichzeitiger Nachrichten vom Prozessor EL interessiert sind und ihren Inhalt über die Leiter 7,..., 8 zum Speicher TM schicken.

Zur selben Bitzeit Tßl nehmen die beiden das einlaufende Zeitsignal WIl bildenden Signalverläufe W, W" (Fig. 6) den logischen Wert 1 an und bewirken so in den ersten m Zellen der ersten Zeile des Speichers TM (Fig. 2) das Einspeichern der Serienfolge der m Bits, die die in der ersten Hälfte der Nachricht enthaltene Adresse bilden. Die Einsatzschreibzeitgebung für diesen Vorgang wird stets während der Bitzeit TSl durch das Signal W13 gegeben, das über den Multiplexer MX6 und den Leiter 10 zum Speicher TM kommt. MXd wird seinerseits für den gesamten zwischen dem Beginn von TBO und dem Ende von TBS liegenden Zeitraum vom Zeitsignal RIl auf das Signal W13 gestellt gehalten.

Analog herrschen zur Bitzeit TBS für die Signale WIl, W12, RIl, W13 die gleichen Bedingungen wie zur Bitzeit Tßl. Die gleichen Vorgänge werden dementsprechend zum Einschreiben der Adresse des einlaufenden Kanals, die den zweiten Teil der Nachricht darstellt, in den Speicher TM wiederholt.

Am Ende der Bitzeit Tß5 weisen die Zeilen des Speichers TM wegen der soeben erfolgten Verschiebung die Speicherung der ersten Hälfte der Nachricht in den letzten m Zellen und der zweiten Hälfte der Nachricht in den ersten m Zellen auf. Ersichtlich fin-

det die gleiche Operation der Adressenbitbeladung gleichzeitig für die übrigen Zeilen des Speichers TM statt, die an möglichen gleichzeitigen vom Prozessor EL kommenden Nachrichten interessiert sind, die zu diesen Zeilen über die mit ihnen verbundenen Multiplexer MXl, ... MXr übertragen werden.

Zu Beginn der Bitzeit TB6 bis zum Ende des Arbeitsintervalls TCi stellt das Signal RU den vorher auf das Signal W13 gestellten Multiplexer MX6 auf den mit dem Signal RIl belegten Eingangsanschluß, also mit dem spaltenweisen Auslesen des Speichers TM zugeordneten Zeitsignal.

Zwischen den Bitzeiten TB6 und TBT, wenn nur der Signalverlauf W des Signals WIl den logischen Wert 1 aufweist, ist der Speicher TM zum Lesen in die Lage versetzt, also zum spaltenweisen Ausschieben der darin gespeicherten Bits entsprechend der Zeitgebung durch das über den Multiplexer MX6 und den Leiter 10 kommende Signal All. Als Folge hiervon befördern die Verbindungen c und /, von denen jede wie gesagt aus m Leitern besteht, nämlich einem Leiter für jede Spalte des Speichers TM, zeitlich aufeinanderfolgend die geordneten Adressenpaare, die sich auf die auf den Verbindungen r, r-1,,.,,2,1 befindlichen Informationen beziehen. Jedes Adressenpaar legt seine Bits parallel vor.

Anschließend werden im Arbeitsintervall TCi + 1 im Speicher TM die Bits gespeichert, die sich auf neue vom Prozessor EL gelieferte Nachrichten beziehen, und zwar durch das zeilenweise Verschieben in der bereits dargestellten Art. Diese Bits werden dann in gleicher Weise durch das spaltenweise Verschieben auf die Verbindungen c und i abgegeben. Es ist also ersichtlich, daß die Schaltung DAM eintreffende Nachrichten bearbeitet, indem die beiden auf eine Nachricht bezogenen Adressen vollständig parallelisiert werden und alle Nachrichten, die gleichzeitig an ihren Eingängen anliegen, serialisiert werden. Auf diese Weise ist der gesamte Inhalt einer Nachricht für die Operationen gleichzeitig verfügbar und eine operative Nachrichtenfolge mit parallelisierten Adressen erzielt.

Über die Verbindungen c und i werden die Nachrichten zum Speichern zum Schaltwerk MlC (Fig. 3) übertragen. Im einzelnen wird ein Teil der Adi essenbits des auslaufenden Kanals x, die auf der Verbindung / liegen, nämlich die die Leitungs- und Kanalidentifizierung bildenden Bits, über den Zweig 3 zum gemeinsamen Eingangsanschluß der Multiplexer MXl und MXS geleitet und dient dazu, allen Speichern gleichzeitig eine gemeinsame Spaltenadresse zu geben. Der verbleibende Teil der Adressenbits, nämiich die die Gruppenidentifizierung bildenden Bits, kommt über den Zweig 4 zur Dekodierschaltung DEC, die den Abschnittkode in ein Signal umwandel t, das an einem der Ausgangsleiter A₁, A₂, ...h_n als ein Signal auftritt, das das Einschreiben in nur einem der Speicher JVl, Nl, ...Nn ansteuert. Der Speicher und seine Spalten, in denen die eintreffenden Daten eingeschrieben werden sollen, werden also eindeutig festgestellt. Diese Daten bestehen aus der einlaufenden Kanaladresse y, die auf der Verbindung c liegt, und werden gleichzeitig zu sämtlichen Speichern Nl, Nl, ... Nn gegeben.

Das Einschreiben in die Speicher N findet statt, wenn das Signal WIl den logischen Wert 1 hat (Fig. 6), also in einer Zeitspanne von TB6 bis TBl, die in der dem zeilenweisen Verschieben, also Lesen

der Daten im Speicher TM (Fig. 2) zugeordneten Phase enthalten ist. In dieser Zeitspanne stellt das Signal W22 die Multiplexer MXl, MX8 (Fig. 3) auf ihren mit dem Zweig 3 der Verbindung / verbundenen Eingang und steuert die Dekodierschaltung DEC dazu an, ein Signal auf einem der Leiter Zi₁, It₁, ... h_n abzugeben. Dieses Signal hat die Aufgabe, eines der UND-Glieder Pl, Pl,... Pn zum Durchlaß anzusteuern.

In der gleichen Zeitspanne wird das Zeitsignal WIl, das den Schreibtakt für die Speicher N ergibt, gleichzeitig zu einem Eingangsanschluß der UND-Glieder Pl, Pl,... Pn geleitet, deren zweiter Eingang bereits durch das über die Leiter Zi₁, Zi₂, ... Zi_n kommende Ansteuerungssignal erregt ist. Ersichtlich wird das zu speichernde Datum, das zur gleichen Zeit Zellenspeicher erreicht und teilweise durch Bits adressiert wird, die vom Zweig 3 über die Multiplexer MXl und MX% auftreten, nur in denjenigen Speicher N eingespeichert, der in der Lage ist, das Schreib-Zeitsignal WIl zu empfangen, also in den Speicher, dessen UND-Glied Pdurch das Signal auf einem der Leiter h angesteuert wird.

In der Lesephase des Schaltwerks MSC, die in der Zeit stattfindet, zu der das Signal 1^22 0 ist, sind die Multiplexer MXl und MX8 auf ihren zweiten Eingangsanschluß gestellt, der die Signale Ä21 bzw. R22 empfängt. Wie gesagt, hat gleichzeitig die Dekodierschakung DEC an sämtlichen ihrer Ausgangsanschlüsse das Signal 0, so daß alle UND-Glieder Pl, P2, ...Pn sperren. Am Leiter der Verbindung 11 liegt also das Signal RIl, das die Leseadresse für den ersten Teil der Speicher N darstellt, und am Leiter der Verbindung 12 liegt das Signal R22, das die Leseadresse für den zweiten Teil der Speicher N darstellt. Das Signal #22 hat im Vergleich zum Signal RIl eine gewisse Phasenverschiebung (Fig. 7).

Sind außer MXl, MX8 dort noch weitere derartige Multiplexer vorhanden, so werden weitere Signale entsprechend RIl und RIl mit geeigneter Phasenverschiebung benötigt.

Die mit den Eingangsanschiiissen des Multiplexers MX9 verbundenen Ausgangsleiter a_v a₂, ...a_n der Speicher /V werden entsprechend dem Signal /?23 (Fig. 7) sequentiell abgetastet. Das Signal Λ23 gibt einen Abtastrhythmus, der mit Hilfe der Vermittlung starr mit dem Rhythmus verbunden ist, der vom Verbindungs-Koppelfeld RC aufgeprägt wird, da die diesem Koppelfeld zugesandten Daten an den das Koppelfeld RC selbst steuernden Rhythmus gebunden werden müssen. Dieser Rhythmus ist ersichtlich eine Funktion der Gesamtzahl der Kanäle, die von der Vermittlung innerhalb der Operationszeiteinheit, also der Rahmenzeit, zu verarbeiten sind. Beim betrachteten Beispiel beträgt diese Gesamtzahl 32 · 32 · n.

Beim beschriebenen Adressiersteuerwerk müssen 32-32-Λ Leseadressen der in die Vermittlung einlaufenden Kanäle y über den Leiter 5 zum Koppelfeld RC innerhalb einer Rahmenzeit gesendet werden. Diese Leseadressen werden in der gleichen Reihenfolge aufgenommen wie die fortschreitenden Schaltoperationen, sie sind zeitlich durch das Schaltwerk MlC in der bereits beschriebenen Weise den aus der Vermittlung auslaufende·! Kanälen χ zugeordnet und werden in festliegender zyklischei Folge, die von den Signalen R21, R12 und Ä23 abgetastet wird, abgenommen. Um diese Information zu übertragen, muß der Multiplexer MX9(F\g. 3) alle seine Eingangsanschlüsse innerhalb einer Rahmenzeit 32 · 32mal abtasten, also 32mal pro Arbeitsintervall. Aufgrund der hohen Zahl der vom Steuerwerk innerhalb einer Rahmenzeit verarbeiteten Kanäle müssen die Speicher N eine proportional hohe Kapazität aufweisen.

Da bekanntlich Speicher allgemein eine innewohnende »Unsicherheitszeit« für Lesezugriff haben, die sich entsprechend der Kapazität des Speichers erhöht, was besagt, daß im allgemeinen die Zeitspanne zwischen dem Lesebefehl und der Datenausgabe nicht eindeutig definiert ist, haben die η Speicher N eine nicht vernachlässigbare »Unsicherheitszeit«. Es könnte vorkommen, daß an einem der Eingangsleiter a_v ...o_n des MultiplexersMX9 zur Abtastzeit dieses Eingangsleiters entsprechend dem Zeitsignal RIi die zum Koppelfeld RC zu übertragenden Daten noch nicht vorliegen. Die hohe Zahl der verarbeiteten Kanäle erlauben jedenfalls keinerlei Totzeit bei der Verarbeitung der verschiedenen Kanäle und die Periodizität der Vorgänge auf diesen Kanälen, die mit der Rahmenzeit verbunden sind, zwingt dazu, daß die Dauer einer Leseadresse für die Speicher N genau an die Abtastperiode des Multiplexers MX9 gebunden ist. Bei Beachtung dieser Brenzungen ergibt sich die Maximalgrenze, wenn einerseits für das parallele Lesen der η Speicher N und andererseits für da;> Abtasten der Speicher aufgrund des Betriebs des Multiplexers MX9 gleiche Zeiten festgelegt werden, um so die periodische Operation sicherzustellen.

Das beschriebene Adressiersteuerwerk arbeitet auf der Basis dieses Maximumslimits, indem angenommen wird, daß (Fig. 7) die Operationszeit des Multiplexers MX9 gleich der Lesezeit der η Speicher ist, und es überwindet den Nachteil der »Unsicherheitszeit« durch das aufeinanderfolgende Lese-Ansteuern der η Speicher N, so daß zeitlich das Adressieren der /i Speicher Λ/ dem vom Multiplexer MX9 durchgeführten Abtasten zugeordnet wird.

Beim beschriebenen Beispiel werden im einzelnen die ersten n/2 Speicher N durch das Signal R21 und die zweiten n/2 Speicher durch das Signal R22 adressiert, das in bezug zum Signal R21 um eine bestimmte Zeit verzögert ist, wie in den Fig. 6 und 7 dargestellt ist. Durch dieses Vorgehen ist es möglich, innerhalb eines Arbeitsintervalls die Adressen zu lesen, die sich auf die Kanäle der gleichen Ordnung aller PCM-Leitungen aller η Gruppen, die mit der Vermittlung verbunden sind, beziehen, also 32 - η Adressen.

Hierzu 6 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Adressiersteuerwerk für eine Stufe eines zeitmultiplexen Koppelfeldes in einer rechnergesteuerten elektronischen Fernsprechvermittlungsstelle, an die 32 ■ η (n^2) PCM-Leitungen angeschlossen sind, die in η Gruppen von je 32 Leitungen aufgeteilt sind, von denen jede Leitung 32 Kanäle führt, mit einem speichernden Schaltwerk, das so lange, als die Verbindung andauert, die Bedingungen der gerade laufenden Schaltoperation speichert, indem die Adresse des rufenden Teilnehmers an der Adresse des gerufenen Teilnehmers und umgekehrt gespeichert werden, und in Realzeit diese Speicherungen entsprechend vom Rechner kommenden Nachrichten, die von einer das Eingangswerk des speichernden Schaltwerks darstellenden Vorrichtung geeignet vorverarbeitet sind, auf den neuesten Stand nachstellt, dadurch gekennzeichnet, daß das speichernde Schaltwerk {MIC) in η Lese/Schreib-Speicher(/Vl, N2,... Nn) eingeteilt ist, von denen jeder einer Gruppe der PCM-Leitungen zugeordnet ist und die die Adressen aller Kanäle aller Leitungen der jeweiligen Gruppe speichern und beim Schreiben von einer gemeinsamen Adresse, die die Leitungen und Kanäle identifiziert, sowie von einer separaten Adresse für jeden Speicher zum Identifizieren der Gruppe adressiert werden; daß die Speicher (Nl, N2,... Nn) zum Lesen mit einer gegebenen Reihenfolge durch mindestens zwei zeitlich gegeneinander phasenverschobene Signalfolgen (R21, R22) adressiert werden, von denen die erste Folge (Ä21) gleichzeitig den Lese-Vorgang aller Kanäle der gleichen Ordnung in einem ersten Teil der η Speicher beginnt und die zweite Folge (Ä22) gleichzeitig den Lesevorgang aller Kanäle der gleichen Ordnung in einem zweiten Teil der η Speicher beginnt; und daß die 32 · /i Lesekanäle innerhalb einer PCM-Zeitlage abtastbar sind.

2. Adressiersteuerwerk nach Anspruch 1, dadurch gekennzeichnet, daß für eine Parallelisation der Bits der beiden Adressen des rufenden Teilnehmers (y) und des gerufenen Teilnehmers (x), die sequentiell vom Rechner kommen und eine Nachricht bilden, im Eingangswerk (DAM) des speichernden Schaltwerks (MIC) folgende Teile vorhanden sind:

- eine Mehrzahl von Multiplexern (MXl, MX2,... MXr), von denen jeder Bit um Bit die vom Rechner (EL) kommenden Nachrichten vollständig serialisiert;

- ein Lese/Schreib-Speicher (TM) zum Empfangen all der Nachrichten vom Multiplexer, wobei der Speicher parallel zeilenweise d urch eine Verschiebung innerhalb der gleichen Zeile bespeicherbar ist und spaltenweise parallel auslösbar ist und die zeilenweise Ver-Schiebung und die spaltenweise Verschiebung im Speicher zu alternierenden Zeiten steuerbar sind.

3. Adressiersteuerwerk nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die einzelnen Gruppenadressen zur Identifizierung eines der η Speicher (ΛΊ, ΛΤ, ...Nn) über eine Dekodierschaltung (DKC) zu erhalten ist, die unter Verarbeitung des die Gruppenidentifizierung tragenden Teils (auf 4) der Adresse des gerufenen Teilnehmers (x) ein Signal erzeugt, das den der durch diese empfangene Adresse identifizierten Gruppe > zugeordneten Speicher (ΛΊ, 7V2, ...Nn) zum Einschreiben ansteuert.

4. Adressiersteuerwerk nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Ausgänge der Speicher (ΛΊ, N2,... Nn) innerhalb

κι einer Zeitspanne, zu der unter Berücksichtigung von Lesezeittoleranzen die aus dem Speicher auslaufenden Daten zur Verfügung sind, durch eine Einrichtung (MX9), die innerhalb eines Arbeitsintervalls 32 · /i Kanäle abtasten kann, abgetastet

r> werden.

5. Adressiersteuerwerk nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Schreibadressierung der Mehrzahl von Speichern (ΛΊ, N2, ...Nn) auf der Kanaladresse jeder

:o Gruppe über Multiplexer (MXl, MXS) erfolgt, von denen jeder an seinem Ausgang (11, 12) mit einem Teil (NIn N2; Nn-I, Nn) der η Speicher verbunden ist und die zur gleichen Zeit die Kanäle gleicher Ordnungszahl der Leitungen gleicher

JT) Ordnungszahl in allen η Speichern adressieren und außerdem dem Adressieren für das sequentielle Auslesen der η Speicher entsprechend Taktimpulsen (Ä21, Ä22) dienen, die gegeneinander für verschiedene Teile der /i Speicher außer Phase

tu sind.