DE2551685A1

DE2551685A1 - High speed convertor for series voltage into frequency conversion - has reversible counter controlled by voltage derived from IC engine

Info

Publication number: DE2551685A1
Application number: DE19752551685
Authority: DE
Inventors: Jean-Michel Castella; Rolf Daeumer; Harald Ing Grad Kizler; Bernd Peter
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1975-11-18
Filing date: 1975-11-18
Publication date: 1977-06-02

Abstract

The voltage is delivered by a potentiometer (4) operated by a butterfly valve in the suction pipe (1). The counter (7) counting direction is determined by a signal derived from this voltage. It displays its counting result in two sets of word parts simultaneously processed. A number into frequency convertor (9) is allocated to the counter (7), to which the above word sets are simultaneously applied at the shift frequency. They are converted by parallel processing devices into a final output frequency (fa). A feedback loop (10) includes a series resistor (12) and a T-junction connected to the capacitor (11).

Description

Schnell arbeitender Spannungs-Frequenzwandler Die Erfindung bezieht sich auf einen schnell arbeitenden Spannungs-Frequenzwandler, insbesondere seriell arbeitender Spannungs-Frequenzwandler zur Umsetzung einer beispielsweise mit tels eines von einer Stauscheibe im Ansaugrohr gesteuerten Potentiometers von der Ansaugluftmenge einer Brennkraftmaschine ahgeleiteten Spannung in eine Frequenz. Fast working voltage to frequency converter The invention relates to on a fast-working voltage-frequency converter, especially in series working voltage-frequency converter to implement an example with means a potentiometer controlled by a baffle plate in the intake pipe on the amount of intake air a voltage derived from an internal combustion engine into a frequency.

Der fortschreitende Einsatz automatisierter Verarbeitungsprozesse und Steuerungsvorgänge, die bei größeren Anlagen im wesentlichen von einer einzigen Großrechnereinheit überwacht und geregelt werden, macht die Umsetzung analoger Werte, die üblicherweise als Ist-Werte während des Prozeßregelverlaufes auftreten, in digitale, von dem Rechner einfacher zu verarbeitende Informationssignale erforderlich. In diesem Zusammenhang- besteht insbesondere ein Bedarf an möglichst einfach aufgebauten Analog-Digitalwandlern und hier insbesondere wieder an Wandlern, die in der Lage sind, eine sich verändernde analoge Eingangsspannung in eine dieser proportionale Frequenz umzuwandeln. Bei solchen Spannungs-Frequenzwandlern ist wesentlich, daß sie möglichst schnell arbeiten und insbesondere ausganqsseitig eine möglichst hohe Frequenz anbieten, so daß eine hohe Auflösung des zugeführten analogen Eingangswetes erreicht werden kann.The increasing use of automated processing and control processes, which in the case of larger systems are essentially carried out by a single Mainframe unit are monitored and regulated, makes the implementation of analog values, which usually appear as actual values during the course of the process control, in digital, Information signals that are easier to process by the computer are required. In In this context, there is a particular need for a structure that is as simple as possible Analog-to-digital converters and here in particular converters that are capable are, a changing analog input voltage into one of these proportional Convert frequency. In such voltage-frequency converters it is essential that them as possible work quickly and especially on the exit side Offer the highest possible frequency, so that a high resolution of the supplied analog input swetes can be achieved.

Bei einem typischen Anwendungsbeispiel kann es erforderlich sein, etwa zur Steuerung des Arbeitsai>laufs einer Brennkraftmaschine, genauer gesagt zur Steuerung der der Brennkraftmaschine zugeführten Kraftstoffmenge und damit zur Steuerung der Dauer der von einer Kraftstoffeinspritzanlage erzeugten Kraftstoffeinspritzbefehle die der Brennkraftmaschine effektiv zugeführte Luftmenge pro Hub zu bestimmen und der elektronischen Kraftstoffeinspritzanlage dann, wenn diese von einem Digitalrechner gesteuert arbeitet, in Form einer luftmengenproportionalen Frequenz zuzuführen.In a typical application example, it may be necessary to for example to control the work flow of an internal combustion engine, more precisely to control the amount of fuel supplied to the internal combustion engine and thus to Control the duration of fuel injection commands generated by a fuel injection system to determine the amount of air effectively supplied to the internal combustion engine per stroke and the electronic fuel injection system, if this is from a digital computer works controlled, in the form of a frequency proportional to the air volume.

Der Erfindung liegt die Aufgabe zugrunde, einen Spannungs-Frequenzwandler zu schaffen, der sehr schnell zu arbeiten imstande ist, d.h. der bei Verwendung eines seriellen Vorwärts-Rückwärtszählers eine Maximalausgangsfrequenz anbietet, die trotz hoher Genauigkeit der erzielten Wandlung nur beispielsweise dem vierten Teil der Schiebetaktfrequenz entspticht und der mit geringem Aufwand herzustellen ist und betriebssicher arbeitet.The invention is based on the object of a voltage-frequency converter which is able to work very quickly, i.e. the one when it is used of a serial up / down counter offers a maximum output frequency, which despite the high accuracy of the conversion achieved only, for example, the fourth Part of the shift clock frequency is appropriate and can be produced with little effort is and works reliably.

Zur Lösung dieser Aufgabe geht die Erfindung aus von dem eingangs genannten Spannungs-Frequenzwandler und besteht erf indungsgemäß darin, daß ein in seiner Zählrichtung von einem aus der analogen Eingangsspannung abgeleiteten Signal gesteuerter Vorwärts-Rückwärtszähler vorgesehen ist, der so ausgebildet ist, daß er bei gegebener Schiebetaktfrequenz sein Zählergebnis in gleichzeitig verarbeiteten parallelen Teilwortpaketen seriell darstellt und daß dem Vorwärts-Rückwärtszähler ein Zahlen-Frequenzwandler zugeordnet ist, dem die seriellen Teilwortpakete mit Schiebetaktfrequenz gleichzeitig zuführbar und von diesem mittels paralleler Verarbeitungseinheiten in eine Gesamtausgangsfrequenz umsetzbar sind.To solve this problem, the invention is based on the above called voltage-frequency converter and is inventively that a in its counting direction from one derived from the analog input voltage Signal controlled up-down counter is provided, which is designed so that he processed his counting result at the same time at a given shift clock frequency represents parallel partial word packets in series and that the up-down counter a number-frequency converter is assigned to which the serial partial word packets with Shift clock frequency can be fed in at the same time and from this by means of parallel processing units into a total output frequency are feasible.

Auf Grund der Gegebenheiten bei vorwärts-Rückwärtszählern und zugeordneten Zahlenfrequenzwandlrn besteht ein Zusarmenhang zwischen der maximalen, festen Schiebetaktfrequenz, mit welcher die Einheiten arbeiten, und der maximalen Ausgangsfrequenz, die den analogen Eingangswert darstellt. Die Erfindung löst hier ohne Einbuße an Genauigkeit diesen Zusammenhang dadurch auf, daß die verwendeten Einheiten so ausgebildet sind, daß sie parallele serielle Teilwortpakete erzeugen und gleichzeitig parallel verarbeiten, so daß,wenn beispielsweise mit zwei Teilwortpaketen gearbeitet wird, also mit einem minderwertigen Teilwortpaket und einem höherwertigen Teilwortpaket, die Maximalausgangs frequenz ohne Einbuße an Genauigkeit und ohne Abänderung der seriellen Grundkonzeption um das Doppelte erhöht werden kann.Due to the circumstances with up-down counters and assigned Number frequency converter there is a correlation between the maximum, fixed shift clock frequency, with which the units operate and the maximum output frequency that the represents the analog input value. The invention solves this without sacrificing accuracy this connection by the fact that the units used are designed in such a way that that they generate parallel serial partial word packets and at the same time process them in parallel, so that, for example, when working with two partial word packets, that is, with one inferior sub-word packet and a higher-order sub-word packet, the maximum output frequency without loss of accuracy and without changing the basic serial concept can be increased by twice.

Weitere Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche und in diesen niedergelegt.Further refinements of the invention are the subject of the subclaims and laid down in these.

Im folgenden werden Aufbau und Wirkungsweise von Ausführungsbeispielen der Erfindung anhand der Figuren im einzelnen näher erläutert. $Dabei zeigen : Fig. 1 eine Blockbilddarstellung eines seriellen Spannungs-Frequenzwandlers, Fig. 2 ein grundsätzliches Ausführungsbeispiel eines seriellen Vorwärts-RückWärtS-Zähler tein, der bei der Realisierung der Erfindung in vorzugsweise abgeänderter Form Verwendung findet und aus welchem die grundsätzliche Konzeption einer seriellen Verarbeitung deutlich wird, die Figuren 3a und 3b schematische Ausführungsformen von seriellen 1 13it-Volladdierern und 1 Bit-Halbaddierern, die als Einzelkomponenten bei der Realisierung der Erfindung Verwendung Winden können, Fig. 4 zeigt die Ausbildung einer bevorzugten Vorwärts-Rückwçårtszähleinheit, Fig. 5 zeigt ein Schaltungsbeispiel für eine bei dem Vorwsirts-Rückwärtszähler der Fig. 4 verwendete Übertragslogik, Fig. 6 zeigt ein mögliches Ausführungsbeispiel eines dem Vorwärts-Rückwärtszähler der Fig. 4 zugeordneten Zahlenfrequenzwandlers, Fig. 7 zeigt eine besonders einfache Ausführungsform eines Vorwärts-Rückwärtszählers und Fig. 8 zeigt eine bevorzugte Ausführungsform für eine Malbaddierereinheit, die bei den dargestellten Vorwärts-Rückwärtszählern Verwendung finden kann.The structure and mode of operation of exemplary embodiments are described below the invention explained in more detail with reference to the figures. $ Show: Fig. 1 shows a block diagram of a serial voltage-frequency converter, FIG basic embodiment of a serial forward-backward counter tein, which is used in the implementation of the invention in a preferably modified form finds and from which the basic conception of a serial processing It is clear that FIGS. 3a and 3b are schematic embodiments of serial 1 13-bit full adders and 1-bit half adders, which are used as individual components in the Realization of the invention Can use winches, Fig. 4 shows the embodiment of a preferred up / down counting unit, FIG. 5 shows a Circuit example for one used in the forward / backward counter of FIG Carry logic, Fig. 6 shows a possible embodiment of the up-down counter the number frequency converter assigned to FIG. 4, FIG. 7 shows a particularly simple one Embodiment of an up-down counter and FIG. 8 shows a preferred one Embodiment for a Malbaddereinheit that in the illustrated up-down counters Can be used.

Zum besseren Verständnis der Erfindung wird zunächst auf die grundsätzliche System einer Spannungs-Frequenzwandlung eingeganges wie sie sich dem Blockschaltbild der Fig. 1 entenehmen läßt. Dabei wird als mögliches Anwendungsbeispiel die den Wand-1er der Fig. 1 zugeführte analoge Eingangsspannung UE dadurch gewonnen, daß im Saugrohr 1 einer Brennkraftmaschine eine Stanklappe 2 angeordnet ist, die über ein Vebindungsgestänge den Abgriff 3 eines Potentiometers 4 verstellt. Die abgegriffene Spannung, die gegebenenfalls zur Erzeugung einer zur Luftpienue proportionalen, analogen Luftmengenspannung bzw. Eingangsspannung UE noch weiteren Korrektrurmaßnahmen unterworfen werden kann, gelangt dann als Eingangs-Analogspannung auf den nicht invertierenden, also Pluseingang eines Vergleichers 5, der beispielsweise als Differenzverst<-jrker ausuebildet sein kann. Dem anderen Eingang beim Ausführungsbeispiel ciem invertierenden Eingang des Vergleichers 5 wird ebenfalls eine Analogspannung zugeführt, auf deren Gewinnung weiter unten noch eingangen wird, deren Pegel jedoch, wie ersichtlich, das Vorzeichen bzw. die Art des Airsgangssignals des Vergleichers oder Komparators 5 festlegt. Der Komparator 5 ist so ausgebildet, daß i,eispielsweise dann, wenn die flinganctsspannung ttE größer als die deJr anderen Eingang zugeführte Spannung ist, sein Ausgangssignal einen ersten logischen Zustand annimmt, beispielsweise den Zustand log 0, ist die Eingangsspannung UE kleiner als die dem anderen Eingang zugeführte Spannung, nimmt der Komparatorausgang dann den logischen Zustand log 1 an. Der Ausgang des Komparators ist mit dem Vorzeichen-Eingang 6 eines Vorwarts-Pziickwärtszählers 7 verbunden; mit anderen Worten bestimmt daher das Vorzeichen des Ausgangssignais des Komparators 5 die Zählrichtung des Vorwärts-Rückwärtszählers 7, dem an einem zweiten Eingang 8 eine Eingangsfrequenz fe als Zählfrequenz zugeführt ist. Der Vorwärts-Riickwär ts z äh le r stellt daher mit seinem Zählinhalt, der in Fig. 1 nur schematisch als 8 Bit-Wort angegeben ist, ein Maß für die Veränderungen der steuernden Eingangsspannung UE dar. Der zweite Schritt besteht dann darin, daß der Zählerinhalt des Vorwärts-Rückwärts zählers 7, d.h.For a better understanding of the invention, reference is first made to the fundamental System of a voltage-frequency conversion as shown in the block diagram the Fig. 1 can be taken away. The den Wand-1er of FIG. 1 supplied analog input voltage UE obtained in that In the intake manifold 1 of an internal combustion engine, a flap 2 is arranged, which over a connecting linkage adjusts the tap 3 of a potentiometer 4. The worn one Voltage which, if necessary, is used to generate an air pressure proportional, analog air volume voltage or input voltage UE still further corrective measures can then be subjected to as input analog voltage on the not inverting, i.e. positive input of a comparator 5, which is used, for example, as a differential amplifier <-jrker can be trained. The other input in the exemplary embodiment ciem inverting The input of the comparator 5 is also supplied with an analog voltage on which Extraction will be discussed further below, the level of which, however, as can be seen, the sign or the Type of air output signal from the comparator or comparator 5 specifies. The comparator 5 is designed so that i, for example when the flinganctssvoltage ttE is greater than that supplied to the other input Voltage, its output signal assumes a first logic state, for example the state log 0, the input voltage UE is lower than that of the other input supplied voltage, the comparator output then takes the logic state log 1 at. The output of the comparator is connected to the sign input 6 of a forward pickup counter 7 connected; in other words, therefore, determines the sign of the output signal of the comparator 5, the counting direction of the up-down counter 7, which is on a second input 8 is supplied with an input frequency fe as a counting frequency. The forward backward ts z äh le r therefore represents with its counting content, which is only shown schematically in FIG. 1 as 8 bit word is specified, a measure of the changes in the controlling input voltage UE. The second step is then that the counter content of the up-down counter 7, i.e.

dessen jeweiliger Zählerstand von einem nachgeschalteten Zahlenfrequenzwandler 9 in eine Ausgangs frequenz umgewandelt wird.its respective counter reading from a downstream number frequency converter 9 is converted into an output frequency.

Diese Ausgangsfrequenz fa wird bei dem dargestellten Ausführungsbeispiel der Fig. 1 über eine Rückführung zur Erzielung einer Regelung der Gesaintschaltung wieder zurückgeführt, und zwar auf den weiter vorn schon erwähnten invertierenden Eingang des Komparators 5. Diese Rückführung läßt sich bei einem Ausführungsbeispiel in besonders einfacher Weise dadurch realisieren, daß im Rückführpfad 10 ein aus einem Kondensator 11 und einem Widerstand 12 gebildetes Integrierglied angeordnet ist, welches aus der Ausgangsfrequenz fa wieder eine analoge Spannun bildet, Es ergibt sich auf Grund einer solchen Regelung ein kontinuierlicher Vergleich der Ausgangsfrequenz fa mit der analogen Eingangs spannung und damit ein präzises Arbeiten des Gesamtsystems.This output frequency fa is in the illustrated embodiment of Fig. 1 via a feedback to achieve control of the overall circuit is traced back to the inverting one already mentioned earlier Input of the comparator 5. This feedback can be in one embodiment Realize in a particularly simple manner that in the return path 10 on off a capacitor 11 and a resistor 12 formed integrating member is arranged is, which again forms an analog voltage from the output frequency fa, Es a continuous comparison of the Output frequency fa with the analog input voltage and thus precise work of the overall system.

Bevor auf die weitere Wirkungsweise und die hevorzugten speziellen Ausgestaltungen der Erfindung genauer eingegangen wird, sei darauf hingewiesen, daß das erfindunssgemäße System insqesamt Bausteine verwendet, die nach der Grundkonzeption der seriellen Verarbeitung von digitalen Signalen arbeiten, so daß zum besseren Verständnis zunächst auf ein grundsätzliches Ausführungsbeispiel zur seriellen Verarbeitung von Signalen eingeganzen wird, welches in Fig. 2 dargestellt ist und durch die Darstellungen der Figuren 3a und 3b eine weitere Erläuterung erfährt. Das Schaltungsbeispiel der Fig. 2 kann ganz allgemein als eine Aufwärts-Abwärtszählschaltung angesehen werden, wobei in spezieller Ausgestaltung durch eine Ubertragslogik auch ein Zahlen-Frequenzwandler realisiert werden kann. Auf Aufbau und Wirkungsweise dieser Zählerschaltung wird im folgenden zunächst genauer eingegangen, da diese bei den weiter unten noch genauer zu erläuternden Ausführungsbeispielen der Erfindung häufig verwendet wird und dann lediglich noch eine einfache Bezugnahme auf die Schaltung der Fig. 2 genügt.Before going to the further mode of action and the preferred special ones Embodiments of the invention is discussed in more detail, it should be noted that that the system according to the invention uses all in all modules that are based on the basic concept the serial processing of digital signals work so that for the better Understanding first of all a basic exemplary embodiment for serial processing of signals, which is shown in Fig. 2 and by the representations FIGS. 3a and 3b are further explained. The circuit example of the Fig. 2 can be viewed quite generally as an up-down counting circuit, In a special embodiment, a number-frequency converter is also provided by means of a transfer logic can be realized. On the structure and mode of operation of this counter circuit in the following, initially discussed in more detail, since these are even more detailed in the case of the below to illustrative embodiments of the invention is often used and then merely a simple reference to the circuit of FIG. 2 is sufficient.

Die Zähler meer Fig. 2 besteht aus einem'Serienaddiereri5, dem ein Schieberegister 16 parallel geschaltet ist. Der Serienaddierer 1 verfügt über zwei Eingänge 13 und 14, denen Binärworte A und B zuführbar sind. Am Summenausgang S steht dann das Additions- bzw. Zählergebnis als serielles Wort zur Verfügung. Der Serienaddierer kann als sogenannter 1 Bit-Volladdierer oder als 1 Bit-Halbaddierer ausgebildet sein. Im ersteren Fall ist es möglich, ganze Binärworte A und B miteinander zu addieren; ist der Serienaddierer 15 nur als Halbaddierer ausgebildet, dann läßt sich zu dem Wort B jeweils nur dann, wenn das am wenigsten wichtige bit (LSB = least significant bit) dieses Wortes am Serienaddierer 15 anliegt, am anderen Eingang als Wort A mit der Zähltaktfrequenz eine log 1 oder log O addieren.The counter shown in Fig. 2 consists of a 'serial adderi5, the a Shift register 16 is connected in parallel. The series adder 1 has two Inputs 13 and 14 to which binary words A and B can be fed. At the sum output S. the addition or counting result is then available as a serial word. Of the Series adder can be used as a so-called 1-bit full adder or as a 1-bit half adder be trained. In the former case it is possible to combine whole binary words A and B with one another to add up; If the series adder 15 is only designed as a half adder, then it can be to the word B only if the least important bit (LSB = least significant bit) of this word is present at the series adder 15, at the other input add a log 1 or log O as word A with the counting clock frequency.

Der Darstellung der Figuren 3a und 3b lassen sich die Grund prinzipien eines solchen Elalbaddierers und eines Volladdierers, wie er als Serienaddierer 15 der Fiq. 2 verwendet werden kann, entnehmen. Der in Fiq. 3a gezeigte Volladdierer 15' besteht aus einem Additionsnetzwerk 17, welches aus den zwei taktmäßig einlaufenden Binärworten A und 13 für jede Stelle am Ausgang 18 die Summe der jeweiligen Stellen der Binär zahlen bildet und am Ausgang 19 einen eventuellen übertrag, der über ein Verzögerungsnetzwerk 20, beispielsweise ein Flipflop, auf den bei diesem Additionsnetzwerk 17 vorgesehenen Übertragseingang 21 gelangt, und der nächsten Stelle der seriell, also im Pvhwthmus der Schiebetaktfrequenzen, zugeführten Binärwörter A und B hin zugezählt wird. Am Summenausgang 18 ergibt sich dann die bur der Binarwörter A und 13 als serielles Zählcrgebnis auch dann, wenn jedes der Binärwörter mehrere Stellen hat.The representation of Figures 3a and 3b can be the basic principles such an elb adder and a full adder like the serial adder 15 of Fiq. 2 can be used. The in Fiq. 3a full adders shown 15 'consists of an addition network 17, which consists of the two incoming clockwise Binary words A and 13 for each digit at output 18, the sum of the respective digits the binary forms and at the output 19 a possible transfer, which is via a Delay network 20, for example a flip-flop, on this addition network 17 provided carry input 21 arrives, and the next digit of the serial, So in the rhythm of the shift clock frequencies, supplied binary words A and B out is counted. The bur of the binary words A and then results at the sum output 18 13 as a serial counting result even if each of the binary words has several digits Has.

In Gegensatz zu dieser Ausbildungsform ist der Halbaddierer 15'' nach Fig. 3b nur in der Lage, zu einem, eine beliebige Stellenanzahl aufweisenden Binärwort B eine log 1 oder log O am anderen Eingang hinzuzufügen, d.h. hier kann das andere Einärwort A nur aus einer einzigen Stelle bestehen. Das Additionsnetzwerk 22 dieses Halbaddierers 15'' benötigt einen speziellen Umschalter 23, der zum Zeitpunkt der Addition, wenn nämlich das am wenigsten wichtige bit, d.h. das L'iB des Binärwortes r, am Eingang 24 anliegt, in die in der Fig. 3h durchgezogenen Stellung geschaltet ist, um den hinzuzuzählenden Wert log 0 oder log 1 auf zunehmen; anschließend schaltet der Umschalter 23 in die gestrichelte Position um, um heim nächsten Zähltakt den fibertrag vom Ausgang 19' aufzunehmen, und hleibt in dieser Stellung, bis die gesamte Binär zahl B durchlaufen ist; auch dieses Additionsnetzwerk 22 benötigt ein Verzögerungsnetzwerk 20' in Form eines Flipflops, um den Übertrag bis jeweils zum nächsten Takt zu speichern.In contrast to this embodiment, the half adder is 15 ″ after FIG. 3b only capable of a binary word having any number of digits B to add a log 1 or log O at the other input, i.e. the other can be used here A single word A only consists of a single digit. The addition network 22 of this Half adder 15 '' requires a special switch 23, which at the time of Addition if namely the least important bit, i.e. the L'iB of the binary word r, applied to the input 24, switched to the solid position in FIG. 3h is to increase the value to be added log 0 or log 1; then switches the switch 23 in the dashed position to home the next counting clock transfer from exit 19 ', and stay in this position until the entire Binary number B has been passed through; this addition network 22 also requires a delay network 20 'in the form of a flip-flop to save the carry until the next clock.

Der Serienaddierer 15 der Fig. 2 umfaßt dann jeweils die gesamte Schaltungsanordnung nach Fig. 3a oder Fig. 3b, wobei entweder der Volladdierer 15' oder der halbaddierer 15'' benötigt wird, je nachdem, ob das zum Sinärwort B hinzuzuaddierende Binärowrt aus mehreren Stellen besteht oder lediglich eine einzige Stelle umfaßt, die dem LSB des Binärwortes B, welches dann am Ausgang des Schieberegisters 16 erscheint, hinzuzuzählen ist.The series adder 15 of FIG. 2 then comprises the entire circuit arrangement according to Fig. 3a or Fig. 3b, where either the full adder 15 'or the half adder 15 '' is required, depending on whether the binary word to be added to the binary word B. consists of several digits or comprises only a single digit that corresponds to the LSB of the binary word B, which then appears at the output of the shift register 16, is to be added.

Bei der weiteren Betrachtung der Schaltung der Fig. 2 sei zunächst angenommen, daß die beiden exklusiven ODER-Gatter 30 und 31 am Eingang und Ausgang des Serienadedierers 15 mit ihrer zugeordneten Steuereingang 32 nicht vorhanden sind, d.h. der Eingang des Schieberegisters 16 ist mit der Summenausgang S des Serienaddierers 15 und der Ausgang des Schieberegisters 16 mit dem Eingang 14 für das Binärwort B des Serienaddierers 1 verhunclen. Das parallel geschaltete Schieberegister 16 umfaßt eine gewünschte Anzahl von M Zellen, wobei zur Erzielung einer ausreichenden Genauigkeit beispielsweise 8 Zellen vorgesehen sind, so daß im Schieberegister ein Binärwort mit einer Wortlänge von 8 bit gespeichert werden kann, die Registerkapazität beträgt dann bekannterweise 2M bit. Den Zellen des Schieberegisters 16 wird ein Schiebetakt zugeführt, der dem Grundtakt fo der Gesamtschaltung entsprechen kann, der beim Ausfährungsbeispiel 600 KHz beträgt. Mit jedem Schiebetaktimpuls wird der Registerinhalt des Schieberegisters 2 um eine Stelle weitergeschoben, so daß, wie leicht einzusehen ist, jeweils mit einer Wiederholungsfrequenz von fo/M das im Schieberegister entlialtene Wort B am entsprechenden Eingang des Serienaddierers 15 ansteht, und zwar jeweils mit seinem LSB, Zu diesem Zeitpunkt kann dann auch am anderen Eingang des Serienaddierers 15 das LSB des hinzuzuaddierenden Wortes A auftreten bzw. es kann, falls der Serienaddierer 15 nur ein Iialbaddierer 15'' ist, zu diesem Zeitpunkt ein Zähltaktimpuls auftreten, der zu dem im Schieberegister 16 enthaltenen Wort Hinzuaddiert wird. Am Sumrienausdang S erscheint dann im Takt der Schiebefrequenz die Sunde der Worte A und B als serielles Wort; zu der Zeitpunkt, an welchem das LSB dieses Wortes im Schieberegister am Eingang des Seriendierers 1 anliegt, ist das Wort im Schieberegister auch parallel abgebildet und kann, falls erforderlich, in dieser Darstellung abgegriffen werden.In further consideration of the circuit of FIG. 2, let us first consider assume that the two exclusive OR gates 30 and 31 at the input and output of the series loading device 15 with its associated control input 32 does not exist are, i.e. the input of the shift register 16 is connected to the sum output S of the series adder 15 and the output of the shift register 16 with the input 14 for the binary word B of the series adder 1 obscure. The shift register 16 connected in parallel comprises a desired number of M cells, with sufficient to achieve a Accuracy, for example, 8 cells are provided, so that one in the shift register Binary word with a word length of 8 bits can be stored, the register capacity is then known to be 2M bit. The cells of the shift register 16 become a Shift clock supplied, which can correspond to the basic clock fo of the overall circuit, which is 600 KHz in the example. With each shift clock pulse the The register content of the shift register 2 has been shifted by one place so that how is easy to see, each with a repetition frequency of fo / M das in the shift register Entlialtene word B is pending at the corresponding input of the series adder 15, and although each with its LSB, at this point in time it can also be used at the other input of the series adder 15, the LSB of the word A to be added occurs or it can, if the series adder 15 is only an Iialbadder 15 ″, at this point in time a counting clock pulse that corresponds to the one in the shift register 16 contained word is added. At Sumrienausdang S then appears in time with the Shift frequency the sin of words A and B as a serial word; at the time at which the LSB of this word in the shift register at the input of the serialiser 1 is present, the word is also mapped in parallel in the shift register and can, if required to be tapped in this representation.

Es ist ersichtlich, daß sich am Serienaddierer 15 dann, wenn die Registrierkapazität des Schieberegisters 16 überschritten ist, ein Ubertragimpuls an der MSB-Stelle ergibt, in welchem Fall dann im Schieberegister ein Überlaufrest steht und der Übertrag den Wert log 1 aufweist. Dieses Überlaufen wird in vorteilhafter Weise zur Bildung eines seriellen Zahlen-Frequenzwandlers ausgenutzt, indem die Folge der Übertragsimpulse an der MSB-Stelle als Ausgangsfrequenz aufgefaßt wird. Hierzu ist ein Bezugstakt erforderlich, der jeweils bei Überschreiten der Registerkapazität den Übertrags impuls herausgreift und der, wie ersichtlich, die Frequenz Schiebetaktfrequen fs/Wortlänge des Schieberegisters" aufweisen muß. Auch die Maximalfrequenz, die ein solcher serieller Zahlen-Frequenzwandler liefern kann, errechnet sich aus diesem Verhältnis, so daß bei einer Wortlänge von 8 bit des Schieberegisters 16 und einem Schiebetakt von 600 KHz eine maximale ilher lauffrequenz fümax von 75 E4Ilz gegeben ist.It can be seen that the serial adder 15 when the registration capacity of the shift register 16 is exceeded, a carry pulse at the MSB point shows in which case there is an overflow remainder in the shift register and the carry has the value log 1. This overflow advantageously becomes education a serial number-frequency converter is exploited by the sequence of carry pulses is taken as the output frequency at the MSB point. There is a reference clock for this required, the carry pulse and, as can be seen, the frequency shift clock frequencies fs / word length of the shift register ". Also the maximum frequency that such a serial Number-frequency converter can deliver, is calculated from this ratio, so that with a word length of 8 bits of the shift register 16 and a shift clock of 600 KHz a maximum running frequency fümax of 75 E4Ilz is given.

tei der Darstellung der Fig. 2 sind dann noch die weiter vorn schon erwähnten exklusiven ODER-Gatter 30 und 31vorgesehen, denen über eine gemeinsame Eingangssteuerleitung vom Eingang 32 das Signal log 1 oder log 0 zugeführt wird; dieses Signal dient dann, wenn die Schaltung der Fig. 2 als Vorwärts-Rückwärtszähler verwendet wird, zur Steuerung der Zählrichtung. Die Schaltung ist so getroffen, daß die anderen eingänge der beiden exklusiven ODER-Gatter jeweils mit dem Ausgang des Schieberegisters 16 bzw. dem Ausgang des Serienaddierers 15 verbunden sind, dabei ist das Schieberegister 16 a Ausgang des exklusiven ODER-Gatters 31 angeschlossen. Da ein exklusives ODER-Gatter den Ausgang log 1 liefert, wenn sich seine beiden Eingänge unterscheiden, sonst den Ausgang 0, bildet das exklusive ODER-Gatter 30 an seinem Ausgang das Komplement des Wortes im Schieberegister 16 dann ab, wenn seinem anderen Eingang das Steuersignal log 1 zugeführt wird. Das gleiche geschieht mit dem Ausgang des Serienaddierers 15, der durch das exklusive ODER-Gatter 31 invertiert bzw. als komplementäres Wort abgebildet wird. Das bedeutet, daß je nach dem Steuerbefehl am Eingang 32 die Schaltung entweder eine Subtraktion oder eine Addition durchführt bzw. daß von der Schaltung vorwärts oder rückwärts gezählt wird, falls der Serienaddierer 15 als Halbaddierer ausgebildet ist.Part of the illustration in FIG. 2 are those further ahead mentioned exclusive OR gates 30 and 31 provided, which have a common Input control line from input 32 the signal log 1 or log 0 is supplied; this signal is used when the circuit of FIG. 2 is used as an up / down counter is used to control the counting direction. The circuit is made so that the other inputs of the two exclusive OR gates each with the output of the shift register 16 or the output of the series adder 15 are connected, included the shift register 16 a output of the exclusive OR gate 31 is connected. Since an exclusive OR gate supplies the output log 1 if its two Differentiating inputs, otherwise output 0, is formed by the exclusive OR gate 30 at its output the complement of the word in the shift register 16 if the control signal log 1 is fed to its other input. The same thing happens to the output of the series adder 15, which inverts through the exclusive OR gate 31 or is shown as a complementary word. That means that depending on the control command at input 32 the circuit performs either a subtraction or an addition or that the circuit counts up or down, if the series adder 15 is designed as a half adder.

Es ist weiter vorn schon darauf hingewiesen worden, daß auf Grund der seriellen Konzeption die maximal erzielbare Ausgangsfrequenz fa bestimmt ist durch die Frequenz des Schiebetaktes fo bzw. durch die Wortlänge des Schieberegisters, so daß höhere maximale Ausgangs frequenzen fa nur durch Erhöhen des Schiebetaktes erzielbar sind, was nicht immer möglich ist, oder durch Verkürzen der Wortlänge, was die Genauigkeit der Schaltung beträchtlich beeinträchtigen würde. Die Erfindung geht hier einen anderen Weg und schlägt eine parallele Verarbeitung von Teil.worten vor, so daß die Wortlänge zwar verkürzt, jedoch eine Einbuße an Genauigkeit nicht hingenommen zu werden braucht.It has already been pointed out earlier that due to the serial conception determines the maximum achievable output frequency fa by the frequency of the shift clock fo or by the word length of the shift register, so that higher maximum output frequencies fa only by increasing the shift clock can be achieved, which is not always possible, or by shortening the word length, which would significantly affect the accuracy of the circuit. The invention goes a different way here and suggests parallel processing of partial words before, so that the word length is shortened, but not a loss of accuracy needs to be accepted.

Anhand der Darstellung der Fig. 4 wird im folgenden zunächst eine entsprechende Ausbildung des Vorwärts-Rückwärtszählers 7 der Fig. 1 genauer erläutert.On the basis of the illustration in FIG. 4, a corresponding design of the up / down counter 7 of FIG. 1 explained in more detail.

Das in Fig. 4 dargestellte Ausführungsbeispiel eines Vorwärts-Rückwärtszählers umfaßt, wie ersichtlich, eine Doppelanordnung der mit Bezug auf Fig. 2 schon erörterten grundsätzlichen Schaltung, wobei die Serienaddierer 35a und 35b als Ilalbaddierer ausgebildet sind. Wegen der IIalbadditionseigenschaften kann die den Eingängen 36a und 36b der lialbaddierer 35a und 35b zugeführte Zählfreguenz am Eingang 37 immer nur dann einen Impuls aufweisen, wenn am anderen Eingang 38a und 38b der Halhaddierer das LSB des diesem Eingang zugeführten I3inärwortes anliegt.The embodiment of an up / down counter shown in FIG As can be seen, comprises a dual arrangement of those already discussed with reference to FIG basic circuit, wherein the series adders 35a and 35b are designed as Ilalbadders. Because of the addition properties, the the counting frequency fed to the inputs 36a and 36b of the partial adders 35a and 35b at input 37 only ever have a pulse when at the other input 38a and 38b the half adder is the LSB of the I3inary word applied to this input.

Bei dem Ausführungsbeispiel der Fig. 4 sind zwei einander zugeordnete Schaltungseinheiten entsprechend der Fig. 2 vorgesehen, wobei ein erster Vorwärts-Rückwärtsteilzähler 40a für die Verarbeitung des minderwertigen Ilalbworts (LSTiW)und ein zweiter Vorwärts-Rückwärtsteilzähler 40b für die Verarbeitung des höherwertigen Halbworts (MSHW) vorgesehen sind. Es versteht sich, daß aber im grundsätzlichen die Anzahl der verwendeten Unterzähler zur Bildung eines Vorwärts-Rückwärtszählers 7 nicht beschränkt ist, aus Zweckmäßigkeitsgründen hier jedoch lediglich zwei Unterzähler vorgesehen sind, die daher eine Verarbeitung von jeweils 4 bit-EIalbworten vornehmen. In diesem Fall ist die maximale Ausgangsfrequenz famax des Gesamtsystems als maximale fjberlauffreguenz gegeben durch.In the embodiment of FIG. 4, two are assigned to one another Circuit units according to FIG. 2 are provided, with a first up-down counter 40a for the processing of the low-order Ilalbwort (LSTiW) and a second up-down partial counter 40b are provided for processing the more significant half-word (MSHW). It it goes without saying, however, that in principle the number of sub-counters used to form an up-down counter 7 is not limited, for reasons of convenience However, only two sub-counters are provided here, which therefore require processing of 4 bit single words each. In this case is the maximum output frequency famax of the overall system as the maximum overflow frequency given by.

famax = 6OoKIz/4 bit = 150KHz. famax = 6OoKIz / 4 bit = 150KHz.

Die Schaltung der Fig. 4 umfaßt, wie schon mit Bezug auf Fig. 2 genauer erläutert, den Serienaddierern 35a und 35h parallel geschaltete Schieberegister 41a und 41b sowie entsprechende exklusive ODER-Gatter 42a, 43a und 42b, 43b. Die Schaltung ist so getroffen wie in Fig. 2, dem Steuereingang 43 der exklusiven ODER-Gatter 42a und 42b wird die logische Information für einen Vorwärts- oder Rückwärtszählvorgang zugeführt, dieser Eingang entspricht daher dem Eingang 6 des Vorwärts-Rückwärtszählers 7 der Fig. 1. Nach jeweils 4 Schiebetakten ist bei beiden Vorwärts-Rückwarts-Teilzählern 40a und 40b ein Zählzyklus durchgeführt und das im Schieberegister enthaltene Wort steht dann wieder mit seinem LSB am Schieberegisterausgang 44a, 44b, an.The circuit of FIG. 4 comprises, as has already been done with reference to FIG explains the series adders 35a and 35h parallel-connected shift registers 41a and 41b and corresponding exclusive OR gates 42a, 43a and 42b, 43b. the Circuit is made as in Fig. 2, the control input 43 of the exclusive OR gate 42a and 42b become the logical information for an up or down counting process This input therefore corresponds to input 6 of the up / down counter 7 of FIG. 1. After 4 shift clocks in each case, both forward-backward partial counters 40a and 40b carried out a counting cycle and the word contained in the shift register then stands again with its LSB at the shift register output 44a, 44b, at.

Jeweils zu diesem Zeitpunkt können dann die 4 bit-Halbworte parallel und gleichzeitig über die Ausqangsklemmen 45a und 45b im Takt der Schiebefrequenz dem zugeordneten Zahlen-Frequenzwand 1er 9 zugeführt werden, der in der Darstellung der Fin. 6 genauer erläutert ist und auf den weiter unten noch einaecTangen wird. Die übergabe der Zählerinhalte erfolgt daher seriell.At this point in time, the 4-bit half-words can then be parallel and at the same time via the output terminals 45a and 45b in time with the shift frequency are supplied to the assigned number-frequency wall 1er 9, which is shown in the illustration of Fin. 6 is explained in more detail and will be discussed further below. The transfer of the counter contents is therefore carried out serially.

Die aus den beiden Vorwärts-Rückwärts-Teilzählern 4Oa und 401, gebildete Vorwärts-Rückwärts-Zählschaltung 7 zählt aufwärts1 wenn das dem Steuereingang 43 zugeführte Zählrichtungssignal ZR den Zustand log 0 aufweist, der Rückwärtszählvorgang wird durch den Zustand log 1 des Steuersignals ZR bestirunt. Dem Schieberegister 41a ist eine Übertragslogik 46 zugeordnet, der über Leitungen 47 Informationen über den Tnhalt des Schieheregisters 41a sowie über die Leitung 48 die Zählfrequenz fe und iiber die Leitung 49 das Zählrichtungssignal ZR zugeführt wird.The one formed from the two up / down partial counters 40a and 401 Up-down counting circuit 7 counts up 1 if the control input 43 supplied counting direction signal ZR has the state log 0, the countdown process is determined by the state log 1 of the control signal ZR. The shift register 41a is assigned a carry logic 46 which, via lines 47, provides information about the contents of the shift register 41a and, via line 48, the counting frequency fe and the counting direction signal ZR is fed via the line 49.

Die Übertragslogik erzeugt dann an ihrem Ausgang 50 jeweils übertragsimpulse auf den Eingang 36b des in diesem Sinn nachgeschalteten Serienaddierers 35b, wenn folgende Bedingungen eingehalten sind; 1. Beim Vorwärtszählen muß das Zählrichtungssignal den Zustand log 0 und das Signal der Eingangsfreauenz fe den Zustand log 1 aufweisen, außerdem müssen sämtliche Zellen A', B', C', D' des Schieberegisters 41a voll sein, d.h. sämtlich den Zustand loa 1 aufweisen. Diese Bedingungen miissen gleichzeitig eingehalten sein.The carry logic then generates carry pulses at its output 50 to the input 36b of the series adder 35b connected downstream in this sense, if the following conditions are met; 1. When counting up, the counting direction signal the state log 0 and the signal of the input frequency fe have the state log 1, in addition, all cells A ', B', C ', D' of the shift register 41a must be full, i.e. they all have the state loa 1. These conditions must be at the same time must be adhered to.

2. Beim Rückwärtszählvorgang muß der Zählrichtungsimpuls den Zustand log 1, die Zählfrequenz fe wieder den Zustand log 1 und sämtliche Zellen des Schieberegisters den Zustand log O gleichzeitig aufweisen. 2. When counting down, the counting direction pulse must have the status log 1, the counting frequency fe again the state log 1 and all cells of the shift register have the state log O at the same time.

Eine geeignete Ausbildungsform einer Übertragslogik 46 ist in Fi7. 5 darqestellt.A suitable embodiment of a carry logic 46 is shown in FIG. 5 shown.

Die in Fig. 5 gezeigte Übertragslogik 46 umfaßt zunächst zwei im wesentlichen parallel geschaltete Gatter, nämlich ein NAND-Gatter 55 und ein NOP-Gatter 56, die über eine entsprechende Anzahl von Eingängen verfügen und denen die SchicberegisterausqOinqe A', B', C' und D' parallel zugeführt sind. Das Zählrichtunqssignal gelangt über einen Inverter 57 direkt auf entsprechende Eingänge beider Gatter 55, 56, während der Zählfrequenzimpuls fe dem MAND-Gatter 55 unmittelbar und dem NOR-Gatter 56 über einen Inverter 58 zugeführt ist. Der Ausgang des NAND-Gatters 55 liegt an einem Eingana eines nachgeschalteten weiteren NAND-Gatters 60, dessen anderer Eingang über einen Inverter G1 mit dem Ausgang des NOR-Gatters 56 verbunden ist. Am Ausgang des NAND-Gatters 60 entsteht dann jeweils ein Übertragsimpuls UM dann, wenn die einen genannten Bedingungen eingehalten sind.The carry logic 46 shown in FIG. 5 initially comprises two essentially gates connected in parallel, namely a NAND gate 55 and a NOP gate 56, the have a corresponding number of inputs and which the transfer register output A ', B', C 'and D' are fed in parallel. The counting direction signal passes over an inverter 57 directly to corresponding inputs of both gates 55, 56, while the counting frequency pulse fe the MAND gate 55 directly and the NOR gate 56 via an inverter 58 is supplied. The output of the NAND gate 55 is at one Input of a downstream further NAND gate 60, the other input of which is connected to the output of the NOR gate 56 via an inverter G1. At the exit of the NAND gate 60 then arises in each case a carry pulse UM when the one of the specified conditions are met.

Die Darstellung der Fig. 6 zeigt einen zur Verwendung in Verbindung mit dem Vorwärts-Rückwärtszähler der Fig. 4 geeigneten %ahlen-Frjequenzwandler 9, dessen Schaltungseinheiten über Leitungen 70a und 70h, die mit den Klemmten 45a und 45b der Vorwärts-Rückwärts-Teilzähler der Fig. 4 verbunden sind, im Takt der Schiebefrequenz fs die in den Schicberegistern 41a und 41b jeweils gespeicherten lialbworte aus je 4 bit gleichzeitig und parallel seriell zugeführt werden. Da bei dem Ausführungsbeisniel der Fig. 4 der Vorwärts-Rückwärtszähler 7 aus zwei Vor-Wärts-Rückwärts-Teilzählern besteht, daher eine Verarbeitung in zwei 4 bit-11albworten erfolgt, umfaßt der Zahlen-Frequenzwandler 9 der Fig.. 6 ebenfalls zweckmäßigerweise zwei Untersysteme, die in ihrem Aufbau ebenfalls dem mit Bezug auf die Darstellung der Fig. 2 schon erläuterten Vorwärts-Rückwärtszähler ähneln.The illustration of Figure 6 shows one for use in conjunction with the up / down counter of FIG. 4 suitable% ahlen frequency converter 9, its circuit units via lines 70a and 70h, which are connected to the terminals 45a and 45b of the up-down partial counter of FIG. 4 are connected, in time with the Shift frequency fs those stored in the shift registers 41a and 41b, respectively aliases of 4 bits each are supplied simultaneously and in parallel in series. Included 4, the up / down counter 7 consists of two up / down partial counters exists, therefore processing takes place in two 4-bit-11alwords, the number-frequency converter comprises 9 of Fig. 6 also expediently two subsystems, which in their structure likewise the up / down counter already explained with reference to the illustration of FIG resemble.

Es sind zwei Zahlen-Freauenz-Teilwandler 71a und 71b vorgesehen, die parallel arbeiten und bezüglich bestimmter Funktionsaufgaben hintereinander geschaltet sind; jeder Zahlen-Frequenz-Teilwandler besteht bei diesem Ausführungsbeispiel aus je einem 1 Bit-Volladdierer 72a und 72b, denen jeweils ein zugeordnetes Schieberegister 73a und 73h, bestehend aus je 4 bit-Zellen, parallel geschaltet ist.There are two number-friency partial converters 71a and 71b, the work in parallel and connected in series with regard to certain functional tasks are; each number-frequency converter consists of in this embodiment one 1-bit full adder 72a and 72b each, each with an assigned shift register 73a and 73h, each consisting of 4 bit cells, is connected in parallel.

Die Aufgabe des Zahlen-Frequenzwandlers 9 der Fig. G besteht darin, die in den Schieberegistern 41a und 41h des Vorwtirts-Rückwärts zählers 7 der Fig. 4 jeweils vorhandenen Binärworte in eine Ausgangsfrequenz zu verwandeln, wobei das Prinzip der Überlaufbäufigkeit zur Dildung der Ausgangsfrequenz fa ausgenutzt wird.The task of the number-frequency converter 9 of Fig. G is to those in the shift registers 41a and 41h of the up host down counter 7 of FIG. 4 existing binary words to be converted into an output frequency, whereby the The principle of overflow frequency is used to form the output frequency fa.

Da das Dem einen Eingang 74a des Volladdierers 72a zugeführte 4 bit-Halbwort LSHW und das dem entsprechenden Eingang 74h des Volladdierers 72b zugeführte MSHW aus je 4 bit bestehen, d.h.Since the 4-bit half-word fed to one input 74a of the full adder 72a LSHW and the MSHW fed to the corresponding input 74h of the full adder 72b consist of 4 bits each, i.e.

daß hier bei jedem Umlauf zyklus eine Summenbildung über die gesamten Wortstellen vorgenommen werden muß, benötigt ran bei dem Zahlen-Frequenzwandler der Fic'. 6 jeweils Volladdierer, denn die den anderen Eingängen 75a und 75h zugeführten Worte aus den parallelen Schieheregistern 73a und 73b verfiigen selbstverstündlich ebenfalls über bei diesem Ausführungsbeispiel 4 Stellen. Die Volladdierer 72a und 72b verfügen jeweils noch über einen Übertragsausgang 76a und 7Gb, an dem sich jeweils ein Übertragssignal ÜA ergibt, sowie über jeweils einen Übertragseingang 77a und 77b.that here with each circulation cycle a summation over the entire Word positions must be made, needed ran with the number-frequency converter the fic '. 6 full adders, because those fed to the other inputs 75a and 75h Words from the parallel shift registers 73a and 73b are of course available also over 4 places in this embodiment. The full adders 72a and 72b each still have a carry output 76a and 7Gb, to which results in a carry signal ÜA, as well as via a carry input 77a and 77b.

Der 1 Bit-Volladdierer 72a wird somit seriell das minderwertige Halbwort LStIW vom Vorwärts-Rückwärts-Teilzähler 40a sowie das Speicherhalbwort aus seinem zugeordneten Speicher oder Schieberegister 73a zugeführt; es folgt Addition der zugeordneten Stellen und erneute Abspeicherung im Speicher 73a, wobei ein bei der Addition entstehender Überlauf in einem verzögerungsnetzwerk oder einem Speicher 78a um einen Takt verzögert und wieder auf den schen orwähnten Übertragseingang 77a dieses Volladdierers 72.a gerteben wird.The 1-bit full adder 72a thus serially becomes the inferior half-word LStIW from the forward-backward partial counter 40a and the memory half-word from his assigned memory or shift register 73a supplied; it follows addition of the assigned places and renewed storage in the memory 73a, with one in the addition resulting overflow in a delay network or memory 78a by one Clock delayed and again to the previously mentioned carry input 77a of this full adder 72.a.

In ähnlicher Weise arheitet der Zahlenfrecruenz-TeilTvJanller 71b mit Bezug auf das höherwertige Halhwort aus dem zugeordneten Vorwärts-$Rückwärts-Teilzähler 40b un seinem eigenen Speicherhalbwort. Die Bezeichnungen r in den Zellen der zuqeor.lncten Speicher, Verzögerungsnetzwerke oder Schieberegistern 73a, 73b, 78a und 78b geben die Verzögerung des Signals um jeweils einen Takt an.The numerical frequency part TvJanller 71b works in a similar manner with reference to the higher-order keyword from the assigned forward $ backward partial counter 40b in its own memory half-word. The designations r in the cells of the zuqeor.lncten There are memories, delay networks or shift registers 73a, 73b, 78a and 78b the delay of the signal by one clock at a time.

Bei dem ersten Zahlenfrequenz-Teilwandler 71a wird jedoch der Übertrag, der beim MSB (höchstwertigstes bit = most significant bit) entsteht, nicht zurück auf den zugeordneten Übertragseinganq 77a, sondern als Übertragseingang für den höherwertigen Halbwortaddierer 71b huber einen Schalter 79b beim Volladdierer 71h auf den dortigen Übertragseingang 77b geschaltet. Anstelle dieses ttbertrags erhält der Volladdierer 72a über einen weiteren Schalter 79a zum Halbwortanfang an seinem ilhertragseingang 77a eine log 0 zugeführt.In the case of the first number-frequency converter 71a, however, the carry that arises at the MSB (most significant bit), not back to the assigned carry input 77a, but as a carry input for the Higher value half-word adder 71b via a switch 79b in the full adder 71h switched to the local carry input 77b. Instead of this the full adder 72a via a further switch 79a to the beginning of the half-word at his A log 0 is supplied to the income input 77a.

Die beiden Schalter 79a und 79b sind in Fig. 6 lediglich schematisch angedeutet und können durch beliebige Systeme, vorzugsweise elektronische Schalter, Transferqatter oder sonstige ilaible iter-Schalte lemente realisiert werden. f'jit anderen Worten bedeutet dies, daß sich die Schalter 79a und 79b jeweils hei einem lialbwortanfang in der in Fig. 6 gestrichelt gezeigten Stellung befinden, so daß der beim MSB des höherwertigen Halbwortes MSiiW entstehende Übertrag nach Verzögerunq um einen Takt über das Verzögerungsglied oder {len Flipflop 78b über eine Ausgangstorschaltung 80 als Ausgangsfrequenz fa abgenommen und ausgewertet wird. Die Torschaltung 80 besteht aus einem UD-Gatter, deren einer rJinaang liter eine Leitung 81 mit dem Ausgang des Vorzögerungsnetzwerks 78b und dessen anderer Tingang mit einer nicht dargestellten Schaltung verbunden ist, die jeweils bei einem Halbwortanfang ein entsprechendes Steuersignal erzeugt, so daß zum Halbwortanfang der Übertragsimpuls durch das UND-Gatter SO gelangen kann und die Ausgangsfrequenz fa bildet. Dieses Steuersignal wird auch den Schaltern 79a und 79b für die Umschaltung zuqeffihrt. Mit den oben angegebenen Daten und Schaltungen beträgt die Ausgangsfrequenz fa, wie weiter vorn schon erläutert, maximal 150 KiIz, so daß es gelingt, bei gegebener Schiebefrequenz fs unten bei Beibehaltung einer Gesamtwortlänge von 8 bit die Ausgangsfreguenz kühlbar um das Doppelte zu steigern, so daß eine wesentlich bessere Auf lösung des umzuwandelnden Analogsignals erreicht werden kann.The two switches 79a and 79b are only schematically shown in FIG indicated and can by any systems, preferably electronic switches, Transfer quatters or other ilaible iter switching elements can be implemented. f'jit In other words, this means that the switches 79a and 79b are each named one The beginning of the first word is in the position shown in dashed lines in FIG. 6, so that the carry after delay resulting from the MSB of the more significant half-word MSiiW by one clock via the delay element or {len flip-flop 78b via an output gate circuit 80 is picked up and evaluated as the output frequency fa. The gate circuit 80 consists of a UD gates, one of which rJinaang liter a pipe 81 with the output of the delay network 78b and its other input with a circuit, not shown, is connected, each at the beginning of a half-word a corresponding control signal is generated so that the carry pulse at the beginning of the half-word can pass through the AND gate SO and forms the output frequency fa. This Control signal is also fed to switches 79a and 79b for switching. With the data and circuits given above, the output frequency is fa, As already explained above, a maximum of 150 KiIz, so that it succeeds with a given Shift frequency fs below the output frequency while maintaining a total word length of 8 bits coolable to double, so that a much better resolution of the to be converted analog signal can be achieved.

Den Darstellungen der Fig. 7 und 8 lassen sich schließlich noch einige integrationsgünstige Schaltungsvarianten für Teilkomponenten der bisher besprochenen Schaltungen entnehmen.Finally, some can be added to the representations of FIGS. 7 and 8 low-integration circuit variants for subcomponents of the previously discussed Remove circuits.

Aus Stabilitätsgründen des Regelkreises muß der Vorwärts-Rückwärtszähler 7 aus Fig. 1 mit einer Zählfrequenz fe arbeiten' die kleiner als die maximale Ausgangsfrequenz famax des Zahlenfrequenzwandlers 9 ist.For reasons of stability of the control loop, the up / down counter must 7 from FIG. 1 work with a counting frequency fe 'which is smaller than the maximum output frequency famax of the number frequency converter 9 is.

So zeigt die Darstellung der Fig. 7 einen vereinfachten Vorwärts-Rüchwärtszähler, der anstelle des in Fig. 4 gezeigten und aus zwei Teilzählern bestehenden Zählers eingesetzt werden kann, mit einer niedrigeren Frequenz arbeitet und daher integrationsgünstiger auch autgebaut ist. Grundsätzlich entspricht der Vorwärts-Rückwärtszähler der Fig. 7 in seinem Funktionsablauf dem Vorwärts-Riickwärtszähler der Fig. 4, er benötigt jedoch nur einen einzigen seriellen Ifalbaddierer 90 mit einem Eingang 91 für die Zählfrequenz fe oder das Eingangsinkrement, einem Eingang 92 für die Vorwärts-Rückwärts-Zählsteuerung, einem Eingang 93 für den Verbindungsanschluß mit dem zugeordneten Schieberegister 94, welches aus zwei Unterregistern 95 und 96 für jeweils ein 4 bit-Iialbwort besteht, sowie mit einem Summenausgang 97. Der nachgeschaltete Zahlen-Frequenzwandler, der wieder an die Ausqangsanschlüsse 45a' und 45b' angeschlossen wird, benötigt pro Schieberegisterumlauf beide lialbworte, daher ist noch ein Verlängerunqsregister 98 sowie zwei Umschalter 99 und 100 erforderlich, die in zwei definierte Schaltstellunqen x und y geschaltet werden können. Bei diesen Umschaltern handelt es sich um Umschalter beliebigen Aufbaus, bevorzugt elektronische Umschalter auf Ilaibleiterbasis. Schließlich weist der iialbaddierer 90 noch einen Eingangsanschluß 101 zur Zuführung des Signals für dcn Wortanfang auf.The illustration in FIG. 7 shows a simplified up / down counter, instead of the counter shown in FIG. 4 and consisting of two partial counters can be used, operates at a lower frequency and is therefore easier to integrate is also autgebaut. Basically, the up / down counter corresponds to Fig. 7 the up / down counter of FIG. 4 in its functional sequence, it needs but only a single serial Ifalb adder 90 with an input 91 for the Counting frequency fe or the input increment, an input 92 for the up-down counting control, an input 93 for the connection terminal with the associated shift register 94, which consists of two sub-registers 95 and 96 each for a 4-bit Iialbwort, as well as with a sum output 97. The downstream number-frequency converter, the reconnected to the output connections 45a 'and 45b' will, requires both external words per shift register cycle, so there is still an extension register 98 as well as two changeover switches 99 and 100 are required, which are in two defined switching positions x and y can be switched. These changeover switches are toggle switches Any structure, preferably electronic switch based on Ilaible conductors. In the end the iialbadder 90 also has an input connection 101 for supplying the signal for the beginning of the word.

Der Ausgang des ersten Teilschieberegisters 96 ist einmal mit der x-Stellung des umschalters 100 und mit dem Eingang des nachgeschalteten Schieberegisters 95 verbunden; der Ausgang dieses Schieberegisters qeht auf den Eingang des lIalbaddierers 90, auf den Eingang des Zusatzschieberegisters 98 und an eine Verbindungsleitung 102, die die y-Stellung des Umschalters 100 mit der x-Stellung des Umschalters 102 verbindet; die y-Stellung des Umschalters 99 liegt dann noch am Ausgang des Zusatzschieberegisters 98. Sämtliche hintereinander geschalteten Registerstufen sind mit den Großbuchstaben A - M gekennzeichnet und der nachfolgenden Tabelle läßt sich die Arbeitsweise des Vorwärts-Rückwärtszählers der Fig. 7 in Abhängigkeit zu den Schiebetakten, der Inhalt der Register stufen A - M sowie die Position der Umschalter entnehmen; die Position der Schalterstellungen (x oder y) giht gleichzeitig an, welche llalbworte über die Ausgangsanschlüsse 45a' und 45h' jeweils auf den nachgeschalteten Zahlcnfrequenztland ler gelangen.The output of the first partial shift register 96 is once with the x position of the switch 100 and to the input of the downstream shift register 95 connected; the output of this shift register goes to the input of the Ialbadierers 90, to the input of the additional shift register 98 and to a connecting line 102, which the y position of the switch 100 with the x position of the switch 102 connects; the y-position of the switch 99 is then still at the output of the additional shift register 98. All register steps connected in series are with the capital letters A - M and the following table shows how the The up / down counter of FIG. 7 as a function of the shift clocks, the content from the register levels A - M as well as the position of the switch; the position of the switch positions (x or y) indicates at the same time which half-words about the Output connections 45a 'and 45h' each to the downstream number frequency country ler get.

Tabelle I Schiebe- Inhalt in den Registerstufen Schaltertakt (98) (95) (96) stellunrten 1t B C D E F G H I K L M n+1 1 2 3 4 5 6 7 8 x 2 1 2 3 4 5 6 7 8 1+1 X 3 1 2 3 4 5 6 7 8 1+1 2+1 X 4 1 2 3 4 5 6 7 8 1+1 2+1 3+1 X 5 1 2 3 4 5 6 7 8 1+1 2+1 3+1 4+1 Y 6 2 3 4 5 6 7 8 1+1 2+1 3+1 4+1 5+1 Y 7 3 4 5 6 7 8 1+1 2+1 3+1 4+1 5+1 6+1 Y 8 4 5 6 7 8 1+1 2+1 3+1 4+1 5+1 6+1 7+1 Y 9 5 6 7 8 1+1 2+1 3+1 4+1 5+1 6+1 7+1 8+1 x 1 0 6 7 8 1+1 2+1 3+1 4+1 5+1 6+1 7+1 8+1 1+2 X 1 1 7 8 1+1 2+1 3+1 4+1 5+1 6+1 7+1 8+1 1+2 2+2 X 1 2 8 1+1 2+1 3+1 4+1 5+1 6+1 7+1 8+1 1+2 2+2 3+2 x 1 3 1+1 2+1 3+1 4+1 5+1 6+1 7+1 8+1 1+2 2+2 3+2 4+2 Y 1 4 2+1 3+1 4+1 5+1 6+1 7+1 8+1 1+2 2+2 3+2 4+2 5+2 Y 1 5 3+1 4+1 5+1 6+1 7+1 8+1 1+2 2+2 3+2 4+2 5+2 6+2 Y Aus der Tabelle wird der schiebetaktmäßige Wechsel der Registerstufeninhalte deutlich, desgleichen auch die Arbeitsweise; da die Umschalter 99 und 100 nach jeweils vier Schiebetakten die andere Schaltposition einnehmen, bekommt der nachgeschaltete Zahlen-Frequenzwandler richtig zweimal pro Schieberegisterumlauf jeweils zwei Halbworte zugeführt, das LSHW und das MSHW. Table I Shift content in the register levels switch cycle (98) (95) (96) put 1t B C D E F G H I K L M n + 1 1 2 3 4 5 6 7 8 x 2 1 2 3 4 5 6 7 8 1 + 1 X 3 1 2 3 4 5 6 7 8 1 + 1 2 + 1 X 4 1 2 3 4 5 6 7 8 1 + 1 2 + 1 3 + 1 X 5 1 2 3 4 5 6 7 8 1 + 1 2 + 1 3 + 1 4 + 1 Y 6 2 3 4 5 6 7 8 1 + 1 2 + 1 3 + 1 4 + 1 5 + 1 Y 7 3 4 5 6 7 8 1 + 1 2 + 1 3 + 1 4 + 1 5 + 1 6 + 1 Y 8 4 5 6 7 8 1 + 1 2 + 1 3 + 1 4 + 1 5 + 1 6 + 1 7 + 1 Y 9 5 6 7 8 1 + 1 2 + 1 3 + 1 4 + 1 5 + 1 6 + 1 7 + 1 8 + 1 x 1 0 6 7 8 1 + 1 2 + 1 3 + 1 4 + 1 5 + 1 6 + 1 7 + 1 8+ 1 1 + 2 X 1 1 7 8 1 + 1 2 + 1 3 + 1 4 + 1 5 + 1 6 + 1 7 + 1 8 + 1 1 + 2 2 + 2 X 1 2 8 1 + 1 2 + 1 3 + 1 4 + 1 5 +1 6 + 1 7 + 1 8 + 1 1 + 2 2 + 2 3 + 2 x 1 3 1 + 1 2 + 1 3 + 1 4 + 1 5 + 1 6 + 1 7 + 1 8 + 1 1 + 2 2 + 2 3 + 2 4+ 2 Y 1 4 2 + 1 3 + 1 4 + 1 5 + 1 6 + 1 7 + 1 8 + 1 1 + 2 2 + 2 3 + 2 4 + 2 5 + 2 Y 1 5 3 + 1 4 + 1 5 + 1 6 + 1 7+ 1 8 + 1 1 + 2 2 + 2 3 + 2 4 + 2 5 + 2 6 + 2 Y The table shows the change in the register level according to the shift rate clear, as is the way of working; since the toggle switches 99 and 100 after each the other switching position is given four shifting cycles Number-frequency converter correct twice per shift register cycle, two half-words each time fed, the LSHW and the MSHW.

Schließlich läßt sich der Darstellung der Fig. 8 noch eine besonders einfache Schaltung für einen 1 Bit-Halbaddierer (als Addierer oder Subtrahierer) entnehmen, wie er bei den bisher besprochenen Vorwärts-Rückwärtszählern eingesetzt werden kann, beispielsweise auch als Halbaddierer 90 der Schaltung der Fig. 7. Der Summenausgang S des Ilalhaddierers der Fig. 8, der insgesamt mit dem Bezugszeichen 110 bezeichnet ist, ist mit dem Eingang eines parallel geschalteten Schieberegisters 111 verbunden, welches hier in seinem Aufbau nicht weiter gekennzeichnet ist, der Ausgang des Schieberegisters liegt an dem zugehörigen Eingangsanschluß 112, der beispielsweise dem Eingangsanschluß für die Zuführung des ortes 13 in Fig. 2 entspricht. Der Halbaddierer 110 umfaßt in seinem Aufbau auch das für den Tflertrag erforderliche Verzögerungsnetzwerk, das in Form eines D-Flipflops 113 vorgesehen und mit dem Grundtakt fo beaufschlagt ist, der identisch mit dem Schiebetakt für das Schieberegister 111 ist. Desweiteren ist ein Eingangsanschluß 114 für die Eingangszählfrequenz, ein Eingangsanschluß 115 für die Aufwärts-Abwärts-Zählsteuerung und ein Eingangsanschluß 116 vorgesehen, dem jeweils ein Signal zum Wortanfang zugeführt wird. Finally, the representation of FIG. 8 can be given a special one simple circuit for a 1 bit half adder (as Adder or Subtracter), as in the case of the up / down counters discussed so far can be used, for example, as a half adder 90 of the circuit of Fig. 7. The sum output S of the Ilalhadder of Fig. 8, which is a total of the Reference numeral 110 is denoted, is connected in parallel to the input of a Shift register 111 connected, which is not further characterized here in its structure is, the output of the shift register is at the associated input terminal 112, which is for example the input connection for the supply of the location 13 in Fig. 2 corresponds. The structure of the half adder 110 also includes that for the transfer rate required delay network, which is provided in the form of a D flip-flop 113 and the basic cycle fo is applied, which is identical to the shift cycle for the shift register is 111. Furthermore, there is an input connection 114 for the input counting frequency, an input terminal 115 for up-down counting control and an input terminal 116 is provided, each of which is supplied with a signal at the beginning of the word.

Es sind zwei exklusive ODER-Gatter 120 und 121 vorgesehen, der Ausgang des exklusiven ODER-Gatters 121 bildet den Summenausgang des Elalbaddierers 110, der eine Eingangsanschluß des exklusivenODER-Gatters 121 ist mit dem Eingang 112 zur Zuführung des Jpeicherinhalts des Schieberegisters 111, der andere Eingang mit dem Eingangsanschluß 114 zur Zuführung der Zählfrequenz fe verbunden, und zwar über ein steuerbares Transfer-Gatter 123. Die Eingänge des anderen exklusiven ODER-Gatters 120 sind einmal ebenfalls mit dem Ausgang des Schieberegisters 111 bzw. dem Eingangsanschluß 112 und andererseits mit dem Eingangsanschluß 115 für die Steuerung der Zählrichtung verbunden, der Ausgang dieses exklusiven ODER-Gatters 120 liegt an einem Eingangsanschluß eines UND-Gatters 124, dessen anderem Eingangsanschluß entweder die Zählfrequenz fe oder ein Übertragseingangssignal ÜE zugeführt wird, und zwar vom Ausgang des Flipflops 113 über ein weiteres iesteuertes Transfervate 125. Schließlich liegt das Steuersignal für den Wortanfang, also für das LSB-hit unmittelbar sm Steuereingang des Transfergates 123 unc' über einen Inverter 126 am Steuereingang des Transfergates 125.There are two exclusive OR gates 120 and 121, the output of the exclusive OR gate 121 forms the sum output of the Elalb adder 110, one input terminal of the exclusive OR gate 121 is connected to the input 112 for supplying the memory contents of the shift register 111, the other input with connected to the input terminal 114 for supplying the counting frequency fe via a controllable transfer gate 123. The inputs of the other exclusive OR gate 120 are also once with the output of the shift register 111 or the input terminal 112 and on the other hand to the input terminal 115 for controlling the counting direction connected, the output of this exclusive OR gate 120 is at an input terminal an AND gate 124, the other input terminal of which is either the counting frequency fe or a carry input signal ÜE is supplied from the output of the flip-flop 113 via a further controlled transfer gate 125. Finally, the control signal is present for the beginning of the word, i.e. for the LSB hit directly sm control input of the transfer gate 123 unc 'via an inverter 126 at the control input of the transfer gate 125.

Die Arbeitsweise dieses Halbaddierers ist so, daß, wie weiter vorn schon erläutert, nur zum LSB-Zeitpunkt ein T incXanqszählimpuls am Eingang 114 in Form der Zählfrequenz fe auftritt; zu diesem Zeitpunkt ist durch das Wortanfangssignal am Eingangsanschluß 116 das Transfergate 123 auch leitend cresteuert, so daß das Eingangszählinkrement durchgeschaltet wird und auf die jeweils einen Eingänge des UND-Gatters 124 und des exklusiven ODLR-Gatters 121 gelangt. Zu diesen eitpunkt, d.h. beim Wortanfang ist wegen der Negation des Wortanfangssignals über den Inverter 126 das Transfercrate 125 nicht leitend, so daß ein Übertragssignal nicht auftritt. Die nächsten Schiebetakte fällt dann das Wortanfangssignal wer und möglicherweise gebildete Übertragssignale gelangen über das dann leitende Transferqate 125 auf die internen Ubertraaseingange der Schaltung, die auch mit der Eingangsfrequenz fe in diesem Sinne fest beschaltet sind.The operation of this half adder is such that, as before already explained, only at the LSB time a T incXanqscounting pulse at input 114 in Form of the counting frequency fe occurs; at this point in time is through the word start signal at the input terminal 116 the transfer gate 123 is also conductive, so that the Input count increment is switched through and to each of the inputs of the AND gate 124 and the exclusive ODLR gate 121. At this point, i.e. at the beginning of the word is because of the negation of the word start signal via the inverter 126 the transfer rate 125 is not conductive, so that a carry signal does not occur. The next shift clock then falls the word start signal who and possibly Transfer signals formed arrive via the transfer gate 125, which is then conductive the internal transfer inputs of the circuit, which also match the input frequency fe are permanently wired in this sense.

Es ergibt sich dann die folgende ITahrheitstafel, wobei am Ausgang des UND-Gatters 114 das Übertragsausgangssignal gebildet wird, welches dem Verzögerungs-Flipflop 113 zugeführt ist.The following Itruth table then results, with at the exit of the AND gate 114, the carry output signal is formed, which the delay flip-flop 113 is supplied.

Wahrheitstafel Abwärts - Ausgang Aufwarts- Schieberegister zählsignal (112) ÜE S ÜA 0 0 O O 0) o n 1 1 0) 0 1 0 1 0) Addieren 0 1 1 0 1) 1 0 0 0 0) 1 0 1 1 1) 1 1 0 1 0) Subtrahieren 1 1 1 0 0) Man erkennt, daß die Summe der Wörter aus dem Eingangsanschluß 112 (vom Schieberegister 111) und aus dem Ubertragseingangssignal ÜE vom Vorzeichen unabhängig ist, es wird lediglich durch die Vorzeichensteuerung am Eingangsanschluß 115 der Übertragsausgang ÜA beeinflußt. Truth table down - output up shift register counting signal (112) ÜE S ÜA 0 0 O O 0) o n 1 1 0) 0 1 0 1 0) Add 0 1 1 0 1) 1 0 0 0 0) 1 0 1 1 1) 1 1 0 1 0) Subtract 1 1 1 0 0) You can see that the sum of the words from the input terminal 112 (from the shift register 111) and from the carry input signal ÜE is independent of the sign, it is only controlled by the sign at the input terminal 115 influences the carry output ÜA.

Claims

P a t e n t a n 5 p r ii. c h e Fast working voltage-frequency converter, in particular serial voltage-frequency converter to implement an example by means of a potentiometer of the voltage derived from the intake air of an internal combustion engine into a frequency, characterized in that one in its number direction from one of the analog Input voltage derived signal controlled up-down counter (7) provided which is designed to be at a given shift clock frequency (fs) Counting result in parallel partial word packets processed at the same time (LSHW; wTSlIW) represents in series and that the up / down counter (7) is a number-frequency converter (9) is assigned to which the serial partial word packets (LSflW, MSIIW) with shift clock frequency (fs) can be fed in at the same time and from this by means of parallel processing units (71a, 7b) are convertible into an overall output frequency (fa).

2. Converter according to claim 1, characterized in that the output frequency (fa) of the number-frequency converter (9) via an integrating element (11, 12) to the one Input of a comparator (5) is performed, the other input of which is in a frequency to be converted analog input voltage (UE) can be supplied.

3. Converter according to claim 1 or 2, characterized in that the Up / down counter (7) made up of n, preferably 2 up / down partial counters (40a, 40b), each consisting of a serial full or iialb adder (35a, 35b) with two input connections (36a, 36b; 38a, 38b) and a sum output connection exist and that each serial adder (35a, 35b) has a shift register (41a, 41b) connected in parallel for simultaneous serial processing of partial word packets where the number of shift register cells of the original word length (8 bit), dividicrt by the number of parallel processing stages.

4. Converter according to claim 3, characterized in that two serial 1 bit half adders (35a, 35h) are provided and the shift registers connected in parallel Capture 4 cells.

5. Converter according to one or more of claims 1 to 4, characterized characterized in that the counter value is the input (36a) of the half adder the inferior ITalword (LSHB) directly and the counting input (36b) of the half adder (35b) for the more significant half-word (MSB) is supplied via a transfer logic (46) is.

6. Converter according to claim 5, characterized in that the transfer logic a counting pulse of the input counting frequency (fe) then the second serial half adder (35h) feeds if, depending on the counting direction, it feeds and the content of the cells the shift register (41a) of the first half adder (35a) indicating signals and a signal also supplied to it, which determines the counting direction, prescribes the conditions retain.

7. Converter according to claim 5 or 6, characterized in that the Carry logic from a MAMD gate (55) and a NOR gate connected in parallel (56) with a downstream inverter (61), which with their outputs with the A inputs of a further NAMD gate (60) are connected, from whose output the Transfer counting pulse arrives at the r.input of the half adder (35b) that the inputs from NAND and NOP gates (55, 56) in parallel with the outputs of the individual cells (A ', B', C ', D') of the shift register (41a) are connected and that the NAND gate (55) the counting pulse directly and the NOR gate (56) via a Inverter (58) and the counting direction pulse (ZR) two gates (55, 56) via one Inverter (57) is supplied.

8. Converter according to one of claims 2 to 7, characterized in that that for counting direction control of the Sulranen output of each half adder with the one Input of a downstream exclusive ODtR gate (43a, 43b) and the output of the respective assigned shift register (41a, 41b) riit the. an entrance a further exclusive OR gate (42a, 42b) is connected, the respective other inputs of the exclusive OR gates (42a, 42h, 43a, 43b) of the counting direction pulse (ZR) is supplied.

9. Converter according to one or more of claims 1 to 8, characterized characterized in that the number frequency converter connected downstream of the up / down counter (7) (9) from one of the number of sub-units of the up-down counter (7) corresponding Number of numerical frequency partial converters (71a, 71b) consists, each constructed are made up of a 1-bit full adder t72a, 72b) with shift registers connected in parallel (73a, 73h), the free inputs (74a, 74b) of the full adders (72a, 72h) respectively the subwords (LSIIW; MSIiW) processed in parallel from the preceding Up-down counters (7) are supplied.

10. Converter according to claim 9, characterized in that the carry output signal (U) at the output (76a) of the first full adder (72a) for the inferior half-word (LSHW) via a delayed storage stage (78a) at the start of half-words to the Carry input (771>) of the second full adder (72b) for the higher-end Half word (MSTIT,) z is supplied.

11. Converter according to claim 9 or 10, characterized in that during of the measures following the beginning of the half-word that are entered in the income inputs (77a, 77b) of the full adders (72a, 72b) lying changeover switches (79a, 79b) into one Switch position are switched that each of the carry output (76a, 76h) and via a delay network (78a, 78b) a closed feedback loop to the assigned transfer inputs (77a, 77b) is formed.

12. Converter according to claim 11, characterized in that for acceptance the output frequency (fa) a gate circuit (80) with the output of the t3bertrags delay network (78b) of the second full adder (72h) is connected to the beginning of each half-word a control signal is supplied.

13. Converter according to one or more of claims 1 to 12, characterized characterized in that the up-down counter which is controllable in its counting direction (7) consists of a single half adder (90) with two connected in series Half-word shift register (95, 96) are assigned and that with its output with the one input (93) of the half adder (90) connected partial shift register (95) is followed by a further shift register (98) having the same number of cells and that the outputs of the respective shift registers via changeover switches (99, 100) so with the inputs of the downstream adders of the number frequency converter (9) are connected that in a first switch position, the outputs of the first two Shift register (95, 96) and, in a second switch position, the outputs of the last two shift registers (98, 95) connected to the assigned adder inputs are.

14. Converter according to one or more of claims 1 to 13, characterized characterized in that the 1-bit Ilalbadders of the up-down counters have an AND gate (124) and an exclusive OR gate (121), the output inclusion of the exclusive OR gate (121) the sum output (S) of the EIalbadder-subtractor (110) and connected to the input of the associated shift register (111) is, each of the inputs of AND and exclusive OR gates (124, 121) to the Word start clock of the counting pulse (fe) and the output of the U: JD gate (124) is connected to the input of a delayed memory (flip-flop 113), its output via a controllable transfer gate (125) back to the input of the AND gate (124) is connected.

15. Converter according to claim 14, characterized in that the input counting pulse (fe) can also be fed to the half adder (110) via a transfer gate (123), which is controlled by a signal occurring at the beginning of a word, wherein the control input of the transfer gate (125) for the carry over of the same signal is controlled via an inverter (126).

16. Converter according to claim 14 or 15, characterized in that the other inputs of the AND gate (124) and the exclusive OR gate (121) are connected to the output of the shift register (111), the corresponding Input of the AND gate (124) via an upstream exclusive OR gate (120) is controlled, the other input of which the counting direction pulse (ZR) is fed.

17. Converter according to dncm or more of claims 14 to 16, characterized characterized in that the two transfer gates (123, 125) are connected in series and the input counting frequency (fe) therefore firmly on the carry input is connected to the AND gate (124). (Fig. 8)