DE2542614C3 - Method for the discontinuous fine-tuning of the frequency of an oscillator - Google Patents

Method for the discontinuous fine-tuning of the frequency of an oscillator

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DE2542614C3 DE2542614A DE2542614A DE2542614C3 DE 2542614 C3 DE2542614 C3 DE 2542614C3 DE 2542614 A DE2542614 A DE 2542614A DE 2542614 A DE2542614 A DE 2542614A DE 2542614 C3 DE2542614 C3 DE 2542614C3
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Description

Die Erfindung bezieht sich auf ein Verfahren zur diskontinuierlichen Frequenzfeinregelung eines Oszillators, insbesondere des Grundtaktoszillators einer Bodenstation eines mit TDMA arbeitenden Satelliten-Nachrichtenübertragungssystems, bei dem die anfallenden vorzeichenbehafteten Phasenkorrekturschritte während eines vorgegebenen Meßintervalls aufsummiert werden und am Ende des Meßintervalls in Abhängigkeit vom dann vorhandenen Summenwert ein definierter Frequenzänderungsschritt der Oszillatorschwingung im gewünschten Regelsinne herbeigeführt wird.The invention relates to a method for the discontinuous fine frequency control of an oscillator, in particular the basic clock oscillator of a ground station of a satellite communication system operating with TDMA, in which the accruing signed phase correction steps are added up during a predetermined measuring interval and at the end of the measuring interval depending on the then existing sum value Defined frequency change step of the oscillator oscillation brought about in the desired control sense will.

Verfahren zur diskontinuierlichen Frequenzfeinregelung sind beispielsweise durch die AT-PS 3 08 196 bekannt Die diskontinuierliche Regelung verhindert, daß die Abstimmorgane eines von einem Frequenz- oder Zeitnormal phasensynchronitierten Gnuidoszillators ständig betätigt werden und hierdurch die Frequenz des Grundoszillators mit täglichen Schwankungen behaftet istMethod for discontinuous frequency fine control are known for example from AT-PS 3 08 196 The discontinuous regulation prevents that the tuning organs of a frequency or time standard phase-synchronized Gnuidoszillator are constantly operated and thereby the frequency of the basic oscillator with daily fluctuations is afflicted

Besondere Bedeutung kommt Verfahren zur diskonti-ο nuierlichen Frequenzfeinregelung bei Nachrichtenübertragungssystemen zu, die von der sogenannten TDMA-Technik (Time Division Multiplex Access) Gebrauch machen. Bei diesem Verfahren werden die in zeitmultiplexer Anordnung zusammengefaßten, mit einer Präambel versehenen Signalkanäle der über einen Satelliten miteinander in Verkehr stehenden Bodenstationen satellitenseitig zeitlich gestaffelt in einem Pulsrahmen vereinigt, und anschließend dieser Pulsrahmen vom Satelliten im allgemeinen wiederum zu sämtlichen Bodenstationen abgestrahlt Eines der Grundprobleme bei solchen Nachrichtenübertragungssystemen ist die Regelung der Burstsendephase einer Bodenstation auf den vorgegebenen Sollwert Ungenauigkeiten bzw. Störeinflüsse, die in einem derartigen Regelkreis auftreten, können, wenn sie ein gewisses Maß überschreiten, zu Burstüberlappungen und damit zu schwerwiegenden Störungen des gesamten Systems führen. Da der Regelkreis die Satellitenstrecke mit einschließt, vnuß diese Regelung nicht nur Frequenzabweichungen zwischem dem Grundtaktgenerator der Referenzbodenstation mit dem Grundtaktgenerator der betreffenden Bodenstation ausgleichen, sondern auch Dopplereffekte, die durch auch bei einem Synchronsatelliten stets vorhandenen Relativbewegungen verursacht werden.Processes for the discrete frequency fine-tuning in communication systems are of particular importance to who use the so-called TDMA technology (Time Division Multiplex Access) do. In this method, the combined in a time-division multiplexed arrangement, with a Preamble provided signal channels of the earth stations in communication with one another via a satellite on the satellite side, combined in a time-staggered manner in a pulse frame, and then this pulse frame from the satellite in turn generally radiated to all ground stations One of the The regulation of the burst transmission phase is a basic problem with such message transmission systems Ground station on the specified setpoint inaccuracies or interference that occurs in such a Control loops can occur, if they exceed a certain level, to burst overlaps and thus lead to serious malfunctions of the entire system. Since the control loop uses the satellite route includes, this regulation must not only include frequency deviations between the basic clock generator of the reference ground station and the basic clock generator of the the ground station concerned, but also Doppler effects, which are also caused by a synchronous satellite always existing relative movements are caused.

Um diesen Störeinflüssen entgegenzuwirken, ist es beispielsweise durch die Literaturstelle Sonderdruck aus »Frequenz«, Zeitschrift für Schwingungs- und Schwachstromtechnik, Jahrg. 25 (1971), Hefte 10 bis 12, Seiten 303 bis 308, insbesondere Seite 305, rechte Spalte, zweiter Absatz bis Seite 306, linke Spalte, sechster Absatz bekannt, die Genauigkeit der Burstsendephasenregelung dadurch zu verbessern, daß im Bedarfsfalle die Frequenz des Grundtaktgenerators der betreffenden Bodenstation nachgeregelt wird. Die Regelschleife für einen solchen in seiner Frequenz feingeregelten Grundtaktoszillator ist auf Grund der Laufzeit Erde— Satellit—Erde von ca. 270 ms nur dann stabil, wenn zwischen zwei Phasenkorrekturoperationen eine Totzeit liegt, die größer als die erwähnte Laufzeit istIn order to counteract these interfering influences, it is, for example, through the literature reference Sonderdruck from "Frequency", Journal for Schwingungs- und Schwachstromtechnik, Volume 25 (1971), Issues 10 to 12, Pages 303 to 308, in particular page 305, right column, second paragraph to page 306, left column, sixth Paragraph known to improve the accuracy of the burst transmission phase control in that, if necessary, the Frequency of the basic clock generator of the relevant ground station is readjusted. The control loop for Such a basic clock oscillator, finely regulated in its frequency, is earth due to the transit time. Satellite-Earth of approx. 270 ms is only stable when There is a dead time between two phase correction operations which is greater than the mentioned running time

Weiterhin ist die Phasenkorrektur betragsmäßig durch den zwischen zwei aufeinanderfolgenden Bursts im Pulsrahmen vorgeschriebenen Mindestabstand begrenzt Sie darf also höchstens halb so groß sein wie dieser Mindestabstand. Für geplante Systeme dieser Art wird im stationären Betrieb eine maximal zulässige Abweichung der Burstistphase von ihrer Sollphase verlangt die noch wesentlich kleiner ist als die Hälfte dieses Schutzabstandes. Die maximal zulässige Phasenkorrektur pro Sekunde ist daher sehr klein und bedingt eine entsprechend hohe, auf die Taktfrequenz /o bezogene Frequenzkonstanz der Grundtaktgeneratoren in der Größenordnung von 10~8, wenn die Regelung für die Burstsendephase funktionieren soll.Furthermore, the amount of the phase correction is limited by the minimum distance prescribed between two successive bursts in the pulse frame. It may therefore be at most half as large as this minimum distance. For planned systems of this type, a maximum permissible deviation of the burst phase phase from its target phase is required in stationary operation, which is still significantly smaller than half of this protective distance. The maximum permissible phase correction per second is therefore very small and requires a correspondingly high frequency constancy of the basic clock generators in the order of magnitude of 10 ~ 8 , based on the clock frequency / o, if the control for the burst transmission phase is to function.

b5 Bei der in der angegebenen Literaturstelle vorgesehenen diskontinuierlichen Frequenzfeinregelung des Grundtaktgenerators wird als Regelkriterium die zeitliche Dichte der genormten Phasenkorrekturschrit-b5 At the one provided in the cited literature Discontinuous frequency fine control of the basic clock generator is used as the control criterion temporal density of the standardized phase correction steps

te ausgenutzt, und zwar in der Weise, daß bei mehr als sieben Regelschritten pro Minute eine definierte Frequenzänderung des Grundtaktgenerators im gewünschten Regelsinne herbeigeführt wurde.te exploited in such a way that with more than seven control steps per minute a defined frequency change of the basic clock generator was brought about in the desired control sense.

Wie sich zeigt, erweist es sich als nachteilig, daß höchstens ein Regelschritt pro Minute ausgeführt werden kann. Die Zeit, bis ein eingeschwungener Zustand erreicht ist, dauert bei größeren Frequenzablagen entsprechend lang. Besonders nachteilig wirkt sich dies dann aus, wenn die Referenzbodenstation, die den Referenzsynchronisationsburst aussendet, gegen eb.e andere Bodenstation ausgetauscht wird. Auch beim Erstzugriff einer Bodenstation ergeben sich hierdurch lange Zugriffszeiten.As it turns out, it turns out to be disadvantageous that a maximum of one control step per minute can be carried out. The time until a settled State is reached, takes a correspondingly long time with larger frequency shifts. It has a particularly disadvantageous effect this is the case when the reference ground station that transmits the reference synchronization burst against eb.e other ground station is exchanged. This also results when a ground station is accessed for the first time long access times.

Der Erfindung liegt die Aufgabe zugrunde, für ein Verfahren zur diskontinuierlichen Frequenzfeinregelung der einleitend beschriebenen Art eine weitere Lösung anzugeben, die auch dann eine relativ hohe Regelgeschwindigkeit zuläßt, wenn der Meßgeschwindigkeit durch die Länge der Regelschleife eine obere Grenze gesetzt ist und die Korrekturschritte zumindest im eingeschwungenen Zustand der Regelung nur ein kleiner Bruchteil der zu erwartenden Maximalfrequenzabweichung sind.The invention is based on the object for a A further method for discontinuous fine-tuning of the frequency of the type described in the introduction Specify a solution that allows a relatively high control speed even if the measurement speed due to the length of the control loop is an upper Limit is set and the correction steps at least in the steady state of the control only one are a small fraction of the expected maximum frequency deviation.

Ausgehend von einem Verfahren zur diskontinuierlichen Frequenzfeinregelung eines Oszillators, insbesondere des Grundtaktgenerators einer Bodenstation eines mit TDMA arbeitenden Satelliten-Nachrichtenübertragungssystems, bei dem die anfallenden vorzeichenbehafteten Phasenkorrekturschritte während eines vorge- jo gebenen Meßintervalls aufsummiert werden und am Ende des Meßintervalls in Abhängigkeit vom dann vorhandenen Summenwert ein definierter Frequenzänderungsschritt der Oszillatorschwingung im gewünschten Regelsinne herbeigeführt wird, wird diese Aufgabe gemäß der Erfindung dadurch gelöst, daß das Meßintervall abhängig von der Zeit zwischen seinem Beginn und der Feststellung eines vorgegebenen Betrages des Sununenwertes stufenweise verkürzbar ist und daß am Ende einer auf diese Weise herbeiführbaren variablen Meßzeit sich die Größe des Frequenzänderungsschrittes aus der tatsächlichen Meßzeit und dem während der Meßzeit ermittelten Summenwert bestimmtBased on a method for the discontinuous fine frequency control of an oscillator, in particular the basic clock generator of a ground station satellite communication system working with TDMA, in which the accruing signed phase correction steps during a previous jo given measuring interval are summed up and at the end of the measuring interval depending on then existing sum value a defined frequency change step of the oscillator oscillation is brought about in the desired control sense, this becomes Object according to the invention achieved in that the measurement interval depends on the time between its The beginning and the determination of a specified amount of the Sununen value can be reduced in stages and that at the end of a variable measuring time which can be brought about in this way, the size of the frequency change step from the actual measuring time and the determined sum value determined during the measuring time

Der Erfindung liegt die Erkenntnis zugrunde, daß sich die Nachführgeschwindigkeit auch bei hohen Anforderungen an die Genauigkeit der Frequenzregelung dann erheblich steigern läßt, wenn die Meßzeit um so kürzer gewählt wird, je größer die Frequenzabweichung ist und außerdem die Größe der Frequenzkorrektur am Ende eines Meßvorgangs der ermittelten Frequenzabweichung angepaßt wird.The invention is based on the knowledge that the tracking speed then increases even with high demands on the accuracy of the frequency control Can be increased considerably if the measurement time is all the shorter is chosen, the greater the frequency deviation and also the size of the frequency correction at the end of a measuring process is adapted to the determined frequency deviation.

Bei einer bevorzugten Ausbildung des Verfahrens werden die während der Zeit anfallenden, von einem Geber gelieferten Phasenkorrekturschritte in einem Summierer aufsummiert und anschließend einem steuerbaren Umwerter und dem Eingang einer Steuereinrichtung zugeführt Die Steuereinrichtung steuert den Umwerter in Abhängigkeit von der von ihr ermittelten Meßzeit, setzt am Ende einer Meßzeit den ho Summierer in Nullstellung zurück und betätigt zugleich eine Schaltvorrichtung, über die das Umwerterergebnis in einen Frequenzwertspeicher übertragen und das Ausgangssignal des Frequenzwertspeichers unmittelbar in das Regelsignal für den in seiner Frequenz b-> steuerbaren Oszillator umgesetzt wird.In a preferred embodiment of the method, the accumulating during the time, from one Encoder-supplied phase correction steps are summed up in a totalizer and then a controllable corrector and fed to the input of a control device. The control device controls the corrector as a function of the measurement time determined by it, sets the ho at the end of a measurement time Totalizer returns to zero position and at the same time actuates a switching device via which the corrector result transferred to a frequency value memory and the output signal of the frequency value memory immediately is converted into the control signal for the frequency b-> controllable oscillator.

In diesem Zusammenhang ist es vorteilhaft, daß die Steuereinrichtung mittels eines Zeitmeßtaktes, derIn this context, it is advantageous that the Control device by means of a Zeitmeßaktes, the gleich dem Grundtakt des die Phasenkorrekturschritte liefernden Gebers ist, in fest vorgegebenen Zeitabständen innerhalb eines Meßintervalls, und zwar bezogen auf dessen Beginn, überprüft, ob der Summenwert am Ausgang des Summierers (SLJ) einen vorgeschriebenen Wert übersteigt und bei positivem Ergebnis die Messung beendet und bei negativem Ergebnis die Messung bis zur nächsten Prüfung und gegebenenfalls bis zum Ende des Meßintervalls durchführtis equal to the basic clock of the encoder delivering the phase correction steps, at fixed time intervals within a measuring interval, based on its beginning, checks whether the total value at the output of the adder (SLJ) exceeds a prescribed value and, if the result is positive, the measurement is ended and at If the result is negative, the measurement is carried out until the next test and, if necessary, until the end of the measurement interval

An Hand eines in der Zeichnung dargestellten Ausführungsbeispiels soll die Erfindung im folgenden noch näher erläutert werden. In der Zeichnung bedeutetOn the basis of an embodiment shown in the drawing, the invention is intended in the following will be explained in more detail. In the drawing means

F i g. 1 die schematische Darstellung des Verfahrens nach der Erfindung in einem Blockschaltbild,F i g. 1 the schematic representation of the method according to the invention in a block diagram,

F i g. 2 die schematische Darstellung der Anwendung des Verfahrens nach der Erfindung bei einem mit TDMA arbeitenden Satelliten-Nachrichtenübertragungssystem,F i g. 2 shows the schematic representation of the application of the method according to the invention in a with TDMA working satellite communication system,

F i g. 3 eine Anordnung zur Ausführung des Verfahrens nach der Erfindung in digitaler Technik,F i g. 3 shows an arrangement for carrying out the method according to the invention in digital technology,

F i g. 4a, 4b eine die Funktion des Umwerters bei der Anordnung nach F i g. 3 näher erläuternde Tabelle.F i g. 4a, 4b a function of the corrector in the Arrangement according to FIG. 3 explanatory table.

Bei der schematischen Darstellung des Verfahrens nach F i g. 1 ist zwischen dem die Phasenkorrekturschritte liefernden Geber D und dem in seiner Frequenz steuerbaren Grundtaktgenerator GG die eigentliche Frequenzregeleinrichtung FR angeordnet Der Geber D, dem die zu vergleichenden Signale s/l und si2 an seinen beiden Eingängen zugeführt werden, wird im Rhythmus des Meßtaktes Tm abgefragt und gibt bei Nichtübereinstimmung an seinem Ausgang einen vorzeichenbehafteten Phasenkorrekturschritt an den eigentlichen Eingang der Frequenzregeleinrichtung FR ab. Die Frequenzregeleinrichtung FR weist eingangsseitig den Summierer SU auf, an den sich ausgangsseitig der Umwerter UW anschließt Der Ausgang des Umwerters UWist über den Schalter s mit dem Eingang des Frequenzwertspeichers FS verbunden, dem seinerseits der Grundtakt Tg zugeführt wird. Das Ergebnis des Frequenzwertspeichers wird im sich daran anschließenden Umsetzer US in ein Regeisignal umgesetzt das dem Steuereingang des Grundtaktgenerators GG zugeführt wird. Weiterhin weist die Frequenzregeleinrichtung FR die Steuereinrichtung ST au', der der Meßtakt Tm und das Ausgangssignal des Summierers SU zugeführt wird. Die Steuereinrichtung ST steuert ihrerseits de>i Summierer SU, den Umwerter i/Wund den Schalter s. Der Meßtakt Tm dient ihr hierbei als Zeittakt.In the schematic representation of the method according to FIG. 1 is connected between the phase correction steps of providing donor D and the controllable in frequency basic clock generator GG, the actual frequency control device FR arranged the donor D, the supplied signals to be compared s / l and si2 at its two inputs, is queried Tm in the rhythm of Meßtaktes and if there is a mismatch at its output, it outputs a signed phase correction step to the actual input of the frequency control device FR . The input side of the frequency control device FR has the adder SU , which is connected to the output side of the corrector UW. The output of the corrector UW is connected via the switch s to the input of the frequency value memory FS , which in turn receives the basic clock Tg . The result of the frequency value memory is converted in the converter US connected to it into a control signal which is fed to the control input of the basic clock generator GG. The frequency regulating device FR also has the control device ST au ', to which the measuring clock Tm and the output signal of the adder SU are fed. The control device ST , for its part, controls the adder SU and the corrector i / Wund controls the switch S. The measuring cycle Tm serves as a time cycle.

Die Wirkungsweise der Frequenzregeleinrichtung FR, die das erfindungsgemäße Verfahren in einer bevorzugten Ausführungsform realisiert, arbeitet in folgender Weise. Im Rhythmus des Meßtaktes Tm, dessen Periode beispielsweise 300 ms ist werden dem Summierer SU mögliche Phasenkorrekturpulse, und zwar vorzeichenbehaftete Phasenkorrekturpulse, zugeführt Zu Beginn eines Meßintervalls bringt die Steuereinrichtung ST den Summierer SU in Ausgangsstellung. Die Steuereinrichtung ist so ausgelegt daß sie spätestens im Rhythmus von 30 s den Summierer SU wieder in Ausgangsstellung bringt und damit einen neuen Meßvorgang auslöst Das Meßintervall von 30 s und damit die Meßzeit wird von der Steuereinrichtung verkürzt, wenn nach einer Meßzeit von 6 oder 15 s der Summenwert am Ausgang des Summierers einen bestimmten Betrag übersteigt Zugleich liefert die Steuereinrichtung ST spätestens nach sechs Sekunden ein erstes Adressensignal an den Umwerter UW. Wird nach 6 s von der Steuereinrichtung festgestellt, daßThe mode of operation of the frequency control device FR, which implements the method according to the invention in a preferred embodiment, works in the following manner. At the rhythm of the measuring cycle Tm, the period of which is, for example, 300 ms, the adder SU is supplied with possible phase correction pulses, namely signed phase correction pulses. At the beginning of a measuring interval, the control device ST brings the adder SU to its starting position. The control device is designed in such a way that it brings the totalizer SU back to its starting position at the latest every 30 s and thus triggers a new measuring process the total value at the output of the adder exceeds a certain amount. At the same time, the control device ST delivers a first address signal to the corrector UW after six seconds at the latest. If after 6 s the control device determines that

der Summenwert den vorgegebenen Wert nicht überschreitet, wird auch die Messung nicht beendet, sondern bis zu 15 s weitergeführt. Spätestens nach 15 s wird dem Umwerter UW ein weiteres Adressensignal zugeführt. Ist auch nach 15 s der Summenwert nicht über den vorgegebenen Wert angestiegen, dann wird auch bei 15 s die Messung nicht beendet, sondern bis zur maximalen Zeit von 30 s ausgedehnt. Spätestens nach 30 s wird von der Steuereinrichtung dem Umwerter ein drittes Adressensignal zugeführt. Am Ende einer Meßzeit schließt die Steuereinrichtung STdtn Schalter s und überträgt das Ausgangssignal des Umwerters UW in den vom Grundtakt 7& gesteuerten Frequenzwertspeicher FS, an dessen Ausgang dann das Korrekturergebnis in Form einer Summe von Frequenzwertschritten ansteht. Dieses Ergebnis wird im Umsetzer USm ein entsprechendes Steuersignal für den Grundtaktgenerator GG umgesetzt.If the total value does not exceed the specified value, the measurement is not ended either, but continues for up to 15 s. Another address signal is fed to the corrector UW after 15 s at the latest. If the total value has not risen above the specified value even after 15 s, the measurement is not ended even after 15 s, but is extended to a maximum of 30 s. After 30 s at the latest, the control device sends a third address signal to the corrector. At the end of a measuring time, the control device STdtn closes switch s and transfers the output signal of the corrector UW to the frequency value memory FS controlled by the basic clock 7 &, at whose output the correction result is then available in the form of a sum of frequency value steps. This result is converted into a corresponding control signal for the basic clock generator GG in the converter USm.

Wie schon einleitend darauf hingewiesen worden ist, kommt dem Verfahren nach der Erfindung eine besondere Bedeutung im Zusammenhang mit Satelliten-Nachrichtenübertragungssystemen zu, die von der TDMA-Technik Gebrauch machen. Das in Fig.2 dargestellte Orientierungsschema verdeutlicht die Anwendung einer vom Verfahren nach der Erfindung Gebrauch machenden Frequenzregeleinrichtung FR bei einem solchen System. Die von den einzelnen Bodenstationen gegen den Satelliten abgestrahlten einzelnen Bursts müssen, um satellitenseitig den Pulsrahmen bilden zu können, in ihrer gegenseitigen Zeitlage mit sehr hoher Genauigkeit übereinstimmen. Um dies auch während längerer Betriebszeiten zu garantieren, muß eine sogenannte Burstsendephasenregelung zur Anwendung gebracht werden, in deren Regelschleife der Satellitenweg einbezogen ist Als Regel- bzw. Stellgröße wird hier der Ist- bzw. Sollwert der Burstposition im Pulsrahmen verwendet. Beide Größen werden dabei auf den Referenzsynchronisationsburst der Referenzbodenstation bezogen, der den Beginn eines Pulsrahmens definiertAs already pointed out in the introduction, the method according to the invention is of particular importance in connection with satellite communication systems which make use of TDMA technology. The orientation diagram shown in FIG. 2 illustrates the use of a frequency control device FR making use of the method according to the invention in such a system. In order to be able to form the pulse frame on the satellite side, the individual bursts emitted by the individual earth stations towards the satellite must match with a very high degree of accuracy in terms of their mutual timing. In order to guarantee this even during longer operating times, a so-called burst transmission phase control must be used, the control loop of which includes the satellite path. Both variables are related to the reference synchronization burst of the reference ground station, which defines the beginning of a pulse frame

Im Schema nach Fig.2 ist der Satellit mit S, der eigentliche Sender der Bodenstation mit Sr und der eigentliche Empfänger mit Er bezeichnet Auf der Sendeseite der Bodenstation befindet sich der in seiner Frequenz zu regelnde Grundtaktgenerator GG, von dem über den Frequenzteiler FT im Teilerverhältnis m: 1 der Rahmentakt abgeleitet wird. Der eigentliche Sender Srbeinhaltet einen sogenannten Burstsendephasengeber, der jeweils im Rahmentakt ein Startsignal erzeugt Der im Empänger Er der Bodenstation empfangene Pulsrahmen, der sowohl den Burst der Referenzstation als auch den Eigenburst erhält gibt das Empfangssignal weiter an den Auswerter AW, der hieraus die jeweils in der Präambel der betreffenden Bursts vorhandenen Synchronisiennarken auswertet und in Form der Signale s/1 und 57 2 dem die Phasenkorrekturschritte erzeugenden Geber D zuführt Die Phasenkorrekturschritte werden der Frequenzregeleinrichtung FR und dem Steuereingang des Frequenzteilers FTzugeführt Je nach Vorzeichen wird das Teilerverhältnis des Frequenzteilers FTum 1 erhöht oder um t erniedrigt und auf diese Weise die Startphase des Senders Sr für den Eigenburst im gewünschten Regelsinne verschoben. Besteht ein Frequenzversatz zwischen dem Grundtaktgenerator GG der gezeigten Bodenstation und dem nicht gezeigten Grundtaktgenerator der Referenzstation, dann hat dies zur Folge, daß der Geber D fortlaufend Phasenkorrekturschritte gleichen Vorzeichens abgibt. Hierbei ist das Vorzeichen von der Richtung der Frequenzabweichung beider Grundtaktgeneratoren bestimmt Die Häufigkeit bzw. Dichte der aufeinanderfolgenden Phasenkorrektur-■3 schritte ist dabei der Frequenzabweichung proportional. Durch das erfindungsgemäße Verfahren ist nun gewährleistet, daß bei großer Frequenzabweichung die von der Frequenzregeleinrichtung FR abgegebenen Frequenzregelschritte häufiger erfolgen als bei einerIn the scheme of Figure 2, the satellite S, the actual transmitter is the ground station with Sr and the actual receiver with He called on the transmission side of the ground station is located in its frequency to be regulated master clock generator GG, of which via the frequency divider FT in the divider ratio m: 1 the frame rate is derived. The actual transmitter Srbeinhaltet a so-called burst transmit phase generator which in each case generated in the frame clock, a start signal of the receipient He ground station received pulse frame, both the burst of the reference station and receives the own burst outputs the reception signal on to the evaluator AW, the therefrom respectively in the The preamble of the relevant bursts evaluates synchronization marks and sends them in the form of signals s / 1 and 57 2 to the encoder D generating the phase correction steps. The phase correction steps are fed to the frequency control device FR and the control input of the frequency divider FT t is lowered and in this way the start phase of the transmitter Sr for the self-burst is shifted in the desired control sense. If there is a frequency offset between the basic clock generator GG of the ground station shown and the basic clock generator, not shown, of the reference station, then this has the consequence that the transmitter D continuously outputs phase correction steps with the same sign. The sign is determined by the direction of the frequency deviation of the two basic clock generators. The frequency or density of the successive phase correction steps is proportional to the frequency deviation. The method according to the invention now ensures that, in the event of a large frequency deviation, the frequency control steps emitted by the frequency control device FR take place more frequently than in the case of one

ίο kleinen Frequenzabweichung, und daß auch die Größe der Frequenzregelschritte der festgestellten Frequenzabweichung angepaßt wird.ίο small frequency deviation, and that also the size the frequency control steps is adapted to the determined frequency deviation.

Eine digitale Ausführung einer Frequenzregeleinrichtung FR nach den F i g. 1 und 2 ist in F i g. 3 angegeben.A digital version of a frequency control device FR according to FIGS. 1 and 2 is in FIG. 3 specified.

Für die einzelnen Blöcke sind die gleichen Bezeichnungen gewählt wie bei der Frequenzregeleinrichtung FR nach F ig. 1.The same designations have been chosen for the individual blocks as for the frequency control device FR according to FIG. 1.

Der Summierer SU erhält eingangsseitig neben dem Phasenkorrekturschrittsignal PSi eine digitale Richtungsinformation Ri sowie den Meßtakt Tm. Das Phasenkorrekturschrittsignal PSi besteht aus 3 Bit, die parallel angeliefert werden. Sie werden im Rhythmus des Meßtaktes Tm in den Zähler Z1 eingespeichert Das eingespeicherte Ergebnis wird mittels des UND-Gatters U3 im Rhythmus des Grundtaktes TG in den Zähler Z 2 eingezählt und zugleich der Zähler Zl auf Null abgearbeitet Hierzu liegt am einen Eingang des UND-Gatters t/3 der Grundtakt Tg, während sein anderer Eingang mit dem Nullausgang 0 des Zählers Zl verbunden ist und sein Ausgang an die Eingänge E der Zähler Zinna Z 2 angeschaltet ist Der Zähler Z 2 ist ein Auf-Abwärtszähler mit dem Eingang für die Auf-/Ab-Steuerinformation a/b. The summer SU receives input side next to the phase correction signal PSi step towards a digital information Ri and the measuring cycle Tm. The phase correction step signal PSi consists of 3 bits that are supplied in parallel. They are stored in the rhythm of Meßtaktes Tm in the counter Z1, the stored result is counted by means of the AND gate U3 to the rhythm of the basic clock TG in the counter Z 2 and at the same time the counter Zl to zero processed this end is located at an input of the AND gate t / 3 the basic clock Tg, while its other input is connected to the zero output 0 of the counter Zl and its output is connected to the inputs E of the counter Zinna Z 2 The counter Z 2 is an up-down counter with the input for the up- / Down tax information a / b.

Der Zähler Z2 ist ein fünfstelliger Binärzähler mit den Ausgängen 2° bis 2*, von denen der Ausgang 2* ein Exklusiv-ODER-Gatter EX3 aufweist Hierbei ist der eigentliche Ausgang 2* mit dem einen Eingang des Exklusiv-ODER-Gatters EX3 verbunden, während sein zweiter Eingang den ersten Adresseneingang für die von der Steuereinrichtung ST gelieferten Adressen für den nachgeschalteten Umwerter UW darstellt Der zweite Adresseneingang wird über den Inverter /2 vom höchstwertigen Eingang des eingangsseitig sechs Eingänge aufweisenden Umwerters UW gebildet DerThe counter Z2 is a five-digit binary counter with the outputs 2 ° to 2 *, of which the output 2 * has an exclusive-OR gate EX 3. The actual output 2 * is connected to one input of the exclusive-OR gate EX3 while its second input is the first address input for the products supplied by the control device ST addresses for the downstream corrector UW the second address input is provided through the inverter / 2 from the most significant input of the input side, six-input corrector the UW

Eingang der Steuereinrichtung ST fm die Überprüfung des Zählerstandes des Zählers Zl ist an den Ausgang 24 auf der Eingangsseite des Exklusiv-ODER-Gatters EXZ angeschaltetInput of the control device ST fm checking the count of the counter Zl is connected to the output 2 4 on the input side of the exclusive OR gate EXZ

Der Summierer SU umfaßt weiterhin das logischeThe summer SU also includes the logical

so Netzwerk LN, das der Verarbeitung der Richtungsinformation Ri dient Es weist insgesamt vier Eingänge und zwei Ausgänge auf. Es besteht aus zwei D-Flipflops K1 und K 2, zwei Exklusiv-ODER-Gattem EX1 und EX2, dem Inverter /1 und dem Dreifach-UND-Gatter i/2.so network LN, which is used to process the directional information Ri . It has a total of four inputs and two outputs. It consists of two D flip-flops K 1 and K 2, two exclusive OR gates EX 1 and EX2, the inverter / 1 and the triple AND gate i / 2.

Zwei der vier Eingänge werden vom D-Flipflop KI gebildet, und zwar wird dessen Vorbereitungseingang der Meßtakt Tm und dessen Eingang die Richtungsinformation Ri zugeführt Die beiden übrigen Eingänge werden von zwei Eingängen des dreifachen UND-Gatters gebildet, von denen der eine mit dem Nullausgang 0 des Zählers Z2 und der andere über das Verzögerungsglied rl mit der Taktleitung für den Grundtakt Tg verbunden ist Der eine Ausgang des Summierers, der mit dem Eingang für die Auf-ZAb-Steuerinfonnation a/b verbunden ist, ist durch den Ausgang des Exklusiv-ODER-Gatters EX \ gebildet, das gleichzeitig mit dem dritten Eingang des UND-Gatters i/2 verbunden ist Der zweite Ausgang wird vom Ausgang des zweitenTwo of the four inputs are formed by the D flip-flop KI , namely its preparatory input is supplied with the measuring clock Tm and its input with the directional information Ri of the counter Z2 and the other via the delay element rl to the clock line for the basic clock Tg connected the output of the summing unit, which is connected to the input for the on-ZAB control info nation a / b, is given by the output of the exclusive-OR -Gate EX \ is formed, which is simultaneously connected to the third input of the AND gate i / 2. The second output is from the output of the second

D-F!ipNops K 2 gebildet, an den der Eingang des Frequenzwertspeichers FS für die Richtungsinformation angeschaltet ist.DF! IpNops K 2 is formed, to which the input of the frequency value memory FS is connected for the direction information.

Der Zähler ZI liefert an seinem Ausgang die während einer Meßzeit aufsummierten Phasenkorrekturschritte, und zwar unter Beachtung der dem Phasenkorrekturschrittsignal PSi beigefügten Richtungsinformation Ri. In diesem Zusammenhang ist es erforderlich, daß der Zähler Z2 an seinem Eingang a/b dann eine Vorwärtsinformation erhält, sobald er beim Abwärtszählen seinen Nullstand erreicht hat. In diesem Falle muß sich dann die Richtungsinformation, die der Frequenzwertspeicher FS erhält, umkehren. Dies leistet das logische Netzwerk LN. Sobald nämlich der Zähler ZI bei Erreichen des Zählerstandes Null an seinem Nullausgang 0 einen impuls an das UND-Gatter U2 abgibt, erhält das D-Flipflop KI an seinem Vorbereitungseingang über den Ausgang des UND-Gatters UI, abhängig vom an seinem weiteren Eingang wirksamen zeitverzögerten Grundtakt Tg' einen Impuls, der das D-Flipflop in sainen anderen stabilen Zustand versetzt.The counter ZI supplies at its output the phase correction steps summed up during a measuring time, taking into account the direction information Ri attached to the phase correction step signal PSi . In this context it is necessary that the counter Z2 then receives forward information at its input a / b as soon as it has reached its zero level when counting down. In this case, the direction information that the frequency value memory FS receives must be reversed. This is done by the logical network LN. As soon as the counter ZI emits a pulse to the AND gate U 2 at its zero output 0 when the counter reaches zero, the D flip-flop KI receives at its preparation input via the output of the AND gate UI, depending on the effective at its other input time-delayed basic clock Tg ' a pulse that puts the D flip-flop in its other stable state.

Der Umwerter UW, der mit den Ausgängen 2° bis 23 des Zählers ZI unmittelbar und mit dessen Ausgang s4 mittelbar über das Exklusiv-ODER-Galter EXZ sowie mit dem Ausgang des UND-Gatters U53 eingangsseitig verbunden ist, setzt die zusammen mit der von der Steuereinrichtung über den Inverter II gebildete sechsstellige Binärinformation nach einem vorgegebenen Programm in ein achtstelliges Binärsignal um, dessen Bits an seinen acht Ausgängen parallel anstehen. Ober den von der Steuereinrichtung ST gesteuerten Schalter s, der hierbei aus acht parallelen UND-Gattern besteht, wird bei Betätigen des Schalters diese achtstellige Binärinformation in den Zähler Z3 eingespeichert und von dort in den Auf-Abwärtszähler Z 4 übertragen, an dessen Eingang a/b wiederum die Richtungsinformation ansteht. Das Obernehmen des Zählergebnisses des Zählers ZZ in den Zähler Z4 erfolgt über das UND-Gatter t/4, an dessen einem Eingang der Grundtakt Tg ansteht, dessen zweiter Eingang mit dem Nullausgang 0 des Zählers Z3 verbunden ist und dessen Ausgang sowohl mit den Eingängen ffder Zähler Z3 und Z4 in Verbindung steht Sobald der Zähler Z3 im Rhythmus des Taktes Tg auf Null zurückgesetzt ist, und an seinem Nullausgang 0 dieser Zustand angezeigt wird, ist der Übertrag beendet und das UND-Gatter i/4 geht in den Sperrzustand über. Der Zähler Z4 weist an seinen acht parallelen Ausgängen in binärer Form das um die Anzahl der Frequenzkorrekturschritte verschobene Ergebnis auf, so daß der Grundtaktgenerator GG nach den F i g. 1 und 2 sich in seiner Frequenz im Sinne der gewünschten Korrektur über den Umsetzer US, der hierbei ein Digital-Analogumsetzer ist, ändert.The corrector UW, which is connected to the outputs 2 ° to 2 3 of the counter ZI directly and with its output s 4 indirectly via the exclusive OR gate EXZ and to the output of the AND gate U 53 on the input side, sets the together with the six-digit binary information formed by the control device via the inverter II into an eight-digit binary signal according to a predetermined program, the bits of which are present in parallel at its eight outputs. Via the switch s controlled by the control device ST , which in this case consists of eight parallel AND gates, this eight-digit binary information is stored in the counter Z3 when the switch is actuated and transmitted from there to the up-down counter Z 4, to whose input a / b again the direction information is available. The counting result of the counter ZZ is accepted into the counter Z4 via the AND gate t / 4, at one input of which the basic clock Tg is present, the second input of which is connected to the zero output 0 of the counter Z3 and the output of which is connected to the inputs ffder Counters Z3 and Z4 are connected As soon as the counter Z3 is reset to zero in the rhythm of the clock Tg and this state is displayed at its zero output 0, the carry is ended and the AND gate i / 4 goes into the blocking state. The counter Z4 has at its eight parallel outputs in binary form the result shifted by the number of frequency correction steps, so that the basic clock generator GG according to FIGS. 1 and 2 change in frequency in the sense of the desired correction via the converter US, which in this case is a digital-to-analog converter.

Die Steuereinrichtung ST weist den sechsstelligen Binärzähler Z5 auf, an dessen Eingang E der Meßtakt Tm anliegt Die sieben parallelen Ausgänge des Zählers Z 5 sind, teilweise fiber nicht näher bezeichnete Inverter mit den Eingängen von drei Mehrfach-UND-Gattern [/51, i/52 und t/53 verbunden. Der Zähler Z5 stellt zusammen mit den UND-Gattern und den Invertem einen Zeitgeber in der Weise dar, daß, ausgehend vom Zählstand Null, nach 6 s am Ausgang des UND-Gatters t/51, nach 15 s am Ausgang des UND-Gatters t/52 und nach 30 s am Ausgang des UND-Gatters t/53 ein Impuls auftritt Diese Impulse dienen der Steuerung einer weiteren logischen Schaltung, bestehend aus den UND-Gattern t/61, t/62 und t/63, denenThe control device ST has the six-digit binary counter Z5 at whose input E of the measuring cycle Tm abuts the seven parallel outputs of the counter Z 5 are partially fiber unspecified inverter with the inputs of three multiple AND gates [/ 51 i / 52 and t / 53 connected. The counter Z5, together with the AND gates and the inverters, represents a timer in such a way that, starting from the count zero, after 6 s at the output of the AND gate t / 51, after 15 s at the output of the AND gate t / 52 and after 30 s at the output of AND gate t / 53 a pulse occurs. These pulses are used to control another logic circuit, consisting of AND gates t / 61, t / 62 and t / 63, which

über jeweils einen Eingang der Meßtakt Tm, und zwar über das Verzögerungsglied τ2, als verzögerter Meßtakt Tm' zugeführt wird. Am zweiten Eingang des UND-Gatters 1/63 ist der Ausgang des UND-Gatters 1/53 angeschaltet. Zugleich ist dieser Eingang des UND-Gatters t/63 über den Inverter 11 mit dem Eingang 25 des Umwerters UW verbunden. Die UND-Gatter t/61 und t/62 haben jeweils drei Eingänge, von denen der zweite Eingang des UND-Gatters t/62 und des UND-Gatters t/61 gemeinsam den Eingang der Steuereinrichtung ST zum Verbindungspunkt des Ausgangs 2* des Zählers Z 2 mit dem einen Eingang des Exklusiv-ODER-Gatters EXZ abgeben. Der dritte Eingang des UND-Gatters t/62 ist mit dem Ausgang des UND-Gatters t/52 und mit dem zweiten Eingang des Exklusiv-ODER-Gatters EXZ verbunden und der dritte Eingang des UND-Gatters t/61 ist mit dem Ausgang des UND-Gatters t/51 verbunden. Ausgangsseitig sind die UND-Gatter t/61 bis t/63 parallel geschaltet und mit dem Steuereingang des Schalters s verbunden. Der Schaltimpuls für den Schalter s dient zugleich der Rückstellung der Zähler Z2 und Z5, deren Rückstelleingang R zu diesem Zweck mit diesem gemeinsamen Ausgang der UND-Gatter t/61 bis t/63 zusammengeschaltet ist The measuring cycle Tm is supplied via one input each, namely via the delay element τ2, as a delayed measuring cycle Tm ' . The output of AND gate 1/53 is connected to the second input of AND gate 1/63. At the same time this input of the AND gate t / 63 is connected via the inverter 11 to the input 2 5 of the corrector UW . The AND gates t / 61 and t / 62 each have three inputs, of which the second input of the AND gate t / 62 and the AND gate t / 61 share the input of the control device ST to the connection point of the output 2 * of the counter Submit Z 2 with one input of the exclusive OR gate EXZ. The third input of the AND gate t / 62 is connected to the output of the AND gate t / 52 and to the second input of the exclusive OR gate EXZ and the third input of the AND gate t / 61 is connected to the output of the AND gate t / 51 connected. On the output side, AND gates t / 61 to t / 63 are connected in parallel and connected to the control input of switch s . The switching pulse for the switch s also serves to reset the counters Z2 and Z5, the reset input R of which is connected to this common output of the AND gates t / 61 to t / 63 for this purpose

In F i g. 4a, b ist in einer Tabelle der Zusammenhang zwischen den Korrekturschritten Ks der bezogenenIn Fig. 4a, b is a table showing the relationship between the correction steps Ks of the related

Frequenzabweichung —J— Frequency deviation —J—

(fo = Taktfrequenz), der (fo = clock frequency), the

Frequenzschritte fs und der eingangsseitigen Adresse As für den Umwerter UW, und zwar für die Meßzeit 30 sec und 6 sec angegeben.Frequency steps fs and the input-side address As for the corrector UW, specifically for the measuring time 30 seconds and 6 seconds.

Mit Beginn einer Messung, bei der der Zähler Z5 der Steuereinrichtung St und der Zähler Z 2 des Summie-With the start of a measurement in which the counter Z5 of the control device St and the counter Z 2 of the summation

» rers Su in Nullstellung sind, wird die Anzahl der ankommenden Phasenkorrekturschritte über den Zähler Zl in den Zähler Z 2 des Summierers, und zwar unter Beachtung des durch die Richtungsinformation Ri übermittelten Vorzeichens, eingegeben. Der durch den»Rers Su are in the zero position, the number of incoming phase correction steps is entered via the counter Z1 into the counter Z 2 of the adder, taking into account the sign transmitted by the direction information Ri. The through the Zähler und die ihm nachgeschaltete logische Schaltung gebildete Zeitmesser prüft mit Auftreten des Impulses am Ausgang des UND-Gatters t/51 nach 6 s, ob der Zähler Z2 bereits über die Zählstellung 15 hinausgezählt hat Ist dies der Fall, dann spricht das UND-GatterCounter and the downstream logic circuit formed by it checks when the pulse occurs at the output of the AND gate t / 51 after 6 s whether the counter Z2 has already counted beyond the counting position 15. If this is the case, the AND gate speaks t/61 mit dem nachfolgenden Impuls des verzögerten Zeittaktes Tm' an und schaltet die Ausgänge des Umwerters UW über den Schalter s auf die Eingänge des Zählers Z3. Waren beispielsweise 16 Phasenkorrekturschritte in den Zähler Z2 eingespeichert dannt / 61 with the following pulse of the delayed time cycle Tm ' and switches the outputs of the corrector UW via the switch s to the inputs of the counter Z3. If, for example, 16 phase correction steps were then stored in the counter Z2

so entspricht dies nach der Tabelle Fig.4a, b einerso this corresponds to the table Fig. 4a, b bezogenen Frequenzabweichung ^f- von 8,9 · 10-8 related frequency deviation ^ f- of 8.9 · 10- 8 und am Eingang des Umwerters UW steht die Adresse 48, weil in diesem Falle an den für die Adresseand at the input of the corrector UW is the address 48, because in this case to the for the address maßgeblichen Eingängen 2* uhd 25 des Umwerters UW eine binäre Eins ansteht Dieser Adresse entspricht die Frequenzschrittzahl 57, die am Ausgang des Umwerters UWm binärer Form ansteht und nunmehr in den Zähler Z3 eingespeichert ist Diese 57 Frequenzschritterelevant inputs 2 * uhd 2 5 of the corrector UW a binary one is present This address corresponds to the frequency step number 57, which is present at the output of the corrector UWm binary form and is now stored in the counter Z3 These 57 frequency steps

bo werden in den Zähler Z4 für Auf-Abwärtszählung unterbo are taken into the counter Z4 for up-down counting

Berücksichtigung des Vorzeichens übertragen und dasTransfer into consideration of the sign and that Ergebnis über den Umsetzer US in das gewünschteResult via the converter US into the desired Steuersignal für den Grundtaktgenerator umgesetztControl signal for the basic clock generator implemented Sind in den Zähler Z2 seit Beginn der Messung nachAre in the counter Z2 since the beginning of the measurement

6 s weniger als 16 Phasenkorrekturschritte eingespeichert worden, dann kann das UND-Gatter t/61 nicht ansprechen, und die Messung läuft weiter. Nach 15 s erscheint am Ausgang des UND-Gatters t/52 ein6 s less than 16 phase correction steps have been stored, then the AND gate t / 61 cannot respond and the measurement continues. After 15 s appears at the output of the AND gate t / 52

Impuls, der das UND-Gatter t/62 zum Ansprechen bringt, wenn das im Zähler Z2 in diesem Zeitpunkt gespeicherte Zählergebnis mehr als 15 Phasenkorrekturschritte aufweist. Der am Ausgang des UND-Gatters U62 dann in Abhängigkeit des verzögerten Meßtaktes Tm' auftretende Impuls beendet die Messung durch Rücksetzen der Zähler Z 2 und Z 5 in ihre Nullstellung und durch Übertrag des Ausgangssignals des Umwerters t/lVüber den Schalter s in den Zähler Z3. In diesem Falle erhält der Umwerter UW an seinem Eingang 2* eine binäre Null. Die binäre Eins an seinem Eingang 25 ist auch hier vorhanden. Betrugen die Phasenkorrekturschritte beispielsweise 18, so zeigt die Tabelle, daßPulse that makes AND gate t / 62 respond if the counting result stored in counter Z2 at this point in time has more than 15 phase correction steps. The pulse appearing at the output of the AND gate U 62 as a function of the delayed measuring cycle Tm ' ends the measurement by resetting the counters Z 2 and Z 5 to their zero position and by transferring the output signal of the corrector t / IV via the switch s to the counter Z3. In this case the corrector UW receives a binary zero at its input 2 *. The binary one at its input 2 5 is also present here. For example, if the phase correction steps were 18, the table shows that

nunmehr die bezogene Frequenzabweichung =ψ— now the related frequency deviation = ψ—

gleich 4 · 10~8 ist; die zugehörige Adresse As, die am Eingang des Umwerters t/Wanliegt, hat die Zahl 34, der die Frequenzänderungsschrittzahl 25 zugeordnet ist. Diese binäre Zahl 25 wird dann vom Ausgang des Umwerters in den Zähler Z3 eingespeichert und in der bereits beschriebenen Weise in das Steuersignal am Ausgang des Umsetzers US umgesetztis 4 x 10 ~ 8 ; the associated address As, which is present at the input of the corrector t / W, has the number 34, to which the frequency change step number 25 is assigned. This binary number 25 is then stored in the counter Z3 from the output of the corrector and converted into the control signal at the output of the converter US in the manner already described

1st auch das Zählergebnis des Zählers Z2 nach 15 s kleiner als 16, dann kann auch das UND-Gatter U62 nicht ansprechen, und die Zählung läuft weiter, bis nach 30 s am Ausgang des UND-Gatters U53 ein Impuls auftritt. Nunmehr erscheint am Eingang 25 des Umwerters eine binäre Null, und das UND-Gatter U63 spricht unabhängig vom Zählergebnis des Zählers Z 2 in Abhängigkeit des zeitverzögerten Meßtaktes Tm' an. Die Messung wird damit grundsätzlich beendet und ein neuer Meßvorgang in der bereits geschilderten Weise veranlaßt. Die Zuordnung der dann im Zähler Z 2 gespeicherten Anzahl der aufsummierten Phasenkorrekturschritte zur bezogenen FrequenzabweichungIf the count of counter Z2 after 15 s is also less than 16, then AND gate U62 cannot respond either, and counting continues until a pulse occurs at the output of AND gate U 53 after 30 s. A binary zero now appears at the input 2 5 of the corrector, and the AND gate U 63 responds independently of the counting result of the counter Z 2 as a function of the time-delayed measuring cycle Tm ' . The measurement is thus basically ended and a new measuring process is initiated in the manner already described. The assignment of the number of summed up phase correction steps then stored in counter Z 2 to the related frequency deviation

—J— zur Adresse As am Eingang des Umwerters UW —J— to address As at the input of the corrector UW

und zur Frequenzänderungsschrittzahl Fs kann dem oberen Teil der Tabelle nach Fig.4a, b entnommen werden.and the frequency change step number Fs can be found in the upper part of the table according to FIGS. 4a, b.

Hierzu 4 Blatt ZeichnungenFor this purpose 4 sheets of drawings

Claims (3)

Patentansprüche:Patent claims: 1. Verfahren zur diskontinuierlichen Frequenzfeinregelung eines Oszillators, insbesondere des Grundtaktgenerators einer Bodenstation eines mit TDMA arbeitenden Satelliten-Nachrichtenübertragungssystems, bei dem die anfallenden vorzeichenbehafteten Phasenkorrekturschritte während eines vorgegebenen Meßintervalls aufsummiert werden und am Ende des Meßintervalls in Abhängigkeit vom dann vorhandenen Summenwert ein definierter Frequenzänderungsschritt der Oszillatorschwingung im gewünschten Regelsinne herbeigeführt wird, dadurch gekennzeichnet, daß das Meßintervall abhängig von der Zeit zwischen seinem Beginn und der Feststellung eines vorgegebenen Betrages des Summenwertes stufenweise verkürzbar ist und daß am Ende einer auf diese Weise herbeiführbaren variablen Meßzeit sich die Größe des Frequenzänderungsschrittes aus der tatsächlichen Meßzeit und dem während der Meßzeit ermittelten Summenwert bestimmt1. Method for the discontinuous fine-tuning of the frequency of an oscillator, in particular the Basic clock generator of a ground station of a satellite communication system operating with TDMA, in which the accruing signed phase correction steps during a predetermined measuring interval are summed up and at the end of the measuring interval as a function a defined frequency change step of the oscillator oscillation from the then existing sum value is brought about in the desired control sense, characterized in that the measuring interval depending on the time between its onset and the finding of a predetermined one Amount of the total value can be reduced in stages and that in the end one in this way variable measuring time that can be brought about, the size of the frequency change step from the actual Measuring time and the total value determined during the measuring time 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die während der Zeit anfallenden, von einem Geber (iy gelieferten Phasenkorrekturschritte in einem Summierer (SU) aufsummiert und anschließend einem steuerbaren Umwerter (UW) und dem Eingang einer Steuereinrichtung (ST) zugeführt werden, daß ferner die Steuereinrichtung den Umwerter in Abhängigkeit von der von ihr ermittelten Meßzeit steuert und außerdem am Ende einer Meßzeit den Summierer in Nullstellung rücksetzt und durch Betätigen einer Schaltvorrichtung (s) das Umwerterergebnis in einen Frequenzwertspeicher (FS) überträgt und daß das Ausgangssignal des Frequenzwertspeichers unmittelbar in das Regelsignal für den in seiner Frequenz steuerbaren Oszillator (GG) umgesetzt wird.2. The method according to claim 1, characterized in that the phase correction steps that occur during the time and are supplied by a transmitter (iy) are added up in a summer (SU) and then fed to a controllable corrector (UW) and the input of a control device (ST), that the control device also controls the corrector as a function of the measuring time determined by it and also resets the totalizer to zero position at the end of a measuring time and transfers the corrector result to a frequency value memory (FS) by actuating a switching device (s) and that the output signal of the frequency value memory directly is converted into the control signal for the frequency controllable oscillator (GG) . 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Steuereinrichtung (ST) mittels eines Zeitmeßtaktes (Tm) der gleich dem Grundtakt des die Phasenkorrekturschritte liefernden Gebers (D) ist, in fest vorgegebenen Zeitabständen innerhalb eines Meßintervalls, und zwar bezogen auf dessen Beginn, überprüft, cb der Summenwert am Ausgang des Summierers (SU) einen vorgeschriebenen Wert übersteigt und bei positivem Ergebnis die Messung beendet und bei negativem Ergebnis die Messung bis zur nächsten Prüfung und gegebenenfalls bis zum Ende des Meßintervalls durchführt3. The method according to claim 2, characterized in that the control device (ST) by means of a Zeitmeßaktes (Tm) is the same as the basic clock of the phase correction steps delivering encoder (D) , at fixed time intervals within a measuring interval, based on its beginning , checked, cb the total value at the output of the adder (SU) exceeds a prescribed value and, if the result is positive, the measurement is ended and, if the result is negative, the measurement is carried out until the next test and, if necessary, until the end of the measuring interval
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