DE2437396A1 - Direktzugriffsspeicher - Google Patents

Direktzugriffsspeicher

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DE2437396A1
DE2437396A1 DE19742437396 DE2437396A DE2437396A1 DE 2437396 A1 DE2437396 A1 DE 2437396A1 DE 19742437396 DE19742437396 DE 19742437396 DE 2437396 A DE2437396 A DE 2437396A DE 2437396 A1 DE2437396 A1 DE 2437396A1
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Michael Stephen Briner
Tex Houston
Norishisa Kitagawa
Chang-Kiang Kuo
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Texas Instruments Inc
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Description

TEXAS INSTRUMENTS INCORPORATED
13500 North Central Expressway-Dallas, Texas, V.St.A.
Direktzugriffsspeicher
Die Erfindung bezieht sich auf einen Direktzugriffsspeicher, der in einer in großem Maßstab integrierten Metall-Oxid-Halbleitereinheit gebildet ist.
Es sind bereits Halbleiterspeicher vorgeschlagen worden, bei denen MOS-Speicherzellen mit einem Transistor verwendet werden. Die Zelle aus einem Transistor hat den Vorteil, daß sie sehr kleine Abmessungen hat, so daß eine sehr große Zahl von Zellen auf einem einzigen Chip hergestellt werden kann, was die Möglichkeit sehr niedriger Kosten pro Bit ergibt. Die Kostenverhältnisse bei der Herstellung von Halbleiterbauelementen sind so, daß die Chip-Kosten im Vergleich zu den Kosten für die Verpackung des Chips, seine Prüfung usw. minimal werden. So kann eine Speichervorrichtung mit einer Direkt-Zugriff-Speicherkapazitäbvon 1024 Bits einen gegebenen Betrag, beispielsweise 5 Dollar oder etwa einen halben Cent pro Bit kosten, während eine ähnlich Vorrichtung mit 4096 Bits etwa die gleichen Kostenelemente haben väirde. Diese Vorrichtung würde
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die gleiche Anzahl von Anschlußstiften in der Packung aufweisen und auch die Kosten zum Testen, Kennzeichnen, Verschicken, Vertreiben usw.wären etwa gleich, so daß mit Ausnahme der Kosten für den Chip selbst auch die Gesamtkosten etwa gleich wären. Daher würden die Kosten pro Speicherbit etwa den zehnten Teil eines Cent erreichen. Eines der bei der Ein-Transistor-Zelle auftretenden Probleme, das die Verwirklichung der Vorteile dieser Zelle in sehr dichten Speichern dieser Art behindert hat, besteht darin, daß die Größe des Speicherkondensators in einer solchen Zelle klein im Vergleich zur Bitleitungskapazitätist, so daß das in der Bitleitung erzeugte Signal sehr klein ist; zum Abtasten der gespeicherten Ladungen geeignete Abtastverstärker standen bisher nicht zur Verfügung.Aus diesem Grund machten die meisten Halbleiterspeicher bisher von MOS-Speicherzellen mit drei Transistoren Gebrauch, wie sie in derUS-PS 3 558 613 beschrieben sind. Die Drei-Transistor-Zelle erzeugte ein großes Ausgangssignal, das ohne größere Schwierigkeiten abgetastet und gelesen werden konnte. Die Drei-Transistor-Zelle hatte jedoch leider als einschränkenden Faktor ihre großen Abmessungen. Zur Vermeidung das Problems der Abtastung kleiner Signalwerte und zur Ermöglichung der Verwendung der Ein-Transistor-Zellen ist vorgeschüfegen worden, einen als bistabile Schaltung arbeitenden Abtast-und Auffrischverstärker in der Mitte jeder Bitleitung eines Speicherfeldes zu verwenden; siehe US-PS 3 774 176 und IEE Journal of Solid State Circuits, Band SC-7, Nr. 5, Oktober 1972, Seite 336. In einem solchen System ist an jeder Seite jeder bistabilen Schaltung für jede Bitleitung eine Blindzelle vorgesehen, die auf jeder Seite der Bitleitungen eine abgeglichene Kapazität hinzufügt. Die in der IFS-PS 3 774 176 beschriebene Anordnung hat allein die Probleme der Abtastung niedriger Signalwerte von Ein-Transistor-Zellen in schnellen Speichern mit hoher Packungsdichte nicht beseitigt.
Schw/Ba 509807/0927
Mit Hilfe der Erfindung soll ein MOS-Speicher mit Direktzugriff geschaffen werden, der eine sehr hohe Speicherdichte und eine hohe Arbeitsgeschwindigkeit aufweist. Ferner soll mit Hilfe der Erfindung ein Direktzugriffspeicher auf einem Halbleiter-Chip geschaffen werden, der einen einzigen Taktsignaleingang aufweist. Außerdem soll eine Zeitsteuerschaltung für einen M S-Speicher geschaffen werden, der auch für Änderungen der Adressierungssignale-Zeitsteuerung durch interne Erzeugung von Taktsignalen in Abhängigkeit vom genauen Empfang der Adressierungssignale geeignet ist. Der mit Hilfe der Erfindung zu schaffende MOS-Speicher mit direktem Zugriff soll auch Änderungen der Versorgungsspannung VDD und Unterschiede der Schwellenspannungen (Vm) vertragen, die durch Herstellungsschwankungen verursacht werden, indem ein Abtast-und Auffrischverstärker verwendet wird, der von Blindzellen Gebrauch macht, die abhängig von diesen Bedingungen auf einen vorbestimmten Wert vorgeladen sind. Der mit Hilfe der Erfindung zu schaffende MOS-Speicher mit Direktzugriff soll zusammen mit TTL-Bauelementen mit hoher Geschwindigkeit arbeiten können.
Nach der Erfindung wird ein MOS-Speicher mit Direktzugriff und'mit hoher Packungsdichte geschaffen, bei dem Ein-Transistor-rZellen in einem Feld aus Zeilen und Spalten verwendet werden. In der Mitte jeder Spalte befindet sich ein Abtast- und Auffrischverstärker, der als bistabile Schaltung oder Flip-Flop zum Abtasten der.kleinen Ladungsspannung an den Bitleitungen arbeitet , wenn eine Zeile adressiert wird. Auf jeder Seite dieser Abtastverstärker sind Blindzellen angeordnet; die Blindzellen sind durch eigene Schaltungsanordnungen auf eine mit den Spannungen VDD und VT in Beziehung stehende Spannung vorgeladen. Die Adressierung derZfcilen wird vergrößert, bis
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alle Adressierungssignale von einem internen Taktgenerator empfangen worden sind. Es kann eine Eingangspufferschaltung eingefügt werden, die den Source-Anschluß des Treibers mit dem Eingang verbindet, damit die Verwendung eines kleinen Treibertransistors ermöglicht wird, während immer noch genau mit TTL-Elementen ebenso wie mit anderen Bauelementen gearbeitet wird. Diese Verringerung der Treibergröße ermöglicht eine größere Packungsdichte der Bauelemente sowie eine Vergrößerung der Arbeitsgeschwindigkeit infolge einer Kapazitätserniedrigung. Der Eingangspuffer sorgt auch für eine Energieeinsparung beim Ablesen des Signalwerts "0" an einem seiner Ausgänge durch Abtrennen des Ausgangs von der Energieversorgungsquelle und durch Anlegen des Ausgangs an Masse.
Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:
Fig.1 ein Blockschaltbild des MOS-Chips nach der Erfindung mit den darin gebildeten Schaltungen,
Fig.2 ein Blockschaltbild der Zellenmatrix, des Abtast- und Auffrischverstärkers, des Ein-Ausgabeteils der Y-Auswahl und desVorladungsspannungsgenerators,
Fig.3 ein Schaltbild einer Grundspeicherzelle, wie sie im erfingunsgemäßen Speicher verwendet wird,
Fig.4 ein Schaltbild eines Abtastverstärkers mit zugehörigen Blindzellen und einer Ladeschaltung,
Fig.5 ein Logikschaltbild eines beim erfindungsgemäßen Speicher verwendeten Ein/Ausgabe-Puffers,
Fig.6 ein Zeitdiagramm der Zeitsteuersignale, die im Chip aus dem externen Taktsignal 0 erzeugt werden,
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Fig.7 eine Schaltung des Vorladungsspannungsgenerators (PVG), der bei dem Speicher nach der Erfindung verwendet wird,
Fig.8 ein Schaltbild des X-Adressenpuffers und des Y-Adressenpuffers,
Fig.9 das Schaltbild einer beim erfindungsgemäßen Speicher verwendeten Codierschaltung und
Fig.10 das Schaltbild des Taktgenerators zum internen Erzeugen der Zeitsteuersignale
In Fig.1 ist ein schematisches Schaltbild eines eine hohe Packungsdichte aufweisenden schnellen Lese-Schreib-Speichers mit Direktzugriff dargestellt. Vorzugsweise wird der Speicher in Form eines einzigen N-Kanal-MOS-Chips 10 beschrieben, doch ist zu erkennen,daß auch andere Ausführungen , beispiels-P-Kanal-Ausführungen mit den entsprechenden Schaltungsänderungen möglich sind, die dem Fachmann bekannt sind. Der Chip 10 enthält 21 Leitungen, nämlich sechs Zeilenadressierungseingänge 12 (Aq bis Ac), sechs Spaltenadressierungseingänge 14 (Aß bis A^vj), Eingangsleitungen für externe Spannungen (VDD, Vcc, Vg« und V55), einen Externtakteingang 42 (0 oder CE), eine Datenausgangsleitung 44, eine Dateneingangsleitung 46, eine Chip-Auswahlleitung (C/S), die als zusätzliche Adressierungssignalleitung verwendet werden kann, für die Anzeige, ob dieser bestimmte Chip einer aus mehreren Chips bestehenden Anordnung ausgewählt worden ist, und einer Lese/Schreib-Leitung 50 (R/W), die der Anzeige dient, ob Daten an der gewählten Adresse geschrieben oder gelesen werden sollen.
Der Chip enthält eine zweiteilige- Speichermatrix 20, die aus einer Zellenmatrix 1 und aus einer Zellenmatrix 2 zusammengesetzt ist. Jede Zellenmatrix enthält 32 Zellen-
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zeilen und 64 Zellenspalten, so daß sich eine Speichermatrix aus 4096 Zellen ergibt; dabei ist zu erkennen, daß die Zahl der Zellen mit den entsprechenden Schaltungs-» und/oder Aufbauänderungen erhöht oder erniedrigt werden kann, wie dem Fachmann bekannt ist. Wenn an der Lese/Schreib-Leitung 50 ein Lesesignal anliegt, dann kann der Inhalt einer tiestimmten Speicherzelle der Speichermatrix 20 dadurch gelesen werden, daß an die Leitungen 12 eine aus sechs Bit bestehende Zeilenadresse und an die Leitungen 14 eine aus sechs Bit bestehende Spaltenadresse angelegt wird, wobei die Zeilenadresse einem X-Adressenpuffer 2 zugeführt wird, der das Eingangssignal vom TLL-Pegel auf den MOS-Pegel umsetzt. Das Ausgangssignal des X-Adressenpuffers wird einem X-Decodierer 4 zugeführt, der aus einem X-Decodiererabschnitt 4-1 für die Zellenmatrix 20-1 und aus einem X-Decodiererabschnitt 4-2 für dieZellenmatrix 20-2 besteht. Der X-Decodierer 4 setzt das Ausgangssignal des X-Adressenpuffers 2 über einen Treiber in ein Aussgangssignal in der Form 1.-Aus-64 um, und er erregt die ausgewählte Zeile der Zellenmatrix 20. Die ausgewählte Zeile wird zu einem Abtast- und Auffrischverstärker 6 und auch zu einer Bin/Ausgabe (I/O)- und Y-Wählschaltung 8 ausgelesen. Bekanntlich besteht die Auffrischfunktion darin, daß die Ausgangssignale der Zellen der ausgewählten Zeile regeneriert werden, ehe sie wieder in die Zellen zurückgespeichert v/erden, aus denen sie kamen. Mit Hilfe des Y-Adressenpuffers 30 und des Y-Decodierers 36 wird aus der ausgewählten Datenzeilenzeile eine Zelle ausgewählt. Der Y-Adressenpuffer 30 gleicht im wesentlichen dem X-Adressenpuff er 2. Das Ausgangssignal des Y-Adressenpuffers 30 steuert den Y-Decodierer 36, der eine Durchschaltvorrichtung ist, die nur das Auslesen der Daten aus der Zelle in der ausgewählten Spalte zu einem Ein/Ausgabe-Puffer 40 (I/O) gestattet, von dem die Daten zur Datenausgangsleitung 44 ausgegeben werden. Die Zeitsteuerung der Abläufe innerhalb des Chips erfolgt mit Hilfe
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eines einzigen externen Taktsignals, das dem Takteingang 42 (0 oder CE) des Chips 10 Impulse zuführt. Weitere Zeitsteuerimpulse werden vom Zeitsteuerimpulsgenerator 70 unter der Steuerung durch das externe Taktsignal 0 innerhalb des Chips erzeugt. Der Generator 80 (PVG) ist ein Vorladungsspannungsgenerator, der die Funktion einerVorladungsschaltung auf dem Chip übernimmt(was später noch erläutert wird), damit ein genauer Bezugspunkt erzeugt wird, an Hand dessen bestimmt werden kann, ob der Signalwert "1" oder der Signalwert "0" abgetastet wird.
Falls in die Zellenmatrix Daten eingeschrieben werden sollen, liegt an der Lese/Schreib-Leitung 50 ein Schreibsignal an, und die Daten werden dem Chip 10 über die Dateneingangsleitung 46 zugeführt. Die Adressierung erfolgt nun im wesentlichen in der umgekehrten Reihenfolge bezüglich der oben in* Zusammenhang mit der Lesefunktion beschriebenen Reihenfolge. Das ankommende Bit-Signal wird über den Ein/Ausgabepuffer 40 und über die Ein/Ausgabe-und Y-Auswahlschaltung 8 zugeführt, in der das Signal zu einem der Abtast- und Auffrischverstärker 6( die unten noch genauer beschrieben werden) durchgegeben wird, der nur der ausgewählten Spalte zugeordnet ist. Dieses Datensignal wird dann an alle Zellen der ausgewählten Spalte angelegt, wobei die Zelle,in der das Datensignal gespeichert wird, von der bestimmten Zeile festgelegt wird, die unter der Steuerung des X-Adressenpuffers 2 vom X-Decodierer 4-1 oder 4-2 ausgewählt ist.
In Fig.2 sind 64 Spaltenleitungen 92 (D-Leitungen) vorgesehen,die mit D1 .....Dn^, Dn, Dn+1 .,..Dg^ bezeichnet sind.
Es sind auch 64 Zeilenleitungen 94 (X-Leitungen) vorgesehen; diese sind in eine Gruppe von 32 Leitungen auf der einen Seite und in eine Gruppe von 32 Leitungen auf der anderen Seite des Abtast- und Auffrischverstärkers 6 aufgeteilt. Die Zeilenleitungen 94 sind in der Darstellung auf der linken Seite
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mit Xn-1, Xn, Xn+1 und auf der rechten Seite mit m+1
X und X „ bezeichnet.
Fig.2 zeigt eine typischeZellenmatrix 20 aus mehreren Grundspeicherzellen, von denen jeweils eine am Verbindungspunkt jeder D-Leitung und jeder X-Leitung liegt. Die Gruppe der Grundspeicherzellen 20-1 auf der linken Seite des Abtast- und Aufffischverstärkers 6 von Fig.2 entspricht dabei der Zellenmatrix 2 von Fig.1. Die dem Auffrischverstärker 6 von Fig.1 entsprechenden Abtast- und Auffrischverstärker 6, die Ladeschaltungen 38 (Fig.4 ) in Fig.2 sind zwischen der Zellenmatrix 20-1 und der Zellenmatrix 20-2 angeordnet, Die Y-Auswahlschaltung 8 enthält aus UND-Schaltungen 90 bestehende Durchschaltvorrichtungen, von denen jede an eine Leitung 91 der 3-Aus-64-Y-Adresse aus dem Y-Decodierer 36 und eine der D-Leitungen 92 angeschlossen ist, wobei alle UND-Schaltungen 90 an eine ODER-Schaltung 93 angeschlossen sind,was insgesamt der Ein/Ausgabe-und Y-Auswahlschaltung 8 von Fig.1 entspricht. Diese Schaltung ist so ausgelegt, daß die aus sechs Bit bestehende Zeilenadresse an den Eingängen 12 (Fig.1) in den X-Decodierern 4-1 und 4-2 die Auswahl einer Zeile oder einer X-Leitung 94 der Zellenmatrix 20 bewirkt. Wenn eine X-Leitung in der Zellenmatrix 20-1 , also auf der linken Seite des Verstärkers 6 von Fig.2 ausgewählt wird, wird auch die Leitung Xj^tjj-t ausgewählt. Wenn eine X-Leitung der Zellenmatrix 20-2, also eine Leitung auf der rechten Seite des Verstärkers 6 ausgewählt wird, dann wird auch die Leitung XDUM ausgewählt. Wie unten noch genauer erläutert wird, ergibt die Auswahl einer X-Adresse oder einer X-Leitung 94 das Auslesen aller Speicherzellen längs der gewählten Zeile über den Verstärker mit Auffrischung. Die einzige von der Logikschaltung jedoch tatsächlich gelesene Zelle wird von der aus sechs Bit bestehenden Spaltenadresse an den Eingängen 14 und vom Y-Decodierer 3& (Fig.1) bestimmt, der nur eine der UND Schaltungen 90 von Fig.2 freigibt.
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Die Grundspeicherzelle ist in Fig. 3 im einzelnen genau dargestellt, wo die Zelle am Matrixschnittpunkt XnDn genau ausgeführt ist. Es ist zu erkennen, daß die Freigabe der Zeilenleitung X den Transistor 9 einschaltet und das Anlegen der im Kondensator -13 gespeicherten Ladung an die Spaltenleitung Dn erlaubt. Die Spannung am Kondensator hat entweder etwa den Wert 0 (Masse oder Vss) zur Bezeichnung eines Speicherzustandes, oder sie hat zur Bezeichnung des entgegengesetzten Speicherzustandes einen höheren positiveren Spannungswert. Die Leitung VDD ist mit einer positiven Potentialquelle verbunden. Tatsächlich wird der Kundensator aus zwei Kondensatoren erhalten, wobei der eine als Kondensator 13 dargestellt ist, während der zweite zwischen Masse VgS und der von der Leitung V00 entfernt liegenden Anschlußklemme des Kondensators 13 angeschlossen ist.
Fig.4 zeigt die Einzelheiten einer typischen Gruppe von Blindzellen XqTJmD11 und- XgTjJfDn , die an einen Abtast-Auffrischverstärker 6 mit einer Ladeschaltung 38 verbunden sind, was ebenfalls in Fig.2 dargestellt ist. Für jede Spalte sind ein Verstärker 6 und eine Ladeschaltung 38 vorgesehen. Der Vorladungsspannungsgenerator 80 (PVG) von Fig.1 und Fig.2 legt an die Blindzellen eine VDD- und Vm-Nachführspannung an. Der Vorladungsspannungsgenerator 80 wird im Zusammenhang mit Fig.7 unten noch genauer beschrieben.
Fig.5 zeigt das Logikdiagramm des Blocks 40 von Fig.1; diese Schaltung enthält den Ausgabepuffer 95, der über die Leitung 96 an die Y-Auswahlschaltung angekoppelt ist. Ferner enthält dieser Block 40 den Eingabepuffer 82 , der an die Leitung 84 auf der rechten Seite des Abtastverstärkers 6 gemäß Fig.2 angekoppelt ist.
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- ίο -
In Fig.6 sind die zeitlichen Beziehungen der verschiedenen Zeitsteuersignale dargestellt, die auf dem Chip vorhanden sind. Das Zeitsteuersignal 0 wird dem Chip von außen zugeführt, wie oben bereits erwähnt wurde. Das Signal JJ, das negierte Signal des Zeitsteuersignals 0 wird intern erzeugt. Die übrigen Zeitsteuersignale werden auf dem Chip selbst aus dem Signal 0 erzeugt.
Unter Bezugnahme auf die Figuren 2 bis 6 wird nun die Lesefunktion im einzelnen genau beschrieben. ¥enn angenommen wird, daß der in der Grundspeicherzelle XnD von Fig.2 gespeicherte Datenwert gelesen werden soll, dann wird dies dadurch erreicht, daß die erforderliche aus sechs Bit bestehende Zeilenadresse an den Eingängen 12 geliefert wird, damit die Adresse der Zeile X bestimmt wird. In gleicher Weise bestimmt eine aus sechs Bit bestehende Spaltenadresse an den Eingängen 14 die Adresse Y an der Leitung 91. Wie oben bereits erwähnt wurde, wird bei der Auswahl einer X-Adresse auf der linken Seite des Verstärkers 6 von Fig.2 auch die Leitung XgTm? ausgewählt.
Die Einleitungsoperationen finden während der Dauer der Signale^ und $^s statt.Während der Dauer des Signals "ψ erzeugt der Vorladungsspannungsgenerator 80 den oben beschriebenen hohen Spannungswert an der Leitung PVG1 (Fig.4) und den Massespannungswert am Leiter PVG2. Da der Verstärker 6 (Fig.4) wie ein Flip-Flop arbeitet, liegt einer der Schaltungspunkte A und B anfänglich auf einem hohen Spannungswert (über dem Schwellenspannungswert VT).Wenn das Signal ^3 positiv ist, hat das Signal den Massewert V33 (Fig.6), so daß die Schaltungspunkte A und B (Fig.4) hinsichtlich ihrer Spannung über den Transistor 1 ausgeglichen werden. Wenn angenommen wird, daß die Spannung am Schaltungspunkt A hoch bezüglich der Spannung
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am Schaltungspunkt B ist,.dann lädt sich der Schaltungspunkt B über den leitenden Transistor 1 zum Ausgleichen der Spannungen der Schaltungspunkte A und B auf, worauf der Transistor 3 durchgeechaltet wird, damit sich der Schaltungspunkt A gegen den Spannungswert Vm entlädt.
Nach Fig.4 schaltet der Transistor 5 während der Dauer des Signals 0 durch, wodurch die Spannungen an den Leitungen PVG1 und PVG2 auf die Spannung (VDD-2Vm)/2 ausgeglichen werden, YJährend der Zeit des Signals ^ουΜ» wenn dieses Signal positiv ist, leiten daher die Transistoren 7 und 71, so daß die Kondensatoren C und D in den Blindzellen auf die Spannung(VDD-2Vm)/2 geladen werden. Diese Spannung ist so gewählt, daß sie etwa in der Mitte zwischen der Spannung des Signalwerts "1" und des Signalwerts "0" liegt, der in einer Grundspeicherzelle gespeichert ist, und sie wirkt als ein Nachführwert für die Spannungen V^ und Vm, damit die gespeicherten Signalwerte "1" oder "0" genauer bestimmt werden können.
Nachdem die Anordnung gemäß den obigen Ausführungen eingestellt worden ist,wird die Leitung Xn(Fig.2) erregt, so daß der Transistor 9 (Fig.3) für die ausgewähltenZellen durch-SDhaltet.Die Ladungen an den Kondensatoren 13 der ausgewählten Zellenzeile werden an die D-Leitungen auf der linken Seite der Atrtastverstärker angelegt, also beispielsweise an die Leitung Dn; die Ladungen werden daher an die Schaltungspunkte A des Verstärkers 6 (Fig.4) angelegt. Die Auswahl der Leitung X bewirkt auch das Auswählen der Leitung Xfjnjjf » und demgemäß v/erden die Ladungen an den Kondensatoren^ (Fig.4) aller XfjrTr« -Zellen über die Transistoren 11 den Schaltungspunkten B zugeführt. Wie oben beschrieben wurde, befinden sich die Schaltungspunkte A und B der Abtastverstärker ursprünglich in einem ausgeglichenen Zustand. Demnach liegt die nun den Schaltungspunkten B von den Kondensatoren D über die Transistoren 11 zugeführte Spannung in der Mitte zwischen den Spannungs-
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werten für den Signalwert "1" und "0", so daß der Abtastverstärker 6 leicht bestimmen kann, ob die Spannung an jedem Schaltungspunkt A den Signalwert "1" oder den Signalwert "0" darstellt, so daß das zugehörige Flip-Flop demgemäß leitet. Wenn der Spannungswert am Schaltungspunkt A über den Spannungswert am Schaltungspunkt B liegt, dann leitet der Transistor 3', und dem Schaltungspunkt B wird Massepotential zugeführt. Dies erfolgt während der Dauer des Signals 0DS, wenn die Transistoren 15 und 15' leiten, so daß die Spannung VDD an die Schaltungspunkte A und B angelegt wird. Wenn andrerseits dem Schaltungspunkt A Massepotential zugeführt wird, dann würde der Schaltungspunkt B bis über den Spannungswert VT aufgeladen, und der Transistor 3 würde durchschalten, wodurch das Massepotential an den Schaltungspunkt A gelangt.
Unter der Annahme, daß aus der Zelle X„D der Signalwert "1" gelesen wurde, wird am Ende der Dauer des Signals 0DS der Schaltungspunkt A (Fig.4) auf etwa den Spannungswert V™ unterhalb des Spannungswerts VDD aufgeladen, und der Schaltungspunkt B liegt an Massepotential. 2u diesem Zeitpunkt wird die Spannung am Schaltungspunkt A an den Kondensator 13 der Zelle X Dr angelegt. Auch die aus allen anderen Zellen längs der Zeile Xn gelesene Information war denselben oben erörterten Vorgängen unterworfen. Wenn das Signal wieder von der Zeile Xn entfernt wird, sind daher alle Zellen längs der Zeile X regeneriert worden.
Am Ende der Dauer des Signals 0™ wird das dem in der Zelle
gespeicherte Signal entgegengesetzte Signal an den Schaltungspunkt B(Fig.4) angelegt. Der Schaltungspunkt B, d.h. die rechte Seite der Spalte D in der Ansicht von Fig.2 wird mit einer UID-Schaltung 90 verbunden, die Eingänge Dn und Y (92 und 91) aufweist.Alle übrigen Spalten sind in der gleichen Weise an UND-Schaltungen90 angeschlossen. Von diesen UND-Schaltungen ist nur eine freigegeben, nämlich die von der Y-Adresse bestimmte
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UND-Schaltung, wie oben erwähnte wurde. Unter der Annahme> daß Y ausgewählt war, wird das Datenbit über die ODER-Schaltung 93 der Wählschaltung auf der Leitung 96 zum Ausgabepuffer 95 gelesen , der im einzelnen in Fig.5 näher ausgeführt ist. Der Ausgabepuffer (Fig.5) enthält eine Torschaltung 16, die für die Dauer des Signals 0 offen ist und das Ausgangssignal der Wählschaltung zu einer UND-Schaltung 19 durchschaltet, die freigegeben ist, wenn (1) der Chip ausgewählt worden ist (G/S) und (2) ein Signal 0 oder ein Chip-Freigabesignal geliefert wird. Das Ausgangssignal der UND-Schaltung 19 schaltet den Transistor 17 in den leitenden Zustand. Der Transistor 21 wird über die UND-Schaltung 23 in seinen leitenden Zustand versetzt, wenn das Datensignal den Signalswert 11O" hat. Da die Ausgangssignale der UND-Schaltungen 19 und einander entgegengesetzt sind, leitet jeweils nur einer der Transistoren 17 und 21 abhängig vom Ausgangssignal des Abtastverstärkers zum Ausgabepuffer 95« Dadurch wird das Ausgangssignal an der Datenausgangsklemme 44 des Chips geliefert. Wenn das Signal C/S und 0 (CE) oder diese beiden Signale abgeschaltet sind, gehen die Transistoren 17 und 21 in den Sperrzustand über, und die Datenausgangsklemme ist hoehohmig isoliert.
Wenn ein Datenwert gelesen werden soll, der sich in einer auf der rechten Seite der Abtastverstärker 6 von Fig.2 liegenden Grundspeicherzelle der Matrix 20-2, beispielsweise in der Grundspeicherzelle X^^bef indet, dann wird die Arbeitsweise folgendermaßen geringfügig geändert. Wenn die Adressierungsleitung X adressiert wird, ist auch die Leitung X™™ adressiert. Dies bedeutet, daß das im Kondensator 13 der Zelle XmD„ gespeicherte Signal am Schaltungspunkt B (Fig.4) erscheint, der den auf der rechten Seite des Abtastverstärkers liegenden Teil der Leitung D darstellt. Der Schaltungspunkt A ist auf eine Spannung' zwischen dem Spannungs-
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wert für den Signalwert "1" und "O" aufgeladen, wie oben beschrieben wurde.
Es ist zu erkennen, daß wegen der Flip-Flop-Arbeitsweise der Abtastverstärker 6 die aus den Zellen auf der linken Seite der Abtastverstärker gelesenen Signale bei hohem Signalwert am Schaltungspunkt A am Schaltungspunkt B einen niedrigen Signalwert aufweisen und umgekehrt. Dies gilt auch für Zellen auf der rechten Seite der Abtastverstärker. Somit erscheint eine hohe Spannung (oder eine niedrige Spannung Oe nach Fall) in einer Zelle auf der linken Seite der Abtastverstärker an den Torschaltungen als niedrige Spannung, während eine hohe Spannung in einer Zelle auf der rechten Seite der Abfastverstärker an den Torschaltungen als hohe Spannung erscheint. Es ist daher zu erkennen, daß ein gespeicherter Signalwert "1" auf der linken Seite der Abtastverstärker dem entgegengesetzten Spannungswert für den gespeicherten Signalwert "1" auf der rechten Seite der Abtastverstärker entspricht.
Zum Schreiben einer Information in eine Zelle auf der linken Seite der ^tastverstärker, beispielsweise in die Zelle XnDn* wird das Chipwählsignal 48 (C/S) für den Chip geliefert und bei dem richtigen Lese/Schreib-Signal 50 und der richtigen Yn-Adresse, wie in Fig.5 angegeben ist, wird das Signal an der DateneingangäLeitung 46 über den Eingabepuffer 82 zur rechten Seite des Abtastverstärkers 6 beim Punkt 84 von Fig.2 durchgegeben. Die Abtastverstärker 6 sind sonst zu dieser Zeit, wie oben angegeben wurde, für den Lesevorgang vorgeladen worden, bei dem die Schaltungspunkte A und B (Fig.4) auf Spannungen geringfügig unterhalb) der Spannung V^ liegen. Das Eingangssignal für dieLeitung 84 vom Eingabepuffer 82 wird dem Schaltungspunkt B des der Leitung Dn zugeordneten Abtastverstärkers zugeführt, wobei diese Leitung die Ausgangsleitung des Eingabepuffers ist, die
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von der Y-Adresse ausgewählt worden ist. Die Leitungen aus den den übrigen Abtastverstärkern zugeordneten (nicht dargestellten) Eingabepuffern führen keine Signale, da die ihnen zugeordnete Y-Adresse nicht ausgewählt worden ist. Da die Abtastverstärker als Flip-Flops arbeiten, befindet sich der Transistor 3 unter der Annahme, daß am Schaltungspunkt B eine hohe Spannung eingegeben worden ist, in seinem leitenden Zustand, so daß der Schaltungspunkt A auf Massepotential gebracht wird. Während dieses Vorgangs ist die X-Adressenleitung X erregt worden,wodurch der Kondensator 13 der Zelle XnDn über den Transistor 9 auf die Spannung am Punkt A Jdie gleich Massepotential ist, aufgeladen werden kann. Wenn das Signal an der Leitung Xn entfernt wird, ist in der Zelle XnD eine neue Eingangsinformation gespeichert worden. Es sei erwähnt, daß während des Schreibvorgangs infolge der Adressierung aller Zellen längs der Zeile Xn diese gesamte Zeile X in der oben beschriebenen Weise mit Ausnahme der Zelle XnD , in die -ein neuer Datenwert eingegeben worden ist, regeneriert worden ist.
Falls der neue Datenwert am Eingang in eine auf der rechten Seite des Abtastverstärkers liegende Zelle eingegeben werden soll, beispielsweise in die Zelle XD, dann wäre der entsprechende Schreibvorgang gleich dem oben erwähnten Vorgang mit der Ausnahme, daß das am Schaltungspunkt B eingeprägte Signal vor der Speicherung vom Abtastverstärker nicht negiert wurde. Es ist daher zu erkennen, daß die Spannung am Kondensator 13, die den Signalwert "1" speichert, auf der linken Seite der Abtastverstärker der Spannung entgegengesetzt ist, die den Signalwert "1" auf der rechten Seite der Abtastverstärker speichert. Diese Umkehr des Spannungswerts läßt die oben erwähnte Umkehr beim Lesevorgang zu.
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Das bedeutet, daß der Datenwert in der Zellenmatrix 20-2 mit "wahrem"Signalwert und in der Zellenmatrix 20-1 mit "falschem" oder negiertem Signalwert gespeichert wird und aus der Matrix 20-2 mit "wahrem" Signalwert und aus der Matrix 20-1 mit "falschem" (somit zweimal negiertem) Signalwert gespeichert wird, so daß das Lesen der Daten auf jeden Fall mit "wahrem" Signalwert erfolgt.
In Fig.7 ist das Schaltbild des Vorladungsspannungsgenerators 80 (PVG) dargestellt. Wie oben erwähnt wurde, liefert diese Schaltung mittlere VT und VDD-Nachführspannungen an den Abtastverstärkern über die Eingänge PVG1 und PVG2 nach Fig.4. Ein Vorladungsspannungsgenerator bewirkt die Vorladung aller Abtastverstärker 6 über die Ladeschaltungen 28, wie in Fig.2 angegeben ist. Die Transistoren 55 und 56 leiten, jedoch hat der Transistor 56 einen so hohen Widerstandswert, daß der Spannungsabfall am Transistor 55 gleich einer Schwellenspannung Vm ist. Die Spannung an der Gate-Elektrode des Transistors 57 hat daher den Wert V^-Vm. Der Transistor 57 leitet und liefert einen zusätzlichen Spannungsabfall mit dem Wert Vm, so daß die Spannung an der Source-Elektrode des Transistors 57 den Wert VDD-2Vm hat. Der Transistor 58 sorgt für die richtige Zeitsteuerung zur Zeit des Signals "ψ , und er ermöglicht das Einprägen der Spannung an der Source-Elektrode des Transistors 57 an der Leitung PVG1 entsprechend dem Eingangssignal φ an der Gate-Elektrode des Transistors 58.Die Spannung an der Leitung PVG1 lädt auch den Kondensator 60 auf. Der Transistor 58 wird am Ende der Zeit des Signals 0 eingeschaltet, und er bleibt bis zu Beginn der nächsten Dauer des Signals eingeschaltet. Der Transistor 59 ist während der Zeitdauer des Signals 0DS eingeschaltet, damit der Kondensator 60 vor einem neuen Aufladungszyklus entladen wird, so daß die Ausgangsspannung an der Leitung PVG1 exakt gesteuert wird.
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Die Leitung PVG2 liefert folgendermaßen eine Null-Spannung: Während der Dauer des Signals 0DS wird der Transistor 67 eingeschaltet, so daß dadurch die Gate-Elektrode des Transistors 61 auf eine positive Spannung aufgeladen wird. Zu Beginn der Zeitdauer des Signals J5 ist der Transistor eingeschaltet, so daß er die Leitung PVG2 nach Masse kurzschließt, damit an dieser Leitung der Spannungswert 0 erzeugt wird. Das bedeutet, daß die Leitung PVG2 nach Masse entladen wird. Somit ist zu erkennen, daß jeweils zu Beginn der Zeitdauer des Signals |j? an der Leitung PVG1 eine Spannung mit dem Wert VDD-2VT und an der Leitung PVG2 eine Spannung mit dem Wert 0 geliefert wird. Wenn das Signal 0 eingeschaltet ist, ist auch der Transistor 5 eingeschaltet, der die Spannungen an den Leitungen PVG1 und PVG2 auf den Spannungswert von etwa (VDD/2) -YT ausgleicht. Da die gespeicherte Spannung mit dem Signalwert "1" in der Zelle den Viert (VDD-VT- AV) hat und da der Signalwert "0" Massepotential entspricht, hat die Zwischenspannung, auf die die Blindzellen aufladen werden sollten, den Wert(VDD/2 ) -VT+(VT-AV)/2, der etwa gleich der Vorladungsspannung ist, wobei (- AV) ein zeitabhängiger Spannungsabfall ist, der bei Betriebsbedingungen etwa den Wert VT hat. Während der Dauer des Signals 0 bei eingeschaltetem Transistor 5 lädt sich die Leitung PVG2 auf die oben angegebene Spannung auf, so daß sie gegen Masse isoliert v/erden muß; zu dieser Zeit hat das Signal {J einen niedrigen Wert und die Transistoren 62 und 63 sind gesperrt, während der Transistor 64 einschaltet, wenn im Aufladungszyklus der Spannungswert Vm erreicht wird. Dadurch wird der Transistor gesperrt. Der Transistor 66 ist eingeschaltet, so daß auch der Transistor 68 einschaltet und den Transistor 61 sperrt, wenn der Wert des Signals (J hoch ist. Die Leitung PVG2 wird über die Transistoren 5 und 59 während der Zeit des Signals nach Masse entladen, so daß nur zu Beginn des Signals 0 ehe das Signal 0~s auf einen hohen Signalwert übergeht, der Zustand vorliegt, daß an den Leitungen PVG1 und PVG2 aus-
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- 18 geglichene und gültige Spannungswerte vorhanden sind.
Das nach dem Prinzip 1-Aus-64 für die Zeilen wirkende X-W.ählßignal und. das ebenfalls nach dem Prinzip 1-Aus-64 für die Spalten arbeitende Y-Wählsignal werden nach Fig.2 von Adressenpuffern 2 und 30 und zugehörigen Decodierern 4 und 36 geliefert. Der X-Adressenpuffer 2 und der Decodierer sind im wesentlichen ebenso wie der Y-Adressenpuffer 30 und der Decodierer 36 aufgebaut, so daß hier nur ein Paar dieser Baueinheiten genau beschriebe!wird.
Die Zeilenadressensignale an den Eingängen 12(AQ bis A1-) werden dem X-Adressenpuffer 2(Fig.1) zugeführt. Der X-Adres·1· senpuffer enthält sechs Schaltungen der in Fig.8 angegebenen Art, wobei eines der Zeilenadressierungssignale jeweils an eine dieser Schaltungen angelegt ist. Der Zweck dieses Adressenpuffers besteht darin, eine Eingabe von TTL nach MOS zu ermöglichen. Die Ausgangssignale von TTL-Bauelementen sind normalerweise hinsichtlich ihrer Spannung zu niedrig für den richtigen Betrieb von MOS-Schaltungen. Daher erforderten bisher verwendete Schaltungen Bauelemente mit einem großen Stromverstärkungsfaktor ß, was wiederum die Verwendung eines großen Treibers erfordert, da der Leitwert mit dem Quadrat der Eingangsspannung in Beziehung steht. Der größere Treiber nimmt einen großen Teil des auf dem Chip vorhandenen Platzes in Anspruch, und er erhöht die Streukapazität. Dies setzt sowohl die Bauelementendichte als auch die Arbeitsgeschwindigkeit herab. Die Schwierigkeit wird dadurch beseitigt, daß ein kleiner Puffer angewendet wird, indem die Source-Elektrode des Treibers der zweiten Negatorstufe zum Puffereingang zurückgekoppelt wird.
Es wird nun auf Fig.8 Bezug genommen.Eines der Zeilenadressierungssignale an den Eingängen AQ bis A,- wird an den Eingang angelegt. Wenn das Eingangssignal den Wert "1"
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hat (wobei der Signalwert "1" als positive Spannung angenommen wird), ist der Transistor 26 eingeschaltet, so daß er an den Schaltungspunkt 28 eine Spannung mit einem Wert unter VT+VIN anlegt. Das Eingangssignal mit dem Wert "1" erhöht die Spannung an der Source-Elektrode des Transistors infolge ihrer direkten Verbindung mit dem Puffereingang, und sie erniedrigt die Gate-Source-Spannung dieses Transistors. Ohne Verwendung dieser Verbindung zwischen der Source-Elektrode und dem Eingang (d.h. durch direktes Anschliessen der Source-Elektrode des Transistors 25 an Masse, wie es üblicherweise der Fall ist), muß an der Gate-Elektrode des Transistors 25 ein Spannungswert unter VT liegen. Das bedeutet, daß der erste als Negator wirkende Transistor ein hohes Stromverstärkungsverhältnis aufv/eisen müsste, was wiederum bedeuten würde, daß er größere Abmessungen und eine langsamere Arbeitsgeschwindigkeit haben würde. Durchdiese Schaltungsverbindungen (zwischen der Source-Elektrode des Transistors 25 und dem Eingang) kann die Spannung für den Signalwert "0" am Schaltungspunkt 28 im leitenden Zustand des Transistors 26 um den Wert VT„ höher als in der herkömmlichen Schaltung sein. Dies erlaubt ein niedrigeres Stromverstärkungsverhältnis zwischen den Transistoren 26 und 22 (Verhältnis von 26/22;oder eine kleinere Bauelementgröße des Transistors 26. Das niedrigere Stromverstärkungsverhältnis und das kleinere Treiberbauelement ergeben eine Zunahme der Arbeitsgeschwindigkeit.Gleichzeitig erlaubt die Verwendung dieser Schaltung einen besseren Eingangsrauschabstand. Dies ermöglicht die volle Kompatibilität der Schaltung mit der TTL-Logik.
Im Betriebszustand wird der Schaltungspunkt 29 über den Transistor 27 während der Zeitdauer des Signals {J aufgeladen. Dann wird der Schaltungspunkt in Abhängigkeit von der Gate-Spannung des Transistors 25 bedingt entladen. Die Ga.te-Spannung des Transistors 25 hängt von der Eingangsspannung ab,
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wie oben erwähnt wurde.
Die Schaltung B wird zur Energieeinsparung verwendet. Während der Zeitdauer des Signals "φ sind die Schaltungspunkte 47 und 49 auf einen hohen Spannungswert aufgeladen, da die Transistoren 43 und 45 leiten. Die Schaltungspunkte und 37 sind zu dem Zeitpunkt auf Massepotential entladen, da die Transistoren 51 und 53 leiten und da das Signal 0 Massepotential hat. Der Schaltungspunkt 33 wird über den Transistor 31 nach Masse entladen, da der Schaltungspunkt 29 auf einen hohen Spannungswert vorgeladen ist, wie oben erwähnt wurde. Wenn der Signalwert des Signals 0 hoch ist, werden die Schaltungspunkte 35 und 37 auf einen hohen Spannungswert aufgeladen, so daß die Lastbauelemente 39 und 41 eingeschaltet werden. Wenn an der Ausgangsklemme ein hoher Spannungswert anliegt, dann ist der Transistor gesperrt, wenn jedoch an der Ausgangsklemme ein niedriger Spannungswert anliegt, dann sind die Transistoren 31 und eingeschaltet, so daß sie zwischen der Leitung V00 für die hohe Spannung und der Leitung Vss für Masse Energie verbrauchen. Diese Energie wird dadurch gespart, daß festgestellt wird, ob der Transistor 31 eingeschaltet ist und ob die Spannung an der Ausgangsklemme hoch ist, wobei der Transistor 39 über die Transistoren 71 und 73 gesperrt wird.
Der Transistor 73 stellt die Ausgangsspannung an der Ausgangsklemme OUT fest, die hinsichtlich ihresLogikwerts der Spannung an der Ausgangsklemme OUT entgegengesetzt ist. Wenn die Spannung an der Gate-Elektrode des Transistors 73 hoch ist, diann ist dieser Transistor ebenso wie der Transistor 71 eingeschaltet. Wenn der Transistor 71 eingeschaltet ist, entlädt sich die Gate-Elektrode des Transistors 39 infolge der Sperrung des Transistors 51 durch den Transistor 73 auf Massepotential,
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und der Transistor 39 wird gesperrt, wodurch auch der Strom durch den Transistor 31 gesperrt wird. Da der Transistor 31 jedoch immer noch eingeschaltet ist, wird an die Ausgangsklemme OUT Massepotential V„„ angelegt, damit der Signalwert für ein Massepotential aufweisendes Ausgangssignal verbessert wird.
Wenn an der Ausgangsklemme OUT eine hohe Spannung festgestellt wird, dann liegt an der Ausgangsklemme OUT eine niedrige Spannung. Demgemäß arbeitet der Abschnitt der Schaltung oberhalb der Leitungen für dieSpannung VDD und für das Signal 0 so, daß er die gleiche Funktion ausübt, da die Schaltungen jeweils für eine der Ausgangsklemmen gleich aufgebaut sind.
Es ist zu erkennen, daß jeder Adressenpuffer zwei Ausgangssignale liefert, die Fähigkeiten zum Empfang von Eingangssignalen von TTL-Bauelementen aufweist, eine Erhöhung der Arbeitsgeschwindigkeit ergibt und eine Einsparung von Energie gestattet.
Die Ausgangssignale der Adressenpuffer von Fig.8 werden am 1-Aus-64-Decodierer nach Fig.9 angelegt. Es ist nur einer dieser Decodierer dargestellt, wobei jedoch zu erkennen ist, daß 64 dieser Schaltungen vorhanden sind. Der Decodierer enthält sechs Eingänge (AQ, usw.) zum Ansteuern sechs paralleler Transistoren, von denen zwei, nämlich die Transistoren 81 unT83 dargestellt sind. Nur eine der Schaltungen paßt jeweils so zu den an sie angelegten Eingangssignalen, daß ein offener Stromkreis vom Punkt P^x nach Masse geschaffen wird. Zur Zeit des Signals jJ wird die Gate-Elektrode des Transistors 85 über die Leitung für die Spannung VDD vorgeladen, und zur Zeit des Signals 0 wird das Zeilenwahlsignal X durch Leitung über den Transistor 85 erzeugt, wenn der Schaltungspunkt P^x nicht
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auf Masse entladen worden ist (d.h. nicht von der Eingangsadresse ausgewählt worden ist). Der Transistor 85 sorgt für die große Ansteuermöglichkeit , die zum Ansteuern der Kapazität der Zeilenleitungen erforderlich ist. Das Zeitsteuersignal 0™. gleicht dem Zeitsteuersignal 0DXF> es wird unten noch genauer erläutert.
Fig.10 zeigt eine Zeitsteuerschaltung, die aus dem einzelnen externen Taktsignal 0 ein internes Bezugszeitsteuersignal 0myr erzeugt, damit sich eine minimale Verzögerung mit einer angemessenen Sicherheitsgrenze ergibt. Weitere interne Taktsignale werden unter Verwendung des Signals 0™, als Bezugssignal erzeugt. Die Zeitsteuerschaltung kann das Signal 0TM nicht liefern, solange nicht alle Zeilenadressierungssignale A0 usw. empfangen worden sind. Nach Fig.9 wird vom Zeitsteuersignal 0~~. gefordert, daß es einschaltet, nachdem alle Schaltungspunkte P^x mit Ausnahme des ausgewählten Schaltungspunkis entladen worden sind.
In Fig.10 v/erden die Ausgangssignale der X-Adressenpuffer an eine Reihe von sechs NOR-Schaltungen 101, 103, 105 angelegt, von denen nur drei dargestellt sind. Jede NOR-Schaltung enthält zwei Transistoren.Die Schaltungspunkte Ρ2 Pp werden während der Dauer des Signals "φ vorgeladen. Wenn eines der zwei Ausgangssigna3ö jedes d&.v Adressenpuffer, also eines der Signale AqIq... .,AjnI^ den Signalwert "1" während der Zeit des Signals 0 an den NOR-Schaltungen 101 bis 105 den Signalwert 1 hat, haben die Spannungen an den Schaltungspunkten P21#**^2m ^asse~ potential, so daß die Gate-Elektroden der zugehörigen Transistoren 107, 109, 111 entladen werden; diese Gate-Elektroden sind während der vorherigen Zeitdauer des Signals 0 auf die Spannung VDD vorgeladen worden. Die Transistoren 113 und 115 sind Taktlasttransistoren, und der Transistor 117 ist ein LasttransJetor für die Transi-
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stören 107, 109 und 111. Die Transistoren 107, 109 und 111 wirken als NOR-Schaltung; wenn alle Transistoren dieser NOR-Schaltung während der Zeitdauer des Signals 0 gesperrt sind, wird der Schaltungspunkt P aufgeladen. Dies geschieht nur dann, nachdem alle X-Adressierungssignale aus dem Puffer empfangen worden sind, so daß die Möglichkeit eines Arbeitens vor dem Empfang einer vollständigen Adresse und die Möglichkeit der gleichzeitigen Adressierung von zwei Leitungen verhindert werden. Das Signal am Schaltungspunkt B liegt unter dem Wert der Spannung VDD, und es wird verstärkt, ehe es das Zeitsteuersignal 0TM mit dem gleichen Wert wie die Spannung VDD wird. Dies wird mit Hilfe des restlichen Teils der Schaltung erreicht, der als Schaltung B bezeichnet ist. Das Zeitsteuersignal 0TM erlaubt die Abgabe des Zeilenwählsignals über den Transistor 85 (Fig.9) solange nicht,bis alle Zeilenadressierungssignale vom X-Adressenpuffer empfangen worden sind.
Wenn der Schaltungspunkt P geladen ist, ist der Schaltungspunkt Pg über den Transistor Q1 auf die Spannung VDD~VT vorgeladen, und er wird dann über den Kondensator Ct bei der Entladung des SchaltungspunktsPc auf einen höheren Spannungswert angehoben. Somit kann der Viert des Zeitsteuersignals 0TM am Schaltungspunkt P^ den Wert der Spannung VDD erreichen.
Wenn die Spannung am Schaltungspunkt P hoch ist, ist der Transistor 119 vorgeladen, und zur Zeit des Signals $> ist der Transistor 121 eingeschaltet, so daß der Transistor 123 gesperrt wird. Der Transistor 125 ist eingeschaltet, so daß daher der Schaltungspunkt P^ auf einem hohen Spannungswert liegt. Dadurch wird der Transistor 127 eingeschaltet, der den Schaltungspunkt Py so auflädt, daß der Transistor 129 eingeschaltet wird. Der Transistor 123 bewirkt die Aufladung der Gate-Elektrode des Transistors 133 während der Zeitdauer
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des Signals ^ , wenn derTransistor 129 gesperrt ist. Da der Transistor 129 eingeschaltet ist, hat die Spannung am Schaltungspunkt PQ einen niedrigen Wert, und der Transistor 123 ist gesperrt. Da die Transistoren 135 und 137 die Bootstrap-Funktion ausüben, hebt der Kondensator Cj die Spannung am Schaltungspunkt P^ auf einen hohen Spannungswert an. Dadurch nimmt auch die Spannung am Schaltungspunkt einen hohen Spannungswert an und erzwingt ein Ausgangssignal mit der gleichen Amplitude wie die Spannung
Da die gesamte Schaltung mitAusnahme der Transistoren 133 und 135 dynamisch arbeitet und die Transistoren 133 und 135 nur einen niedrigen Strom ziehen, ist der Energieverbrauch zur Erzeugung der vollen Spannung gering.
Es ist zu erkennen, daß eine Speicheranordnung geschaffen worden ist, die eine hohe Packungsdichte und eine hohe Arbeisgeschwindigkeit aufweist, und die exakte Bestimmung des Logikwerts der gespeicherten oder der zu speichernden Daten ermöglicht; die Anordnung kann ferner mit TTL-Bauelementen betrieben werden und sie arbeitet mit einem einzigen externen Taktimpuls und erzeugt interne Taktimpulse frühestens zu der Zeit, zu der eine Adresse vollständig empfangen ist.
Die Erfindung ist hier zwar im Zusammenhang mit einem speziellen bevorzugten Ausführungsbeispiel beschrieben worden, doch ist für den Fachmann ohne weiteres zu erkennen, daß im Rahmen der Erfindung auch die verschiedensten Änderungen und Abwandlungen möglich sind.
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Claims (1)

  1. Patentansprüche
    Direktzugriffsspeicher in einer in großem Maßstab integriertem Halbleitereinheit, mit einer großen Anzahl von in einem Feld aus Zeilen und Spalten angeordneten Speicherzellen, die jeweils einen einzigen Feldeffekttransistor und eine Kondensatorvorrichtung enthalten, mit mehreren bistabilen Abtast- und Auffrischschaltungen, von denen jeweils eine in der Mitte jeder Spalte des Feldes angeordnet ist, und mehreren Blindzellen, von denen jeweils eine auf jeder Seite der Abtast- und Auffrischschaltung in jeder Spalte angeordnet ist, dadurch gekennzeichnet, daß an jede Blindzelle Vorladungseinrichtungen zur Vorladung auf einen Pegel angeschlossen sind/ der auf die Pegel logischer Signalwerte und auf in der Halbleiter-• einheit vorliegende Bedingungen bezogen ist.
    2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Abtast- und Auffrischschaltungen bistabile Schaltungen mit jeweils zwei Ausgangsschaltungspunkten enthalten, daß jede Spalte des Feldes eine Datenleitung aufweist, daß die Ausgangsschaltungspunkte getrennt an getrennte Hälften einer Datenleitung angeschlossen sind, und daß Einrichtungen vorgesehen sind, die die Schaltungspunkte in Abhängigkeit von einem externen Signal elektrisch isolieren.
    3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß zwischen den Schaltungspunkten jeder Abtast- und Auffrischschaltung zur anfänglichen Verbindung der Schaltungspunkte und zur .anschliessenden Trennung der Schaltungspunkte ein Transistor vorgesehen ist.
    4. Speicher nach Anspruch 3, gekennzeichnet durch eine Einrichtung, mit deren Hilfe ein Datensignal an einem
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    der Schaltungspunkte im Anschluß an das Vorladen angelegt werden kann, damit an einem der Schaltungspunkte der logische Signalwert "1" und an den anderen der Schaltungspunkte der logische Signalwert "0" angelegt wird.
    5. Speicher nach Anspruch 4, gekennzeichnet durch Einrichtungen zum Verbinden einer der Blindzellen in einer Spalte mit ihrem zugehörigen Schaltungspunkt.
    6. Speicher nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Vorladungsspannungserzeugungsanordnung mit
    (a) zwei Spannungsausgangsklemmen,
    (b) Einrichtungen zur Abgabe eines Zeitsteuersignals,
    (c) einer Spannungsquelle,
    (d) Einrichtungen, die in Abhängigkeit von der Spannungsquelle und dem Zeitsteuersignal eine vorbestimmte Spannung an eine der Ausgangsklemmen anlegen und
    (e) Einrichtungen, die in Abhängigkeit von dem Zeitsteuersignal an die andere Ausgangsklemme eine Bezugsspannung anlegen.
    f. Speicher nach Anspruch 6, dadurch gekennzeichnet, daß in Abhängigkeit von einem zweiten Zeitsteuersignal arbeitende Einrichtungen zum Anlegen einer Bezugsspannung an eine der Ausgangsklemmen vorgesehen sind.
    8. Speicher nach Anspruch 6 oder 7, gekennzeichnet durch einen Transistor und in Abhängigkeit vom Spannungsabfall an diesen Transistor arbeitende Einrichtungen zum Ändern des Spannungswerts in Abhängigkeit von dem Spannungsabfall.
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    9. Speicher nach einem der Ansprüche 6 "bis 8, gekennzeichnet durch in Abhängigkeit von einem dritten Zeitsteuersignal arbeitende Einrichtungen zum Verbinden der Spannungsausgangsklemmen.
    10. Speicher nach einem der Ansprüche 6 bis 9, gekennzeichnet durch eine Speichervorrichtung und Einrichtungen, mit deren Hilfe die Spannung an den Ausgangsklemmen in dieser Speichervorrichtung gespeichert werden kann.
    11. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Dateneingangsklemme und eine Datenausgangsklemme vorgesehen sind, daß eine Adresseneingabevorrichtung zur Abgabe eines Zeilenauswahlsignals und eines Spaltenauswahlsignals vorgesehen ist, daß die Zellen in Abhängigkeit von einem gewählten Zeilenadressierungssignal so arbeiten, daß an eine Datenleitung eine Anzeige des in jeder Speicherzelle gespeicherten Datenwerts angelegt wird, und daß eine Einrichtung in Abhängigkeit von einem ausgewählten Spaltenadressierungssignal den Inhalt der Abtast- und Auffrischschaltung, die der ausgewählten Spalte zugeordnet ist, auf die Ausgangsklemme ausliest.
    12. Speicher nach Anspruch 11, gekennzeichnet durch eine Einrichtung, die in Abhängigkeit von einem Schreibsignal einen an der DateneingangsklemxiE vorhandenen Datenwert an die Datenleitung der dem Spaltenadressierungssignal zugeordneten Abtast- und Auffrischschaltung anlegt, eine Einrichtung , die in Abhängigkeit von dem Zeilenadressierungssignal den . Datenwert an der Abtast- und Auffrischschaltung in der Speicherzelle in der Spalte entsprechend der Zeilenadresse speichert, und eine Einrichtung, die in Abhängigkeit von dem Schreibsignal das Auslesen des Datenwerts zu der Datenausgangsklemme sperrt.
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    13. Speicher nach Anspruch 11 oder 12, gekennzeichnet durch eine Einrichtung zum Auffrischen des aus den Zellen in der ausgewähltenZeile ausgelesenen Datenwerts und zur Wiedereinfügung des Datenwerts in die Zelle.
    14. Speicher nach Anspruch 11, 12, oder 13, dadurch gekennzeichnet, daß jede der Abtast- und Auffrischschaltungen Speicherzellen in ihrer zugehörigen Spalte auf jeder ihrer Seiten enthält, daß mit jeder Seite der Abtast- und Auffrischschaltung eine Blindspeicherzelle direkt verbunden ist, und daß eine Einrichtung vorgesehen ist, die in Abhängigkeit von einer Zeilenadresse auf einer Seite der Abtast- und Auffrischschaltung eine Blindspeicherzelle auf der anderen Seite der Abtast- und Auffrischschaltung auswählt.
    15. Speicher nach einem der Ansprüche 11 bis 14/Iadurch gekennzeichnet, daß jede Datenleitung zwei Schaltungspunkte aufweist, von denen jeweils einer auf jeder Seite der Abtast- und Auffrischschaltung liegt, und daß Einrichtungen vorgesehen sind, die die Schaltungspunkte voneinander isolieren.
    16. Speicher nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, daß nach einem Auslesen der Speicherzellen und nach einem Einschreiben von Daten die Schaltungspunkte einander entgegengesetzte logische Signalwerte aufweisen.
    17. Speicher nach einem der Ansprüche 11 bis 16, gekennzeichnet durch Einrichtungen zum Vorladen der Blindspeicherzellen zum Speichern eines vorbestimmten Spannungswerts zwischen der Spannung für den logischen Signalwert "1" und den logischen Signalwert "0" unmittelbar vor einem Lese- und Schre ibvorgang.
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    18. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine interne Zeitsteuerimpulsvorrichtung vorgesehen ist, die eine externe Zeitsteuerimpulsquelle, einen Eingang für ein Mehrfachzustandssignal und Einrichtungen zum gleichzeitigen,Empfangen des Mehrfachzustandssignals und einen der externen Zeitsteuerimpulse zur Erzeugung eines internen Zeitsteuerimpulses enthält.
    19. Speicher nach Anspruch 18, dadurch gekennzeichnet, daß die auf dem gleichzeitigen Empfang des Mehrfachzustandssignals ansprechenden Einrichtungen der internen ZeitSteuerimpulsvorrichtung eine Torschaltung enthalten, die auf den Empfang des Mehrfachzustandssignals und auf den Empfang eines externen ZeitSteuerimpulses anspricht.
    20. Speicher nach Anspruch 19, dadurch gekennzeichnet, daß die Torschaltung eine NOR-Schaltung ist.
    21. Speicher nach einem der Ansprüche 18 Ms 20, dadurch gekennzeichnet, daß die interne Zeitsteuerimpulsvorrichtung eine Verstärkungseinrichtung zum Verstärken des externen Zeitsteuerimpulses auf den Wert der Versorgungsspannung enthält.
    22. Speicher nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, daß das Mehrfachzustandssignal von Adressierungssignalen gebildet ist.
    23. Speicher nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Pufferschaltung mit einer Eingangsklemme, einem ersten Negator, der Source- und Drain-Elektroden sowie eine mit der Eingangsklemme verbundene Steuerelektrode aufweist, und mit Einrichtungen zum Halten der
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    Source- oder der Drain-Elektrode über der Spannung an der Eingangsklemme, wenn der erste Negator leitet.
    24. Speicher nach Anspruch 23, dadurch gekennzeichnet, daß die Einrichtungen zum Halten der Source-oder Drain-Elektrode über der Spannung an der Eingangsklemme einen zweiten Negator mit Steuer- , Source- und Drain-Elektroden enthalten, wobei die Source- oder Drain-Elektrode mit der Eingangsklemrae verbunden ist.
    25. Speicher nach Anspruch 24, dadurch gekennzeichnet, daß die Steuerelektrode des zweiten Negators jeweils mit der anderen Elektrode des Source- und Drain-Elektrodenpaars des ersten Negators verbunden ist.
    26. Speicher nach einem der Ansprüche 23 bis 25, dadurch gekennzeichnet, daß der erste Negator ein relativ niedriges Stromverstärkungsverhältnis aufweist.
    27. Speicher nach einem der Ansprüche 23 bi 26, dadurch gekennzeichnet, daß der erste Negator relativ klein ist und eine relativ hohe Arbeitsgeschwindigkeit aufweist.
    28. Speicher nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Pufferschaltung mit Ausgangsklemmen, zwei in Serie geschaltete Transistoren, deren Verbindungspunkt mit der Ausgangsklemme verbunden ist, wobei einer der Transistoren mit einer Bezugsspannungsquelle verbunden ist, während der andere der Transistoren mit einer Quelle einer hohen Spannung verbunden ist, und mit Einrichtungen, die in Abhängigkeit vom gleichzeitigen Leitungszustand der beiden Transistoren einen der Transistoren sperren.
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    29. Speicher nach Anspruch 28, dadurch gekennzeichnet, daß die Ausgangsklemmen von einem Ausgangsklemmenpaar gebildet sind, von denen jede in Bezug auf die andere Ausgangsklemme den entgegengesetzten logischen Signalwert abgibt, wobei eine der Ausgangsklemmen an den Verbindungspunkt der beiden Transistoren angeschlossen ist, während die andere Ausgangsklemme an die auf den gleichzeitigen Leitungszustand der beiden Transistoren ansprechenden Einrichtungen angeschlossen ist.
    30. Speicher nach Anspruch 28 oder 29, dadurch gekennzeichnet, daß die in Abhängigkeit vom gleichzeitigen Leitungszustand der beiden Transistoren arbeitenden Einrichtungen eine Vorrichtung enthalten, die auf einen vorbestimmten Spannungswert an der anderen Ausgangsklemme so anspricht, daß sie den einen der Transistoren sperrt.
    509807/0927
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS525224A (en) * 1975-07-02 1977-01-14 Hitachi Ltd 1trs-type memory cell
DE2646245A1 (de) * 1975-10-28 1977-05-05 Motorola Inc Speicherschaltung
FR2337917A1 (fr) * 1976-01-08 1977-08-05 Mostek Corp Memoire a acces direct en circuit integre
JPS58139399A (ja) * 1982-02-15 1983-08-18 Hitachi Ltd 半導体記憶装置
JPS6085492A (ja) * 1983-10-17 1985-05-14 Hitachi Ltd ダイナミツクメモリ装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3514765A (en) * 1969-05-23 1970-05-26 Shell Oil Co Sense amplifier comprising cross coupled mosfet's operating in a race mode for single device per bit mosfet memories
US3678473A (en) * 1970-06-04 1972-07-18 Shell Oil Co Read-write circuit for capacitive memory arrays
BE789500A (fr) * 1971-09-30 1973-03-29 Siemens Ag Memoire a semiconducteurs avec elements de memorisation a un seul transistor
US3838404A (en) * 1973-05-17 1974-09-24 Teletype Corp Random access memory system and cell

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