DE2353635A1

DE2353635A1 - Datenverarbeitungssystem und verfahren zur datenverarbeitung

Info

Publication number: DE2353635A1
Application number: DE19732353635
Authority: DE
Inventors: Gene Myron Amdahl; Richard Joseph Tobias
Original assignee: Amdahl Corp
Current assignee: Fujitsu IT Holdings Inc
Priority date: 1972-10-30
Filing date: 1973-10-26
Publication date: 1974-05-09
Also published as: DK152233B; DK152233C; CA1007757A; NL7314823A; NO141105C; JPS4995546A; BE806697A; ATA910473A; ES420344A1; JPS5437793B2; FR2205230A5; BR7308466D0; IT999054B; GB1449229A; CH588757A5; AU6167873A; NO141105B; US3858183A; DE2353635C2; AT347151B

Description

DipL-lng. FRANZ WERDERMMIf

2 HAMBURG 13

Jnnocenfiashaße 30 2353635

Amdahl Corporation, Sunnyvale, Kalif. (V.St.A. )

Datenverarbeitungssystem und Verfahren zur Datenverarbeitung.

Für diese Anmeldung wird die Priorität aus der entsprechenden US-Anmeldung Serial Fo. 302 229 vom 30. Oktober 1972 in Anspruch, genommen.

Die Erfindung betrifft ein Datenverarbeitungssystem und ein Verfahren zur Datenverarbeitung und insbesondere die Übertragung von Daten zwischen dem Hauptspeicher und der Zentraleinheit über eine Geschwindigkeits-Puff erspeichereinneit.

In großen Rechenanlagen wird der Wirkungsgrad gestei-. gert, wenn zwischen dem verhältnismäßig großen Hauptspeicher und der zentralen Datenverarbeitungseinbeit, kura als Zentraleinheit bezeichnet, ein Cache-Speicher oder eine Pufferspeienereinheit zwischengescbaltet wird. Die logischen Parameter wie z.B. Leitungsgröße, Puffergröße, Addier werkbreite usw. sind bei vorgegebenen Grundkosten durch, die gewünschte Leistung festgelegt. In die Kriterien für die tatsächlichen physikalischen Breiten sowohl der Daten-Sammelschienen als auch, der verschiedenen Register gehen sowohl die Kosten, die Komplexität -als auch, die Taktzeit ein. Sc würde beispielsweise eine sehr große Sammelscbienenbreite ideal gesehen au einer maximalen Datenübertragungsgeschwindigkeit zwischen Hauptspeicher und Puffer-

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speicher führen. Dadurch wird jedoch, andererseits die Zuverlässigkeit verringert, da die große Anzahl der Drahtleitungen -und Verbindungsstellen eine höhere Wahrscheinlichkeit für das Entstehen von Fehlern bedingen. Zur Kopplung.zwischen Pufferspeicher und Zentraleinheit wird voraugsweise eine Sammelschiene geringer Breite verwendet, da dadurch die Größe der in der Zentraleinheit benötigten Register und Gatter verringert wird. Andererseits bedingt jedoch eine Sammelschiene geringer Breite zusätzliche Puffertakte zur Yervo11standigung der logischen übertragung auf voller Leitung.

In sämtlichen vorgenannten Fällen muß der Zeitbedarf für die Datenübertragung zwischen Hauptspeicher und Pufferspeicher und Zentraleinheit so gering wie möglich gemacht werden. Wenn aufgrund der Komplexität in der Anpassung des Hauptspeichers an die Zentraleinheit zusätzliche Gatter erforderlich, sind, müssen normalerweise zusätzliche Gatter vorgesehen werden, welche wiederum zusätzliche Taktzeit benötigen. Das trifft insbesondere dann zu, wenn die Breite der Daten-Sammelscbiene, welche äen Hauptspeicher mit dem Pufferspeicher verbindet, sich, von der Breite der Daten-Sammelschiene unterscheidet, welche den Pufferspeicher mit der Zentraleinheit verbindet. - ρ .

Durch die Erfindung soll daher ein verbessertes Datenverarbeitungssystem und ein Verfahren zur Datenverarbeitung unter Verwendung von Pufferspeichern geschaffen werden, die eine niedrige Taktzeit gestatten.

Das zur Lösung der gestellten Aufgabe vorgeschlagene Datenverarbeitungssystem mit einer Zentraleinheit, einem Hauptspeicher und einem die Zentraleinheit mit dem Hauptspeicher koppelnden Geschwindigkeits-Pufferspeicher, wobei der Hauptspeicher mit dem Geschwindigkeits-Pufferspeicher durch Parallelleitungen verbunden ist, welche für die Übertragung einer vorbestimmten Mehrzahl von Bytes für Daten-

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eingabe und Datenausgabe in den bzw. aus dem Hauptspeicher ausgelegt sind, ist er findungsgemäß dadurch, gekennzeichnet, daß der Gescbwindigkeits-Pufferspeicher aus mehreren, zur Speicherung der vorbestimmten. Mehrzahl von Bytes dienenden primären Speichereinheiten, die jeweils einem vorbestimmten Byte entsprechen, zum Bündeln der Datenausgänge nichtaufeinanderfolgender Paare sämtlicher Speicb.ereinheiten dienenden Gattern, zum getrennten Rückkoppeln der Datenausgänge der Speichereinheiten zu dem Hauptspeicher und zum Eingeben der vorbestimmten Mehrzahl von Bytes in den Hauptspeicher dienenden Vorrichtungen, zum Ansteuern jeweils nur einer Speichereinh.eit eines Paares in jedem Zeitpunkt dienenden Vorrichtungen und einem die Gatter mit der Zentraleinheit koppelnden-Wortregister, in dem eine den Paaren entsprechende und einen Bruchteil der vorbestimmten Mehrzahl von Bytes bildende Anzahl von Bytes speicherbar ist, besteht.

Entsprechend einem weiteren Merkmal ist die im Wortregister speicherbare Anzahl von Bytes gleich, der Hälfte der vorbestimmten Mehrzahl von Bytes. Außerdem ist das Wortregister ebenfalls mit der Zentraleinheit gekoppelt.

Entsprechend dem- vorgeschlagenen Datenverarbeitungsverfahren vermittels eines Datenverarbeitungssystems, bei dem die Datenübertragung zwischen einem Hauptspeicher und einer Zentraleinheit vermittels eines zwischengescbalteten Gescbwindigkeits-Pufferspeichers erfolgt, werden erfindungsgemäß acht Datenbytes parallel aus dem Hauptspeicher in den Geschwindigkeits-Pufferspeicher eingegeben, dieser Sehritt wird während vier Takten zur Ausbildung einer 32-byte-Datenzeile wiederholt, von den zweiunddreißig Bytes werden vier fortlaufende Bytes aus dem Geschwindigkeits-Pufferspeicher zur Zentraleinheit abgerufen und gespeichert, und die zweiunddreißig Bytes werden während vier Takten aus dem Geschwindigkeits-Pufferspeicber in

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2.353635 den Hauptspeicher eingegeben.

Die Erfindung wird im nacbfolgenden anband der Zeichnungen näher, erläutert.

Pig. 1 ist ein Gesamtblockschaltbild des erfindungsgemäßen Datenverarbeitungssystems.

Fig. IA zeigt das Format der Pufferspeicheradresse.

Fig. 2 zeigt weitere Einzelheiten der Pufferspeichereinheit von Fig. 1.

Pig. 3 ist eine schematische scbaubildliehe Ansicht eines Speicherelements des Pufferspeichers von Fig. 2.

Fig. 4 ist ebenfalls eine schematisehe schaubildliche Ansicht eines Ausschnitts von Pig. 3 in einem wesentlich größeren Maßstab.

Figuren 5A und 5B sind Logikdiagramme mit Einzelheiten eines Abschnitts von Fig. 2.

Figuren 6A und 6 B sind Logikdiagramme mit Einzelheiten einee Abschnitts von Fig. 2.

Pig. 7 ist eine zur Erläuterung der Arbeitsweise

der in den Figuren 5A, 5B, 6A und 6B dargestellten Logik und der eines Blocks von Fig. 2 dienende Steuertabelle.

Das in Fig. 1 dargestellte Blockschaltbild ist typisch, für eine große Rechenanlage. Der Rechner weist einen Hauptspeicher MS 10 auf, der mit einer Geschwindigkeits-Pufferspeichereinheit HSB 11 gekoppelt ist, die einen primären Abschnitt 12 und einen alternativen oder Wechselabschnitt 13 aufweist. Die Kopplung besteht aus einer 8-byte-Parallel-Sammelschiene, wobei die Ausgangsdaten-Sammelschiene mit MS DO, und die Eingangsdaten-Sammelschiene zum Hauptspeicher mit MS DI bezeichnet ist. Die Geschwindigkeits-Pufferspeichereinheit 11 speichert 512 Datenzeilen aus dem Hauptspeicher 10, wobei jede Zeile eine logische Breite von 32 Bytes aufweist. Eine Zeilenbreite von 32 Bytes

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ist für viele Großrechner als Einheit eingeführt. Der Geschwindigkeits-Pufferspeicher HSB 11 speichert somit 256 Datenzeilen in seinem primären Abschnitt 12 und 256 Datenzeilen in seinem alternativen Abschnitt 13.

Eine 32-byte-Datenzeile wird in vier Fakten von jeweils 8 Bytes in»den ,Hauptspeicher 10 eingelesen bzw. aus diesem ausgelesen. Der Geschwindigkeits-Pufferspeieher HSB 11 wird in Verbindung mit dem Hauptspeicher 10 eingestellt, d.h.. eine vorgegebene Adresse im Hauptspeicher weist eine vorbestimmte Stelle in beiden Abschnitten oder Hälften 12 und 13 des HSB 11 auf. Wie für den Fachmann bekannt, müssen diese Stellen im HSB 11 im primären und im alternativen Abschnitt 12 bzw. 13 nicht einander identisch, sein.

Der Geschwindigkeits-Pufferspeicher HSB 11 ist mit einer kurz als Zentraleinheit bezeichneten zentralen Datenverarbeitungseinheit CPU 14 verbunden, die eine Ausführungseinheit 16 und eine Befehls- oder Instruktionseinheit 17 aufweist und durch 4-byte-Sammelscb.ienen 19 und" 20 mit einer Kanäleinheit 18 gekoppelt ist. Die Manipulation der anfänglichen, im Pufferspeicher 11 gespeicherten 8-byte-Dateneinheit erfolgt durch die Datenmanipulationseinheit 22 (welche einen Teil des Pufferspeichers 11 bildet), wie weiter unten im einzelnen erläutert ist. Das Adressieren erfolgt, durch einen mit der Befehlseinheit 17 gekoppelten Effektivadreßgenerator 23 und eine Adreßsteuereinheit 24. Eine mit dem Hauptspeicher 10 gekoppelte Hauptspeicher-Anpaßeinheit. · (Interface) 26 ist für die Eingabe und Ausgabe von Daten in bzw. aus dem Hauptspeicher 10 vorgesehen.

Die allgemeine Arbeitsweise des Datenverarbeitungssystems aus Zentraleinheit 14* Kanaleinheit 18, Pufferspeicher 11 und Hauptspeicher 10 ist in einer weiteren₉ gleichzeitig eingereichten Anmeldung derselben Anmelderin

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mit dem Titel "Datenverarbeitungssystem", Aktenzeichen

(entsprechend US-Patentanmeldung Serial No. 302 221 vom 10. Oktober 1972) beschrieben.

In Pig. 1'A ist eitie typische Speicheradresse für den Hauptspeicher 10 dargestellt, welche eine Länge von 24 bits aufweist. Die Bits O bis 18 bezeichnen die gewünschte Zeile des Hauptspeichers, die Bits O bis 10 dienen zur Indexierung, und die Bits 11 bis 18 adressieren den Geschwindigkeits-Pufferspeicher 11. Die Bits 9 bis 23 dienen in der nachstehend beschriebenen Weise zu Steuerzwecken. Das in Fig. 1 sch.ematisch. dargestellte Datenverarbeitungssystem ist mit sämtlichen IBI4 360 und IBM 370-ProgrammGn programmierbar.

In Pig. 2 ist in Einzelheiten der Geschwindigkeits-Pufferspeicher HSB 11 zusammen mit den zur Übertragung von Daten zwischen Hauptspeicher und dem Pufferspeicher dienenden Steuervorrichtungen dargestellt. Dem primären Speicherabschnitt 12 und dem alternativen Speicherabschnitt 13 ist ein Dateneingabespeicherregister 31 für die Speicherung von 8 Bytes A bis H zugeordnet. Die Dat'enausgangs-Sammelschiene MS DO des Hauptspeichers, sowie Eingänge von der Zentraleinheit sind mit dem Register 31 gekoppelt. Die Eingänge von der Zentraleinheit sind jedoch über eine Speicheranwahl- und Ausrichtlogik 32 angekoppelt. Der Ausgang dieser Logik 32 ist 4 Bytes breit, da diese die Anpassung (Interface) zwischen der Zentraleinheit und dem Pufferspeicher 11 darstellt. Das Register 31 koppelt zur Aufnahme dieser 4-byte-Breite die gleichen Datenbytes von der Speicheranwahl- und Ausrichtlogik 32 in ein Paar seiner Speichereinheiten. Somit erscheint der HSB für die 4-byte-Eingangsdaten als zwei 4-byte-Datenregister, wobei die Bytespaare A/E, B/P, C/G und D/H mit der gleichen, unten angegebenen Information beschickt werden. An die Pufferspeicheratischnitte 12 und 13 angelegte An-

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Steuersignale wählen die zu schreibenden Bytes aus.

Somit handelt es sich bei der durch den Pufferspeicher 11 und dessen Register 31 gelieferten Datenbeschaffenheit in Wirklichkeit um einen 8-byte-Aufbau für die Ausgangsdaten-Sammelschiene MS DO des Hauptspeiebers und gleichzeitig einen 4-byte-Datenaufbau von der Zentraleinheit oder der Kanaleinheit, "

Wenn jedoch 4-byte-Daten in den Pufferspeicher 11 eingegeben v/erden sollen, muß eine Datenauswahl erfolgen. Diese erfolgt durch die Datenspeicherauwahl- und Ausrichtlogik 32. Im Anschluß an die Auswahl ist eine Ausrichtung erforderlich, welche entgegengesetzt ist der Ausrichtung, die beim Auslesen von 4 Bytes an den Ausgängen des Pufferspeichers 11 vorgenommen, wird. Diese Ausrichtung erfolgt zu dem Zweck, daß die Eingangsbytes richtig in der Art und Weise ausgerichtet sind, in welcher der Puffer selbst ausgebildet ist. Wenn daher ein Byte an den Stellen 0, 8, 16 oder 24 der 32-byte-Zeile des primären Speieberabsebnitts 12 gespeichert werden soll, muß dieses in das "A"-Byte des Registers 31 eingegeben werden.

Die Ausrichtung besteht aus einer einfachen Drehung und wird weiter unten in Verbindung mit der Ausrichtung des Ausgangssignals von Pufferspeieber 11 näher erläutert. Die an der Eingabeseite des Speiebers erfolgende Ausrichtung erfolgt in'gleicher Weise wie die auf der Ausgabeseite.

Die Datenausgänge der verschiedenen Speichereinheiten des Pufferspeichers 11 sind mit der primären Ausricht- und Vorzeichenausdehneinheit (primary alignment and ßign extension unit) 34, und einer alternativen Einheit 36 gekoppelt. Diese Ausgänge sind außerdem rückgekoppelt ver*- mittels des Geschwindigkeitß-Datenausgabe-Pufferregisters HSB DO 35 über die MS DI-Leitungen mit dem Hauptspeicher. Wie bei 30 angedeutet, sind die Datenausgangsleitungen

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von primären und alternativem Pufferabschnitt 12 und 13 gebündelt oder liegen über eine DOT-ODER-Verknüpfung am Ein-Ausgang des HSB DO-Registers 33.

Primäre und alternative Ausricb.t- und Vorzeicbenauedeb.neinb.eit 34 und 36 in Kombination mit dem Wortregister 37 bilden einen Teil der Datenmanipulationseinbeit 22 (Fig. T),- die außerdem eine Schiebe- und Ausrichtsteuereinb.eit 39 umfaßt, welche die verschiedenen Steuereingänge an die Ausrich.teinb.eiten 34 und 36 liefert und auf verschiedene Steuereingänge von der Zentraleinheit I4 ansprechbar ist.

In. Fig. 3 ist die äquivalente physikalische Ausbildung des primären Abschnitts 12 des Pufferspeichers dargestellt. Dieser umfaßt einen niedrigen Stapel 4I und einen hohen Stapel 42, die jeweils 4 Bytes breit sind. Das ist im Falle des Stapels 4I durch, die Bytes A, B, O und B, und im Falle des Stapels 42 durch die Bytes E, F, G und H angedeutet. Somit ergeben, sich acht Spalten von jeweils 4 Bytes, welche sich jeweils bezeichnen lassen und im Falle des niedrigen Stapels 4I mit den Bytes O, 8, 16 und 24» und im Falle des hohen Stapels 42 mit den Bytes 4, 12, 20 und 28 beginnen. Jede Speichereinheit eines Stapels speichert ein Byte, und insgesamt lassen sich 32 Bytes speichern. Im Hinblick auf die Dateneingabe sind die Bytes 0, 8, 16 und 24 wie dargestellt miteinander verbunden und erhalten Daten über eine A-Eingangsleitung vom Dateneingabespeicherregister 3I (Fig. 2). zugeführt. In entsprechender Weise sind im hoben Stapel 42 die Bytes 4, 12, 20 und 28 miteinander verbunden und erhalten Daten von dem Ε-Byte des Registers 31 zugeführt. In entsprechender Weise sind die Dateneingänge der übrigen Bytes miteinander verbunden, wie aus dem in Fig. 2 für den primären Speicherabschnitt 12 dargestellten Ziffernschema ersichtlich ist.

Die Datenausgänge der Speiebereinheiten entsprechen 409819/1045

den Eingängen,'wobei "bei dem hier betrachteten Beispiel im niedrigen Stapel 4I die miteinander verbundenen Bytes O, 8, 16 und 24 die A-Datenausgangsleitung bilden. Diese Leitung besteht natürlich aus neun Zeilen, da das Byte aus neun bits, nämlich acht Datenbits und einem Paritätsbit besteht. Wenn 8 Datenbytes vom Dateneingabespeicherregister 31 (ausgehend vom Hauptspeicher) eingegeben werden, v/erden zunächst die Bytes O bis 7 gefüllt, dann die Bytes 8 bis 15, 16 bis 23 und 24 bis 31, jeweils in aufeinanderfolgenden Takten. Das ist anhand des in Fig. 2 dargestellten Abschnitts 12 der Speichereinheit ersichtlich.

In Fig. 4 ist der tatsächliche physikalische Aufbau der Speichereinheiten für die Bytes O, 8, 16 und 24 von Fig. 3 und insbesondere.für das Byte O dargestellt. Da in der primären Speichereinheit 256 Datenzeilen gespeichert werden können (siehe Fig. 1)_s besteht das Byte O aus zwei Halbleiter-Speicherchips 43 und 44 für Bit O des Bytes, welches insgesamt 256 Bits umfaßt,, Jedes Speicherchip 43 und 44 weist als Steuereingang O bzw» Steuereingang primär bezeichnete Eingänge in Yerbindung mit einer siebenzeiligen Adresse (2 =128) auf« Die Steuer-Primäfleitung enthält ein OTD-Gatter zur Anpassung an das 8-Adressen-Bit, so daß sich 1 aus 256 Bits (2 Chips) adressieren läßt. Das entspricht einer Zeile der 256 Zeilen des primären Abschnitts 12 der Speichereinheit. Für ein ganzes Byte ist eine Spalte von neun Chips vorgesehen. Eine 8-bit-Adresse wählt die dekodierte Zeile an, was in Fig. 1A durch Bits 11 bis 18 der Speicheradresse dargestellt ist.

Die Figuren 5A, 5B» 6A und 6B zeigen weitere Einzelheiten des■Geschwindigkeits-Pufferspeichers HSB 11 mit primärem und alternativem Abschnitt 12 bzw. 13 und den Datenausricht- .und Vorzeichenausdehneinheiten 34 und 36, welche in Fig. 2 im Blockschaltbild dargestellt sind.

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Wie aus den Figuren 5A, 5B zusammengenommen ersichtlich, bestehen die Datenausgänge aus Leitungen, die mit MS O "bis MS 7 "bezeichnet sind und die 8 bytee breite Eingangsdaten-Sammelschiene zum Hauptspeieber bilden, welche in den Figuren 1 und 2 mit MS DI bezeichnet ist. Außerdem bilden die"Wortregisterleitungen, welche mit WRO bis WR3 bezeichnet sind, einen Daten- und Paritätsbiteingang zum Wortregister 37 von 5¹Ig. 2. Im Hinblick auf die Dateneingabe entsprechen die Dateneingänge von Pig. 3 des Pufferspeichers 11 denen vom Datenregister 31 von Fig. 2. Der Übersichtlichkeit halber sind jedoch diese Dateneingänge nicht dargestellt, und in den Figuren 5A, 5B, 6a und 6 B sind lediglich Ansteuereingänge dargestellt.

In den Figuren 5A, 5B_} 6A und 6B werden folgende Bezeichnungen verwendet; G für Datengatter, A für UND-Funktion, I für HEHf/INVERTIEREIT-Eiinktion, und 0 für ODER-Funktion. Eine durch einen Kreis umschlossene Leitungsgruppe stellt ein gegattertes Bündel dar, und ein Steuer-Signal an einem Gatter ist durch einen Pfeil dargestellt.

Die Bytes A bis F des Pufferspeichers 11 sind getrennt voneinander dargestellt, d.h. in den Figuren 5A und 5B die Bytes A und E und ihre Alternative, sowie.die Bytes B und F und ihre Alternative. In den Figuren. 6A und 6B sind die Bytes C und G und ihre Alternative, sowie die Bytes D und H und ihre Alternative dargestellt.

Der logische Aufbau des gesamten Pufferspeichers und seiner Datenmanipulationseinheiten läßt sich am besten anhand eines typiscbeji Arbeite ablaufe erläutern. Dieser Ablauf würde darin bestehen, daß 8 Bytes vom Hauptspeicher in den Pufferspeicher 11 eingegeben werden, »·■ Bytes aus dem Geschwindigkeits-Pufferspeicher 11 durch das Wortregister in die Zentraleinheit abgerufen, werden, 4 Bytes aus der Zentraleinheit im Geschwindigkeits-

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Pufferspeicher gespeichert werden und 8 Bytes zurück zum Hauptspeicher übertragen werden«,

Wenn angenommen wird, daß der Pufferspeicher leer ist und eine Anfrage durch, die^ Speicheradresse, die in Fig. 1 dargestellte Kanaleinheit oder die Zentraleinheit 14 erfolgt, wird eine das abgerufene Byte enthaltende vollständige Informationszeile (32 Bytes) zu jeweils 8 Bytes in federn Zeitpunkt in den Puffer eingerückt. Somit sind vier Takte erforderlich. Die ersten

8 Bytes werden in die einzelnen Speichereinheiten des Speichers eingegeben und in die Bytestellen 0 bis 7 eingerückt. In einem zweiten Takt werden Daten in die Bytes 5 bis 18, in einem dritten Takt Daten in die Bytes 16 bis 23, und im vierten Takt Daten in die Bytes 24 bis 31 eingegeben. Da die Eingangsdaten-Sammelscbiene selbst nur 8 Bytes breit ist, sind die vier Takte durch, die verschiedenen, mit den entsprechenden Bytes von entsprechenden Speichereinh.eiten gekoppelten Ansteuerleitungen getrennt. ·

Insbesondere würde in bezug.auf die Ansteuerfunktion für die Eingabe von 8 Bytes in den Pufferspeicher 11 der Adreßaufbau anzeigen, daß diese Eingabe in den Speicher mit dem Byte O beginnt. Daher werden die Ansteuerleitungen

0₉ 1, 2 und 3 aktiviert. Da es sich, außerdem dabei um eine 8 Byte-Übertragung handelt, werden außerdem die Ansteuerleitungen 4, 5? 6 und 7 aktiviert. Diese 8 Byte-Übertragungssteuerung erfolgt vermittels eines Ausgangs-Steuersignals von der in Pig. 1 dargestellten Hauptspeicher- Anpaße inh.eit 26» Obwohl wie in Fig. 3 dargestellt die Eingangs-Datenleitungen für die Bytestellen 0, 8_S 16 und 24 gemeinsam sind, wird nur Byte 0 gefüllt. Beim zweiten Übertragungstakt zeigt der Adreßaufbau an, daß Byte 8 übertragen wird, so daß die Ansteuerlei-

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tungen 8, 9, 10 und 11 aktiviert werden. Da es sieb, dabei um eine ö Byte-Datenübertragung handelt, werden außerdem die Ansteuerleitungen 12, 13, H und 15 aktiviert. Das Aktivieren von Ansteuerleitungen erfolgt ßo lange bis die letzte Gruppe von 8 Bytes übertragen worden ist.

Allgemein liegt der in Fig. 1A dargestellte Adreßaufbau an der (in Fig. 1 dargestellten) Adreßsteuereinheit 24 der Speichereinheit an und gibt vor, um welches Byte es sich bandelt. Bei der beispielsgemäßen 8 Byte-Übertragung, wobei angenommen ist, daß die erste Übertragung das Byte O durch Dekodieren der 5 Bits niedriger Ordnung des Adreßaufbaus angibt, werden diese Bits jedoch von der Hauptspeicber-Anpaßeinheit 26 geliefert. Pur den ersten Datenubertragungstakt bestehen daher die 5 Bits niedriger Ordnung sämtlich aus Nullen. Anscbließend erfolgt eine Ausdehnung von O zu 1, 2 und 5, und die entsprechenden Ansteuersignale werden aktiviert. Da eine Nullbyte-Übertragung angezeigt ist, werden die nächsten vier Ansteuersignale aktiviert. Die speziellen Ansteuersignale steuern die Bytes 4» 5, 6 und 7 in Anbetracht der nur Nullen in den 5 Bits niedriger Ordnung an. Pur die zweite Taktbewegung zeigen der Adreßaufbau und die fünf Bitsteilen niedriger Ordnung das Byte 8 mit dem Aufbau 01000 an, das dekodiert 8 anzeigt. Dieser Aufbau verursacht eine Ausdehnung der nächsten 3 Bytes 9, 10 und 11. Dann werden aufgrund der 8 Byte-Übertragung die Ansteuersignale für die Bytes 12, 13, H und 15 aktiviert. In entsprechender Weise beträgt der Bitaufbau niedriger Ordnung 10000, und für den vierten und letzten Takt. 11000.

Die vorstehend beschriebenen Entscheidungen erfolgen sämtlich in der Adreßsteuereinheit 24_f welche die Ansteuereingänge der einzelnen Speichereinheiten steuert.

Beim normalen Arbeitsablauf werden nach dem Einrücken 409819/1045

einer Zeile (32 Bytes) vom Hauptspeicher vier aus diesen 32 Bytes abgerufen und über das Wortregister in die Zentraleinheit eingegeben.

Wenn Daten auf einer Auswort-Grenze adressiert sind und das Wort aus 4 Bytes besteht, ist eine Ausrichtung erforderlich, damit die Bytes in einer Reihenfolge erscheinen. Wenn beispielsweise ein Byte adressiert ist und die Eingangsadresse angibt, daß das Byte in die am weitesten linke oder "W'-Stellung des Wortregisters eingegeben werden soll, kann diese Adresse jedes Byte zwischen 0 und 31 angeben, da eine Byteszeile aus 32 Bytes besteht. Im Hinblick auf die Programmierungsgestaltung lassen sich bei Eingabe eines Eingabebytes-durch den Programmierer höchstens 3 mehr Bytes außer diesem Byte während eines Takts übertragen, da die Datenschienenbreite zur Zentraleinheit 4 Bytes beträgt. Daher ist eine Ausrichtung zwischen dem Pufferwortregister erforderlich, um die 4 Bytes in ihrer richtigen Reihenfolge zu halten. Das sollte ohne Zuhilfenahme zusätzlicher Takte für die Wiederausrichtung erfolgen. Wenn beispielsweise Byte 17 angegeben ist, bestehen die nachfolgenden 3 Bytes aus 18, 19 und 20. Wie jedoch aus Fig. 3 ersichtlich, befindet sich das Byte 20 in einem anderen Stapel 42, so daß Ausrichtung erfolgen muß, da sich das Byte 20 nicht in der ersten Spalte des Stapels 4I befindet. Außerdem ist eine Bündelung erforderlich, da sich das Byte 20 in einem anderen Stapel befindet.

Im Hinblick auf das Gesamtsystem sind die Datenspeicherchips, welche die Bytes einer Zeile enthalten, in der Weise organisiert, daß sie die Bündelung von Drähten gestatten. Von den 8 Bytes 0,8, 16, 24, 4, 12, 20 und 28 kann für jede einzelne Adressieranfrage höchstens ein einziges Byte zur Übertragung angegeben werden. Das ist darauf zurückzuführen, daß höchstens nur 4 Bytes übertragen werden können. Nur eine der 8 AnsteueiLsitungen

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für diese 8 Bytes wird aktiviert, während die anderen 7 Leitungen nicht aktiviert werden. Somit kann auf den Daten-Ausgangsleitungen der Speicb.ereinh.eiten, insbesondere den leitungen A und E nur ein Byte aktiv sein. Wie in Fig. 5 dargestellt, können daher die Leitungen A und E wie am Satter 51 angedeutet gebündelt werden. Die Leitungen A und S stellen natürlich, nichtaufeinanderfolgende Paare der Speicbereinh.eit dar. In der Praxis erfolgt die Bündelung "bevorzugt in Paaren, welche um 3 Bytes voneinander getrennt sind, d.h.. A/B, B/E, C/G und D/H. Die Trennung um 3 Bytes beträgt natürlicb. eins weniger als die Anzahl von Bytes in einem Wort. Diese Bündelung läßt sich am primären und alternativen W-Wählerregister beobachten, die in den Ausrichteinheiten 34, 36 enthalten sind. Das W bezieht sich, auf das W-Byte des Wortregisters 37 von Fig. 2. Das gleiche trifft auf die X-, Y- und Z-Wählerregister zu.

Beim vorliegenden Beispiel wird angenommen, daß die 5 Bits niedriger Ordnung des Adreßaufbaus (Pig. 1A) als 10001 kodiert sind, das dekodiert das Byte 17 ergibt. Die Adreßsteuereinbeit 24 (Fig. 1) dehnt 17, so daß dieses ebenfalls 18, 19 und 20 umfaßt. Dab.er sind die Ansteuerleitungen für die Bytes 17 bis 24 des Pufferspeichers 11 aktiv, und Byte 17 erscheint auf der Leitung B, Byte 18 auf der Leitung C, Byte 19 auf der Leitung D und Byte 20 auf der Leitung E, Die vorgenannten Leitungen sind gebündelt wie folgt: A/E, B/F, C/G- und D/H. Wie oben erwähnt, erscheinen Daten nur auf einer Leitung jedes Datenausgangsleitungspaares. Im Falle von Byte 17 erscheinen die Daten auf der Leitung E, wobei die Leitung A leer bleibt. Somit wird durch. Verwendung der Ansteuereingänge jeweils nur eine Steuereinheit jedes Paares in jedem Zeitpunkt angesteuert.

Da zunächst das Byte 17 adressiert wurde, müssen die Leitungen B und F, die sich. nach. Verlassen des Puffers

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oder Speichers 17 in der zweiten Stellung befinden, in die erste Stellung gedreht werden, bevor Daten aus die-Ben Leitungen in das Wortregister eingegeben werden können. Somit muß jeder einzelne der gebündelten Drab.tsätze um'.eine Stellung hochgedreht werden. Die Schiebe- und Ausrich.tsteuereinb.eit 39 (Pig. 2 ) fühlt den Adreßaufbau der beiden Bits niedriger Ordnung ab und führt die Ausrichtung aus. Insbesondere aktiviert das durch, den Pfeil angedeutete Gatter die Steuereingänge B/P des W-'Wäblers, C/G des X-Wählers, D/H des Y-Wählers und A/E des Z-Wäblers. So umfaßt beispielsweise das W-Wäbler-Register außer dem durch, den B/P-Steuereingang aktivierten Gatter 51 drei weitere Gatter, welche mit den übrigen, gebündelten Datenausgangspaaren der Speich.ereinheiten 11 verbunden sind. Die Steuereingänge steuern selektiv einen dieser Paare zur Ausrichtung an. So werden beispielsweise dem W-Wähler selektiv Daten von den Paaren A/E, B/P., C/G und/oder D/H zugeführt.

3)ie vorstehenden Vorgänge werden gesteuert durch die Schiebe- und Ausrich.tsteuereinh.eit 39 von Pig. 2. Insbesondere befindet sich, in der Schiebe- und Ausrichte teuereinbeit 39 ^eiⁿ Mechanismus, welcher entscheidet, welches Byte des Puffers in welche Bytestelle des Wortregisters eingegeben werden muß. Die Eingänge an dieser Einheit sind die beiden Bits niedriger Ordnung der aus 5 Bits bestehenden Adresse, die in Pig. 1A dargestellt ist. In der in Pig. 7 dargestellten tabelle sind die verschiedenen Zustände dieser beiden Bits niedriger Ordnung dargestellt, nämlich. 00, OT, 10 und 11, insbesondere von den Adreßbits 22 und 25. Im Palle von Byte 17 betragen die beiden Bits niedriger Ordnung 01. Der'. zweite Eingang zur Schiebe- und Ausrich.ts teuere inh.e it 39 ist Links /Rechts, jedoch, ist diesem nur dann eine Bedeutung zuzumessen, wenn die Anfrage in der nacb.steh.eno beschriebenen Weise

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für weniger als 4 Bytes erfolgt. Da jedoch, in der Spalte von oben nach, unten die Länge 4 Bytes beträgt, zeigen Dekodierung 01 und Länge 4, X's an, daß die Gattersignale B/P zu ¥, C/G zu X, D/H zu Y und A/E zu Z sind. Die Tabelle von Fig. 7 wird weiter unten verwandt, um einen Zustand für eine Länge von weniger als vier zu erläutern. Anband der Tabelle von Fig. 7 ist der Aufbau der Steuerlogik für den Fachmann ohne weiteres ersichtlich.

Wie aus den Figuren 5 und 6 ersichtlich, sind die Ausgänge der X-, Y-, Z- und- W-Wäbler-Gatter durch, eine DOT-ODER-Verknüpfung miteinander verknüpft. Diese Verknüpfung besteht beispielsweise für das primäre W-Wähler-Gatter aus dem DOT-ODER-Gatter 52. Das läßt sich, deswegen durchführen, da aufgrund der Beschaffenheit der Steuereingänge in jedem Zeitpunkt nur jeweils eines der vier Gatter aktiv ist. Der Ausgang des DOT-ODER-Gatters 52 ist mit dem Eingangsgatter 53 von Wortregister 37 (Fig. 2) für das W-Byte des Wortregisters gekoppelt. Das Gatter umfaßt außerdem die Gatter 54 für das Paritätsbit des Registerbytes. Die übrigen Eingangsgatter des Wortregisters sind in entsprechender Weise mit einem entsprechenden Wähler verbunden, indem insbesondere der X-Wähler mit dem Dateneingangsgatter 54 und dem Paritätsgatter 66, der Y-Byteswähler mit dem Dateneingangsgatter 57 und dem. Paritätsgatter 58, und der Z-Wähler mit dem Eingangsdatengatter 69 und dem Paritätsgatter 70 verbunden ist. Diese Gatter weisen jeweils zwei Teile in ODER-Verknüpfung für den primären und den alternativen Abschnitt des Pufferspeichers 11 auf.

Wenn die Zentraleinheit der Pufferspeicnereinh.eit angibt, daß im Wortregister weniger als 4 Bytes gebraucht werden, müssen in diesem Falle die nicht angegebenen Bytesstellungen des Wortregisters sämtlich Nullen für ein Datenbyte enthalten. Außerdem muß die richtige Parität, die eine "1" für alle Nullen ist, vorgegeben sein. Das erfolgt

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durch. Steuereingangssignale von der Schiebe- und Ausrichtsteuereinbeit von Fig. 2> wie in der Tabelle von Fig. angegeben ist. Dieses Beispiel ist durcb. Striche hervorgehoben. Wenn angenommen wird, daß Byte 17 zunächst angefordert wird und die Dekodierbits 22 und 23 jeweils.

0 bzw. 1 betragen, ergibt sich, eine Länge von 3 und eine linke Positionseinstellung (justification). Es ist offensichtlich, daß die ersten, im Falle von Byte 17 aktiven drei Gattersignale mit einer Länge von 4 Bytes in diesem Falle, aktiv sind. Somit werden die Bytes 17_} 18 und 19 in der gleichen Weise wie vorstehend beschrieben in die richtige Stellung eingerückt. Das Byte 20 ist jedoch, nictit angegeben, und die Anforderung besteht, daß die Z-Stellung des Wortregisters nur Nullen mit guter Parität enthalten muß. Das wird erzielt, da das Gatter A/E zu Z nich.t aktiviert wird. Wenn das eintritt, veranlaßt ein bei 61 in Fig. 6 angedeuteter Paritätsbitgenerator, der aus vier Invertier-ODER-NICHT-Gattern besteht, die mit den einzelnen Steuersignaleingängen gekoppelt sind, ■ wobei der Ausgang des NICHT-Gatters mit einem UND-Gatter gekoppelt ist, dass das UND-Gatter aufgrund der Koinzidenzbedingung sämtlicher inaktiver Steuersignale eine eins erzeugt. Außerdem besteht die Ausgangs-Z-Wählerlogik aus Nullen, da kein Steuereingang aktiviert ist. Die Paritätsleitung 62 erzeugt zusammen mit den Datenleitungen 63 des primären Z-Wählers nur Nullen. Wenn der Ausgang

1 des UND-Gatters 61 in das Eingangs gatter 60 für das Paritätsbit des Wörtregisters gebündelt wird, entspricht das Ergebnis aus der 0 und dem einen Bündel gleich 1. Somit ist in der Paritätsstellung des Z-Byte des Wortregisterseine 1 gespeichert. Die vorstehend beschriebenen Verhältnisse treffen auf gegenüber der Tabelle von

Fig. 7 abweichende Längen zu.

Wenn ein Halbwort-Operand gewünscht ist und der Programmierer die Speicherung beizubehalten wünscht, beträgt die Länge der Wortanfrage gleich. 2, jedoch mit rechter

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Positionseinstellung. Somit bleiben die beiden am weitesten links befindlichen Bytes, d.h. ¥ und X des Wortregisters offen. Wenn in dieser Situation eine Vorzeicbenausdebnung nicht angegeben ist, werden die beiden am weitesten links befindlichen 2 Bytes auf Nullen gebracht. Wenn jedoch eine Yorzeicbenausdebnung angegeben ist, werden die beiden am weitesten links befindlichen Bytes des Wortregisters mit dem Vorzeichen des Halbwort-Operanden ausgefüllt. Dieses Vorzeichen ist das Bit höchster Ordnung der angegebenen Datenlänge. Bei dem hier beschriebenen Beispiel beträgt es 2 Bytes.

Der Grund für das Erfordernis der Vorzeichenausdebnung bei Halbwort-Operanden besteht darin, daß die Ausführungseinheit nur mit ganzen Wörtern oder 4 Bytes arbeitet. Durch Vorzeichenausdebnung wird jedoch ein Vollwort-Operand simuliert, so daß die Ausführungseinheit und alle mit dieser zusammengefaßte Funktionseinheiten ohne Kenntnis der tatsächlichen Halbwort-Bescbaffenheit des Operanden arbeiten können.

Ein Halbwort-Operand ist positiv, wenn das Bit hoher Ordnung, das Vorzeichenbit, eine 0 ist. Die Vorzeichenausdehnung in diesem Falle würde lediglich zu Nullen führen. Wenn daher eine 0 durch die 2 Bytes höherer Ordnung des Worts übertragen und ein voller Operand an der Ausführungseinheit angelegt wird, ist das Ergebnis eine positive Zahl des gleichen Werts i des VoIlwort-Operanden wie zuvor im Halbwort-Operanden gehalten wurde. Das gleiche trifft auf negative Zahlen zu. Bei dem hier betrachteten Rechner v/ird jedoch eine negative Zahl durch Zweier-Komplementarithraetik dargestellt. Somit ist ein Bit höherer Ordnung eines Halbworts eine 1. Die Eigenschaft der Zweier-Komplementarithmetik beßteht darin, daß die Eins für negative Zahlenwerte unendlich ausgedehnt werden kann und sich der Wert der negativen Zahl nicht verändert. Diese Eigenschaft der Zweier-

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Komplementäritbmetik (two's complement arithmetic) wird zur Ausdehnung negativer Zahlen benutzt, indem die Eins in die 2-byte-Stellen höherer Ordnung ΥΓ und X ausgedehnt . •wird und der negative Wert des sich ergebenden, aus 4 Bytes bestehenden Einwort-Operanden der gleiche ist wie der durch die Halbwortinformation dargestellte Negativwert.

Unter Verwendung des gleichen Beispiels, wobei die 5-bit-Speicberadresse niedriger Ordnung 10001 beträgt und zum Byte 17 dekodiert wird, beträgt die Länge der Anforderung im Falle eines Halbwort-Operanden nunmehr 2' Bytes, Somit sind die interessierenden Bytes nunmehr 17 und 18. Die rechte Positionseinstellung zur Schiebe- und Aus- · ricbtsteuereinheit 39 wird gekennzeictmet (flag), wodurch, angezeigt ist, daß Bytes 17 und 18 an den beiden, am weitesten rechts befindlich.en Bytes des Wortregisters, nämlich den Bytes Y und Z vorbeigeführt werden sollten. Somit sind anhand der Tabelle von Fig. 7 die Gattersteuersignale B/i¹ zu Y₅ wodurch, das Byte 17 in die Y-Stelle des Wortregisters eingegeben wird, und Gatter C/G zu Z, wodurch, das Byte 18 in die Z-Stelle des Wortregisters eingegeben wird. Ein weiterer Steuersignaleingang ist das Vorzeich.enausdehnungssignal, das über die Leitung 71 am oberen Ende von Fig. 6 zugeführt wird. Dieses Steuersignal wird gemeinsam an vier UND-Gatter 72 angelegt, und die anderen Koinzidenzeingänge der UND-Gatter werden mit den einzelnen Steuersignaleingängen verbunden, die identisch zu denen des Y-Wäblers sind. Das ist darauf zurückzuführen., daß die vier für die Vorzeicbenausdebnung interessierenden Steuersignale aus den vier Signalen bestehen, vermittels welcher Daten zu dem Y-Byte des Wortregisters gegattert werden. Bei dem hier betrachteten Beispiel ist das G/P zu Y-Signal aktiv. Es wird vermittels einer UND-Verknüpfung mit dem Vorzeicbenausdebnungssignal verknüpft, um vermittels des Bits 0 oder des alternativen Bits 0 die Auswähllogikeinheiten 73„ 74 zu beaufschlagen. DJe mit ODER-Verknüpfung

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ORIGINAL INSPECTED

versehenen Ausgänge der Logikeinheiten 73 und 74 sind mit jedem Datenbit sowohl der W-Bytestelle des Wortregisters als auch der X-Bytestelle des Wortregisters über tide Eingangsgafcber 53 und 55 verbunden. Mit anderen Worten, die Ausgangsleitungen der Auswähllogikeinheiten 73 und 74 Bind mit den Dateneingangsleitungen zu den Dateneingangsgattern 53 und 55 gebündelt. Da das Gattersignal B/P zu Y aktiviert ist, wird das zweite Gatter der Auswähllogik-.einheit 73 aktiviert. Wie aus der Zeichnung ersichtlich, ist die Dateneingangsleitung-76 mit den Datenausgängen B/i¹ des Pufferspeichers 11 verbunden. Die Dateneingangs— leitung 76 umfaßt jedoch, nur die Leitungen, welche die Nullbits der Bytes B und F enthalten. Das Byte 17 tritt in der B-Datenausgangsleitung auf, und wie oben ausgeführt, erscheint kein Ausgangssignal über die F-Datenleitungen. Das Bit 0 von Byte 17 wird über die Leitung 77 zu jeder Datenstelle der X-Bytesstelle des Wortregisters und der W-Bytestelle des Wortregisters übertragen. Das erfolgt durch Bündelung der Leitung 77 an den Eingangsgattern 55 und 53 mit den Datenausgängen von primärer oder alternativer W- bzw. X-Wählereinheit. Datenauslöschung (data blanking) findet jedoch im Falle der W- und Y-Wählereinheiten statt, weil aufgrund der Länge zwei und der rechten Positionseinstellung keine Steuersignale an diesen beiden Wählergattern aktiv sind. Daher sind die Ausgänge der X- und Y-Wäblergatter sämtlich. Nullen. Das Ergebnis der Bündelung des Vorzeichenbits am Ausgang der Wählereinbei-' ten ist, daß das Vorzeichenbit das einzige, Information enthaltende Bit darstellt, und daß diese Information in die Datenstellen der W- und X-Bytestellen des Wortregisters eingegeben wird.

Außer den Daten muß die Zeichenausdehnung eine gute Parität mit dem betreffenden Byte ergeben. Die Parität ist jedoch unabhängig vom Vorzeichen eine Eins. Die richtige Parität für ein ganz aus Nulleti bestehendes Byte ist eins, und die richtige Parität für eine ganz aus Einsen

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■bestehendes Byte ist ebenfalls eins. Das Paritätsbit für die W- und X-Byte,s des Wortregisters werden bei Datenauslöschung identisch mit den Paritätsbits geladen. Die Paritätsbits werden alle mit Einsen geladen.

Im letzten Teil eines typischen Arbeitsablaufs des Geschwindigkeits-*Puf f erspeicb.ers, d.h.. bei der Ausgabe von 8 Datenbytes vom Geschwindigkeits-Pufferspeicb.er zum Hauptspeicher, laufen im wesentlichen die gleichen Yorgän— ge wie bei de,r Byteseingabe ab. Mit anderen Worten, die 8-byte-übertragung ist in bezug auf die Adreßsteuereinbeit 24 transparent, ob es sich, dabei um Eingabe oder Ausgabe handelt.

Bei der Ausgabe werden jedoch, im ersten Takt die Bytes 0 bis 7 angesteuert. Somit befindet sich, das Byte 0 auf der Ausgangsleitung A des Speicb.erabschnitts 12, und das Byte 4 auf der Leitung E. Da beide Leitungen gültige Daten haben, können sie nicht gebündelt, sein. Daher werden die Leitungen getrennt behandelt. Eine Eigenschaft einer Ausgabe ist jedoch., daß die Ausgabe entweder im primären oder im alternativen Teil erfolgt und daher die Drähte A der alternativen Leitung A und der primären Leitung A gebündelt werden können, wie beispielsweise durch, das ODER-Gatter 81 dargestellt ist. Damit ergibt sich das Null-Ausgangsbyte für den Hauptspeicher. In entsprechender Weise kann die Leitung B gebündelt oder duro^. DOT-ODER-Verknüpfung angekoppelt sein. Der Hauptspeicher stellt fest, daß es sich dabei um den ersten Takt der Ausgabe handelt und interpretiert die Daten auf dieser Aus gangs leitung, d.h.. MS 0 ist das Byte 0. Das gleiche trifft auf die Leitungen MS 1 bis MS 7 zu.

Im zweiten Takt der Datenausgabe sind die Ansteuersignale 8 bis 15 aktiv, und Datenausgangsleitung A ist Byte 8 und Datenausgangsleitung B ist Byte 12. Diese er-

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scheinen jedoch auf den Leitungen MS 0 und MS 4. In diesem Zeitpunkt stellt jedoch der Hauptspeicher fest, daß es sich, um den zweiten Takt der Datenausgabe handelt, und interpretiert die Daten auf diesen Daten-Sammelschienenleitungen entsprechend, d.h.. die Bytes 8 für MS 0 und Byte 12 für MS- 4. Damit wird die Ausgabe von 8 Bytes beendet. . .

Wie aus den vorstehenden Erläuterungen ersichtlich., v/erden zwar durch die 4 Bytes/8 Bytes-Anordnung Einsparungen und WirkungsgradSteigerungen erzielt, jedoch wird die Taktzeit aufgrund des Bedarfs an zusätzlichen Gattern dadurch, nictit gesteigert. Das ist teilweise darauf zurückzuführen, daß zum Abrufen von 4 Bytes oder von 8 Bytes aus dem Pufferspeieber 11 die gleichen Leitungsdrähte von der Speichereinheit verwendet werden. Eine besondere Anpaßscbaltung ist nicht erforderlich. In entsprechender Weise gestatten Vorzeicbenausdehnung und Vorzeichenauslöschung die Verwendung von Halbwort—Operanden mit ein und denselben Gattern.

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Claims

-' 23 Patentansprüche /3ü3boO

Π/ Datenverarbeitungssystem mit einer Zentraleinheit CPU, einem Hauptspeieber MS und einem die Zentraleinheit mit dem Hauptspeicher koppelnden Geschwindigkeits-Pufferspeicher HSB, wobei der Hauptspeieber MS mit dem Geschwindigkeits-Pufferspeicher HSB durch Parallelleitungen verbunden ist, Vielehe für die· Übertragung einer vorbe stimmt en Mehrzahl von Bytes für Dateneingabe und Datenausgabe in den bzw. aus dem Hauptspeicher MS ausgelegt sind, dadurch ■ gekennzeichnet5 daß der Geschwindigkeits-Pufferspeieher HSB (11) aus mehreren, zur Speicherung der vorbestimmten Mehrzahl von Bytes dienenden primären Speichereinheiten (12), die jeweils einem vorbestimmten Byte entsprechen, zum Bündeln der Datenausgänge nichtaufeinanderfolgender Paare sämtlicher Speichereinheiten dienenden Gattern, zum getrennten Rückkoppeln der Datenausgänge der Speichereinheiten zu dem Hauptspeicher MS (10) und zum Eingeben der vorbestimmten Mehrzahl von Bytes in den Hauptspeicher MS dienenden Torrichtungen, zum Ansteuern jeweils nur einer Speichereinheit eines Paares in jedem Zeitpunkt dienenden Vorrichtungen und einem die Gatter mit der Zentraleinheit CPU (H) koppelnden Wortregister WR (37), in dem eine den Paaren entsprechende und einen Bruchteil der. vorbestimmten Mehrzahl von Bytes bildende Anzahl von Bytes speicherbar ist, besteht.
2. Datenverarbeitungssystem nach. Anspruch 1, dadurch gekennzeichnet, daß die Paare durch Eins weniger als die Anzahl der Bytes getrennt sind*
3. Datenverarbeitungssystem nach Anspruch T, dadurch gekennzeichnet, daß der Geschwindigkeits-Pufferspeieher HSB (11) eine Mehrzahl alternativer, den primären Speichereinbeiteii (12) ähnlicher Speiebereinheiten (13)» sowie in Verbindung mit den zum getrennten Rückkoppeln der

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Datenausgänge der Speichereinheiten zu dem Hauptspeicher MS (10) zum Bündeln der Datenausgänge der alternativen Speichereinb.eiten (13) mit entsprechenden Datenausgangen der primären Speichereinheiten (12) dienende Torrichtungen und zum Ansteuern jeweils nur einer primären oder alternativen Speichereinh.eit in jedem Zeitpunkt dienende Vorrichtungen aufweist.
4. Datenverarbeitungssystem nach Anspruch. 3» dadurch gekennzeichnet, daß die zum Bündeln dienenden Yorrichtungen aus DOT-ODER-G-attern (30) bestehen.
5. Datenverarbeitung3system nach. Anspruch. 1, dadurch gekennzeichnet, daß die zum Bündeln dienenden Gatter aus DOT-ODER-Gattern bestehen.
6. Datenverarbeitungssystem nach Anspruch. 1, dadurch, gekennzeichnet, daß die Anzahl von Bytes im Wortregister WR (37) der Hälfte der vorbestimmten Mehrzahl von Bytes entspricht.
7. Datenverarbeitungssystem nach. Anspruch. 1, dadurch gekennzeichnet, daß die Gatter aus mehreren, jeweils einem vorbestimmten Byte des Wortregisters WR (37) zugeordneten Wählvorrichtungen mit jeweils eigenen Gattern besteh.en, an deren Eingängen sämtliche gebündelte Paare liegen, und deren Steuereingänge dazu' dienen, wahlweise eines der Gatter in den Wählvorrichtungen anzusteuern und über das Bündelpaar übertragene Daten dem zugeordneten Byte des Wortregisters WR (37) zuzuführen.
8. Datenverarbeitungssystem nach Anspruch. 7_f dadurch gekennzeichnet, daß eine auf einen Adresseneingang von der Zentraleinheit CPU (14) ansprechbare und zur Abgabe von zur Steuerung der Steuereingänge beim Speichern von Daten in einer vorbestimmten Ausrichtung im Wortregister WR (37) dienende Ausrichteteuereinbeit (39) vorgesehen ist.

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9. Datenverarbeitungssystem nach. Anspruch 8, dadurch, gekennzeichnet, daß die Ausricbtsteuereinbeit (39) außerdem ansprechbar auf Länge und Links-Recht s-Positionseinstellbefehle von der Zentraleinheit CPU (H) ansprechbar ausgebildet ist.
10. Datenverarbeitungssystem nacb. Anspruch. 9, dadurch, gekennzeichnet, daß jedes Byte des Wortregisters WR (37) getrennte Eingangsgatter für Daten und ein Paritätsbit aufweist und mehrere, federn Byte des Wortregisters entsprechende und auf eine Koinzidenzbedingung der zur Speicherung eines Paritätsbits im Wortregister an die Steuereingänge einer entsprechenden* Wählvorrichtung angelegten" Steuersignale dienende Paritätsbitgeneratoren (61) vorgesehen sind, wobei die Koinzidenzbedingung der Steuersignale nur dann auftritt,- wenn kein Gatter einer Wählvorrichtung angesteuert und das Byte des zugeordneten Wortregisters WR geleert ist.
11. Datenverarbeitungssystem nach. Anspruch 10, gekennzeichnet durch eine zur Ausdehnung des Vorzeichens eines im Wortregister WR (37) gespeicherten Bytes bei Besetzung nur der unteren Hälfte des Wortregisters mit Daten und Freilassen der oberen Hälfte dienende Vorrichtung mit auf ein Ausdehnungs-Vorzeichen-Steuersignal und auf ein Ansteuersignal an das obere Byte der unteren Hälfte des Wortregisters und auf ein Bit des oberen Bytes ansprechbaren und zum Koppeln des Bits zu den Dateneingangsgattern der gelöschten Bytes dienenden Gattern, wobei die Kopplung aufgrund der Koinzidenzbedingung der Steuersignale mit vorhandenen, gelöschten Dateneingängen gebündelt ist.
12. Verfahren zur Datenverarbeitung' in einem Datenverarbeitungssystem nach einem oder mehreren der Ansprüche 1 - 11, bei dem die 'Datenübertragung zwischen einem Hauptspeicher MS "und einer Zentraleinheit GPU vermittels eines

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zwischengeschalteten Geschwindigkeits-Pufferspeichers HSB erfolgt, dadurch, gekennzeichnet, daß 8 Datenbytes parallel aus dem Hauptspeicher MS (10) in den Geschwindigkeits-Pufferspeicber HSB (11) eingegeben werden, dieser Schritt während vier Takten zur Ausbildung einer 32-byte-Oatenzeile wiederholt wird, von den 32 Bytes 4 fortlaufende Bytes aus dem G-e schwind igke its-Pufferspeicher HSB zur Zentraleinheit CPU (14-) abgerufen und gespeichert, und die 32 Datenbyteo während 4 Takten aus dem Gescbwindigkeits-Pufferspeicber HSB in. den Hauptspeicher MS (10) eingegeben werden.

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