DE2261254A1

DE2261254A1 - CHARGE REGENERATION DEVICE FOR A MATRIX TANK

Info

Publication number: DE2261254A1
Application number: DE19722261254
Authority: DE
Inventors: Frank Dr Ing Tsui
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1972-12-14
Filing date: 1972-12-14
Publication date: 1974-07-11
Also published as: DE2261254B2

Description

Ladungsregenerationseinrichtung für einen Matrixspeicher Die Erfindung betrifft eine Ladungsregenerationseinrichtung für einen Matrixspeicher, dessen Speicherzellen aus durch steuerbare Schalter an Spalten- oder Zeilenleitungen anschließbaren Speicherkondensatoren bestehen und wobei die Ladungsregenerierung über eine Verstärker-Flipflop-Kombination erfolgt.Charge regeneration device for a matrix memory. The invention relates to a charge regeneration device for a matrix memory, its memory cells from storage capacitors that can be connected to column or row lines by controllable switches exist and the charge regeneration via an amplifier-flip-flop combination he follows.

Bei Informationsspeichern, deren Speicherzellen im wesentlichen von Speicherkondensatoren gebildet werden, besteht die Notwendigkeit, die Ladung dieser Speicherkondensatoren aus zweierlei Gründen zu regenerieren; Der erste Grund für die Regenerierung der Ladung besteht darin, daß der Auslesevorgang, mit dem die Information aus der Speicherzelle ausgelesen wird, nicht zerstörungsfrei, d.h. nicht ladungsverlustfrei, erfolgen kann. Damit aber die Information infolge des Auslesens nicht verloren geht, muß der Inhalt der Speicherzelle, also der vor dem Lesevorgang vorhandene Ladungszustand in dem Speicherkondensator regeneriert werden.In the case of information memories whose memory cells are essentially from Storage capacitors are formed, there is a need to charge them Regenerating storage capacitors for two reasons; The first reason for the regeneration of the charge consists in that the readout process with which the Information is read from the memory cell, not non-destructively, i.e. not loss of charge, can take place. But with it the information as a result of the readout is not lost, the content of the memory cell, i.e. the one before the read process existing state of charge in the storage capacitor can be regenerated.

Der zweite Grund für eine Regeneration besteht darin, daß auch ein Speicherkondensator, der längere Zeit nicht selektiert wurde, durch Ableitungsströme seine ursprüngliche Ladung verliert. Deshalb muß der Speicherkondensator von Zeit zu Zeit nachgeladen werden.The second reason for regeneration is that there is also a Storage capacitor that has not been selected for a long time, by Leakage currents loses its original charge. Therefore the storage capacitor must reloaded from time to time.

Regenerationseinrichtungen, die diese Nachladung bei Matrixspeichern vornehmen, sind an sich bekannt. Die Erfindung geht von einer solchen bekannten Ladungsregenerationseinrichtung aus, bei der, wie die Fig. 1 zeigt, für jede Bitleitung eine Verstärker-Flipflop-Kombination (z.B. CSWO) vorgesehen ist, die sich etwa in der geometrischen Mitte einer jeden Bitleitung befindet und die Spannungsdifferenz zwischen beiden Hälften der Bitleitung auswertet.Regeneration devices that store this recharge in the case of matrix storage make are known per se. The invention proceeds from such a known one Charge regeneration device in which, as FIG. 1 shows, for each bit line an amplifier-flip-flop combination (e.g. CSWO) is provided, which is approximately in the geometric center of each bit line and the voltage difference evaluates between the two halves of the bit line.

Wenn dieser aus Fig. 1 bekannte Matrixspeicher für eine größere Speicherkapazität (Bitmenge) ausgelegt wird, dann lassen sich bei einem wirtschaftlich vertretbaren Aufwand an Verstärker-Flipflop-Kombinationen und bei einer bestimmten Datenorganisation, wenn beispielsweise viele Wörter und damit, wie Fig. 1 zeigt, viele Bits je Bitleitung erforderlich sind, optimale Verhältnisse bezüglich des Differenzspannungssignals auf der Bitleitung nicht erreichen, da in diesen Fällen die Bitleitung nicht kürzer und deren Kapazität nicht kleiner gemacht werden kann. Dieses ist insofern ein Nachteil, als zur Auswertung des relativ geringen Spannungsdifferenzsignals von etwa 300 mV an die Verstärker-Flipflop-Kombination hohe Anforderungen gestellt werden müssen.If this from Fig. 1 known matrix memory for a larger storage capacity (Amount of bits) is designed, then can be with an economically justifiable Expenditure on amplifier-flip-flop combinations and with a certain data organization, if, for example, many words and thus, as FIG. 1 shows, many bits per bit line are required, optimal conditions with respect to the differential voltage signal on the bit line because in these cases the bit line is not shorter and whose capacity cannot be made smaller. This is a disadvantage in that than to evaluate the relatively low voltage difference signal of about 300 mV high demands must be made on the amplifier-flip-flop combination.

Ein weiterer Nachteil der bekannten Ladungsregenerationseinrichtung besteht darin, daß sie relativ aufwendig ist, da sie für jede Bitleitung eine differenzspannungsgesteuerte Verstärker-Flipflop-Kombination benötigt.Another disadvantage of the known charge regeneration device is that it is relatively expensive, since it has a differential voltage-controlled for each bit line Amplifier-flip-flop combination required.

Ferner ist in vielen Fällen die geometrische Anordnung der Verstärker-Flipflop-Kombinationen für ein die Speicherfläche günstiger ausnutzendes Layout störend.Furthermore, in many cases, the geometrical arrangement of the amplifier-flip-flop combinations interfering with a layout that makes better use of the storage space.

Die Aufgabe der Erfindung besteht nun darin, die vorstehend genannten Nachteile bekannter Ladungsregenerationseinrichtungen zu vermeiden und insbesondere eine solche Einrichtung anzugeben, die wirtschaftlicher benutzt werden kann und dichtere Speicherstrukturen zuläßt.The object of the invention is now to achieve the above disadvantage to avoid known charge regeneration devices and in particular such Specify facility that can be used more economically and denser storage structures allows.

Für eine Ladungsregenerationseinrichtung für einen Matrixspeicher, dessen Speicherzellen aus durch steuerbare Schalter an Spalten-oder Zeilenleitungen anschließbaren Speicherkondensatoren bestehen und die Ladungsregenerierung über eine Verstärker-Flipflop-Kombinat#ion erfolgt, besteht die Erfindung darin, daß jeder der beiden Kreuzkopplungsknoten über Selektionsschalter an die Bitleitungen anschaltbar ist, wobei die Schalter derart steuerbar sind, daß zu jeder Zeit jeweils nur ein Kreuzkopplungsknoten an einer Bitleitung liegt und daß ferner ein weiterer Schalter mit jedem Kreuzkopplungsknoten verbunden ist, der so steuerbar ist, daß derjenige Knoten, der nicht an eine Bitleitung angeschlossen ist, über den jeweils betätigten Schalter länger an ein Ruhespannungspotential angelegt wird, als der angeschlossene Kreuzkopplungsknoten.For a charge regeneration device for a matrix memory, its memory cells are made by controllable switches on column or row lines connectable storage capacitors exist and the charge regeneration via an amplifier-flip-flop combination takes place, the invention consists in that each of the two cross-coupling nodes to the bit lines via selection switches can be switched on, the switches being controllable in such a way that at any time only one cross-coupling node is on a bit line and that also another Switch is connected to each cross coupling node which is controllable so that the node that is not connected to a bit line via the operated switch is applied longer to an open-circuit voltage potential than the connected cross coupling nodes.

Weitere Merkmale vorteilhafter Ausgestaltungen und Weiterbildungen des Gegenstandes der Erfindung sind den Unteransprüchen zu entnehmen.Further features of advantageous configurations and developments the subject matter of the invention can be found in the subclaims.

Durch die angegebene Lösung werden eine Reihe von Vorteilen gegenüber bekannten Lösungen erzielt. Einmal vermag die Regenerationseinrichtung nach der Erfindung schneller zu arbeiten, da nur einer der beiden Knoten oder Differenzspannungseingänge der Verstärker-Flipflop-Kombination mit der Kapazität einer Bitleitung belastet ist.The given solution has a number of advantages over known solutions achieved. Once the regeneration device can after Invention to work faster because only one of the two nodes or differential voltage inputs the amplifier-flip-flop combination is loaded with the capacitance of a bit line is.

Ferner kann die Verstärker-Flipflop-Kombination von vielen Bitleitungen gemeinsam benutzt werden, so daß die Speicheranordnung für die gleiche Anzahl von Bits so organisiert werden kann, daß mehrere Wörter mit weniger Bits je Wort vorgesehen werden können, ohne daß auch mehr Verstärker-Flipflop-Kombinationen vorgesehen werden müssen. Ferner ist es vortejiffaft, daß nun die Länge und damit auch die Kapazität der Bitleitungen verringert werden kann, so daß sich ein größeres Differenzspannungssignal ergeben kann, wodurch sich ebenfalls die Geschwindigkeit und die Zuverlässigkeit des Betriebs dieser Verstärker-Flipflop-Kombination verbessern läßt.Furthermore, the amplifier-flip-flop combination can consist of many bit lines are shared, so that the memory array for the same number of Bits can be organized to provide multiple words with fewer bits per word can be without also providing more amplifier-flip-flop combinations have to. Furthermore, it is advantageous that the length and thus also the capacity the bit lines can be reduced, so that a bigger one Differential voltage signal can result, which also increases the speed and improve the reliability of the operation of this amplifier-flip-flop combination leaves.

Die Ladung bzw. Entladung einer kürzeren Bitleitung (anstelle von zwei längeren) während jedes Lese-, Schreib- oder Regenerierungszyklus bringt es mit sich, daß die Verlustleistung in der Anordnung, den Verstärker-Flipflop-Kombinationen und den Selektionsschaltern um mehr als die Hälfte verringert werden kann. Dies bedeutet, daß alternativ hierzu für die gleiche Verlustleistung je Chip, die Anordnung mit höherer Geschwindigkeit betrieben werden kann.Charging or discharging a shorter bit line (instead of two longer) during each read, write or refresh cycle it brings with it that the power loss in the arrangement, the amplifier-flip-flop combinations and the selection switches can be reduced by more than half. this means that, as an alternative to this, for the same power loss per chip, the arrangement can be operated at higher speed.

Da die Verstärker-Flipflop-Kombinationen nur einseitig an die Bitleitungen angeschlossen werden, können sie an den Rand der Matrixanordnung verlegt werden, wodurch sich auch das Layout für diese Verstärker-Flipflop-Kombination erheblich vereinfacht.Because the amplifier-flip-flop combinations are only connected to the bit lines on one side connected, they can be moved to the edge of the matrix arrangement, which also significantly increases the layout for this amplifier-flip-flop combination simplified.

Da ferner die nicht selektierten Bitleitungen nun nicht mehr als Vergleichselement für die selektierten Leitungen verwendet werden müssen, sondern sie nun auf dem Ruhespannungspegel gehalten werden können, ist für sie auch weniger Nachladearbeit erforderlich. Neben der oben bereits erwähnten Einsparung von Verlustleistung bedeutet dies, daß auch weniger Zeit für die Nachladung der nicht gestörten Bitleitungen benötigt wird. Hieraus ergibt sich dann der weitere Vorteil, daß die Breite des Regenerationsimpulses R verkürzt werden kann, wenn die Lese-/Schreib- und Regenerationszyklen in der Weise verschachtelt werden, daß eine Bitleitung niemals in zwei aufeinanderfolgenden Zyklen selektiert wird.Furthermore, since the unselected bit lines are no longer used as a comparison element must be used for the selected lines, but now on the The open-circuit voltage level can be maintained, there is also less reloading work for them necessary. In addition to the above-mentioned saving in power loss means this means that there is also less time for reloading the bit lines that are not disturbed is needed. This then has the further advantage that the width of the Regeneration pulse R can be shortened when the read / write and regeneration cycles are interleaved in such a way that a bit line is never in two consecutive ones Cycles is selected.

Auf diese Weise wird der Vorteil erzielt, daß die Verkürzung der Speicherzykluszeit die Gesamtgeschwindigkeit des Speichers um etwa 10 bis 15 % verbessert.In this way, there is an advantage that the memory cycle time is shortened the overall speed of the memory is improved by about 10 to 15%.

Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Figuren erläutert. Es zeigen: Fig. 1 das Prinzipschaltbild einer Ladungsregenerationseinrichtung, von der die Erfindung ausgeht, Fig. 2A das Blockschaltbild einer bekannten differenzspannungsgesteuerten Verstärker-Flipflop-Kombination für die Steuerung der Ladutngsregenerierung, Fig. 2B das Zeitdiagramm für den Betrieb der Anordnung nach Fig. 1, Fig. 3A und 4A Blockschaltbilder der erfindungsgemäßen Regenerierungseinrichtung und Fig. 3B und 4B Zeitdiagramme für die Anordnungen nach den Fign.In the following an embodiment of the invention is based on the Figures explained. Show it: Fig. 1 shows the basic circuit diagram of a Charge regeneration device on which the invention is based, FIG. 2A shows the block diagram a known differential voltage controlled amplifier-flip-flop combination for the control of the charge regeneration, FIG. 2B the timing diagram for the operation the arrangement according to FIG. 1, FIGS. 3A and 4A block diagrams of the invention Regeneration device and FIGS. 3B and 4B are timing diagrams for the arrangements according to FIG the FIGS.

3A und 4A. 3A and 4A.

Wie bereits erwähnt, geht die Erfindung von einer Matrixspeicherstruktur mit einem Feldeffekttransistor (FET) je Speicherstelle aus, bei der, wie Fig. 1 zeigt, eine Verstärker-Flipflop-Kombination CSWO beispielsweise an ein Paar von spannungsausgeglichenen Bitleitungen BL'O und BL"O angeschlossen ist. Die Aufgabe der Verstärker-Flipflop-Kombination CSWO besteht darin, das Spannungsdifferenzsignal zwischen den Bitleitungen eines Paares zu verstärken, die dann notwendig wird, wenn eine dieser Leitungen z.B.As already mentioned, the invention is based on a matrix memory structure with a field effect transistor (FET) per memory location, in which, as shown in FIG shows an amplifier-flip-flop combination CSWO, for example, to a pair of voltage-balanced bit lines BL'O and BL "O is connected. The task the amplifier-flip-flop combination CSWO consists in the voltage difference signal between the bit lines of a pair, which is necessary when one of these lines e.g.

über die selektierte Wortleitung WLO und den diesem Matrixpunkt zugeordneten Feldeffekttransistor TOO der Speicherstelle SCOO ge-oder entladen wird. Dieses Laden oder Entladen erfolgt über die Kapazität CNOO in Abhängigkeit davon, ob die Spannung VNOO hoch ist (etwa 6 V für die binäre 1) oder niedrig ist (etwa O V für die binäre 0). Der Schalter sorgt also für ein volles Ausgangssignal (8 V oder 0 V) auf der Bitleitung und er regeneriert ferner den Ladungszustand des Kondensators CNOO der Speicherstelle SCOO, da dieser Auslesevorgang nicht zerstörungsfrei, d.h. ladungsverlustfrei erfolgt.via the selected word line WLO and the one assigned to this matrix point Field effect transistor TOO of the storage location SCOO is charged or discharged. This shop or discharging takes place via the capacitance CNOO depending on whether the voltage VNOO is high (about 6 V for the binary 1) or low (about O V for the binary 0). The switch ensures a full output signal (8 V or 0 V) on the Bit line and it also regenerates the state of charge of the capacitor CNOO Storage location SCOO, since this readout process is not non-destructive, i.e. free of charge loss he follows.

Für das Spannungsdifferenzsignal AVB kann folgende Beziehung angegeben werden: wobei die Kapazität der Bitleitung mit bezeichnet ist.The following relationship can be specified for the voltage difference signal AVB: where the capacitance of the bit line with is designated.

Bei typischen Werten von VN von etwa 6 V oder 0 V, VB von 3V, (Nachladen), CN zwischen 0,2 bis 0,3 pF und CB von etwa 1,5 pF, B liegt AVB etwa in der Gegend von 300 mV.With typical values of VN of about 6 V or 0 V, VB of 3V, (reloading), CN between 0.2 to 0.3 pF and CB of about 1.5 pF, B AVB is roughly in the area of 300 mV.

Dieses Spannungsdifferenzsignal AVB zwischen den beiden Bitleitungen könnte vergrößert werden, wenn man die Bitleitung kürzer und damit die Kapazität CB' der Bitleitung kleiner machen würde.This voltage difference signal AVB between the two bit lines could be increased by making the bit line shorter and thus the capacitance CB 'would make the bit line smaller.

Aber dann würden für die gleiche Anzahl von Bits auf einem Chip mehr Verstärker-Flipflop-Kombinationen CSWi, von denen im Prinzip eine in Fig. 2A dargestellt ist, benötigt.But then there would be more for the same number of bits on a chip Amplifier-flip-flop combinations CSWi, one of which is shown in principle in FIG. 2A is needed.

Die Wirkungsweise dieser Verstärker-Flipflop-Kombination (CSWi) wird anhand des in Fig. 2B dargestellten Signalschemas deutlich.The mode of operation of this amplifier-flip-flop combination (CSWi) is clearly based on the signal scheme shown in FIG. 2B.

Die Verstärker-Flipflop-Kombination, die auch als halbautomatischer liachladeschalter bezeichnet werden kann, besteht aus den Feldeffekttransistoren T3 bis T6 und den beiden Feldeffekttransistoren T1 und T2 für die Steuerung des Nachladevorgangs. Das bistabile Verhalten erhält die Verstärker-Flipflop-Kombination durch die übliche Kreuzkopplung an den Gate-Elektroden der beiden Feldeffekttransistoren T5 und T6.The amplifier-flip-flop combination, also called semi-automatic liachladeschalter can be called, consists of the field effect transistors T3 to T6 and the two field effect transistors T1 and T2 for controlling the Reloading. The bistable behavior is maintained by the amplifier-flip-flop combination due to the usual cross coupling at the gate electrodes of the two field effect transistors T5 and T6.

In Fig. 2B ist in der obersten Zeile das Signal R für die Durchführung des Nachladevorgangs dargestellt. Dieser Nachladevorgang ist aus zweierlei Gründen erforderlich: erstens wird ja der Kondensator CN einer Speicherstelle beim Auslesen entladen, so daß er sofort nach dem Auslesen dieser Speicherzelle wieder nachgeladen werden muß.In Fig. 2B, the top line is the signal R for execution of the reloading process. This reloading process is for two reasons required: first of all, the capacitor CN becomes a memory location when reading out discharged so that it is recharged immediately after reading this memory cell must become.

Zweitens ist der Ableitungsstrom des Speicherkondensators CN zu berücksichtigen, der diesen langsam entlädt, so daß auch diese Ladungsverluste durch Nachladen ausgeglichen werden müssen.Second, the leakage current of the storage capacitor CN must be taken into account, who slowly discharges this, so that this too Charge losses through Reloading must be compensated.

Wie Fig. 2B weiter zeigt, wird die Verstärker-Flipflop-Kombination mit impulsförmigen Speisespannungen betrieben. Diese Speisespannungen ~l und 4>2 haben den- in Fig. 2B gezeigten Verlauf.As FIG. 2B further shows, the amplifier-flip-flop combination operated with pulse-shaped supply voltages. These supply voltages ~ 1 and 4> 2 have the course shown in FIG. 2B.

Das Signal auf der Wortleitung WL wird, wenn die betreffende Wortleitung selektiert werden soll, auf das obere Niveau angehoben.The signal on the word line WL is when the relevant word line should be selected, raised to the upper level.

Das Signal auf den Bitleitungen BL'i und BL"i ist schließlich in Fig. 2B unten dargestellt. Nach der Wiederherstellung des Ruhespannungspegels nimmt. die Bitleitung etwa das Ruhespannungsniveau (3 V) an. Die Differenz von 300 mV, die die Verstärker-Flipflop-Kombination zwischen den beiden Bitleitungen feststellt, werden von ihr dazu benutzt, das ursprüngliche Spannungsniveau im ausgelesenen Speicherkondensator von 8 V bzw. 0 V wieder herzustellen.The signal on the bit lines BL'i and BL "i is finally shown in FIG. 2B shown below. After restoring the open-circuit voltage level, it decreases. the bit line is about the open-circuit voltage level (3 V). The difference of 300 mV, which determines the amplifier-flip-flop combination between the two bit lines, are used by it to determine the original voltage level in the storage capacitor that has been read out of 8 V or 0 V again.

Die Erfindung basiert, wie bereits erwähnt wurde, auf der vorstehend erläuterten Technik, mit dem Ziel, diese in mehrfacher Hinsicht zu verbessern.As already mentioned, the invention is based on that above explained technique, with the aim of improving it in several ways.

Die neue Schaltungsstruktur und die Anordnung innerhalb eines Matrixspeichers zeigt Fig. 3A. Es ist hier zu sehen, daß die Verstärker-Flipflop-Kombi nation CSWi für eine ganze Reihe von Bitleitungen BLi bis BL(i+z) und, wie Fig. 4A zeigt, auch für die Bitleitungen Bdi bis BL(i+z) vorgesehen ist Wie Fig. 3A zeigt, besitzt die Verstärker-Flipflop-Kombination CSWi zwei zusätzliche FET-Schalter T7 und T8, die jeweils mit einem internen Kreuzkopplungsknoten VL und Vo des Flipflops verbunden sind, die dazu dienen, den Ruhespannungspegel von etwa 3 V am Knoten während der inaktiven Periode zu halten.The new circuit structure and the arrangement within a matrix memory Fig. 3A shows. It can be seen here that the amplifier-flip-flop combi nation CSWi for a whole series of bit lines BLi to BL (i + z) and, as FIG. 4A shows, also is provided for the bit lines Bdi to BL (i + z). As FIG. 3A shows, the Amplifier flip-flop combination CSWi two additional FET switches T7 and T8, the each connected to an internal cross-coupling node VL and Vo of the flip-flop which serve to maintain the open-circuit voltage level of about 3 V at the node during the keep inactive period.

Wie das Impulsdiagramm in Fig. 3B zeigt, werden diese beiden Schalter T7 und T8 nicht gleichzeitig auf- und zugesteuert. Der rechte Knoten Vo beispielsweise, der von dem Schalter T8 und dem Signal H angesteuert wird, wird eine bestimmte Zeit lang bei etwa 3 V gehalten und nur dann freigegeben, wenn die Verstärker-Flipflop-Kombination tatsächlich betätigt wurde, so daß auf diese Weise unkontrollierte Effekte, die sich aus der asymmetrischen Anordnung des Schalters und aus Schaltungstoleranzen ergeben, gering gehalten werden können. Der Schalter T7, der den linken Knoten VL bedient, wird ebenfalls, wie der Schalter T1, von dem Signal R gesteuert. Die Schaltzeitpunkte der beiden Schalter T7 und T8 werden also durch die Signale R und H gesteuert. Das Signal R zur Steuerung des Schalters T7 ist dem Signal R zur Steuerung des Schalters T1 für die Nachladung der Bitleitungen phasen- und zeitgleich. Das Signal H ist dem Signal Q, 1, das den Betrieb der Verstärker-Flipflop-Kombination CSWi startet, phasen- und zeitgleich. Die neue Schaltung erfordert also keinerlei zusätzliche zeitabhängige Steuersignale.As the timing diagram in Fig. 3B shows, these two switches T7 and T8 not opened and closed at the same time. For example, the right node Vo, that of the switch T8 and the Signal H is controlled, is held at around 3 V for a certain period of time and only released when the Amplifier-flip-flop combination was actually actuated so that way uncontrolled effects resulting from the asymmetrical arrangement of the switch and resulting from circuit tolerances, can be kept low. The desk T7, which serves the left node VL, is also, like the switch T1, of the Signal R controlled. The switching times of the two switches T7 and T8 are therefore controlled by the R and H signals. The signal R for controlling the switch T7 is the signal R for controlling the switch T1 for reloading the bit lines in phase and at the same time. The signal H is the signal Q, 1, which the operation of the amplifier-flip-flop combination CSWi starts, in phases and at the same time. So the new circuit does not require anything additional time-dependent control signals.

Die Arbeitsweise der neuen Schaltungsanordnung nach Fig. 3A geht bereits im wesentlichen aus dem Impulsdiagramm in Fig. 3B hervor: Die Aufgabe des Signals R besteht darin, alle Bitleitungen BLi wieder auf den Ruhespannungspegel von etwa 3 V zu bringen. Mit den Bitleitungen wird ebenfalls der Kreuzkopplungsknoten VL auf das gleiche Potential von etwa 3 V gebracht. Der andere Knoten V0 der Verstärker-Flipflop-Kombination befindet sich infolge des am Schalter T8 anliegenden Signals H direkt auf diesem Potential. Das Selektionssignal BLi-SEL dient zur Durchschaltung des ausgewählten Schalters BLi-SW, in Vorbereitung auf die Auswahl der Wortleitung WLi.The mode of operation of the new circuit arrangement according to FIG. 3A is already working essentially from the timing diagram in Fig. 3B: The task of the signal R consists in bringing all bit lines BLi back to the quiescent voltage level of approximately Bring 3 V. The cross coupling node VL brought to the same potential of about 3V. The other node V0 of the amplifier-flip-flop combination is located directly on this due to the signal H applied to switch T8 Potential. The selection signal BLi-SEL is used to switch through the selected Switch BLi-SW, in preparation for the selection of the word line WLi.

Das Signal WL auf der beispielsweise selektierten Wortleitung WL0 (in Fig. 1) bewirkt, daß der Schalter T00, der mit dem Speicherkondensator CN00 in Reihe geschaltet ist, durchgeschaltet wird.The signal WL on the selected word line WL0, for example (in Fig. 1) causes the switch T00, which is connected to the storage capacitor CN00 is connected in series, is switched through.

Die Ladung im Speicherkondensator CN00 von entweder 0 V oder etwa 8 V wird über die selektierte Bitleitung BLi in Fig. 3A umgeladen. Das Potential auf dieser Bitleitung verändert sich von dem Ruhespannungspegel von etwa 3 V aus um ca. 300 mV nach oben oder unten. Es entsteht dadurch am Kreuzkopplungsknoten eine Spannungsdifferenz von 300 mV in Richtung VL> VO oder VL< VO, wobei V0 bei etwa 3 V bleibt.The charge in the storage capacitor CN00 of either 0 V or about 8 V is recharged via the selected bit line BLi in FIG. 3A. The potential on this bit line changes from the quiescent voltage level of about 3 volts by approx. 300 mV upwards or below. This creates it at the cross coupling node a voltage difference of 300 mV in the direction of VL> VO or VL <VO, where V0 remains at around 3V.

Die Signale H und Ol, die, wie Fig. 3B zeigt, vollkommen identisch sind, haben die Aufgabe, einmal den Kreuzkopplungsknoten V0 von dem Ruhespannungspegel von 3 V abzutrennen. Wenn blgleichzeitig abfällt, ergeben sich folgende Verhältnisse: Falls VL <VO (VL liegt an etwa 2,7 V), dann wird der linke Transistor T5 früher leitend als der rechte Transistor T#, so daß das Potential am linken Kreuzkopplungsknoten VL mit dem Signal O1 abfällt.The signals H and O1, which, as FIG. 3B shows, are completely identical are, have the task of once the cross coupling node V0 from the idle voltage level to be separated from 3 V. If bl falls at the same time, the following conditions arise: If VL <VO (VL is at about 2.7 V), then the left transistor T5 becomes earlier conductive than the right transistor T #, so that the potential at the left cross coupling node VL drops with the signal O1.

Falls aber VL >VO (an VL liegt ein Potential von etwa 3,3 V) ist, dann wird der rechte Transistor T6 früher leitend als der linke Transistor T5, so daß das Potential am rechten Kreuzkopplungsknoten V0 mit dem Signal #l abfällt. But if VL> VO (at VL there is a potential of about 3.3 V), then the right transistor T6 becomes conductive earlier than the left transistor T5, see above that the potential at the right cross coupling node V0 drops with the signal #l.

Das Signal #2 hat die Aufgabe, die oberen Transistoren T3 und T4 durchzuschalten. Bevor der rechte Transistor T6 (im Falle VL< VO) bzw. der linke Transistor T5 (im Falle VL> V0) ebenfalls im wesentlichen leitend werden, schaltet 4>2 die oberen Transistoren T3 und T4 durch. Die kreuzgekoppelte Schleifenverstärkung wird hierdurch wirksam, so daß im Falle VL< VO der linke Transistor T5 noch stärker leitend und der rechte Transistor T6 völlig gesperrt wird.The signal # 2 has the task of turning on the upper transistors T3 and T4. Before the right transistor T6 (in the case of VL <VO) or the left transistor T5 (in the case of VL> V0) also become essentially conductive, 4> 2 switches the upper transistors T3 and T4 through. The cross-coupled loop gain becomes effective as a result, so that in the case of VL <VO the left transistor T5 is even stronger conductive and the right transistor T6 is completely blocked.

Dadurch ergeben sich an den Kreuzkopplungsknoten folgende Potentialverhältnisse: VL geht gegen 0 V und V0 geht qegen 10 V.This results in the following potential relationships at the cross coupling nodes: VL goes towards 0 V and V0 goes towards 10 V.

Im Falle VL> VO wird der rechte Transistor T6 noch stärker leitend, so daß der linke Transistor T5 gesperrt wird. Dabei ergeben sich dann an den Kreuzkopplungsknoten folgende Potentialverhältnisse: VL geht gegen 10 V und VO geht gegen 0 V.In the case of VL> VO the right transistor T6 becomes even more conductive, so that the left transistor T5 is blocked. This then results at the cross coupling nodes the following potential ratios: VL goes to 10 V and VO goes to 0 V.

Ferner wird der durch die Selektionsschalter noch angeschlossene Speicherkondensator auf seinen ursprünglichen Spannungspegel umgeladen, wodurch die gespeicherte Information, die ja nicht zerstörungsfrei ausgelesen wurde, wieder erneuert wird. Die Abnahme der ausgelesenen Information erfolgt bei einer Leseoperation.In addition, the is still connected by the selection switch Storage capacitor recharged to its original voltage level, whereby the stored information, which was not read out non-destructively, is renewed again. The decrease the information read out takes place during a read operation.

Am Ende der vorstehend erläuterten Signale WL, BLi-SEL, H, ¢1 und b2 werden folgende Wirkungen ausgelöst: der Abfall des Signals WL auf den Ruhewert in der Nähe des Endes des in Fig. 3B dargestellten Zyklus zwischen den vertikalen gestrichelten Linien bewirkt, daß die ungeladene Zelle wieder abgetrennt wird. Der Abfall des Signals BLi-SEL, der fast zeitgleich mit dem Signal WL erfolgt, trennt über den zugeordneten Schalter, beispielsweise BLi-SW' wieder die vorher angeschlossene Bitleitung BLi von der Verstärker-Flipflop-Kombination. Ferner wird die Speisespannung b2 von etwa 10 V abgeschaltet und die Speisespannung 4>1 wieder eingeschaltet, wodurch die Transistoren T5 und T6 abgeschaltet werden. Der Kreuzkopplungsknoten VO wird mit dem Wiederanstieg des Signals H auf 3 V gebracht.At the end of the signals WL, BLi-SEL, H, [1 and b2 the following effects are triggered: the fall of the signal WL to the rest value near the end of the cycle between verticals shown in Figure 3B dashed lines causes the uncharged cell to be separated again. Of the The fall of the BLi-SEL signal, which occurs almost simultaneously with the WL signal, separates Via the assigned switch, for example BLi-SW 'again the previously connected one Bit line BLi from the amplifier-flip-flop combination. Furthermore, the supply voltage b2 is switched off by about 10 V and the supply voltage 4> 1 is switched on again, whereby the transistors T5 and T6 are switched off. The cross coupling knot VO is brought to 3 V as the H signal rises again.

Kurze Zeit später wird dann das Ende des in Fig. 3B dargestellten Zyklus erreicht. Eine Regeneration erfolgt wie es vorstehend erläutert wurde, wobei nur die Abnahme der ausgelesenen Information unterbleibt. Beim Schreiben wird die Verstärker-Flipflop-Kombination von außen auf den gewünschten Zustand mittels der Signale H und Q1 gezwungen.A short time later, the end of that is shown in Fig. 3B Cycle reached. A regeneration takes place as explained above, wherein only the removal of the information that has been read is omitted. When writing, the Amplifier-flip-flop combination from the outside to the desired state by means of the Signals H and Q1 forced.

Die Verstärker-Flipflop-Kombination nach Fig. 3A kann weiter vereinfacht werden, wenn stets das Selektionssignal BLi-SEL für die Bitleitungsschalter BLi-SW bereits erzeugt werden kann, während das Signal R noch den oberen Pegelwert einnimmt. Wenn beispielsweise, wie es Fig. 3B als gestrichelte Linie zeigt, das Selektionssignal BLi-SEL für den Bitleitungsschalter BLi-SW noch mit dem Signal R koinzidiert, dann kann der Nachladeschalter T7 für den linken Kreuzkopplungsknoten VL entfallen, da dann dieser Knoten zusammen mit der angeschlossenen Bitleitung auf den Ruhespannungspegel von etwa 3 V angehoben wird.The amplifier-flip-flop combination according to FIG. 3A can be further simplified if always the selection signal BLi-SEL for the bit line switch BLi-SW can already be generated while the signal R is still at the upper level value. For example, as shown in FIG. 3B as a dashed line, the selection signal BLi-SEL for the bit line switch BLi-SW still coincides with the signal R, then the reloading switch T7 for the left cross coupling node VL can be omitted because then this node together with the connected bit line to the open-circuit voltage level is raised by about 3 V.

Wie Fig. 4A zeigt, können die Bitleitungen über die Selektionsschalter auch an den rechten Kreuzkopplungsknoten VO angeschlossen werden, so daß sich wieder eine Anordnung ergibt, bei der ein oder mehrere Verstärker-Flipflop-Kombinationen, in Abhängigkeit von der Gesamtspeicherkapazität, in der Mitte zwischen zwei Bitleitungshälften, so wie es Fig. 1 zeigt, untergebracht sind. Die Anordnung ist dann im wesentlichen bezüglich der vertikalen Mittellinie spiegelsymmetrisch Beim Betrieb einer solchen Anordnung ist darauf zu achten, daß bei der Selektion von Bitleitungen BL'i auf der rechten Seite die Signale R und H an den Transistoren T7 und T8 einfach umzukehren sind, so wie es in Fig. 4A in Klammern dargestellt ist.As FIG. 4A shows, the bit lines can be switched via the selection switches can also be connected to the right cross coupling node VO, so that again an arrangement results in which one or more amplifier-flip-flop combinations, depending on the total storage capacity, in the middle between two bit line halves, as shown in Fig. 1, are housed. The arrangement is then essentially mirror symmetrical with respect to the vertical center line Arrangement, care must be taken that when selecting bit lines BL'i on the right-hand side to reverse the signals R and H at the transistors T7 and T8 as shown in parentheses in Figure 4A.

Es empfiehlt sich hier, das Signal H so zu verzögern, daß es gleichzeitig mit dem Signal R beginnt. Diese Signalform kann aber auch bezüglich der Anordnung nach Fig. 3A verwendet werden.It is advisable here to delay the signal H so that it is at the same time begins with the signal R. However, this signal form can also be related to the arrangement 3A can be used.

Claims

PATENT CLAIMS

Charge regeneration device for a matrix memory, its memory cells from storage capacitors that can be connected to column or row lines by controllable switches exist and the charge regeneration via an amplifier-flip-flop combination takes place, characterized in that each of the two cross coupling nodes (e.g. VL or VO; 4A) via selection switches (e.g.

BLi-SW or BL'i-SW) selectable on the bit lines (e.g. BLi or BL'i) can be switched on, the switches (BLi-SW or BL'i-SW) being controllable in such a way that at any one time there is only one cross coupling node on a bit line and that a further switch (T7, T8) is connected, which is controllable so that that cross coupling node (e.g. V0 or VL) that is not connected to a bit line via the operated switch (e.g. T8 or T7) longer to an open-circuit voltage potential (e.g. 3 V) is applied than the connected cross coupling node (e.g. VL or VO).

2. Charge regeneration device for a matrix memory according to claim 1, characterized in that the memory cell is made in a manner known per se a series-connected capacitor (e.g. CNOO; Fig. 1) and a field effect transistor (Toc) consists, the control electrode (Gate Soo) each connected to the matrix lines one dimension (e.g. column) and the one connection electrode (source SEoo) each to the matrix lines of the other dimension (e.g.

Line) and the other differential voltage input (VL; Fig. 3A) of the bistable switch (CSi) via the selection switch (e.g. BLi-SW) is connected to the matrix lines with said connection electrode (Source SEoo) are connected.

3. Charge regeneration device for a matrix memory according to claim 2, characterized in that the matrix memory is word-organized in such a way that the word lines (Fig. 1) in the column dimension and the bit lines in the row dimension run and the bistable switch (CSWi; Fig. 3A) via the mentioned selection switch (e.g. BLi-SW) is connected to the bit lines.

4. Charge regeneration device for a matrix memory according to a or more of Claims 1 to 3, characterized in that after each selection a matrix line connected to the bistable switch (CSWi; Fig. 3A), said second switch (T7) for recharging the selected storage capacitor briefly switched on by means of a first control signal (R) and the first switch (T8) during the selection time of a matrix line by means of a second control signal (H) is switched off briefly (Fig. 3B).

5. Charge regeneration device according to one or more of the claims 1 to 4, characterized in that in an operation in which the first control signal (R) with a control signal (e.g. BLi-SEL) for a selection switch (e.g. BLi-SW) the said first switch (T8) coincides at least in part, and can be omitted (Figs. 3A, 3B).

6. Charge regeneration device according to one or more of the claims 1 to 5, characterized in that when the charge regeneration device is used in a memory with a high component density, the supply voltages (4> 1, 2; 3B) can be applied in the known pulse mode.

L e r s e i t e