DE2214257C3

DE2214257C3 - Arithmetic unit for performing multiplications

Info

Publication number: DE2214257C3
Application number: DE19722214257
Authority: DE
Inventors: Wolfgang Dipl.-Ing. 8133 Feldafmg Köthmann
Original assignee: Siemens AG
Current assignee: Siemens AG
Filing date: 1972-03-23
Publication date: 1976-07-22

Description

Die Erfindung bezieht sich auf ein Rechenwerk gemäß Oberbegriff des Anspruches 1.The invention relates to an arithmetic unit according to the preamble of claim 1.

Hs gibt eine Reihe von Rechenwerken, bei denen mit fest eingestellten Multiplikatoren verschiedene Multiplikanden· multipliziert werden müssen. Ein Beispiel hierfür sind Digitalfilter, in denen Werte folien, die einem koiUinuierlichen Signal in gleichbleibenden Zeitabständen entnommen werden (Sampling), den arithmetischen Operationen Addition bzw. Subslraktion sowie der Multiplikation mit festen Faktoren uii-There are a number of arithmetic units in which different multiplicands have to be multiplied with fixed multipliers. An example digital filters are used for this, in which values slide a continuous signal in constant Time intervals are taken (sampling), the arithmetic operations addition or subtraction as well as the multiplication with fixed factors uii-

erworfen werden. Werte vorangegangener Signalgeben oder schon berechnete Zwischenergebnisse verden abgespeichert und zu gegebenem Zeitpunkt rur arithmetischen Verknüpfung herangezogen. Bei ■ein analoger Verarbeitung der Signalwerte geschieht jie Addition bzw. Subtraktion z. B. durch Operationsverstärker, die Multiplikation z. B. durch einfache Spannungsteiler aus ohmschen Widerständen, diebe thrown. Values of previous signals or intermediate results that have already been calculated are saved and at a given point in time used for arithmetic linking only. at Analog processing of the signal values is carried out by adding or subtracting z. B. through operational amplifiers, the multiplication z. B. by simple voltage dividers made of ohmic resistors, the

Speicherung ζ. B. durch Ultraschall-Verzögerungs- _... - „ -Storage ζ. B. by ultrasonic delay _... - "-

elemente Dabei ergeben sich Realisierungsschwieri^ 10 Rechenwerke sind Digitalfilter, α keiten wegen des hohen Aufwandes für die zur Durch- bei denen Abtastproben eines Signals ι führung der Speicheroperationen notwendigen Bauelemente. . ■· ·
Bei der Verarbeitung der Signalwerte in rein digi-elements This results in implementation difficulties ^ 10 arithmetic units are digital filters, due to the high cost of the components necessary to carry out the sampling of a signal for the storage operations. . ■ · ·
When processing the signal values in purely digital

des Vorzeichens aufzuzeigen. Gemäß der Erfindung, welche sich auf ein Rechenwerk der eingangs genannten Art bezieht, wird dies durch die im Anspruch 1 bezeichneten Merkmale gelöst.to show the sign. According to the invention, which relates to an arithmetic unit of the aforementioned Art relates, this is achieved by the features indicated in claim 1.

Der Vorteil der Erfindung besteht darin, daß durch das Nachziehen des Vorzeichen bits in sehr einfacher Weise vorzeichengerechte Teilprodukte abgreifbarThe advantage of the invention is that by pulling the sign bits in very simple Sign-based partial products can be tapped

sind.are.

Ein bevorzugtes Anwendungsgebiet für derartigeA preferred field of application for such

üere ruisrauargciaicn, auwbuuuu·, ..- -.- _. Dopplerfilter, Integrationstiefpässe oder Filter mit veränderbarer Durchlaßcharakteristik zur Ausblendung von Störungen geeignet sind.üere ruisrauargciaicn, auwbuuuu ·, ..- -.- _. Doppler filters, integration low-pass filters or filters with adjustable transmission characteristics for masking are suitable for interference.

Ausführungsbeispiel der Erfindung werden nachstehend an Hand von Zeichnungen näher erläutert.Exemplary embodiments of the invention are explained in more detail below with reference to drawings.

Es zeigt F i g. 1 das Blockschaltbild eines Rechenwerkes. F i ii. 2 die Taktfolge für die Steuerung der Schiebe-It shows F i g. 1 the block diagram of an arithmetic unit. F i ii. 2 the cycle sequence for controlling the sliding

iunii ...... ebenfalls digitalisierten Multiplikatoreniunii ...... also digitized multipliers

multipliziert werden müssen, um eine gewünschte FiI-must be multiplied in order to obtain a desired fiI-

„_, . „ ^. _ tercharakteristik zu erzielen. Mit besonderem Vorteil"_,. "^. _ to achieve the characteristic. With a particular advantage

taler Form wird die Addition bzw. Subtraktion durch 15 sind derartige Digitalfilter bei Radargeräten, insbeson-Volladdierer, die Multiplikation durch relativ auf- dere Pulsradargeräten, anwendbar, wo sie z. B. als wendige Schaltungseinheiten, die Speicherung durch ' ···■··■ -->-- r?-.u*._r ™,tIn general, the addition or subtraction by 15 such digital filters can be used in radar devices, especially full adders, and multiplication by relatively different pulse radar devices, where B. as agile circuit units, the storage by '··· ■ ·· ■ -> - r? -. U *. _r ™, t

Schieberegister, die im Rhythmus des Rechentaktes gesteuert werden, ausgeführt. Die wesentlichen Eigenschaften beider Filtertypen sind in der Zeitschrift 20 »Frequenz«, 1970, S. 234 bis 238 zusammengestellt. Bei einem bekannten Multiplizierwerk (IEEE Transactions, Vol. AU 16, 1968. Nr. 3, S. 413 bis 421) liegt eine Flip-Flop-Kette in der Eingangsleitung für den Multiplikanden. Die Addierer folgen unmittel- 25 register,Shift registers, which are controlled in the rhythm of the computing cycle, executed. The essential properties Both filter types are compiled in the magazine 20 "Frequency", 1970, pp. 234-238. In a known multiplier (IEEE Transactions, Vol. AU 16, 1968. No. 3, p. 413 bis 421) there is a flip-flop chain in the input line for the multiplicand. The adders follow immediate registers,

bar hintereinander. Die unteren Eingänge der Addie- F i g. 3 ein Rechenwerk mit zugehörigen Addierern,bar in a row. The lower inputs of the Addie- F i g. 3 an arithmetic unit with associated adders,

rer werden in bestimmter zeitlicher Reihenfolge durch Zusatzimpulse, die gesondert erzeugt werden müssen, gesperrt. Dadurch ergibt sich eine Unterdrückung der niederen Produktstellen schon während der Berechnung der Zwischenergebnisse. Die Multiplikanden können unmittelbar aufeinander ohne Störung der Produktbildung folgen. Ein Faklorwechsel nach jedem eingelaufenen Multiplikanden ist nicht möglich. Durch Jie unmittelbare Aneinanderreihung der Volladdierer entstehen bei hohen Biizahlen große Laufzeiten, die die maximale Arbeitsfrequenz des Rechenwerkes begrenzen. Eine Erweiterung der oberen Frequenzgrenze ergibt sich erst durch Zwischenschaltung von Einzel-Flip-Flops zur Laufzeitentkopplung, das Produkt erscheint um eine Wortlänge später.rer are in a certain chronological order by additional impulses that must be generated separately, locked. This results in a suppression of the lower product points already during the calculation the interim results. The multiplicands can follow one another without disturbing the Follow product formation. A change of faculty after each multiplicand has been entered is not possible. The direct stringing of the full adders results in long runtimes with high bi-numbers, which limit the maximum working frequency of the calculator. An extension of the upper frequency limit is only obtained through the interposition of individual flip-flops for decoupling the runtime Product appears one word length later.

Das beschriebene Multiplizierwerk ist zwar universell einsetzbar, da jeder beliebige Faktor <L > 1 mit der Genauigkeit der vorgesehenei. Bitstellen einstellbar ist. Jedoch ist der Materialaufwand sehr groß. 4;The described multiplier can be used universally, since any factor <L> 1 with the accuracy of the provided. Bit positions is adjustable. However, the cost of materials is very large. 4;

Es ist in der Datentechnik ζ B. duich die Zeitschrift »NTZ«_; 1970, Heft 12, S. 613 bis 619 bekannt, einen Pufferspeicher zur Informationszwischenspeicherung und Serien-Parallel-Umsetzung zu verwenden. 5'It is in the data technology ζ B. duich the magazine »NTZ« _; 1970, Issue 12, pp. 613 to 619 known to use a buffer memory for intermediate storage of information and series-parallel conversion. 5 '

Aus dem Buch von M.. P h i s t e r, »Logical Design of Digital Computers«, 1958, S. 304 bis 311 ist es be-From the book by M .. P hister, "Logical Design of Digital Computers", 1958, pp. 304 to 311, it is

kannt, einen digitalen Multiplizierer zweiteilig aufzubauen. Der erste Teil liefert an seinem Ausgang ein bestimmtes Vielfaches einer Zahl, der zweite Teil arbeitet als Multiplizierer, wobei entsprechende Anschlüsse ausgewählt werden.knows how to build a digital multiplier in two parts. The first part delivers at its exit certain multiple of a number, the second part works as a multiplier, with corresponding connections to be chosen.

Aus der britischen Patentschrift 802 175 ist eine digitale Rechenmaschine bekannt, bei der in eine aus Fig. 4 ein veieinfachtes Rechenwerk mit verkürztem Schieberegister,From British patent specification 802 175 a digital calculating machine is known in which in one from 4 shows a four-fold arithmetic unit with a shortened shift register,

F i g. 5 ein Rechenwerk für zwei Multiplikatoren, F i g. 6 ein Rechenwerk für zwei Multiplikatoren mit mehrfach ausgenutzten Addierern.F i g. 5 an arithmetic unit for two multipliers, FIG. 6 an arithmetic unit for two multipliers with multiply used adders.

Fig. 7 ein Rechenwerk mit einer Einrichtung zur Verringerung von Rundungsfehlern und7 shows an arithmetic unit with a device for Reduction of rounding errors and

F i g. 8 das Blockschaltbild eines Digitalfilters mit einem Reenenwerk nach der Erfindung.F i g. 8 shows the block diagram of a digital filter with a Reenenwerk according to the invention.

Ϊ11 F i g. 1 ist ein erstes Schieberegister (Einlaufregister) mit £7? und ein zweites Schieberegister (Auslaufregister) mit AR bezeichnet. In das Einlaufregister wird seriell ein Multiplikand eingegeben, und zwar in der Weise, daß zuerst die weniger signifikanten Bits (LSB) und zuletzt die am meisten signifikanten Bits (MSB) eingegeben werden. An der Speicherstelle α des Einlaufregisters ER liegt somit nach Abschluß der Einspeicherung das am wenigsten signifi- »5 käme Bit (LSB), an der Speichersteiie hi das am meisten signifikante Bit (MSB). Eine weitere Speichersteile V des Einlauf registers ER, und zwar neben dem am meisten signifikanten Bit, ist für die Einspeicherung des Vorzeichens des Multiplikanden vorgesehen. Ist das Vorzeichen positiv, wird in der Speichersteile V eine 0, ist das Vorzeichen negativ, so wird in der Speicherstelle V eine 1 gespeichert. Die Verschiebung der seriell einlaufenden Stellen des Multiplikanden erfolgt durch einen Takt, welcher der Klemme TA 1 zugeführt wird und der in der oberen Zeile der F i g. 2 dargestellt ist und aus äquidistanlen Impulsen besteht.Ϊ11 F i g. 1 is a first shift register (entry register) with £ 7? and a second shift register (run-out register) denoted by AR. A multiplicand is serially entered into the entry register in such a way that the less significant bits (LSB) are entered first and the most significant bits (MSB) are entered last. After the end of the storage, the least significant bit (LSB) is located at the memory location α of the input register ER , and the most significant bit (MSB) is located at the memory location hi. Another memory section V of the entry register ER, in addition to the most significant bit, is provided for storing the sign of the multiplicand. If the sign is positive, it is in the storage part V a 0, the sign is negative, in the memory location V is a 1 stored. The shift of the serially arriving digits of the multiplicand is carried out by a clock which is fed to the terminal TA 1 and which is shown in the upper line of FIG. 2 and consists of equidistant pulses.

Nach dem Abschluß des Einspeicherungsvorgangcs werden durch einen ein/inen Steuerbefehls mittels an der Klemme ZP sämtlicheAfter the completion of a Einspeicherungsvorgangcs / inen control command means to the terminal by a ZP are all

mehreren Verzögerungselementen zusammengesetzte fin eines 7usatzimpulses >.,, _multiple delay elements fin of an additional pulse>. ,, _

⁷^"' ~^:— S,.Ilen des Multiplikanden parallel in das Auslaufregister AR übernommen. Dieser Zusatzimpuls ist in l· i g. 2 m der unteren Zeile dargestellt. Im Auslaufregislcr AR beginnt nun die Multiplikation des Multiplikanden mittels eines Multiplikators (Faktors), wiibci während dieser Zeit bereits wieder seriell in das Einlaufregister ER ein neuer Multiplikand eingeschoben werden kann. ⁷ ^ "'~ ^: - S, .Ilen of the multiplicand transferred in parallel to the run-out register AR . This additional pulse is shown in length 2 m of the bottom line. In the run-out register AR , the multiplication of the multiplicand by means of a multiplier (factor ), so that during this time a new multiplicand can already be inserted serially into the entry register ER.

Verzögerungskette in serieller Form eine Zahl eingegeben wird. Am Ausgang jedes Vcrzögerungselenientes ist je ein Abgriff vorgesehen. Diese Abgriffe situ! über Gatterschaltungen mit Addier- bzw. Subtrahierschaltungen verbunden.Delay chain in serial form a number is entered. At the exit of each delay element one tap is provided for each. These taps situ! via gate circuits with adding or subtracting circuits connected.

Der Erfindung liegt die Aufgabe zugrunde, bei einem Rechenwerk der eingangs genannten Art einen Weg für eine möglichst einfache Verarbeitung auchThe invention is based on the object of a calculating unit of the type mentioned at the beginning Way for the simplest possible processing too

Das Auslauf register AR hat ebenfalls eine Takt steuerung, welche über die Klemme TA 2 zugeführt wird und analog zu der des Einlaufregisters verläuft. Die Klemmen TA 1 und TA 2 können deshalb auch miteinander verbunden werden. Mit jedem dieser Schiebetakte wird der im Auslaufregister AR gespeicherte Multiplikand von links nach rechts verschoben (serielle Ausspeicherung), wobei die frei werdenden Speicherstellen mit dem Vorzeichenbit von der Speicherstelle V aufgefüllt werden. Bei völliger Entleerung des Auslaufregisters AR sind somit in allen Speicherstcllen dieselben Werte gespeichert wie an der Speicherstelle V für das Vorzeichen. Dieses Auffüllen der geleerten Speicherstellen des Auslaufregisters AR mit dem Vorzeichenbit kann vorteilhaft dadurch erfolgen, daß aus der das Vorzeichen enthaltenden Speicherstelle V dieses zwar herausgeschoben, dabei aber nicht gelöscht wird. Eine andere vorteilhafte Möglichkeit besteht, wie dargestellt, darin, daß der Ausgang der Speicherstelle V für das Vorzeichen zu dem Eingang zurückgeschaltet wird, so daß beim Ausspeichern des Vorzeichenbits durch den Schiebetakt dieses stets erneuert in die Speicherstelle V eingespeichert wird.The run-out register AR also has a clock control, which is fed via the terminal TA 2 and runs analogously to that of the run-in register. The terminals TA 1 and TA 2 can therefore also be connected to one another. With each of these shift clocks, the multiplicand stored in the run-out register AR is shifted from left to right (serial removal), the memory locations becoming free being filled with the sign bit from memory location V. In complete emptying of the outlet register AR the same values are thus stored in all Speicherstcllen as at location V for the sign. This filling of the emptied storage locations of the run-out register AR with the sign bit can advantageously take place in that the storage location V containing the sign is pushed out of the storage location V, but is not deleted in the process. Another advantageous possibility, as shown, is that the output of the storage location V for the sign is switched back to the input, so that when the sign bit is stored out by the shift clock, it is always renewed and stored in the storage location V.

An jedem Speicherplatz des Auslauf registers AR ist jeweils eine Anschlußklemme vorgesehen, die mit Aa bis km bezeichnet sind. Wird der Multiplikand an der mit ka bezeichneten Ausgangsklemmc abgenommen, so erscheint er unverändert, d. h. diese Anschlußklemme liefert eine Multiplikation mit dem Faktor 2° = 1.At each memory location of the discharge register AR , a terminal is provided, which are denoted by Aa to km. If the multiplicand is removed from the output terminal marked ka , it appears unchanged, ie this terminal delivers a multiplication by the factor 2 ° = 1.

Wird an der Ausgangsklemme kb der eingespeicherte Multiplikand abgenommen, so bedeutet die (da hier die Speicherstelle α wegfällt), eine Verringerung der Stellenzahl des Multiplikanden um eine Stelle, was gleichbedeutend ist mit einer Multiplikation mit dem Multiplikator 2~< oder in Binärform geschrieben, 0.10.If the stored multiplicand is removed from the output terminal kb , this means (since the storage location α is omitted here), a reduction in the number of digits in the multiplicand by one digit, which is equivalent to a multiplication with the multiplier 2 ~ <or written in binary form, 0.10 .

Entnimmt man an der Anschlußklemme Ar den aus dem Auslaufregister AR ausgeschobenen Multiplikanden, so bedingt dies eine Verschiebung um zwei Stellen, entsprechend einer Multiplikation mit dem Faktor 2~², d.h. binär 0.010. Durch entsprechende Wahl der Abgriffstellen, d. h. derjenigen Stellen, in denen von den Ausgangsklemmen ka bis km Signale entnommen werden, kann der gewünschte Multiplikator in einfacher Weise eingestellt werden. Dieses Verfahren ist dann besonders günstig, wenn der Multiplikator für längere Zeit einen konstanten Wert erhält, weil dann stets die gleichen Ausgangsklemmen mit Abgriffen versehen sind. If one takes the multiplicand shifted out of the run-out register AR at the connection terminal Ar, this requires a shift by two places, corresponding to a multiplication with the factor 2 ~ ² , ie binary 0.010. The desired multiplier can be set in a simple manner by appropriate selection of the tapping points, ie those points from which signals are taken from the output terminals ka to km. This method is particularly advantageous if the multiplier has a constant value for a longer period of time because the same output terminals are then always tapped.

In dem Beispiel nach Fig. 1 sind, wie durch Pfeile angedeutet, drei der Ausgangsklemmen mit Abgriffen versehen, und »"Tit M, L und K bezeichnet. Deibei ist wesentlich, daß der Verlauf von der höherwertigen (MSB) zu der niederwertigen (LSB) Speicherstelle beim Auslauf register AR entgegengesetzt zum Verlauf der Wertigkeit der Stellen des Multiplikators verläuft. Für den Multiplikanden nimmt beim Auslauf register AR diese Wertigkeit von rechts nach links zu, während sie bei den Abgriffen, welche den Multiplikator ergeben, von links nach rechts zunehmen.In the example according to FIG. 1, as indicated by arrows, three of the output terminals are provided with taps and labeled "" Tit M, L and K. It is essential that the curve from the higher-order (MSB) to the lower-order (LSB ) memory location at the outlet register AR opposite to the course of the significance of the digits of the multiplier passes. for the multiplicand accepts at the outlet register AR this valence of right to left, while, from the left to increase at the taps which give the multiplier to the right.

Als Beispiel wird nachfolgend angenommen, es sollte die Zahl 0,375 (Multiplikand) mit der Zahl 1,75 (Multiplikator) multipliziert werden. In Binärform übertragen ergibt 0,375 den Wert 0.011000. Da vereinbarungsgemäß im Auslaufregister AR die erste Speicherstellc V links das Vorzeichen enthalten soll und dieses bei positivem Wert eine logische 0 aufweist, muß in das Auslaufregister der Wert eingeschrieben 0011000 sein, wobei ein siebenstelliges. Register vorausgesetzt ist. Bei der Multiplikation mit dem Multiplikator 1,75 = binär 1.11 ergeben sich an den Abgriffen Λ/, L und K folgende Werte: As an example, it is assumed below that the number 0.375 (multiplicand) should be multiplied by the number 1.75 (multiplier). Transferred in binary form 0.375 results in the value 0.011000. Since, as agreed, the first storage position V on the left in the run-out register AR should contain the sign and this has a logical 0 if the value is positive, the value 0011000 must be written into the run-out register, with a seven-digit number. Register is required. When multiplying with the multiplier 1.75 = binary 1.11, the following values result at the taps Λ /, L and K:

M 0 0 1 10 0 0 M 0 0 1 10 0 0

,o L 0 0 0 1 10 0, o L 0 0 0 1 10 0

λ' 0 0 0 0 1 1 0λ '0 0 0 0 1 1 0

Summe 0.101010Total 0.101010

Die Zusammenfassung der an den einzelnen Abgriffen des Auslauf registers AR erhaltenen Teilergebnisse erfolgt in bekannter Weise mittels Addieren. The partial results obtained at the individual taps of the discharge register AR are combined in a known manner by means of adding.

In Fig. 3 ist bei einem Rechenwerk mit den Speicherstellen des Auslaufregisters und Einlaufregisters von b (LSB) bis m (MSB) ein Multiplikator von 0.7109375 eingestellt, was binär den Wert 0.1011011 entspricht. Dementsprechend sind von den Speichersteilen b bis m des Auslauf registers AR deshalb die Anschlußklemmen Ac, ke. A/, A7i und ki mit Abgriffen versehen. Dabei ist den Abgriffen ki und kh ein Addierer A 4 zugeordnet, welcher die 2'wischensumme aus diesen beiden Teilprodukten bildet. Diese Zwischensumme wird einem Addierer A 3 zugeführt, welcher hierzu den an der Anschlußklemme ki abeegriffenen Wert hinzufügt. Das so erhaltene weitere Zwischenergebnis wird dem Addierer A 2 zugeführt, wo es mit dem an der Anschlußklemme ke erhaltenen Teilergebnis vereinigt und als neues 2'wischencrgebnis dem Addierer A 1 zugeführt wird, der seinerscits das Ergebnis von der Anschlußklemme Ar noch mit aufnimmt. Am Ausgang des Addierers A 1 steh! dann das gewünschte Produkt zur VerfügungIn Fig. 3, a multiplier of 0.7109375 is set in an arithmetic unit with the storage locations of the run-out register and run-in register from b (LSB) to m (MSB) , which corresponds to the value 0.1011011 in binary. Accordingly, the terminals Ac, ke are of the memory parts b to m of the discharge register AR. A /, A7i and ki provided with taps. An adder A 4 is assigned to the taps ki and kh , which adder forms the 2 'subtotal from these two partial products. This intermediate sum is fed to an adder A 3, which adds the value picked off at the connection terminal ki. The further intermediate result obtained in this way is fed to the adder A 2 , where it is combined with the partial result obtained at the terminal ke and fed as a new intermediate result to the adder A 1, which also records the result from the terminal Ar. At the output of the adder A 1 stand! then the desired product is available

In Fig. 4 ist dargestellt, wie der Aufwand für das Einlaufregistcr ER und das Auslaufregister AR vereinfacht werden kann, wenn der Multiplikator, beginnend mit seinen signifikantesten Stellen, eine große zusammenhängende Zahl von logischer, 0 aufweist. Als Multiplikator ist aneenommen der Wert 0.134765625. was binär 0.001000101 cipbt. Dies bedeutet, daß an den Klemmen kb. kc und kJ kein Abgriff stattfindet und erst die Klemme At durch einen Abgriff belegt ist. Es kann deshalb darauf verzichtet werden, die Speicherstellcn d. c und h des Einlauf registers ER und des Auslauf registers AR zu be-4 shows how the effort for the entry register ER and the exit register AR can be simplified if the multiplier has a large connected number of logical 0, starting with its most significant digits. The multiplier is assumed to be 0.134765625. which cipbt binary 0.001000101. This means that at the terminals kb. kc and kJ no tap takes place and only the terminal At is occupied by a tap. It can therefore be dispensed with, the storage locations d. c and h of the inlet register ER and the outlet register AR to be loaded

legen, d. h., diese Speicherstellen können wegfallen. Bleiben die Multiplikatoren konstant, so kann das Rechenwerk von Haus aus entsprechend einfacher ausgelegt werden. Allgemein gilt, daß bei Multiplikatoren mit einer größeren ununterbrochenen Folgelay, d. that is, these storage locations can be omitted. If the multipliers remain constant, it can Arithmetic unit can be designed in a correspondingly simpler manner. In general, multipliers with a larger uninterrupted sequence

von 0-Stellen, gerechnet von dem dem Ende des zweiten Schieberegisters Λ Ä zugeordneten Ende des Multiplikators an, so viele Stellen des ersten und gegebenenfalls des zweiten Schieberegisters nicht vorhanden sind, als in ununterbrochener Folge 0-Stellenfrom 0 positions, counted from the end of the multiplier assigned to the end of the second shift register Λ Ä, as many positions in the first and possibly the second shift register are not present as there are 0 positions in an uninterrupted sequence beim Multiplikator aufeinanderfolgen.successive at the multiplier.

Bei dem Rechenwerk nach Fig. 5 ist dargestellt, wie mit ein und demselben Auslauf register der gleiche Multiplikand mit verschiedenen Multiplikatoren multipliziert werden kann, und zwar in einem einzigenIn the arithmetic unit according to FIG. 5 it is shown as with one and the same discharge register the same Multiplicand can be multiplied by different multipliers, all in a single one

Durchgang beim seriellen Ausschieben aus dem Auslaufregister AR. Der erste Multiplikator ist mit 1.625 angenommen, was binär 1.101 ergibt. Durch diesen Multiplikator sind die Ausgangsklemmen Passage during serial pushing out of the run-out register AR. The first multiplier is assumed to be 1.625, which results in 1.101 in binary. The output terminals are through this multiplier kb, kb, kc und kc and

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kc mit Abgriffen belegt, welche zu Addierern A 2 und den. Erreicht wird dies dadurch, daß von der Vcr- A 1 geführt sind, wo die Zusammenfassung der Teil- bindungsleilung der Speichcrslclle Γ des Einlaufergebnisse in der vorher beschriebenen Weise vor- registers ER zur Spcichcrstcllc V des Auslaufregisters genommen wird. Am Ausgang des Addierers A 1 AR eine Leitung abgezweigt ist. in welche eine Neergibt sich somit das Produkt aus dem Multiplikanden 5 gationssiufc Λ' eingeschaltet wird, wobei der Ausgang mal 1,625. dieser Negationsstufe den dritten Eingang des UND- kc occupied with taps, which to adders A 2 and the. This is achieved by the fact that Vcr- A 1 keeps track of where the summary of the partial connection line of the memory cells Γ of the incoming results is taken in the manner previously described from pre-register ER to memory position V of the outflow register. A line is branched off at the output of the adder A 1 AR. in which a Ne results the product of the multiplicand 5 gationssiufc Λ 'is switched on, where the output times 1.625. this negation stage the third input of the AND

Der zweite Multiplikator ist mit 0,134765625 an- Gatters (7 2 und Cj¹I bildet. Wenn somit an der genommen, d.h. binär 0.001000101. Das bedeutet. Spcieherstelle d des Einlaufregisters ER. eine 1. an daß durch diesen Multiplikator die Anschlußklem- tier Spcichcrstellc V des Einlaufregisters eine 0 (pomen ke, ki und kl mit Abgriffen belegt werden. Die io sitives Vorzeichen) vorhanden ist, so werden in dem Klemme kc ist somit doppelt ausgenutzt. Nach Zu- Moment, in welchem der Zusatzimpuls ZP auftritt sammenfassung der Teilergebnisse in den Addierern und die l'mspeieherung bewirkt, alle drei Eingänge A 2* und A 1* ergibt sich an dem Ausgang des letzte- des UND-Gatters G 2 belegt, und es gelangt ein Ausren das zweite Produkt aus dem Multiplikanden mal gangsimpuls zum Übertragsspeicher US2. Durch 0,134765625. 15 diese Rundung wird die am Ausgang des AddierersThe second multiplier is 0.134765625 an- gate (7 2 and Cj ¹ forms I. If thus taken at, ie in binary 0.001000101. That means. Place d of the input register ER. animal a 0 (Pomen ke, ki and kl is tapped. the io sitives sign) is present, so will kc in the terminal Spcichcrstellc V of the inlet register is thus utilized twice. After inflow moment in which the auxiliary pulse ZP occurs sammenfassung the partial results in the adders and the storage effect, all three inputs A 2 * and A 1 * result at the output of the last of the AND gate G 2 occupied, and it comes out the second product of the multiplicand times input pulse to carry memory US2. Through 0.134765625.15 this rounding becomes that at the output of the adder

Vor allem bei einer größeren Zahl von Muhiplika- A 2 erhaltene Zwischensumme entsprechend aufgc-Especially with a larger number of Muhiplika- A 2 subtotal received accordingly.

torcn ergibt sich ein größerer Aufwand an Addierern. rundet.torcn results in a larger expenditure of adders. rounds.

Bei einer größeren Zahl zusammenfallender logischer In ähnlicher Weise erfolgt die Rundung beim Ad-If there is a larger number of coincident logical In a similar way, the rounding is carried out in the case of ad-

1 der verschiedenen Multiplikatoren können die Ad- dicrer A 1 mittels lies Übertragungsspeichers US\ und1 of the various multipliers, the addicrers A 1 can use the transmission memory US \ and

dierer vielfach ausgenutzt werden. Ein einfaches Bei- 20 des UND-Gatters (7 1.which are often exploited. A simple examples 20 of the AND gate (7 first

spiel hierfür ist in F ig. 6 dargestellt, wo der im In E i g. S ist die Anwendung von Rechenwerken Auslauf register AR enthaltene Multiplikand einmal nach der Erfindung bei einem bekannten Digitalticfmit dem Multiplikator 1,625, binär 1.101 und dar- paßfilter dargestellt. Die aus einem Signal entnomüber hinaus noch mit dem zweiten Multiplikator mene Abtaslprobc gelangt nach der Digitalisierung 0,703125, binär 0.101101 zu multiplizieren ist. Die 25 seriell in ein erstes Einlaufrcgistcr ER 1 und wird par-Anschlußklemmen kc und kc wurden somit sowohl allel in ein Auslaufregister -IRl übernommen. Nach für den ersten Multiplikator als auch für den zweiten der Multiplikation mit einem Multiplikator von (1.1235 Multiplikator mit einem Abgriff versehen. Das bedeu- (durch entsprechende Wahl tier Abgriffstcllcn bei iet. daß das am Ausgang des Addierers A 2 vorhan- .-1Rl) ist ein erster Addierer 1 1 vorgesehen, dessen denc Zwischenergebnis sowohl für den ersten Multi- 30 Ausgang mit dem Eingang eines Addierers A 2 verplikator 1.625 als auch far den zweiten Multiplikator Winden ist. Das Ergebnis am Ausgang des .Addierers 0,703125 als Teilergebnis verwendbar ist. Der Aus- .-12 wird einem Einlaufregister FR 3 /ugefühn. desgang des Addierers/1 2 ;St deshalb mit dem Eingang sen AuMaufrcgiMer mit ARS bezeichnet ist. Dieser des Addierers A 1 verbunden, an dessen Ausgang das Ausiiann des Addierers A 2 ist außerdem mit dem Produkt mit dem Multiplikator I.d25 zur Verfügung 3? Ein^ane eines Addierers A 3 verbunden. Oei dort steht und gleichzeitig irit dem zweiten Eingang di> eingespeicherte Multiplikand wird mit einem Multi-Addierers .-11*, dessen zweiter Eingang das 7.«!- plikator 0.1057 multipliziert und das Ergebnis dem schcnergcbnis des Addierers A 2* aufnimmt und an zweiten Eiimane des Addierers.! 2 zugeiührt. Wcidcssen Ausgang das Produkt mit dem Multiplikator terhin wird der Multiplikand im Air.'aufregNtcr IR 3 0.703125 zur Verfügung steht 4,' mit dem Multiplikator 1.104 multipliziert um: ingame for this is in Fig. 6 shown where the in E i g. S the application of arithmetic units outflow register AR containing multiplicand is shown once according to the invention in a known digital controller with the multiplier 1.625, binary 1.101 and a pass filter. The scan probes taken from a signal with the second multiplier comes after digitization 0.703125, which is to be multiplied in binary 0.101101. The 25 serially in a first inlet register ER 1 and becomes par terminals kc and kc were thus both taken allel into an outlet register -IR1. After the first multiplier, as well as provided with a tap for the second multiplication by a multiplier of (1.1235 multiplier. The significance (by appropriate choice of animal Abgriffstcllcn at iet. That existing at the output of the adder A 2.-1rl) A first adder 11 is provided, the intermediate result of which is both for the first multi-output with the input of an adder A 2 multiplier 1.625 and for the second multiplier. The result at the output of the .Adder 0.703125 can be used as a partial result . the training. 12 an inlet register FR is 3 / ugefühn desgang of the adder / 1. 2; St, therefore, with the input sen AuMaufrcgiMer with ARS is designated This of adder a 1 is connected, at whose output the Ausiiann of the adder a. 2 is also available with the product with the multiplier I.d25 available 3? A ^ ane of an adder A 3. Oei is there and at the same time with the second input di> stored Mult iplikand is a multi-adder *, the second input of the 7 «-11 -..! Multiplier 0.1057 multiplied and the result of the schcnergcbnis of the adder A 2 * receives and second Eiimane of the adder.! 2 added. If the output is the product with the multiplier, then the multiplicand in the air. 'Exciting IR 3 0.703125 is available 4,' multiplied by the multiplier 1.104 by: in

Bei dem dargestellten Rcchcnweik können In- einen Addierer .13 eumeszeben. Vom Ausgang des Genauigkeiten (AbbrucHchlct) auftreten. Diese ergc- Einlaufrruisiers/.R 3 wird ein weiteres Einlaufrcgibcn z.B. bei Digitalfilicrn ein erhöhtes Ouaniisic- sicr KR 2 angesteuert, dessen Auslaufregister .-I R 2 rungsrauschcn. Um diesen Einfluß klein zu halten. ist. Nach Multiplikation mit einem Faktor 0.73-1 gewerden Rundungen vorgenommen, wobei die jeweils 45 lanct das so erhaltene Produkt zum zweiten Eingang gerade nicht mehr berücksichtigte Stelle nach einem des Addierers.-1 1. Der Multiplikand wird nach MuI-Aberiff, falls sie mit einer logischen 1 belegt ist. zur tiplikation mit dem Faktor 1.0 als Produkt in einen Aufrundung herangezogen wird. Hierzu werden die Addierer .-i 4 eingegeben. Der Ausgang des Addierers Übertragungsspeicher der Addierer mit ausgenutzt, A 4 ist mit dem einen Eingang des Addierers A 5 verweiche in Fi g. 7 mit LS2 und L¹S1 bezeichnet sind. 50 bunden. dessen Ausgang zu einem Addierer A 6 ge-Für den in der Speichtrstelle d des Auslaufregisters führt ist. Das Ergebnis am Ausgang des Addierers AR enthaltenen Wert wird bei der Anschlußstelle kd A 6 wird einem Einlaufregister ER7 zugeführt, deskein Abgriff mehr vorgenommen, weil diese Spei- sen Auslauf register mit AR 7 bezeichnet ist. Der dort cherstelle hinter dem Abgriff liegt und die serielle eingespeicherte Multiplikand wird mit einem Multi-Ausspeicherung des Multiplikanden von links nach 55 plikator 0.3574 multipliziert und das so erhaltene rechts erfolgt. Wenn an der Speicherstelle d des Aus- Ergebnis dem zweiten Eingang des Addierers A 6 zulauf registers AR eine logische 1 enthalten ist. so wird geleitet. Weiterhin wird der Multiplikand im Auslauf diese über einen Ar Schlußpunkt P zwischen der register AR 7 mit dem Multiplikator 1.785 multipli-Speicherstelle d des Einlaufregisters ER und der ziert und das Ergebnis einem Addierer A 7 eingegeben Speicherstelle d des Auslaufregisters AR zu einem 60 Vom Ausgang des Einlauf registers ER 7 wird ein UND-Gatter G2 übertragen. In den zweiten Eingang weiteres Einlaufregister ER 8 angesteuert, dessen dieses Gatters wird der Zusatzimpuls ZF nach F i g. 2 Auslauf register mit A R 8 bezeichnet ist. Der dort geeingegeben. Weiterhin ist zu beachten, ob die Vor- speicherte Multiplikand wird mit einem Multiplikator Zeichenspeicherstelle V mit einer logischen 0 (Vor- von 0,1838 multipliziert und gelangt in den zweiten zeichen plus) oder einer logischen 1 (Vorzeichen mi- 55 Eingang des Addierers A 5. Gleichzeitig wird eine nus) gefüllt ist. Bei negativen Multiplikanden müssen weitere Multiplikation mit dem Faktor 1 durchgedie Übertragungsspeicher VS1 und US2 zu Beginn führt und das Ergebnis in einen Addierer A 9 eingedes Auslesevorganges auf eine logische 0 gesetzt wer- geben, dessen zweiter Eingang vom Ausgang desIn the case of the process shown, an adder .13 can be added. From the output of the accuracies (AbbrucHchlct) occur. This supplementary entry register / .R 3 is controlled by a further entry return, for example an increased output register KR 2 in the case of digital files, the exit register. To keep this influence small. is. After multiplication by a factor of 0.73-1, rounding is carried out, whereby the 45 lanct the product obtained in this way for the second input is no longer taken into account after one of the adder logical 1 is occupied. for multiplication with the factor 1.0 is used as the product in a rounding up. The adders.-I 4 are entered for this purpose. The output of the adder transmission memory of the adder is also used, A 4 is with the one input of the adder A 5 soft in Fi g. 7 are labeled LS2 and L ^{1 S1.} 50 bundles. the output of which is fed to an adder A 6 which leads to the memory location d of the run-out register. The value contained at the output of the adder AR is fed to an input register ER 7 at the connection point kd A 6, which is no longer tapped because this feed output register is denoted by AR 7. The place behind the tap is located there and the serial stored multiplicand is multiplied with a multi-storage of the multiplicand from left to 55 multiplier 0.3574 and the result obtained on the right takes place. If a logical 1 is contained in the memory location d of the output result at the second input of the adder A 6 supply register AR. so is directed. Furthermore, the multiplicand in the run-out is this via an Ar terminating point P between the register AR 7 with the multiplier 1.785 multipli memory location d of the input register ER and the adorned and the result is input to an adder A 7 memory location d of the output register AR to a 60 From the output of the Entry register ER 7 is transferred to an AND gate G2. Another input register ER 8 is driven into the second input, this gate of which is the additional pulse ZF according to FIG. 2 run-out register is denoted by AR 8. The one entered there. Furthermore, it should be noted whether the pre-stored multiplicand is multiplied by a multiplier character storage location V with a logical 0 (advance of 0.1838 and gets into the second sign plus) or a logical 1 (sign with the 55 input of adder A 5. At the same time a nus) is filled. In the case of negative multiplicands, further multiplication by the factor 1 must be carried out through the transmission memories VS 1 and US2 at the beginning and the result must be set to a logic 0 in an adder A 9 of the read-out process, the second input of which is taken from the output of the

Addierers A 7 angesteuert wird. Am Ausgang des Addierers A 9 hat das Signal die durch die Wahl der Faktoren bei den einzelnen Auslaufregistcrn ARl bis A R 8 und die Wahl der Schaltungsanordnung sich ergebenden Beeinflussung erfahren, die im vorliegenden Beispiel den Verlauf eines Tiefpaßfilters hat. Wenn die Filtercharakteristik für ein derartiges Digitalfilter durch Wahl des Schaltungsaufbaues und der Multiplikatoren festgelegt ist, so wird über längere Zeit, gegebenenfalls für die Gesamtzeit der Benutzung dieses Filters, mit immer den gleichen Filterkoeffizienten und mit Multiplikatoren gearbeitet. Soll eine Änderung in der Filterkurve vorgesehen werden, so wird zweckmäßig ein anderer Einschub oder eine andere Steckkarte in das Gerät eingesetzt, bei dem wiederum fest eingestellt die gewünschten neuen Filterkoeffizienten und damit Multiplikatoren vorhanden sind. Es ist aber auch möglich, die Abgriffe an den Anschlußklemmen zu verändern.Adder A 7 is controlled. At the output of the adder A 9 , the signal has been influenced by the selection of the factors for the individual discharge registers AR1 to AR 8 and the selection of the circuit arrangement, which in the present example has the course of a low-pass filter. If the filter characteristic for such a digital filter is determined by the choice of the circuit structure and the multipliers, the same filter coefficients and multipliers are used over a longer period of time, possibly for the entire time this filter is used. If a change in the filter curve is to be provided, a different plug-in unit or another plug-in card is expediently inserted into the device, in which the desired new filter coefficients and thus multipliers are again permanently set. But it is also possible to change the taps on the connection terminals.

Um Richtlinien zur Bestimmung einer minimalen Anzahl notwendiger Addierer anzugeben, kann vorteilhaft in folgender Weise vorgegangen werden:To have guidelines for determining a minimum Specifying the number of adders required can advantageously be proceeded in the following way:

Die Absolutwerte der Multiplikatoren werden von der dezimalen Form in die binärcodierte Dualform umgewandelt, wobei nur so viel Stellen der Dualform einbezogen werden, daß der angenäherte Multiplikator in Dezimalform (._v) um nicht mehr als eine vorgegebene Schranke s vom Ausgangswert (λ) abweicht. Die Umwandlung ist einmal ohne, einmal mit abschließender Aufrundung des binärcodierten Wertcs durchzuführen. Anschließend wird untersucht, welcher der beiden Werte innerhalb der vorgegebenen Schranke dem Ausgangswert am nächsten liegt. Sind auf diese Weise sämtliche Multiplikatoren bestimmt, ist bei Verwendung für ein Digitalfilter dessen zugehörige Pol-Nullstellen-Konfiguration in der komplexen z-Ebene zu ermitteln und daraus die resultierende Übertragungsfunktion zu bestimmen. Ersteres ist bei Teilsystemen maximal zweiter Ordnung (Parallel- oder Kaskadenform des digitalen FiI-ters) besonders einfach, letzteres kann entweder grafisch oder, da es sich dabei um ein geometrisches Problem handelt, mit Hilfe eines einfachen Rechenprogramms durchgeführt werden. Damit kann dann abgeschätzt werden, ob bei der vorgegebenen Schranke die Genauigkeit der approximierten Übertragungsfunktion ausreicht. Wenn nicht, ist die vorgegebene Schranke zu verringern und das Verfahren erneut durchzuführen. Mit den so festgelegten Faktoren im Binärcode ergibt sich die Anzahl der notwendigen Addierer aus der Anzahl der logischen Einsen minus 1.The absolute values of the multipliers are converted from the decimal form to the binary-coded dual form, whereby only so many digits of the dual form are included that the approximate multiplier in decimal form (. _V ) does not deviate by more than a specified limit s from the initial value (λ). The conversion is to be carried out once without, once with final rounding up of the binary-coded value. It is then examined which of the two values is closest to the initial value within the specified limit. Once all the multipliers have been determined in this way, if a digital filter is used, its associated pole-zero configuration must be determined in the complex z-plane and the resulting transfer function determined from this. The former is particularly simple with sub-systems of a maximum of the second order (parallel or cascade form of the digital filter), the latter can either be carried out graphically or, since this is a geometric problem, with the help of a simple computer program. It can then be estimated whether the accuracy of the approximated transfer function is sufficient for the specified limit. If not, the specified limit must be reduced and the procedure carried out again. With the factors determined in this way in the binary code, the number of necessary adders results from the number of logical ones minus 1.

Hierzu 5 Blatt ZeichnungenIn addition 5 sheets of drawings

Claims

Patent claims:

1. Arithmetic unit for performing multiplications of a multiplier that can be set in binary form and a multiplicand that is also available in binary form, in which a first shift register is provided as an inlet register, into which the multiplicand remaining less than one is entered serially, in which as an outlet register a second shift register is provided, into which the multiplicand from the first shift register is transferred in parallel by a control pulse, in which the multiplicand is also stored serially from the second shift register and in which the second shift register is only scanned at those memory locations and the contents of the transfer register is read out serially as a partial result, at which the associated multiplier (factor) has a logical one, negative numbers being shown in two's complement and the progression from the higher-order to the lower-order storage location n of the multiplier is chosen opposite the course of the valency of the digits of the multiplicand and the partial results are summarized in additions, characterized in that adjacent to the most significant memory location of the shift registers (ER, AR) a memory location (V) for storing the sign of the multiplicand indicating bits (sign bits) is provided such that a one is getpeichert for a positive sign to zero and to a negative sign, that the fid becoming memory locations are filled with the sign bit in the withdrawal of gas from the second shift register (AR) and that the withdrawal from the second shift register (AR) in the order from the least significant bit (LSB) to the most significant bit (MSB) , with a bit number corresponding to the number of multiplicand bits being read out and the bit read out first being evaluated as the least significant bit in terms of the result.

2. Arithmetic unit according to claim 1, characterized in that the memory location (V) for the sign bit in the second shift register (AR) • is switched back to its input and receives the shift clock.

3. Arithmetic unit according to one of the preceding claims, characterized in that the first shift register (ER) around the second shift register (AR) has the same number of memory • parts.

4. Arithmetic unit according to one of the preceding claims, characterized in that the control clock for both shift registers (ER. AR) is chosen to be the same.

5. Arithmetic unit according to one of the preceding claims, characterized in that the AbgrifTsstellen am / while shift register (AR) adders (A 1, / 1 2, A 3, A 4) are connected downstream, soft the results of two taps or a subtotal and that Summarize the result of a tapping point and pass it on fFip. 3 V

6. Arithmetic unit according to one of the preceding claims, characterized in that for multipliers with a larger uninterrupted sequence of logic 0, counted from the end of the multiplier assigned to the end of the second shift register (AR) , as many digits of the first (ER) and possibly of the second shift register (AR) are not present, as in uninterrupted sequence logical 0s follow one another at the multiplier (FIG. 4).

7. Arithmetic unit according to one of the preceding claims, characterized in that a corresponding number of taps are provided at the individual storage locations of the second shift register (AR) for the simultaneous processing of several multipliers (FIG. 5).

8. Arithmetic unit according to claim 7, characterized in that each multiplier is assigned its own adders (Al, A 2; Al *, A 2 *) . which result in the desired product.

9. Arithmetic unit according to claim 7, characterized in that the adders (A 1, A 2; A 1 *, A 2 * ) only in each case with at least partial agreement of factor positions in a logical 1 of the various factors for this common factor (s) is present once (A 2) and its results are used in both additions (FIG. 6).

10. Arithmetic unit according to one of the preceding claims, characterized in that, to reduce rounding errors, carry memories (USl, US 2) are provided, into which that bit position of the multiplicand is read that is one memory position lower than the highest in the associated adder ( A 2) memory location still to be recorded.

11. Arithmetic unit according to one of the preceding Claims, characterized in that of two for a given number of digital digits a given multiplier only approximate possible values of the ones is selected that deviates the least from the given multiplier.

12. Arithmetic unit according to one of the preceding claims, characterized by the use as arithmetic unit for a digital filter.

13. Arithmetic unit according to claim 12, characterized in that the one of two on both sides of the given multiplier lying currency values selected wildly in the resulting resulting filter characteristic results in the slightest deviation from the desired course.