DE202021100221U1

DE202021100221U1 - Gerät zum Aufbau der programmierbaren digitalen Mikroprozessor-Systeme

Info

Publication number: DE202021100221U1
Application number: DE202021100221.2U
Authority: DE
Original assignee: Individual
Current assignee: Individual
Priority date: 2020-01-22
Filing date: 2021-01-18
Publication date: 2021-02-24
Anticipated expiration: 2031-01-19
Also published as: RU2726497C1

Abstract

Gerät für den Aufbau der programmierbaren digitalen Mikroprozessor-Systeme, bestehend aus einem Eingangsblock, der Signale von Gebern aufnimmt und einen bestimmten Schlüssel an seinem Ausgang erstellt;aus einem Ausgangsblock zur Aufzeichnung der Schlüsselwerte, die aus allen logischen Kanälen des Mehrkanal-Rechenwerks und aus dem Schalt- und Rechenblock in die entsprechenden Speicherzellen übermittelt werden und über Digital-Analogwandler an elektronische Geräte, elektrisch angetriebene Geräte und Alarmanagen übertragen werden;aus einem Programmblock;aus einem Befehls-Verteilungsmodul (BVM), welches mit den Eingängen mit bestimmten Ausgängen des Programmblocks sowie mit den Ausgängen mit den Eingängen der entsprechenden Blocks und Module verknüpft ist;aus einem Arbeitsspeicherblock;aus einem Synchronisations- und Schalt- und Rechenblock, bestehend aus den Elementen UND-ODER, aus den Elementen AUSSCHLIESSENDES ODER, UND-Elementen, Zählflipflops, Decodern, wobei die entsprechenden Decoder-Eingänge mit drei bestimmten Ausgängen des BVM-Moduls verknüpft sind und die ersten Eingänge der ersten zwei UND des UND-ODER-Elements mit dem dritten und vierten Ausgang des Decoders verknüpft sind, die zweiten Eingänge an den Ausgang des Eingangsblocks angeschlossen sind, die durch die erste und die zweite Eingangsgruppe mit den Informationsausgängen der gesteuerten Anlage und mit der Gruppe der Adress-Ausgänge des Programblocks sowie mit dem Ausgang des Arbeitsspeichers verknüpft sind, der Ausgang des UND-ODER-Elements an den ersten Eingang des AUSSCHLIESSENDES ODER-Elements angeschlossen ist, dessen zweiter Eingang mit einem bestimmten Ausgang des BVM-Moduls verknüpft ist, der Ausgang des AUSSCHLIESSENDES ODER-Elements mit dem ersten Eingang des dritten UND-Elements verknüpft ist, der durch den zweiten Eingang mit dem Ausgang des verknüpft, der Informationseingang der gesteuerten Flipflops ist mit dem direkten Ausgang der gesteuerten Speicherzelle und der invertierende Ausgang des Flipflops über einen gemeinsamen Bus des Schaltsystems an den Ausgangsblock angeschlossen, drei gesteuerte Eingänge des gesteuerten Elements sind mit drei bestimmten Ausgängen des BVM-Moduls verknüpft, einer davon ist auch mit dem zweiten Eingang des ersten AUSSCHLIESSENDES ODER-Elements und der andere mit dem ersten Eingang des fünften ODER-Elements verknüpft, der Ausgang des Letzteren ist an den Eingang des neunten UND-Elements angeschlossen. Im Gerät,im Schalt- und Rechenblock, der logische Funktionen, die einstellige Eingangsvariablen berechnet, die über die entsprechenden logischen Elemente an den Zähleingang des Zählflipflop gelangen, sind die ersten Eingänge des dritten und des vierten UND-Elements als Bestandteil der UND-ODER-Elemente an die entsprechenden zwei Decoder-Ausgänge angeschlossen. Die zweiten Eingänge sind mit dem Ausgang des Steuerelements des Mehrkanal-Rechenblocks und mit dem Ausgang des diskreten Moduls DM verknüpft. Die Eingänge des ersten und des zweiten Decoders im Mehrkanal-Rechenblock sind an die entsprechenden Ausgänge des BVM-Moduls angeschlossen. Bestimmte Ausgänge des ÜSB-Übertrags-Steuerblocks, der die Rechenoperationen Addition und Subtraktion sichert, sind mit den entsprechenden Eingängen der zweiten UND-Elemente aller logischen Kanäle bis auf den ersten verknüpft.Der zweite Eingang des zweiten UND-Elements des ersten logischen Kanals ist gemeinsam mit dem entsprechenden Eingang des ÜSB-Blocks an den Ausgang des ersten AUSSCHLIESSENDES ODER-Elements der Mehrkanal-Rechenblocks angeschlossen, wobei der entsprechende Ausgang des ersten Decoders mit dem zweiten Eingang des neunten UND-Elements verknüpft ist. Die Eingänge des achten UND-Elements sind mit den Ausgängen des Synchronisationsblocks und des sechsten ODER-Elements verknüpft. Der Ausgang ist mit dem ersten Eingang des vierten ODER-Elements verknüpft, dessen Ausgang an den „0“-Zurücksetz-Eingang der zweiten Zählflipflops aller logischen Kanäle angeschlossen ist. Die Eingänge des fünften UND-Elements sind mit dem bestimmten Ausgang des BVM-Moduls sowie mit dem entsprechenden Ausgang des Synchronisationsblocks verknüpft. Der Ausgang des sechsten UND-Elements verknüpft. Die Eingänge des AUSSCHLIESSENDES ODER-Elements sind an den bestimmten Ausgang des BVM-Moduls und den ersten T1-Bus aus den gemeinsamen Bussen des Verbindungssystems verknüpft. Der Ausgang ist mit dem zweiten Eingang des fünften ODER-Elements verknüpft. Im Mehrkanal-Rechenblock gibt es „n“ der gleichen Schaltkreisfragmente Φ1...Φn gemäß der Anzahl der logischen Kanäle, Jedes Schaltkreiselement ist mit dem entsprechenden logischen Kanal verknüpft und enthält zwei logische Elemente ODER und AUSSCHLIESSENDES ODER, wobei der zweite und der dritte Eingang des ODER-Elements mit dem Ausgang des zweiten UND-Elements des entsprechenden logischen Kanals und mit dem entsprechenden Ausgang des im Gerät vorhandenen Befehlsverteilungsmoduls BVM verknüpft ist.Der Ausgang ist mit dem ersten Eingang des AUSSCHLIESSENDES ODER-Elements verknüpft, dessen zweiter Eingang an den Ausgang des ersten Zählflipflops des entsprechenden logischen Kanals angeschlossen ist. Die Ausgänge der AUSSCHLIESSENDES ODER-Elemente, die die Ausgänge der entsprechenden Schaltkreisfragmente sind, sind mit den Informationseingängen des elektronischen Schalters und des gesteuerten Elements des Mehrkanal-Rechenblocks verknüpft, wobei der erste Eingang des ersten AUSSCHLIESSENDES ODER-Elements mit dem Ausgang des sechsten UND-Elements verknüpft ist. Im Schalt- und Rechenblock ist das erste ODER-Element, das mit drei Eingängen und mit dem Ausgang des BVM-Moduls verknüpft ist, mit dem Ausgang des fünften UND-Elements und mit dem Ausgang des neunten UND-Elements und mit dem Ausgang mit dem ersten Eingang des achten UND-Elements verknüpft. Die Eingänge des neunten UND-Elements sind entsprechend an den Ausgang des AUSSCHLIESSENDES ODER-Elements und an den bestimmten Ausgang des BVM-Moduls angeschlossen. Der Zähleingang des zweiten Zählflipflops ist mit dem Ausgang des achten UND-Elements verknüpft. Das ODER-Element ist mit den Eingängen mit dem bestimmten Ausgang des BVM-Moduls und mit dem CT-Bus der Alarmsignalübertragung verknüpft. Der Ausgang ist mit dem Sperreingang des Decoders des Schalt- und Rechenblocks sowie mit den Eingängen des dritten, vierten, sechsten, zehnten und elften UND-Elements verknüpft. Der andere Eingang des sechsten UND-Elements ist mit dem Inversionsausgang des zweiten Zählflipflops verknüpft. Der Ausgang ist mit den Sperreingängen des ersten und des zweiten Decoders, mit den entsprechenden Eingängen des vierten, fünften und zehnten UND-Elements des Mehrkanal-Rechenblocks sowie mit dem Sperreingang des Decoders des Verbindungssystems und mit dem bestimmten Eingang des dritten UND-Elements jedes logischen Kanals verknüpft. Die Eingänge des siebten UND-Elements sind an die entsprechenden Ausgänge des Synchronisationsblocks und des BVM-Moduls angeschlossen. Der Ausgang ist mit dem „0“-Zurücksetz-Eingang des zweiten Zählflipflops und zwei Eingänge des fünften UND-Elements sind mit dem Ausgang des Decoders und mit dem Ausgang des zweiten AUSSCHLIESSENDES ODER-Elements verknüpft. Der zweite Eingang des achten UND-Elements ist an den entsprechenden Ausgang des Synchronisationsblocks angeschlossen. Der Ausgang des UND-NICHT-Elements ist mit dem dritten Eingang des dritten UND-Elements verknüpft. Der erste Eingang des UND-NICHT-Elements ist mit dem entsprechenden Ausgang des BVM-Moduls verknüpft. Der zweite Eingang des zehnten UND-Elements im Mehrkanal-Rechenblock ist mit dem entsprechenden Ausgang des BVM-Moduls verknüpft. Der Ausgang ist mit dem anderen Eingang des sechsten UND-Elements und mit dem bestimmten Eingang des zweiten UND-Elements aller logischen Kanäle verknüpft. Jeder von ihnen enthält ein logisches UND-NICHT-Element, das mit seinem ersten Eingang an den entsprechenden Ausgang des BVM-Moduls angeschlossen ist und mit dem Ausgang mit dem bestimmten Eingang des dritten UND-Elements des entsprechenden Mehrkanal-Rechenblocks verknüpft ist. Der Block des beschleunigten Übertrags ÜSB hat eine Struktur, die durch die nachfolgenden logischen Funktionen ermittelt wird:M2 = M1 • B1 + P1M3 = M1 • B1 • B2 + P1 • B2 + P2M4 = M1 • B1 • B2 • B3 + P1 • B2 • B3 + P2 • B3 + P3............................Mn = M1 • B1 • B2 ...... Bn-1 + P1 • B2 • B3 ...... Bn-1 +... +Pn-2 • Bn-1 + Pn-1Mn + 1 = M1 • B1 ....... Bn + P1 • B2 •....• Bn+....+ Pn-1 • Bn + Pn. Dabei sind:M1 - das Signal vom Ausgang des ersten AUSSCHLIESSENDES ODER-Elements des Mehrkanal-Rechenblocks, das am entsprechenden ÜSB-Block ankommt;M2....Mn - die Übertragssignale, die von den Ausgängen des ÜSB-Blocks an den Eingängen der zweiten UND-Elemente aller logischen Kanäle bis auf den ersten ankommen;Mn + 1 - die Übertragssignale, die vom Ausgang des ÜSB-Blocks an den Eingang des diskreten Moduls DM ankommen;B1 ....Bn - die Signale von den Ausgängen der ersten Zählflipflops aller logischen Kanäle, die an den entsprechenden Eingängen des ÜSB-Blocks ankommen;P1....Pn - die Übertragssignale, die von den Ausgängen der zweiten Zählflipflops aller logischen Kanäle an den bestimmten Eingängen des ÜSB-Blocks ankommen, das Modul der Informationsumwandlung MIU, das „n“ des Speichermoduls MP1...MPn nach der Anzahl der gemeinsamen Busse T1...Tn im Verbindungssystem enthält. Jedes Speichermodul enthält einen Zählflipflop, ein logisches UND-Element sowie ein logisches AUSSCHLIESSENDES ODER-Element. Das erste Speichermodul MP1 enthält zusätzlich das zweite UND-Element, wobei der „0“-Zurücksetz-Eingang der Zählflipflops bei allen Speichermodulen mit dem Ausgang des zweiten UND-Elements des ersten Speichermoduls verknüpft ist. Die Eingänge des zweiten UND-Elements sind an die bestimmten Ausgänge des ersten Decoders des Mehrkanal-Rechenblocks und des Synchronisationsblocks angeschlossen. Der Zählflipflop in jedem Speichermodul ist mit dem Ausgang des UND-Elements verknüpft, dessen drei Eingänge mit dem Ausgang des ersten Decoders des Mehrkanal-Rechenblocks, mit dem bestimmten Ausgang des Synchronisationsblocks und mit dem Ausgang des AUSSCHLIESSENDES ODER-Elements verknüpft sind. Der erste und der zweite Eingang des Letzteren sind für alle Speichermodule bis auf den ersten dementsprechend mit den Ausgängen der Zählflipflops dieses und des vorausgehenden Speichermoduls verknüpft. Das erste Speichermodul ist mit dem Ausgang des Zählflipflops dieses Speichermoduls und mit dem Ausgang des AUSSCHLIESSENDES ODER-Elements des Schalt- und Rechenblocks verknüpft.Der dritte elektronische Schlüssel, der mit den Informationseingängen mit den Ausgängen der Zählflipflops aller Speichermodule verknüpft ist, ist mit dem Steuereingang mit dem entsprechenden Ausgang des BVM-Moduls verknüpft. Die Ausgänge sind an den gemeinsamen Bus T1...Tn des Verbindungssystems angeschlossen. Im Mehrkanal-Rechenblock wurde die Verbindung zwischen dem zweiten Eingang des UND-NICHT-Elements und dem Ausgang des AUSSCHLIESSENDES ODER-Elements des entsprechenden Schaltkreisfragments Φ1...Φn in jedem logischen Kanal hergestellt. Jeder von ihnen enthält das UND-Element, das mit seinen Eingängen mit dem Ausgang des ersten ODER-Element des Mehrkanal-Rechenblocks und mit dem Ausgang des BVM-Moduls verknüpft ist. Der Ausgang ist mit dem ersten Eingang des ODER-Elements verknüpft. Im Schalt- und Rechenblock ist der Ausgang des zweiten AUSSCHLIESSENDES ODER-Elements mit den Eingängen des UND-NICHT-Elements, mit dem elften UND-Element und dem NICHT-Element verknüpft, dessen Ausgang an den Eingang des zehnten UND-Elements angeschlossen ist. Drei andere Eingänge des zehnten UND-Elements sind mit den Ausgängen des BVM-Moduls, des Synchronisationsblocks und mit dem direkten Ausgang des dritten Zählflipflops verknüpft. Drei andere Eingänge des elften UND-Elements sind mit dem Inversionsausgang des dritten Zählflipflops, mit den Ausgängen des BVM-Moduls und mit dem Synchronisationsblock verknüpft. Der Ausgang des zehnten UND-Elements ist mit dem ersten Eingang des ODER-Elements verknüpft. Der Ausgang des elften UND-Elements ist mit dem Einstellungseingang in „1“ des dritten Zählflipflops verknüpft, dessen Inversionsausgang an den Eingang des dritten UND-Elements angeschlossen ist. Vier Eingänge des zwölften UND-Elements sind mit dem direkten Ausgang des dritten Zählflipflops, mit den bestimmten Ausgängen des BVM-Moduls, des Synchronisationsblocks und des ODER-Elements verknüpft. Der Ausgang ist mit dem ersten Eingang des zweiten ODER-Elements verknüpft, dessen zweiter Eingang an den Ausgang des dritten UND-Elements angeschlossen ist, und der Ausgang ist mit dem Zähleingang des Zählflipflops verknüpft. Der „0“-Zurücksetz-Eingang des dritten Zählflipflops ist mit dem Ausgang des dritten ODER-Elements Zähleingang ist der vierte Zählflipflop mit dem Ausgang des fünfzehnten UND-Elements verknüpft und mit den Eingängen an den Ausgang des Synchronisationsblocks und an den Ausgang des vierten ODER-Elements angeschossen, der mit den Eingängen mit dem bestimmten Ausgang des BVM-Moduls und mit dem Ausgang des zweiten AUSSCHLIESSENDES ODER-Elements des Schalt- und Rechenblocks verknüpft ist. Der vierte Zählflipflop ist mit dem ersten Sperreingang des Decoders und mit den Eingängen des dritten, vierten, zehnten, elften und zwölften UND-Elements des Schalt- und Rechenblocks verknüpft.

Description

Das vorgeschlagene Gerät wird zum Aufbau der programmierbaren Controller, der programm-logischen Steuerung und Regelung der Prozessanlagen in diversen Fertigungsbereichen, im Verkehrswesen, zur Steuerung einzelner Maschinen und Vorrichtungen sowie zum Aufbau der Diagnose- und Notfallvorbeugesysteme verwendet, die ermöglichen, gleichzeitig eine logische Analyse der mehrstelligen und der einstelligen diskreten Signale, die von den jeweiligen Gebern empfangen werden, durchzuführen. Anschließend sollen optimale Steuer-Lösungen, beispielsweise für Elektroverteilungsblocks, Maschinen und Vorrichtungen umgesetzt werden. Das Gerät ist in der Lage, optimale Lösungen zu finden, indem man die Berechnungen der Ausdrücke und der variablen Ausdrücke (Prädikate) einsetzt, um Endautomaten effizient und taktentsprechend konsequent umzusetzen.
Es ist ein Gerät bekannt, bestehend aus einem Eingangsblock, der Signale von Gebern empfängt und einen bestimmten Schlüssel an seinem Ausgang erstellt, einem Ausgangsblock zur Speicherung der Ergebnisse, die aus den Mehrkanal-Schalt- und Rechenblocks kommen, einem Programmblock, in dem das Programm der Geräte-Funktionen abgelegt ist, einem Arbeitsspeicher-Block zur Abspeicherung der Zwischenergebnisse der Berechnungen, einem Synchronisationsblock aus logischen Kanälen mit funktionell veränderbaren Zählflipflops und einem Block des beschleunigten Übertrags (1).
Zu den Nachteilen dieses Gerät gehören eine eingeschränkte Funktionalität, weil die Berechnung der nichtlinearen Funktionen im Schalt- und Rechenblock nicht möglich ist, eine relativ niedrige Rechengeschwindigkeit, eine große Anzahl von Speicherzellen im Programmblock sowie im Arbeitsspeicherblock ein großer Programmierungsumfang aufgrund einer großen Anzahl der Takte und der Zwischenergebnisse bei der Berechnung der logischen Funktionen, die einstellige und mehrstellige Variablen enthalten.
Am nächsten steht ein Gerät, bestehend aus einem Eingangsblock, der einstellige und mehrstellige duale Signale von der gesteuerten Anlage empfängt und diese zur Umwandlung an den Schalt- und Rechenblock und in den Mehrkanal-Rechenblock weiterleitet, einem Arbeitsspeicherblock, in dem die Zwischenergebnisse der Berechnungen abgelegt werden, einem Block des beschleunigten Übertrags bei arithmetischen Berechnungen, einem Impulsumwandlungsmodul, wobei die Impulse konsequent in den parallelen dualen Schlüssel folgen, einem Programmblock, der die Funktionalität aller Blocks und Module steuert, und einem Synchronisationsblock, der eine dynamische Stabilität der Gerätleistung sichert (2).
Zum Nachteil dieses Gerät gehört die fehlende Möglichkeit der Umsetzung der nichtlinearen Algorithmen durch einen „Übersprung“ bei der Programmausführung, was manchmal notwendig ist, um die Umsetzungszeit des Programms zu reduzieren und dementsprechend die Verspätungszeit zwischen dem Zeitpunkt des Signaleintreffens von der Anlage und dem Zeitpunkt der Ansteuerung der Regler und der Ausführungsmechanismen bis zum Sollwert. Ein weiterer Nachteil dieses Gerät besteht in der fehlenden Möglichkeit der Berechnung der nichtlinearen Algorithmen durch den Schalt- und Rechenblock, ungeachtet der Funktionalität des Mehrkanal-Rechenblocks. Dies reduziert die Funktionalität des Geräts und seine Rechengeschwindigkeit bei der Berechnung der nichtlinearen Algorithmen.
Die Aufgabe der Erfindung besteht darin, eine Vorrichtung mit erweiterter Funktionalität und erhöhter Rechengeschwindigkeit zu bauen.
Als Lösung für diese Aufgabe wird das Gerät zum Aufbau der programmierbaren digitalen Mikroprozessor-Systeme vorgeschlagen. Es besteht aus einem Eingangsblock, der diskrete Signale von Gebern aufnimmt und einen bestimmten dualen Schlüssel am Ausgang erstellt, einem Ausgangsblock für die Aufzeichnung der Schlüsselwerte, die aus einem Mehrkanal-Schalt- und Rechenblock in die Speicherzellen übermittelt werden und über digital-analoge Wandler an elektronische Vorrichtungen und elektrisch angetriebene Maschinen weitergeleitet werden. Weiter besteht es aus einem Programmblock, der mit bestimmten Ausgängen mit dem Befehlsverteilungsmodul BVM verknüpft ist, einem Arbeitsspeicherblock, einem Synchronisationsblock und einem Schalt- und Rechenblock aus einem UND-ODER-Element und einem weiteren AUSSCHLIESSENDES ODER-Element, aus acht UND-Elementen, zwei Zählflipflops und einem Decoder, der mit drei Eingängen an bestimmte Ausgänge des BVM-Moduls angeschlossen ist. Die ersten Eingänge der ersten zwei UND des Elements UND-ODER sind mit den dritten und vierten Ausgängen des Decoders verknüpft. Die zweiten Eingänge sind an den Ausgang des Eingangsblocks angeschlossen, der mit der ersten und der zweiten Gruppe der Eingänge der Gruppe der Informationsausgänge der gesteuerten Anlage und mit der Gruppe der Adress-Ausgänge des Programmblocks sowie mit dem Ausgang des Arbeitsspeicherblocks verknüpft ist. Der Ausgang des UND-ODER-Elements ist an den ersten Eingang des AUSSCHLIESSENDES ODER-Elements angeschlossen, dessen zweiter Ausgang mit dem bestimmten Ausgang des BVM-Moduls verknüpft ist. Der Ausgang des AUSSCHLIESSENDES ODER-Elements ist mit dem Eingang des dritten UND-Elements verknüpft, der mit den anderen Eingängen mit den Ausgängen d' und S mit dem Synchronisationsblock verknüpft ist. Die Eingänge des vierten UND-Elements sind an den Ausgang des BVM-Moduls angeschlossen, und der Ausgang ist mit dem Eingang der „0“-Einstellung des Zählflipflops verknüpft. Der Ausgang des zweiten AUSSCHLIESSENDES ODER-Elements ist mit den Informationseingängen des Ausgangsblocks und des Arbeitsspeicherblocks verknüpft. Die ersten Eingänge des ersten und des zweiten UND-Elements sind an den ersten und den zweiten Ausgang des Decoders angeschlossen. Deren zweite Eingänge sind vereint und mit den Ausgängen des Synchronisationsblocks verknüpft. Die Ausgänge sind mit den Eingängen des Ausgangsblocks und des Arbeitsspeicherblocks zur Steuerung der Informationsaufzeichnung, einem Mehrkanal-Rechenblock mit einem gesteuerten Element, einem zweiten, vierten, fünften, sechsten, vom siebten bis zum zwölften UND-Element, einem ersten, vom dritten bis zum sechsten und das achte ODER-Elemente, einem ersten und zweiten Decoder, die mit ihren Eingängen mit den entsprechenden Ausgängen des BVM-Moduls verknüpft sind, einem aus einer gesteuerten Speicherzelle, einem gesteuerten Zählflipflop, einem elektronischen Schalter, einem NICHT-Element, einem aus dem Element und dem ersten AUSSCHLIESSENDES ODER-Element und „n“ der parallel funktionierenden logischen Kanäle, die eine ähnliche Struktur haben und jeder ein AUSSCHLIESSENDES ODER-Element enthält, drei UND-Elemente, ein ODER-Element, zwei Zählflipflops, Stellenversetzungsmodule. Dabei ist der Ausgang des logischen AUSSCHLIESSENDES ODER-Elements in jedem logischen Kanal des Mehrkanal-Rechenblocks mit dem ersten Eingang des ODER-Elements und dessen zweiter Eingang mit dem Ausgang des UND-Elements verknüpft. Der Ausgang des ODER-Elements ist mit dem ersten Eingang des dritten UND-Elements verknüpft. Der Ausgang des Letzteren ist mit dem Zähleingang des ersten Zählflipflops verknüpft, dessen zweiter Eingang mit dem Ausgang des zweiten UND-Elements verknüpft ist. Der Ausgang des ODER-Elements ist mit dem ersten Eingang des dritten UND-Elements verknüpft. Der Ausgang des Letzteren ist mit dem Zähleingang des ersten Zählflipflops verknüpft, dessen Ausgang an den Zähleingang des zweiten Zählflipflops angeschlossen ist. Dabei ist der Ausgang des ersten ODER-Elements im Mehrkanal-Rechenblock mit den zweiten Eingängen der AUSSCHLIESSENDES ODER-Elemente der logischen Kanäle verknüpft. Der erste und der zweite Eingang des ersten ODER-Elements sind entsprechend mit den Ausgängen des zweiten Decoders und des siebten UND-Elements verknüpft. Der erste und der zweite Eingang des zweiten UND-Elements sind mit einem der Ausgänge des Synchronisationsblocks und mit einem bestimmten Ausgang des ersten Decoders verknüpft. Der Ausgang ist mit dem Steuereingang des gesteuerten Zählflipflops verknüpft. Die Eingänge des ODER-NICHT-Elements sind mit dem entsprechenden Ausgang des zehnten UND-Elements, mit dem Ausgang des ersten Decoders und mit dem Ausgang des dritten ODER-Elements verknüpft. Der erste Eingang des siebten UND-Elements ist an den entsprechenden Ausgang des zweiten Decoders angeschlossen. Der Ausgang des ODER-NICHT-Elements ist mit dem dritten Eingang des M-Moduls verknüpft. Die zweiten Eingänge des sechsen und des siebten UND-Elements sind entsprechend mit dem direkten und mit dem Inversionseingang der gesteuerten Speicherzelle verknüpft, deren Informationseingang mit dem Ausgang des zweiten ODER-Elements des diskreten Moduls DM verknüpft ist, welches das erste und das zweite logische UND-Element, ein NICHT-Element, das dritte logische UND-Element und das ODER-Element enthält. Dabei sind die Eingänge des dritten logischen UND-Elements mit den Ausgängen des ersten Zählflipflops des vorletzten und des letzten Kanals verknüpft. Die Eingänge des zweiten UND-Elements sind mit dem Ausgang des dritten logischen UND-Elements und mit dem entsprechenden Ausgang des BVM-Moduls verknüpft, das ebenfalls an den Eingang des NICHT-Elements angeschlossen ist. Der Ausgang des Letzteren ist mit dem Eingang des ersten UND-Elements verknüpft, dessen anderer Eingang mit einem der Ausgänge des ÜSB-Blocks verknüpft ist. Der Ausgang ist an den ersten Eingang des ODER-Elements angeschlossen, dessen zweiter Eingang mit dem Ausgang des UND-Elements verknüpft ist. Der Steuereingang der gesteuerten Speicherzelle ist mit dem Ausgang des vierten UND-Elements verknüpft. Der Informationseingang des gesteuerten Zählflipflops im Mehrkanal-Rechenblock ist mit dem direkten Ausgang der gesteuerten Speicherzelle verknüpft. Der Inversionseingang des gesteuerten Zählflipflops ist über einen gemeinsamen Bus des Verbindungssystems an den Ausgangsblock angeschlossen. Drei Steuereingänge des gesteuerten Elements sind mit drei Befehlsbussen des BVM-Moduls verknüpft, wobei zwei davon ebenfalls mit dem ersten Eingang des fünften ODER-Elements sowie mit dem entsprechenden Eingang des ersten AUSSCHLIESSENDES ODER-Elements verknüpft sind. Der Ausgang des fünften ODER-Elements ist an den ersten Eingang des neunten UND-Elements angeschlossen. Die ersten Eingänge des dritten und des vierten UND-Elements, des UND-ODER-Elements im Schalt- und Rechenblock sind an die entsprechenden zwei Ausgänge des Decoders angeschlossen. Die zweiten Eingänge sind mit dem L1-Ausgang des gesteuerten Elements des Mehrkanal-Rechenblocks und mit den L2-Ausgängen des diskreten Moduls DM verknüpft. Die Eingänge des ersten und des zweiten Decoders des Mehrkanal-Rechenblocks sind an die entsprechenden Befehlsbusse des BVM-Moduls angeschlossen. Bestimmte Ausgänge des ÜSB-Moduls sind mit den zweiten Eingängen des zweiten UND-Elements aller logischen Kanäle bis auf den ersten angeschlossen. Der zweite Eingang des zweiten UND-Elements des ersten logischen Kanals ist zusammen mit dem entsprechenden Eingang des ÜSB-Blocks an den Ausgang des ersten AUSSCHLIESSENDES ODER-Elements des Mehrkanal-Rechenblocks verknüpft. Dabei ist der zweite Eingang des neunten UND-Elements mit einem bestimmten Ausgang des ersten Decoders verknüpft, die Eingänge des achten UND-Elements sind mit den Ausgängen des Synchronisationsblocks und des sechsten ODER-Elements verknüpft, und der Ausgang ist mit den Ausgängen des Synchronisationsblocks und des sechsten ODER-Elements verknüpft. Der Ausgang ist mit dem ersten Eingang des vierten ODER-Elements verknüpft, dessen Ausgang an die der „0“-Zurücksetz-Eingänge der zweiten Zählflipflops aller logischer Kanäle angeschlossen ist. Die Eingänge des fünften UND-Elements sind mit bestimmten Ausgängen des BVM-Moduls verknüpft, mit dem Ausgang d' und dem Ausgang des Synchronisationsblocks. Der Ausgang ist mit dem zweiten Eingang des vierten ODER-Elements und mit den „0“-Zurücksetz-Eingängen der ersten Zählflipflops aller logischen Kanäle des Verbindungssystems verknüpft und enthält gemeinsame Busse, elektronische Schlüssel und einen Decoder, der die Steuersignale an seinen Ausgängen erstellt, die an die entsprechenden Eingänge des Arbeitsspeicherblocks, des Ausgangsblocks und zwei elektronische Schlüssel des logischen Moduls LM, dessen Struktur und Funktionalität durch folgende logische Funktionen definiert wird: C''' = (C24 + C22) • b' • t1, C' = C24 • t1 • b', C'' = C24 • C22 • t1 • b', C⁰ = C24 • C22 • t1 • b', wobei C24 und C22 die Eingänge des logischen Moduls LM sind und mit den entsprechenden Ausgängen des BVM-Moduls verknüpft sind. T1 kommt vom Ausgang des NICHT-Elements des Blocks 7, b' und ist an den Ausgang des sechsten UND-Elements des Schalt- und Rechenblocks angeschlossen. C', C'', C⁰, C''' sind die Ausgänge des logischen Moduls LM und mit dem Ausgang C''' mit dem ersten Eingang des sechsten ODER-Elements des Mehrkanal-Rechenblocks verknüpft und mit den anderen Ausgängen mit den Eingängen der entsprechenden Module der Stellenversetzung SVM1, SVM2 und SVM3 in jedem logischen Kanal. Dabei befindet sich das Modul der Stellenversetzung SVM1 in allen logischen Kanälen bis auf den ersten und den letzten und setzt U'1 = (b' ⊕ b'') · C'', U'2 = (b' ⊕ b'') · C' um. Dabei sind U'1 und U'2 Ausgänge des SVM1-Moduls und mit den dritten und vierten Eingängen des ODER-Elements dieses und der nachfolgenden logischen Kanäle verknüpft. Die Variablen b', b'', C', C'' sind Eingangssignale für SVM 1, wobei b', b'' von den Ausgängen der ersten Zählflipflops dieses und der nachfolgenden logischen Kanäle kommen. C' und C'' kommen von den Ausgängen des logischen Moduls LM. Das Modul SVM2 im ersten logischen Kanal setzt die logischen Funktionen um U1 = b1 • C' • C⁰ + (b1 ⊕ bn) · C⁰, U2 = (b1 ⊕ b2) • C'' и U3 = (b1 ⊕ b2) • C', wobei U1, U2 und U3 Ausgänge des Moduls SVM2 sind. Mit den dritten und vierten Eingängen des ODER-Elements des ersten logischen Kanals und mit dem vierten Eingang des ersten ODER-Elements des zweiten logischen Kanals b1, b2, bn, C', C', C⁰ sind Eingänge des Moduls SVM2 verknüpf und sind mit den Ausgängen der ersten Zählflipflops des ersten, zweiten, letzten der logischen Kanäle und mit drei Ausgängen des logischen Moduls LM verknüpft. Das Modul SVM 3 berechnet die logische Funktion U1''' = bn • C'' • C15 + C15 · (b1 ⊕ bn) • C'', wobei das Signal U1''' vom Ausgang des Moduls MCP3 an den dritten Eingang des ersten ODER-Elements des letzten logischen Kanals kommt. Die Signale b1, bn, C'', C15 kommen an die Eingänge des Moduls SVM3 entsprechend von den Ausgängen der ersten Zählflipflops des ersten und des letzten logischen Kanals, vom Ausgang des logischen Moduls LM und von einem bestimmten Ausgang des BVM-Moduls, wo auch weiterhin überall mit dem Symbole• in den logischen Funktionen (Formeln) die logische Operation UND zwischen den Variablen und Unterfunktionen, die zur logischen Funktion gehören, bezeichnet wird. Mit dem Symbol + wird die logische Operation ODER bezeichnet, mit dem Symbol ⊕ - die logische Operation AUSSCHLIESSENDES ODER. Die Linie über der Variablen x bezeichnet die Inversion (NICHT) der Variablen X. Im Mehrkanal-Rechenblock, in dem der erste Eingang des vierten UND-Elements mit dem bestimmten Ausgang des BVM-Moduls verknüpft ist, ist der zweite Eingang mit dem entsprechenden Ausgang des Synchronisationsblocks verknüpft. Der dritte Eingang ist an den Ausgang des ODER-NICHT-Elements angeschlossen, und der vierte Eingang ist mit dem Ausgang des sechsten UND-Elements des Schalt- und Rechenblocks verknüpft. Der Steuereingang des elektronischen Schalters ist mit dem bestimmten Ausgang des ersten Decoders verknüpft. Der Ausgang des neunten UND-Elements ist mit den ersten Eingängen der ersten UND-Elemente in jedem logischen Kanal verknüpft. Die zweiten Eingänge der ersten UND-Elemente jedes logischen Kanals sind zusammen mit den Informationsausgängen des elektronischen Schalters des Mehrkanal-Rechenblocks mit den gemeinsamen Bussen des Verbindungssystems verknüpft. Die Ausgänge der ersten UND-Elemente in jedem logischen Kanal sind mit den ersten Eingängen der AUSSCHLIESSENDES ODER-Elemente verknüpft. Die gemeinsamen Busse sind ebenfalls an die Ausgänge des ersten und des zweiten elektronischen Schlüssels des Verbindungssystems und an die entsprechenden Eingänge des Arbeitsspeicher-blocks und des Ausgangsblocks angeschlossen. Die Eingänge des ersten und des zweiten elektronischen Schlüssels sind mit bestimmten Ausgängen des Eingangsblocks und des Arbeitsspeicherblocks verknüpft. Die Steuereingänge des ersten und des zweiten elektronischen Schlüssels, des Arbeitsspeicherblocks und des Ausgangsblocks sind mit den entsprechenden Ausgängen des Decoders des Verbindungssystems verknüpft, dessen drei Eingänge mit drei entsprechenden Ausgängen a1, a2 und a3 des Programmblocks verknüpft sind. Der zweite Eingang des UND-Elements des Impulszählers ist mit dem entsprechenden Ausgang des Synchronisationsblocks verknüpft, und der Ausgang ist an den Steuereingang des elektronischen Schlüssels des Impulszählers des Programmblocks angeschlossen. Die direkten Ausgänge aller ersten Zählflipflops sind mit bestimmten Eingängen der Stellenversetzungsmodule SVM1, SVM 2 und SVM 3 in den entsprechenden logischen Kanälen verknüpft. Das achte ODER-Element ist mit dem ersten und zweiten Eingang mit dem zweiten und dritten Ausgang des zweiten Decoders verknüpft. Der Ausgang ist mit dem ersten Eingang des sechsten UND-Elements verknüpft. Die Eingänge des AUSSCHLIESSENDES ODER-Elements sind an den bestimmten Befehlsbus des BVM-Moduls und an den ersten T1-Bus aus den gemeinsamen Bussen T1...Tn des Verbindungssystems verknüpft. Der Ausgang ist mit dem zweiten Eingang des fünften ODER-Elements verknüpft. Es gibt „n“ der gleichen Schaltkreisfragmente ϕ1...ϕn gemäß der Anzahl der logischen Kanäle. Jedes Schaltkreisfragment ist mit dem entsprechenden logischen Kanal verknüpft und enthält logische Elemente ODER und AUSSCHLIESSENDES ODER, wobei der zweite und der dritte Eingang des ODER-Elements mit dem Ausgang des zweiten UND-Elements des entsprechenden logischen Kanals und mit dem entsprechenden Ausgang des Befehlsverteilungsmoduls BVM verknüpft ist. Der Ausgang ist mit dem ersten Eingang des AUSSCHLIESSENDES ODER-Elements verknüpft, dessen zweiter Eingang an den Ausgang des ersten Zählflipflops des entsprechenden logischen Kanals angeschlossen ist. Die Ausgänge der AUSSCHLIESSENDES ODER-Elemente sind Ausgänge der entsprechenden Schaltkreisfragmente und sind mit den Informationseingängen des elektronischen Schalters und des gesteuerten Elements des Mehrkanal-Rechenblocks verknüpft. Dabei ist der erste und der zweite Eingang des ersten AUSSCHLIESSENDES ODER-Elements entsprechend mit dem Ausgang des sechsten UND-Elements und mit dem bestimmten Ausgang des BVM-Moduls verknüpft. Der dritte Steuereingang des gesteuerten Elements ist mit dem bestimmten Ausgang des BVM-Moduls und mit den entsprechenden Eingängen des zweiten UND-Elements und des NICHT-Elements des diskreten Moduls DM verknüpft. Der Schalt- und Rechenblock enthält das UND-NICHT-Element, den zweiten Zählflipflop, das fünfte, sechste, siebte, achte und neunte UND-Element, das ODER-Element und vom ersten bis dritte ODER-Elemente. Die Eingänge des neunten UND-Elements sind mit dem Ausgang des AUSSCHLIESSENDES ODER-Elements und mit dem Ausgang des BVM-Moduls verknüpft, und der Ausgang ist an den Eingang des ersten ODER-Elements angeschlossen. Der Zähleingang des zweiten Zählflipflops ist mit dem Ausgang des achten UND-Elements verknüpft. Der „0“-Zurücksetz-Eingang ist mit dem Ausgang des siebten UND-Elements verknüpft. Die Eingänge des fünften UND-Elements sind an die Ausgänge des Decoders und des zweiten AUSSCHLIESSENDES ODER-Elements angeschlossen. Die Eingänge des ODER-Elements sind mit dem Ausgang des BVM-Moduls und mit dem Cτ-Bus der Übertragung des Alarmsignals verknüpft. Der Ausgang ist an den Sperreingang des Decoders und an die entsprechenden Eingänge des dritten und des zwölften UND-Elements angeschlossen. Die Eingänge des sechsten UND-Elements sind mit dem Ausgang des zweiten Zählflipflops und mit dem Ausgang des ODER-Elements verknüpft. Der Ausgang d' ist mit dem LM-Modul, mit dem Eingang des dritten UND-Elements aller logischen Kanäle, mit entsprechenden Eingängen des vierten, fünften und zehnten UND-Elements, mit den Sperreingängen des ersten und des zweiten Decoders des Mehrkanal-Rechenblocks sowie mit dem Sperreingang des Decoders des Verbindungssystems des Geräts verknüpft. Die Eingänge des achten UND-Elements sind an den Ausgang des Synchronisationsblocks und an den Ausgang des ODER-Elements angeschlossen, dessen Eingänge mit einem bestimmten Ausgang des BVM-Moduls und mit dem Ausgang des UND-Elements verknüpft sind. Der Ausgang des UND-NICHT-Elements ist mit dem entsprechenden Ausgang des BVM-Moduls verknüpft. Zwei Eingänge des ersten ODER-NICHT-Elements sind mit dem entsprechenden Ausgang des VM-Moduls und mit dem Ausgang des AUSSCHLIESSENDES ODER-Elements verknüpft. Der Ausgang ist an den Eingang des neunten Elements des Mehrkanal-Rechenblocks angeschossen. Im Mehrkanal-Rechenblock sind die ersten Eingänge des elften und zwölften UND-Elements an die Ausgänge des BVM-Moduls angeschlossen. Die zweiten Eingänge sind mit den Ausgängen des ersten Zählflipflops des entsprechenden ersten und des letzten logischen Kanals verknüpft, und die Ausgänge sind über das dritte ODER-Element an den Eingang des ODER-NICHT-Elements angeschlossen. Der zweite Eingang des zehnten UND-Elements ist mit dem Ausgang des BVM-Moduls verknüpft. Der Ausgang ist an den zweiten Eingang des sechsten ODER-Elements mit einem bestimmten Eingang des ODER-NICHT-Elements und mit den ersten Eingängen der zweiten UND-Elemente aller logischen Kanäle verknüpft. Das logische UND-NICHT-Element ist in jedem von ihnen mit seinem ersten Eingang an den Ausgang des BVM-Moduls angeschlossen und mit dem Ausgang mit dem dritten Eingang des dritten UND-Elements verknüpft. Der Block des beschleunigen Übertrags ÜSB hat in jedem logischen Kanal die Struktur, die mit logischen Funktionen (1A) bestimmt wird. Das Modul der Informationsumwandlung MIU enthält „n“ Speichermodule SM, und jedes besitzt einen Zählflipflop, ein UND-Element und ein AUSSCHLIESSENDES ODER-Element. Dabei gibt es im ersten Speichermodul noch ein zweites UND-Element. Die „0“-Zurücksetz-Eingänge der Zählflipflops aller Speichermodule sind mit dem Ausgang des zweiten UND-Elements des ersten Speichermoduls verknüpft. Die Eingänge des zweiten UND-Elements sind mit bestimmen Ausgängen des ersten Decoders des Mehrkanal-Rechenblocks und des Synchronisationsbocks verknüpft. Die Zähleingänge der Zählflipflops aller Speichermodule sind an den Ausgang des UND-Elements des entsprechenden Speichermoduls angeschlossen. Drei Eingänge des Letzteren sind mit den entsprechenden Ausgängen des Synchronisationsblocks, des ersten Decoders des Mehrkanal-Rechenbocks und des AUSSCHLIESSENDES ODER-Elements verknüpft, dessen erster und zweiter Ausgang für alle Speichermodule bis auf das erste mit den Ausgängen der Zählflipflops dieses und des vorausgehenden Speichermoduls entsprechend verknüpft sind. Für das erste Speichermodul gilt der zweite Eingang des AUSSCHLIESSENDES ODER-Elements als Eingang des MPI-Moduls und ist mit dem Ausgang des AUSSCHLIESSENDES ODER-Elements des Schalt- und Rechenblocks verknüpft. Der dritte elektronische Schlüssel ist mit den Informationseingängen mit den Ausgängen der Zählflipflops aller SM-Module verknüpft. Die Ausgänge sind an die gemeinsamen Busse des Verbindungssystems angeschlossen. Der Steuereingang des dritten elektronischen Schlüssels ist mit dem entsprechenden Ausgang des BVM-Moduls verknüpft. In jedem logischen Kanal des Mehrkanal-Rechenblocks ist eine Verbindung zwischen dem zweiten Eingang des UND-NICHT-Elements und dem Ausgang des AUSSCHLIESSENDES ODER-Elements des 1...Fn des Mehrkanal-Rechenblocks vorgesehen, in jedem Schaltkreisfragment F ist das Element UND vorgesehen, dessen Eingänge an den entsprechenden Ausgang des BVM-Moduls und an den Ausgang des ODER-Elements des Mehrkanal-Rechenblocks angeschlossen._Der Ausgang ist mit dem ersten Eingang des ODER-Elements jedes logischen Fragments verknüpft. Der Schalt- und Rechenblock hat einen dritten Zählflipflop, das zehnte, elfte und zwölfte UND-Element, das zweite und dritte ODER-Element, das NICHT-Element und das zweite NICHT-Element. Dabei ist der Ausgang des zweiten AUSSCHLIESSENDES ODER-Elements mit den entsprechenden Eingängen des UND-NICHT-Elements und des elften UND-Elements verknüpft. Die anderen Eingänge des zehnten und des elften UND-Elements sind über das NICHT-Element mit dem bestimmten Eingang des zehnten UND-Elements an die Ausgänge d'' und S des ODER-Elements und des vierten Zählflipflops an den direkten und den Inversionsausgang des dritten Zählflipflops, an die Ausgänge des BVM-Moduls und an den Ausgang des Synchronisationsblocks angeschlossen. Die Ausgänge sind entsprechend mit den Eingängen der „0“-Einstellung über das dritte ODER-Element und unmittelbar in „1“ des dritten Zählflipflops verknüpft. Der Inversionseingang des dritten Zählflipflops ist mit dem vierten Eingang des dritten UND-Elements verknüpft. Die Eingänge des zwölften UND-Elements sind an den bestimmten Ausgang des BVM-Moduls, an den direkten Ausgang des dritten Zählflipflops und an den Ausgang des Synchronisationsblocks angeschlossen, und der Ausgang ist mit dem ersten Eingang des zweiten ODER-Elements verknüpft. Der Ausgang ist mit dem ersten Eingang des zweiten ODER-Elements verknüpft, dessen zweiter Eingang mit dem Ausgang des dritten UND-Elements verknüpft ist. Der Ausgang ist an den Zähleingang des Zählflipflops angeschlossen. Der erste und der zweite Eingang des dritten ODER-Elements sind mit den Ausgängen des vierten und dem zehnten UND-Elements verknüpft, und der Ausgang ist mit dem „0“-Zurücksetzeingang des dritten Zählflipflops verknüpf. Der erste und der zweite Speicherblock SB und PPSG wurden mit den entsprechenden Verknüpfungen eingeführt. In den Impulszähler des Programmblocks wurden das erste und das zweite UND-Element, die NICHT- und ODER-Elemente mit neuen Verknüpfungen eingeführt.
Das Gerät besteht aus dem in Fg. 1 abgebildeten Eingangsblock 1, dessen eine Eingangsgruppe an die diskreten Geber und an Dualschlüssel-Quellen angeschlossen ist (auf dem Schaltplan nicht abgebildet) X1...X_R. Die zweite Eingangsgruppe ist mit den Adress-Bussen C'1...C'j verknüpft, die mit dem Ausgang i mit dem Eingang des Schalt- und Rechenblocks 2 verknüpft sind, der an den Arbeitsspeicherblock 3, an den Ausgangsblock 4, an den Programmblock 5, an den Synchronisationsblock 6, an den Mehrkanal-Rechenblock 7, der „n“ der logischen Kanäle enthält, im Merkanal-Rechenblock MRB 7 der erste und der zweite Decoder 8 und 9, zweites UND-Element 12, das mit dem ersten Eingang mit bestimmtem Eingang des Synchronisationsblocks, das erste ODER-Element 15, dessen Ausgang mit den entsprechenden Eingängen aller logischen Kanäle, das gesteuerte Element 16, die gesteuerte Speicherzelle 17, sechstes UND-Element 18, siebtes UND-Element 19, viertes UND-Element 20, fünftes UND-Element 21, viertes ODER-Element 22, zehntes, elftes und zwölftes Element UND 73, UND 76, UND 135 und UND 75, drittes und sechstes Element ODER 11 und ODER 74, achtes Element UND 72, das mit einem Eingang mit dem Ausgang Z des Elements UND 63 des Blocks 6 verknüpft ist, elektronischer Schalter 77, das Element und das erste Element AUSSCHLIESSENDES ODER 79 und 103, achtes Element ODER 101, der gesteuerte Zählflipflop 102, das fünfte Element ODER 107, das Element ODER 112 und die im Bild 10 abgebildetes Verbindungssystem, welches über gemeinsame Informationsbusse 80 verfügt, Decoder 81, der mit seinen Eingängen mit den Ausgängen a1, a2, a3...an, PSU60A des Programmblocks 5, der mit den Ausgängen N1 und N2 an den Steuereingang des ersten 82 und des zweiten 83 elektronischen Schlüssel verknüpft ist sowie mit den Ausgängen N3 und N4 an zwei entsprechende Eingänge des Arbeitsspeicherblocks und des Ausgangsblocks, ferner bestehend aus dem Programmblock 5, aus dem Befehlsverteilungsmodul BVM, aus dem logischen Modul LM, aus dem Informationsumwandlungsmodul MIU, aus dem Block des beschleunigten Übertrags ÜSB und aus dem diskreten Modul DM. Es gibt auch den ersten und den zweiten Speicherblock SB und PPSG, die in Bild 12 abgebildet sind.
Der Block des beschleunigten Übertrags (ÜSB) hat eine Struktur, die durch die nachfolgenden logischen Funktionen definiert werden:

M2 = M1 • B1 + P1 (1A)
M3 = M1 • B1 • B2 + P1 • B2 + P2
M4 = M1 • B1 • B2 • B3 + P1 • B2• B3 + P2 • B3 + P3
.......................
.......................
Mn = M1 • B1 • B2 •...• Bn - 1 + P1 • B2 • B3 •...• Bn -1 +...+ Pn - 2 • Bn - 1 + Pn - 1
Mn + 1 = M1 • B1 • B2 •...• Bn + P1 • B2 • ... • Bn +...+ Pn - 1 • Bn + Pn

Dabei ist:

M1 - das Signal vom Ausgang des ersten AUSSCHLIESSENDES ODER-Elements des Mehrkanal-Rechenblocks 7, welches in den Eingang des ÜSB-Blocks übermittelt wird;
M2...Mn - die Übertragssignale, die von bestimmten Ausgängen des ÜSB-Blocks in die entsprechenden Eingänge der zweiten UND27-Elemente aller logischen Signale bis auf den ersten Block 7 übermittelt werden;
Mn + 1 - das Übertragssignal, das vom bestimmten Ausgang des ÜSB-Blocks in die entsprechenden Eingänge des DM-Moduls übermittelt wird;
B1...Bn - die Signale von den Ausgängen der ersten Zählflipflops 29 der entsprechenden logischen Kanäle des Blocks 7, die in die entsprechenden Eingänge des ÜSB-Blocks übermittelt werden;
P1...Pn - die Signale von den Ausgängen aller zweiten Zählflipflops 30 der logischen Kanäle des Blocks 7, die an den Eingang des ÜSB-Blocks übermittelt werden.
Symbole •, +, ⊕, x (ein Strich über den Variablen) überall, auch in allen Funktionen (Formeln), bezeichnen logische Operationen entsprechend UND (Konjunktion), ODER (Disjunktion), AUSSCHLIESSENDES ODER (Summe gemäß Modul 2), NICHT (Inversion) der Variablen unter dem Strich.

Wie aus der Analyse der Funktionen 1A hervorgeht, erlaubt der Block ÜSB, den Übertrag bei allen Kanälen bei arithmetischen Operationen parallel umzusetzen.
Das Gerät bearbeitet die Takte, die im Synchronisationsblock 6 gebildet werden. Jeder Takt ist in vier Impulse mit jeweils einem Vierteltakt aufgeteilt. Alle Zählflipflops ändern ihren Zustand gemäß jedem einzelnen Impuls, d. h. vorgegeben im ersten, zweiten, dritten und vierten Takt (Bild 9).
Im Block 7 werden die Ausgänge der Decoder 8 und 9 entsprechend als e1...e7 und D1...D3 bezeichnet. Der Ausdruck „‟logisches Element‟ UND (ODER, NICHT usw.) und das Element mit ähnlicher Bezeichnung bedeuten dasselbe. Bei Bedarf kann der Decoder 81 bei den Signalen a4...an vom Ausgang PSU60A auch andere externe Blocks, die in der Beschreibung fehlen, an die gemeinsamen Busse 80 anschließen.
Das Verbindungssystem in unseren Beispielen dient der Organisation des Austausches der Informationssignale T1...Tn über gleichnamige Busse zwischen den Blocks 1, 3, 4 und 7 über entsprechende Signale von den Ausgängen des Programmblocks 5. Bei der Aktivierung des Signals N1 an den Ausgängen des Decoders 81 des Verbindungssystems lässt der erste Schlüssel 82 den Schlüsselwert Q1...Qn von den Ausgängen des Eingangsblocks 1 an die Eingänge der logischen Kanäle im Block 7 über gemeinsame Busse 80 durch. Jeder von ihnen ist über T1...Tn gekennzeichnet. Bei der Aktivierung des Ausgangs N2 des Decoders 81 lässt der zweite Schlüssel 83 den Schlüssel P1 ...Pn über gemeinsame Busse 80 von den Ausgängen des Blocks 3 als T1...Tn an die Eingänge der UND-Elemente 23 aller logischen Kanäle durch. Bei der Aktivierung von e3 am Ausgang des Decoders 8 im Block 7 lässt der Schalter 77 den Schlüsselwert B1...Bn von den Ausgängen der logischen Kanäle über Schaltkreisfragmente ϕ1...ϕn über gemeinsame Busse 80 als Informationsdaten T1...Tn durch. Bei der Aktivierung der Ausgänge N3 oder N4 des Decoders 81 werden die Werte T1...Tn an die entsprechenden Eingänge des Blocks 3 oder des Blocks 4 übermittelt. Bei der Aktivierung des Ausgangs C31 am Ausgang des BVM-Moduls werden die Werte T''1...T''n vom Ausgang des MPI-Moduls über den Schlüssel 136 an die gemeinsamen Busse des Verbindungssystems übermittelt.
Als C1...C35 werden die Befehlsbusse (Signale) an den Ausgängen des BVM-Moduls gekennzeichnet, die mit den entsprechenden Eingängen der Decoder 8, 9.37 und der logischen Elemente in den Blocks und Modulen verknüpft sind und die ihre Funktionen steuern.
Als C'1...C'j werden die Adress-Busse (Signale) gekennzeichnet, die die Quellenadressen und die Informationsempfänger in den Blocks 1, 3, und 4 erkennen und von den Ausgängen des Programmblocks kommen.
X1...Xn, ..., Xm ... X_K sind mehrstellige duale Schlüssel (Signale), die beispielsweise an die Eingänge des Eingangsblocks von den Ausgängen des analog-digitalen Wandler übermittelt werden, wobei die linken Stellen als untergeordnet gelten.
X_K + 1...Xr sind einstellige diskrete Eingangssignale von den Gebern (Knöpfe, Schalter usw.), die an den Eingangsblock 1 übermittelt werden.
J, T1...Tn + 1 sind einstellige J und mehrstellige duale Informationsdaten (Signale) an den Eingängen und Ausgängen der entsprechenden elektronischen Schlüssel, Schalter, Blocks sowie an den gemeinsamen Bussen 80 des Verbindungssystems (Bild 10), die an die Blocks 3 und 4 usw. übermittelt werden.
Die Blockeingänge, logische Kanäle, logische Elemente (Elemente) usw. werden mit nach innen gerichteten Pfeilen markiert, die Ausgänge werden mit nach außen gerichteten Pfeilen markiert.
Im geschlossenen Zustand haben alle elektronischen Schlüssel an den Ausgängen eine hohe Widerstandsimpedanz.
Die Ausdrücke „logisches Element“ und „Element“, Funktion und Formel haben in diesem Text und im Patentanspruch dieselbe Bedeutung.
In Bild 2 ist die Struktur der logischen Kanäle dargestellt. Jeder „n“-Kanal besteht aus dem ersten Element UND 23, das mit dem Ausgang mit dem ersten Eingang des AUSSCHLIESSENDES ODER-Elements 24 verknüpft ist, dessen Ausgang mit dem ersten Eingang des Elements ODER 25 verknüpft ist. Der Ausgang dieses Elements ist mit dem dritten Element UND 28 verknüpft, dessen Ausgang an den Zähleingang des ersten Zählflipflops 29 angeschlossen ist. Dessen Ausgang ist über das Element AUSSCHLIESSENDES ODER 100 des entsprechenden Schaltkreisfragmentes ϕ mit dem Eingang des Elements UND-NICHT 26 und unmittelbar mit den Zähleingang des zweiten Zählflipflops 30 verknüpft. Der Ausgang ist mit dem entsprechenden Eingang des Blocks des beschleunigten Übertrags verknüpft, derart, dass das Modul der Stellenversetzung des dualen Schlüssels SVM2 für den ersten Kanal, das Modul der Stellenversetzung SVM3 für den letzten Kanal und die Module der Stellenversetzung SVM1 für die restlichen Kanäle mit den entsprechenden Verbindungen des zweiten Elements UND 27, das mit dem Ausgang mit dem Eingang des Elements ODER 25 verknüpft ist, verbunden sind.
Ein Beispiel des Eingangsblocks 1 ist in Bild 3 dargestellt und enthält eine Reihe von elektronischen Schlüsseln 32, an dessen Eingänge die dualen Schlüssel X1...Xn,...,Xm...X_K übermittelt werden, welche der Reihe nach gemäß dem Signal des ersten Decoders 33 einen dualen Schlüssel an die Ausgänge Q1 ... Qn übermitteln. Je nach Wert der Adressbefehle C'1.... C'e, die von den bestimmten Ausgängen des Programmblocks 5 übermittelt werden, sind die Elemente UND 34, an deren erste Eingänge die Bits der Informationssignale X_K + 1 ...Xr übermittelt werden, und die zweite Eingänge der Elemente UND 34 an die Ausgänge des zweiten Decoders 35 je nach Wert der Adressbefehle an den entsprechenden Adressbussen C'e + 1...C'j aus dem Block 5 positioniert, und zwar anhand der Aktivierung des bestimmten Ausgangs des Decoders 35._Ein entsprechender Informationsbit erscheint am Ausgang des Elements ODER 36, d. h. am Ausgang des Blocks 1 für einstellige Variablen.
Der Schalt- und Rechenblock 2 als Bestandteil des Geräts, der die logischen Operationen mit einstelligen dualen Variablen umsetzt, die über entsprechende Elemente an den Eingang des Zählflipflops 43 übermittelt werden, ist in Bild 4 dargestellt. Er enthält das zweite Element NICHT 140. Der Decoder 37 ist mit drei Eingängen mit dem BVM-Modul verknüpft und mit den ersten zwei Ausgängen mit den ersten Eingängen des ersten und des zweiten Elements UND 38 und 39 sowie mit dem dritten und vierten Ausgang an den Eingang der zwei Elemente UND-ODER (2 - 2 - 2 - 2UND - 4ODER) 40. Dessen Ausgang ist mit dem ersten Element AUSSCHLIESSENDES ODER 41 verknüpft, dessen zweiter Eingang an den entsprechenden Ausgang des BVM-Moduls angeschlossen ist, und der Ausgang mit dem ersten Eingang des neunten Elements UND 119 und mit dem bestimmten Eingang des dritten Elements UND 42. Der Zählflipflop 43 ist mit einem direkten Ausgang, dessen „0“-Zurücksetz-Eingang und dem Eingang des dritten Elements ODER 127 mit dem Ausgang des vierten Elements UND 45 verknüpft. Der erste Eingang des Letzteren ist mit dem entsprechenden Ausgang des BVM-Moduls verknüpft. Der zweite Eingang ist an den Ausgang d2 des Synchronisationsblocks 6 angeschlossen. Der Ausgang C23 des BVM-Moduls ist mit den Eingängen des Elements NICHT 140 und UND 119 verknüpft, und der Ausgang des Letzteren ist an den Eingang des ersten Elements ODER 117 angeschlossen. Die Eingänge des zweiten AUSSCHLIESSENDES ODER-Elements 120 sind mit dem Ausgang des Zählflipflops 43 und mit dem Ausgang des BVM-Moduls verknüpft. Der Ausgang ist mit Informationseingängen der Speicherzellen 57 des Ausgangsblocks 4 und entsprechend mit dem Eingang des Elements 51 des Blocks 3 verknüpft. Der Eingang des zweiten Zählflipflops 47 ist mit dem Ausgang des achten Elements UND 116 verknüpft. Die Eingänge des Letzteren sind an den Ausgang des ersten Elements ODER 117 und an den entsprechenden Ausgang des Synchronisationsblocks 6 angeschlossen. Der Inversionseingang des zweiten Zählflipflops 47 und der Ausgang d'' des Elements ODER 108 sind mit zwei Eingängen des sechsten Elements UND 106 verknüpft, dessen Ausgang mit den Sperreingängen des Decoders 81 des Verbindungssystems, mit den Eingängen des Elements UND 28 aller logischen Kanäle und Decoder 8, 9 sowie mit den Eingängen der Elemente UND 20, UND 21 und UND 76 des Blocks 7 verknüpft ist. Dabei ist der zweite Eingang des Elements UND 76 mit dem entsprechenden Befehlsbus des BVM-Moduls verknüpft, und der Ausgang ist an den bestimmten Eingang der Elemente ND 27 aller logischen Kanäle des Blocks 7 angeschlossen. Im Schalt- und Rechenblock sind die entsprechenden Eingänge des ersten und des zweiten Elements ND des logischen Elements UND-ODER (2 - 2 - 2 - 2UND - 4ODER) 40 mit dem Ausgang i des Elements 36 des Blocks 1 und mit dem Ausgang f des Elements 54 des Blocks 3 verknüpft. Die ersten Eingänge des dritten und des vierten Elements UND des logischen Elements 40 sind dementsprechend mit zwei Ausgängen e'' und e'7 des Decoders 37 verknüpft. Die zweiten Eingänge sind mit dem Ausgang des Elements 16 des Blocks 7 und des Decoders 37 verknüpft sowie mit dem Ausgang des gesteuerten Elements 16 des Blocks 7 und mit dem Ausgang des D-Moduls. Die zweiten Eingänge des ersten und des zweiten Elements UND 38 und UND 39 sind vereint und mit dem Ausgang d1 verknüpft. Die Ausgänge sind an den Eingang F1 der Elemente 51 des Blocks 3 und an die Eingänge F2 der Elemente 57 des Blocks 4 angeschlossen. Drei bestimmte Eingänge des dritten Elements UND 42 sind dementsprechend mit dem Ausgang des Elements ODER 108, mit dem Ausgang Z des Blocks 6 und mit dem Ausgang des Elements UND-NICHT 44 verknüpft, dessen erster und zweiter Eingang mit dem zweiten Element AUSSCHLIESSENDES ODER 120 und mit dem Befehlsbus C2 am Ausgang des BVM-Moduls verknüpft ist. Der sechste Ausgang e6 des Decoders 8 des Blocks 7 ist mit dem Eingang des Elements UND111 des Zählflipflop-Blocks ZB verknüpft. Der zweite Eingang des Elements 111 ist an den bestimmten Ausgang des Synchronisationsblocks 6 angeschlossen. Der zweite Eingang des Elements UND 106 ist zusammen mit dem Sperreingang des Decoders 37 des Blocks 2 mit dem Ausgang d'' des Elements ODER 108 verknüpft, dessen Eingänge mit dem bestimmten Ausgang des BVM-Moduls und mit dem Alarmsignal der gesteuerten Anlage verknüpft sind. Der dritte Zählflipflop 121 ist mit seinem Inversionsausgang N 1 mit dem vierten Eingang des dritten Elements UND 42 verknüpft und mit seinen Eingängen des „1“ und „0“ Zurücksetzens dementsprechend an den Ausgang des elften UND-Elements 123 und über das dritte Element ODER 127 an den Ausgang des zehnten Elements UND 122 angeschlossen. Die entsprechenden Ausgänge der Elemente UND 123 und UND 122 sind mit den Ausgängen C30 und C28 des BVM-Moduls, mit dem Ausgang des Synchronisationsblocks 6, mit dem Inversions- und dem direkten Ausgang des dritten Zählflipflops 121, mit dem Ausgang des Elements AUSSCHLIESSENDES ODER 120 und mit Ausgang NICHT 128 verknüpft, dessen Eingang mit dem Ausgang des Elements AUSSCHLIESSENDES ODER 120 verknüpft ist. Das zwölfte Element UND 125 ist mit seinen Eingängen an den entsprechenden Ausgang des Programmblocks, an den direkten Ausgang des Zählflipflops 121 und an den bestimmten Ausgang Z des Synchronisationsblocks 6 angeschlossen und mit dem Ausgang mit dem ersten Eingang des zweiten Elements ODER 124 verknüpft. Dessen zweiter Eingang ist mit dem Ausgang des dritten UND 42 verknüpft, und der Ausgang ist an den Eingang des Zählflipflops 43 angeschlossen. Das siebte Element UND 94 ist mit seinen entsprechenden Ausgängen des BVM-Moduls und des Synchronisationsmoduls 6 und mit dem Ausgang an den „0“-Zurücksetzeingang des Zählflipflops 47 verknüpft. Das fünfte Element UND 46 ist mit seinen Eingängen an die Ausgänge des Decoders und des zweiten Elements AUSSCHLIESSENDES ODER 120 angeschlossen und mit den Ausgängen mit dem bestimmten Eingang des ersten Elements ODER 117 verknüpft.
Ein Beispiel des Arbeitsspeicher-Blocks (ASB) 3 ist in Bild 5 dargestellt und enthält Reihen der Speicherzellen 48, wobei in die Einen ein Informationsschlüssel (Daten) T1...Tn aus den gemeinsamen Bussen 80 gemäß dem Befehl N3 und dem Impuls d1 an die Eingänge des ersten Elements UND 70 vom Ausgang des Decoders 81 des Verbindungssystems und des Blocks 6 aufgezeichnet wird. Die Adresse der Speicherzellenreihe wird auf den Adressbussen C'1...C'e des Programmblocks 5 und an den Ausgängen des Decoders 49 erstellt. Die Ablesung des dualen Schlüssels vom Ausgang einer der Speicherzellen-Reihe 48 erfolgt durch den elektronischen Schlüssel 50 gemäß den Signalen vom Ausgang des Decoders 49 je nach Signalwert an den Adressbussen C'1...C'e. Gemäß dem Befehl N2 wird der abgelesene Schlüssel an die gemeinsamen Busse 80 über den Schlüssel 83 des Verbindungssystems und eine Reihe der ein-Bit-Speicherzellen 51 übermittelt. Dort werden die Ergebnisse der Berechnungen der Boolesche Funktionen vom Ausgang des Elements 120 gemäß dem Befehl vom Ausgang des Elements UND 38 des Blocks 2 und entsprechend den Signalen an den Adressbussen C'e + 1...C'j des Programmblocks 5 und an den Ausgängen des zweiten Decoders 52 aufgezeichnet. der auch die Speicherzelle 51 festlegt, die für die Ablesung des Informationsbits über die Elemente UND 53 und ODER 54 ausgewählt wird. Die Ablesung erfolgt an unterschiedlichen Takten des Gerätebetriebs.
Ein Beispiel der Ausgangsblock-4-Struktur ist in Bild 6 dargestellt. Sie besteht aus einer Reihe von Speicherzellen 55, in denen die Werte der dualen Schlüssel T1...Tn von den gemeinsamen Bussen 80 aufgezeichnet werden, die an den Ausgängen der logischen Kanäle erstellt werden. Über Schaltkreisfragmente ϕ1...ϕn und über den Schalter 77 des Blocks 7 können gemäß dem Befehl vom Ausgang des Elements 71 an dessen Eingang die Signale N4 und d1 dementsprechend vom Ausgang des Decoders 81 und aus dem Block 6 übermittelt werden. Die Speicherzellen-Adressen werden durch Signale an den Adressbussen C'1...C'e festgelegt. Vom Ausgang des Programmblocks 5 kann durch die Aktivierung des entsprechenden Ausgangs des ersten Decoders 56 aus den Ausgängen der Speicherzellen 55 der Dualschlüssel zum Beispiel in die Informationssysteme, in die digital-analogen Wandler usw. übermittelt werden. Die Ein-Bit-Speicherzellen 57 werden für die Aufzeichnung der Berechnungsergebnisse der Booleschen Funktionen benutzt, die vom Ausgang des Elements 120 des Blocks 2 gemäß dem Befehl vom Ausgang des Elements UND 39 des Blocks 2 übermittelt werden. Die Sprecherzellen-Adresse 57 wird durch die Signale an den Adressbussen C'e + 1...C'j und durch die Aktivierung des entsprechenden Ausgangs des Decoders 58 festgelegt. Die Variablen von den Ausgängen der Zellen 57 können an elektrische Antriebe, Alarmanlagen usw. übermittelt werden.
Ein Beispiel des Schaltplans des Programmblocks 5 ist in Bild 7 dargestellt. Es enthält die permanenten Speichergeräte PSG60A, PSG60B und PSG60C, in welchen das Programm der Aufgabenumsetzung, der Impulszähler 59 (Bild 11) abgelegt ist. Dieser enthält die Elemente NICHT152 und ODER111, das erste und das zweite Element UND151 und UND109, den elektronischen Schlüssel 85, dessen Steuer- und Informationseingänge entsprechend mit dem Ausgang des Elements ODER111 und mit den Informationsausgängen T1...T'm des ersten und des zweiten Speicherblocks SB und des umprogrammierbaren permanenten Speichergeräts PPSG verknüpft sind. Die Ausgänge sind mit den Einstelleingängen der Zählflipflops 84 verknüpft, die die Impulszählung gewährleisten, die an den Zähleingang des ersten Zählflipflops 84 vom Ausgang des ersten Elements UND 63 des Synchronisationsblocks 6 übermittelt werden. Die Signale O'1...O'm von den Ausgängen der Zählflipflops 84 werden an die Adresseingänge des Speicherblocks PPSG und der drei programmierbaren Speichergeräte PSG60A, PSG60B und PSG60C übermittelt. Bei jedem Takt wird der Wert des vorher gemäß diesen Adressen aufgezeichneten Programmschlüssels abgelesen. Von den Ausgängen PSG60B wird der Programmbefehlsschlüssel U1...Uk abgelesen, der mit den Eingängen des BVM-Moduls verknüpft ist. An dessen Ausgangsbussen werden gemäß dem Programmschlüssel U1...Uk die verteilten Befehlssignale (Befehle) C1...C35 gebildet, die in die Blöcke und Module des Geräts übermittelt werden und deren Funktionen steuern. Von den Ausgängen des PSG60C werden die Adresssignale (Befehle) C'1...C'j abgelesen, die mit den entsprechenden Eingängen des Arbeitsspeicherblocks 3, mit dem Eingangsblock und dem Ausgangsblock 1, 4 verknüpft sind und die die Adressen festlegen, bei welchen die bei diesem Takt ausgewählten dualen Variablen T1...Tn in den Blöcken 1, 3 und 4 zur Übermittlung an die anderen Blöcke verknüpft sind. Die dualen Signale N1, N2, N3, N4...Nm von den Ausgängen des Decoders 81 des Verbindungssystems, dessen Eingänge an die Ausgänge a1, a2, a3...an des PSG60A angeschlossen sind, legen die externen Blöcke aus der Vielzahl „m“ fest und schließen diese taktgemäß nacheinander an, in unserem Beispiel geht es um die Blöcke 1, 3, 4 an die gemeinsamen Busse 80 des Verbindungssystems (Bild 10). Der Eingangsblock 1 wird mit dem Signal N1, der Ausgangsblock 4 mit dem Signal N4, der Arbeitsspeicherblock 3 mit dem Signal 3 für die Aufzeichnung und mit dem Signal N2 zur Ablesung verknüpft. Das BVM-Modul, die Geräte PSG60A, PSG60B und PSG60C sind Standart-PSG bzw. PPSG mit der gemäß der Zielsetzung durchgeführten Programmierung.
Die funktionale Vernetzung zwischen den Ausgängen und den Eingängen des elektronischen Schlüssels 85 wird wie folgt dargestellt und durch die Werte der Befehle C_τ und C14 bestimmt:

R'1 = T'1
S'1 = τ'1
............................
............................
R'm = T'm
S'm = T'm

R'1... R'm und S'1 ... S'm die Ausgänge des elektronischen Schlüssels 85 sind.
T'1 ... T'm ist der Wert des Informationsschlüssels am Ausgang der Speicherzellen des ersten Speicherblocks SB und am Eingang des elektronischen Schlüssels.
T'1 ... T'm sind die Werte des Informationsschlüssels am Ausgang des zweiten umprogrammierbaren permanenten Speichergeräts.
Hier und überall ist die duale Variable C die Inversion von C.

Ein Beispiel des Schaltplans und die Funktionsweise des Synchronisationsblocks 6 sind in Bild 8 und in Bild 9 dargestellt. Er generiert ständig Synchroimpulse (Impulse) Z1, d2, d1, Z in jedem Taktviertel und enthält den ersten Zählflipflop 62, der mit dem direkten Ausgang an den Eingang des Elements UND 63 und mit dem Inversionsausgang an die ersten Eingänge der Elemente UND 64, UND 115 und UND 65 angeschlossen ist. Der zweite Eingang des Letzteren ist an den Ausgang des Elements UND 66 angeschlossen. Drei Eingänge dessen sind mit dem direkten Ausgang des Zählflipflops 62 verknüpft und gemeinsam mit dem Eingang des Elements UND 64 mit dem direkten Ausgang des Zählflipflops 67 und mit dem Ausgang des Invertors 68 verknüpft. Der Eingang des Letzteren ist zusammen mit dem Zähleingang 62 mit den Elementen UND 63 und UND 64 an den Impulsgenerator 69 angeschlossen. Der Ausgang des Elements UND 65 ist mit dem „0“-Zurücksetzeingang des Zählflipflops 67 verknüpft. Ein weiterer Eingang des Elements UND 63 ist mit dem Inversionsausgang des Zählflipflops 67 verknüpft. Das Element UND 115 ist mit dem zweiten und dritten Eingang an den Inversionsausgang des Zählflipflops 67 und an den Ausgang des Invertors 68 angeschlossen, der ebenfalls mit dem Ausgang mit dem Zähleingang des Zählflipflop 67 verknüpft ist. Der Ausgang Z1 des Elements UND 115 ist mit den bestimmten Eingängen des Elements UND 94 des Blocks 2 und des Elements UND 21 des Blocks 7 verknüpft. Der Ausgang Z des Elements UND 63 ist mit den entsprechenden Eingängen des Elements 84 des Blocks 5, des Elements 72 des Blocks 7 und der Elemente UND 42, UND 122, UND 123 des Blocks 2 verknüpft. Der Ausgang d1 des Elements UND 66 ist mit den Eingängen der Elemente 28 aller logischen Kanäle, der Elemente UND 38, UND 39, UND 116 des Blocks 2, der Elemente UND 70 und UND 71 der Blöcke 3 und 4, des Elements UND 12 und des Elements UND 20 des Blocks 7 verknüpft. Die Verbindung zwischen den Synchroimpulsen und den logischen Elementen des Geräts legt die etwaige Abfolge der Operationen bei der Umsetzung des Algorithmus bei jedem Takt des Betriebs gemäß Bild 9 fest. Das „0“-Zurücksetzen des Zählflipflops 67 wird durch das Eins-Signal vom Ausgang des Elements UND 65 ausgelöst.
Vor Beginn des Betriebs sind alle Zählflipflops und Speicherzellen auf „0“ eingestellt.
Die Funktionsweise des Blocks 2 (Bild 4) besteht in der aufeinanderfolgenden taktgemäßen Umsetzung der Booleschen Funktionen in der Basis UND, ODER, AUSSCHLIESSENDES ODER, NICHT, UND-NICHT, ODER-NICHT, die theoretisch als Disjunktion oder als Konjunktion der Disjunktionen dargestellt wird, bei einer Mindestanzahl der Takte ohne Einbeziehung der Speicherzellen des Blocks 3 während der Berechnung, verglichen mit ähnlichen Geräteversionen bzw. Prototypen zur Speicherung und Ablesung der Zwischenergebnisse sowie bei der Prozesssteuerung in den Blöcken 3, 4, 5 und 7 durch die entsprechenden Signale vom Ausgang des Decoders 37.
Der Zählflipflop 43 wird vor der Berechnung der Booleschen Funktionen in den „0“-Zustand durch das Signal vom Ausgang des Elements UND 45 zurücksetzt. D. h., dass sein Ausgang Tp ähnlich ist wie das Signal an seinem Ausgang in Bezug auf die Bezeichnung ist gleich „0“. Der dritte Zählflipflop 121 wird durch dasselbe Signal in den „‟0‟-Zustand zurückgesetzt, und sein Inversionsausgang ist H1 = 1. Der Zählflipflop 43 wird bei der Ansteuerung eines Eins-Signals vom Ausgang des Elements UND 42, das über das Element UND 124 seinen Zähleingang nach Ablauf des Impulses Z durchläuft, der in dem vierten Viertel jedes Takts ausgelöst wird, umgeschaltet. Der dritte Zählflipflop 121 wird in den Eins-Zustand versetzt, d.h. an seinem direkten Ausgang H = 1 bei Eins-Werten am Eingang des Elements UND 123 am Ende des zweiten Taktviertels gemäß dem Impuls d2, der i jedem Takt übermittelt wird sowie im „0“-Zustand, d.h. an seinem Inversionseingang H = 1 im zweiten Taktviertel bei Eins-Werten am Eingang des Elements 122 oder beim Eins-Impuls am Ausgang des Elements UND 45 (Bild 9). Die Berechnung der logischen Funktionen im Schalt- und Rechenblock 2 können wir am Beispiel der Berechnung der Klammerfunktion U 1 erläutern, die die Funktionen UND, Oder, NICHT, UND-Nicht, ODER-NICHT, AUSSCHLIESSENDES ODER enthält: $U 1 = (\bar{X 1 + X 2} + X 3 \cdot X 4) \cdot (X 5 \oplus X 6 + \bar{X 7 \cdot X 8}) + \bar{X 9}$
wobei
X1...X9 duale Variable sind, die nacheinander bei jedem Takt gemäß den Befehlswerten C4...C6, C9...C11, C2 und den Adresssignalen C'1...C'e aus einem der Blöcke 1, 3, 7 oder aus ÜSB angesteuert werden, zum Beispiel aus dem Block 1 an den Eingang des Elements UND-ODER 40 des Blocks 2 und weiter bei einem bestimmten Befehlswert von C1, C2, C29, C25 und des Signals H1 = 1. Die nächste Eingangsvariable aus X1...X9 oder ihre Inversion wird über die Elemente UND41 und UND42 an den Zählflipflop 43 als Impuls Z (Bild 1, 4) übermittelt. Dabei wird im Falle von C1 = 1 die entsprechende Variable von X1...X9 im Element AUSSCHLIESSENDES ODER 41 invertiert.
Bezeichnen wir wie folgt: $U 2 = (\bar{X 1 + X 2} + X 3 \cdot X 4), U 3 = (X 5 \oplus X 6 + \bar{X 7 \cdot X 8}),$
dann ist U1 = U2 • U3 + X9.
Im ersten Takt ist bei C1 = 0, C2 = 1, C3 = 1, C28 = 0, C29 = 0, C30 = 1, C25 = 0 Der Wert X1 wird über die Elemente UND-ODER 40, UND 41 und UND 42 an den Zähleingang des Zählflipflops 43 übermittelt. Ist X1 = 1, dann erscheint nach Ablauf des Impuls Z am Ausgang Tp des Zählflipflops 43 die „1“. Es ist offensichtlich, dass die Unterfunktion $\bar{X 1 + X 2}$
dabei gleich Null ist bei dem beliebigen Wert von X2, und es macht keinen Sinn, mit dessen Berechnung fortzufahren. Dazu wäre notwendig, die Funktion des Zählflipflops 43 beim zweiten Takt des Gerätebetriebs zu sperren.
Wenn X1 = 0 ist, ändert der Zählflipflop seinen Zustand nicht und Tp = 0, und der Wert der Funktion X1 + X2 ist unbekannt. Die Berechnung der Funktion X1 + X2 sollte beim nächsten Takt fortgesetzt werden. Diese Auswahl erfolgt automatisch durch die Einstellung C29 = 0 im zweiten Betriebstakt gemäß den Werten des Signals Tp am Ausgang des Zählflipflops 43 und aufgrund der bestimmten Befehlssignale. Der Ausgang des Elements NICHT 140 ist mit dem Eingang des Elements UND 42 verknüpft.
Im zweiten Betriebstakt werden die Befehlssignale C1 = 0, C2 = 1, C3 = 0, C28 = 0, C29 = 0, C30 = 0, C25 = 0 eingestellt und bei Tp = 1 (X1 = 1) wird die Funktion des Zählflipflops 43 durch die Null-Signale von den Ausgängen der Elemente UND-NICHT 44 und UND 42 gesperrt. Wenn Tp = 0 (X1 = 0) ist, erfolgt keine Sperre des Zählflipflops 43, und die entsprechende Variable X2 kommt vom Ausgang des Elements UND-ODER40 über die Elemente UND41 und UND 42 an den Zähleingang des Zählflipflops 43. Wenn X2 = 1, ändert der Zählflipflop 43 seinen Zustand, d. h. Tp = 1, und das Ergebnis der Berechnung der Funktion $\bar{X 1 + X 2} = 0.$
Wenn X2 = 0, ändert der Zählflipflop 43 seinen Zustand nicht, und das Ergebnis der Berechnung der Funktion ist $\bar{X 1 + X 2} = 1.$
Am Ausgang des Zählflipflops 43 wird in jedem Fall die Inversion des Ergebnisses der Berechnung der Funktion $\bar{X 1 + X 2}$
erscheinen. Wenn Tp = 0, d. h. die Funktion $\bar{X 1 + X 2} = 1,$
macht es keinen Sinn, die Funktion U2 zu berechnen, weil die Funktion U2 = 1. Bei solchen Bedingungen sollte man den Betrieb des Zählflipflops ab dem dritten Takt und bis zum Ende des vierten Takts sperren und die Ansteuerung der Variablen X3 und X4 an den Zähleingang des Zählflipflops 43 ausschließen sowie den Signalwert am Ausgang Tp invertieren, damit es direkt mit dem Ergebnis der Berechnung der Funktion X1 + X2 und der Funktion U2 übereinstimmt. Bei Bedarf wird eine solche Sperre des Zählflipflops 43 auch bei anderen Takten umgesetzt. Wenn am Ablauf des zweiten Takts Tp = 1 (X1 + X2 = 0), dann sollte man die Berechnung der Funktion U2 fortsetzen, weil das Ergebnis der Berechnung der Funktion U2 unbekannt ist.
Im dritten Takt werden die Befehlssignale C1 = 1, C2 = 1, C3 = 0, C28 = 0, C29 = 1, C30 = 1, C25 = 1 eingestellt, und wenn nach dem zweiten Takt Tp = 0 (U2 = 1), ist der Ausgang J des Elements AUSSCHLIESSENDES ODER 120 gleich „1“. Der dritte Zählflipflop 121 ändert im zweiten Viertel des dritten Takts seinen Zustand auf Eins-Zustand (H = 1, H1 = 0). Es erfolgt die Sperre des Zählflipflops 43 durch Null-Ausgänge der Elemente UND 42 und UND 45. Somit werden bis zum Ende der Befehlsausführung zur Berechnung der Funktion U2 die Variablen X3 und X4 nicht an den Zähleingang des Zählflipflops 43 gelangen und seinen Zustand nicht verändern können. Dabei schaltet der Eins-Impuls Z im vierten Viertel des dritten Takts vom Ausgang des Elements UND 125 über das Element ODER 124 den Zählflipflop 43 in den Einheitszustand um, d. h. Tp = 1. Am Ausgang des Zählflipflops 43 liegt das Berechnungsergebnis der Funktion U2 = 1 vor, das bis zum Ende der Befehlsausführung der Berechnung der Funktion U2 anhält. Wenn aber nach dem zweiten Takt Tp = 1, ergibt sich „‟0‟ am Ausgang J des Elements AUSSCHLIESSENDES ODER 120 am Anfang des dritten Takts. Der Zählflipflop 121 schaltet nicht in den Einheitszustand um. Eine Zählflipflop 43-Sperre liegt nicht vor, und die Berechnung der Funktion U2 wird fortgesetzt, weil $\bar{X 1 + X 2} = 0.$
Dabei gelangt die Inversion der Variablen X3 vom Ausgang des Elements U-Oder 140 über die Elemente UND 41 und UND 42 an den Zähleingang des Zählflipflops 43. Wenn X3 = 1, ändert der Zählflipflop 43 seinen Zustand nicht und Tp = 1. Dabei ist das Ergebnis der Berechnung der Funktion X3-X4 nicht bestimmt, und die Berechnung sollte im vierten Takt fortgesetzt werden. Wenn X3 = 0, schaltet der Zählflipflop 43 um, und Tp = 0. Das Ergebnis der Berechnung der Funktion X3-X4 ist bekannt und ist gleich Null. In diesem Fall ist das Ergebnis der Berechnung der Funktion U2 gleich Null, weil $\bar{X 1 + X 2} = 0$
und X3 • X4 = 0. Dabei sollte man den Zählflipflop 43 im nächsten vierten Takt sperren.
Wenn im vierten Takt bei C1 = 1, C2 = 1, C3 = 0, C28 = 0, C29 = 1, C30 = 0, C25 = 0 Tp = 0 ist, wird der Zähleingang des Zählflipflops 43 durch die Null-Signale vom Ausgang des Elements UND-NICHT44, des Elements UND 42 und UND 125 gesperrt. Am Ausgang behält der Zählflipflop 43 den Wert der ganzen Funktion U2 = 0. Wenn Tp = 1 und beim Null-Zustand des Zählflipflops 121 (H1 = 1) keine Zählflipflop-Sperre vorliegt und die Inversion der Variablen X4 vom Ausgang des Elements UND-ODER 40 über die Elemente UND 41 und UND 42 an den Zähleingang des Zählflipflops 43 kommt und wenn X4 = 0, schaltet der Zählflipflop 43 um und Tp = 0. Das bedeutet, dass die Funktion X3 • X4 = 0 und das Ergebnis der Berechnung der ganzen Funktion U2 = 0 ist, weil $\bar{X 1 + X 2} = 0$
und X3 • X4 = 0. Daraus folgt, dass es bei Tp = 0 (U2 = 0) keinen Sinn macht, die Funktion U3 zu berechnen, weil dabei der Wert der logischen Verkettung der zwei Funktionen U2 • U3 = 0 und der Zählflipflop 43 bis zum Ende der der Berechnung der Funktion U3 gesperrt_werden sollte. Wenn Tp = 1 (U2 = 1) sollte die Berechnung der Funktion U3 fortgesetzt werden, weil der Wert U2 • U3 unbekannt ist. Wenn am Ende des vierten Takts der Wert am Ausgang des Zählflipflops 43 gleich „0“ ist, d. h. Tp = 0, ist der Wert der Funktion U2 = 0. Wenn Tp = 1, ist der Wert der Funktion U2 = 1. Das bedeutet, dass im fünften Takt bei C1 = 1, C2 = 0, C3 = 0, C28 = 1, C29 = 1, C30 = 1, C25 = 0 am Anfang des Takts Tp = 0, das Signal J = 1 ist. Im Falle eines Null-Zustands des Zählflipflops 121 (H1 = 1) ergeben sich am Eingang des Elements UND 123 nur Eins-Signale, und der Eins-Ausgang des Elements UND 123 schaltet gemäß dem Impuls d2 im zweiten Viertel des Takts den Zählflipflop 121 in den Eins-Zustand (H1 = 0) um. Dabei sperrt das Signal H1 = 0 die Null-Signale von den Ausgängen der Elemente UND 42 und UND 45 bis zum Ende der Befehlsausführung zur Berechnung der Funktion U3, weil in diesem Fall U2 • U3 = 0, wenn Tp = 1._τo J = 0, war das Eins-Signal am Ausgang des Elements NICHT 128, und wenn der dritte Zählflipflop 121 im Eins-Zustand seit dem Beginn des dritten Takts war, sind dann am Eingang des Elements UND 122 und Eins-Signale und das Eins-Signal vom Ausgang des Elements UND 122 schaltet über das Element ODER 127 den Zählflipflop 121 in den Null-Zustand (H1 = 1) um, Dabei wird die Sperre des Zählflipflops 43 aufgehoben. Wenn der Zählflipflop 121 im Null-Zustand bei Tp = 1 und J = 0 war, ändert er seinen Zustand nicht (H1 = 1), und es liegt keine Sperre des Zählflipflops 43 vor. Die Inversion der Variablen X5 vom Ausgang des Elements UND-ODER 40 erfolgt über die Elemente UND 41 und UND 42 auf den Zähleingang des Zählflipflops 43. Wenn X5 = 0, ändert der Zählflipflop 43 im vierten Taktviertel gemäß dem Impuls d1 seinen Zustand, d. h. der Ausgang Tp = 0. Wenn X5 = 1, ändert der Zählflipflop 43 seinen Zustand nicht, und der Ausgang Tp = 1. Die Berechnung läuft in jedem Fall weiter.
Im sechsten Takt kommt der Wert der Variablen X6 bei einem beliebigen Wert von C29 und bei C1 = 0, C2 = 0, C3 = 0, C28 = 0, C30 = 0, C25 = 0 vom Ausgang des Elements UND-ODER 40 über die Elemente UND 41 und UND 42 auf den Zähleingang des Zählflipflops. Wenn X6 = 0, ändert sich der Zählflipflop 43-Zustand nicht. Wenn X6 = 1, schaltet der Zählflipflop um, und in jedem Fall liegt am Ausgang des Zählflipflops 43 das Ergebnis der Berechnung der Funktion X5 ⊕ X6 vor. D. h., bei gleichen Werten der Variablen X5 und X6 ergibt sich am Ausgang Tp die „0“, und bei verschiedenen Werten von X5 und X6 ergibt sich am Ausgang Tp die „1“.
Es ist offensichtlich, dass bei X5 ⊕ X6 = 1 (Tp = 1) die Funktion U3 = 1, und es macht keinen Sinn, mit der Berechnung fortzufahren. Deswegen sollte man den Zählflipflop 43 gemäß den entsprechenden Takten bis zum Ende der Berechnung der Funktion U 3 sperren, und wenn X5 ⊕ X6 = 0 (Tp = 0), sollte man die Berechnung der Funktion U3 fortsetzen, weil in diesem Fall das Ergebnis der Berechnung unbekannt ist.
Im siebten Takt des Betriebs bei C1 = 1, C2 = 1, C3 = 0, C28 = 0, C29 = 0, C30 = 1, C25 = 0 und wenn nach dem sechsten Takt Tp = 1 (X5 ⊕ X6 = 1), J = 1 und wenn im Falle des Null-Zustands des Zählflipflops 121 (H1 = 1) im zweiten Viertel des siebten Takts gemäß dem Impuls d2 seine Umschaltung in den Eins-Zustand (H1 = 0) folgt und bis zum Ende der Berechnung der Funktion U3 die Sperre des Zählflipflops 43 durch das Signal H1 = 0 und durch entsprechende Null-Ausgänge der Elemente UND 42 und UND 43. Dabei bleibt am Ausgang Tp des Zählflipflops 43 das Eins-Ergebnis der Berechnung der Funktion U3 = 1 erhalten. Wenn nach dem sechsen Takt Tp = 0 (X5 ⊕ X6 = 0), J = 0 und der Zählflipflop 121 im Null-Zustand (H1 = 1) ist, liegt keine Zählflipflop 43-Sperre vor. Der Inversionswert der Variablen X7 kommt an den Zähleingang des Zählflipflops 43, und wenn X7 = 0, schaltet der Zählflipflop 43 um und sein Ausgang Tp = 1. Dabei ist die Funktion $\bar{X 7 \cdot X 8} = 1.$
Das bedeutet, dass die Funktionen U3 = 1 und U1 = U2 • U3 + X9 = 1 vom Wert X9 nicht abhängen. Dieses Ergebnis liegt am Ausgang Tp des Zählflipflops 43 vor. In diesem Fall sollte man die Funktion des Zählflipflops 43 bis zum Ende der Berechnung der Funktion U1 sperren und wenn X7 = 1, ändert der Zählflipflop 43 seinen Zustand nicht und Tp = 0. Das Ergebnis der Berechnung der Funktion $\bar{X 7 \cdot X 8}$
ist unbekannt und deren Berechnung sollte im nächsten Takt fortgesetzt werden.
Im achten Takt bei C1 = 1, C2 = 1, C3 = 0, C28 = 0, C29 = 0, C30 = 1, C25 = 0 und wenn nach dem siebten Takt Tp = 1, J = 1 und der Zählflipflop im Null-Zustand ist (H1 = 1), schaltet der Zählflipflop im zweiten Taktviertel gemäß dem Impuls d2 in den Eins-Zustand um. Das Signal von seinem Inversionsausgang H1 = 0 sperrt den Zählflipflop 43 durch die Null-Signale von den Ausgängen der Elemente UND 42, UND 45 und UND 125. Wenn Tp = 0 nach dem siebten Takt und der Zählflipflop 121 im Null-Zustand (H1 = 1) sind, liegt keine Zählflipflop 43-Sperre vor, und die Inversion der Variablen X8 über die Elemente UND-ODER 40, UND 41 und UND 42 kommt an den Zähleingang des Zählflipflops 43. Wenn X8 = 0, schaltet der Zählflipflop 43 in den Eins-Zustand um, d. h. Tp = 1. Dabei liegen die Funktion X7•X8 = 1, die Funktion U3 = 1 und die Funktion U1 = U2 • U3 + X9 = 1 unabhängig vom Wert X9 und dieses Eins-Ergebnis am Ausgang Tp des Zählflipflops 43 vor. Dabei sollte der Zählflipflop 43 beim nächsten Takt gesperrt werden, weil der Wert der Funktion U1 bestimmt ist. Wenn X8 = 1, schaltet der Zählflipflop 43 nicht um, und an seinem Ausgang wird der Tp einen Null-Zustand der Berechnung der Funktion U3 ergeben, d. h. U3 = 0. Bei Tp = 0 sollte man die Berechnung der Funktion U1 unter Berücksichtigung der Variablen X9 fortsetzen.
Als Fortsetzung der oben aufgeführten Beschreibung liegt im achten Takt, am Anfang des neunten Takts bei C1 = 1, C2 = 1, C3 = 0, C28 = 1, C29 = 0, C30 = 1, C25 = 0 über die ganze Zeitspanne des neunten Takts und wenn Tp = 0 sowie beim Null-Zustand des Zählflipflops 121 (H1 = 1) keine Sperre des Zählflipflops 43 vor. Die Inversion der Variablen X9 wird vom Ausgang des Elements UND-ODER 40 über die Elemente UND 41, UND 42 und ODER 125 an den Zähleingang des Zählflipflops 43 angesteuert. Wenn X9 = 0, ändert der Zählflipflop seinen Zustand nach Ablauf des Impulses Z im vierten Taktviertel (Tp = 1). An seinem Ausgang stellt sich das Eins-Ergebnis der Berechnung der ganzen Funktion U1 = 1 ein. Wenn X9 = 1, ändert der Zählflipflop 43 seinen Zustand nicht, weil die Variable X9 in „0“ im Element AUSSCHLIESSENDES ODER 41 und am Ausgang des Zählflipflops 43 das Null-Ergebnis der Berechnung der Funktion U1 = 0 ergibt.
Wenn sich aber am Ende des achten Takts Tp = 1 einstellt, stellt sich der Zählflipflop 121 am Anfang des neunten Takts bei H1 = 1, J = 1 in den Eins-Zustand ein und sperrt die Funktion des Zählflipflops 43 durch das Null-Signal am Inversionsausgang H1. Der Wert der Variablen X9 wird an den Zähleingang des Zählflipflops 43 bei Null-Signalen an den Ausgängen der Elemente UND 42 und UND 125 übermittelt. Am Ausgang Tp des Zählflipflops 43 liegt das Eins-Ergebnis der Berechnung der Funktion U 1 = 1 vor.
Wenn im fünften Takt bei Tp = 0 (U2 = 0) die Funktion des Zählflipflops 43 durch das Signal H1 = 0 gesperrt wurde, folgt vom Inversionsausgang des Zählflipflops 121 bis zum Ende der Berechnung der Funktion U3 im neunten Takt am Eins-Ausgang des Elements NICHT 128 und bei C28 = 1, H = 1 die Umschaltung des Zählflipflops 121 in den Null-Zustand. Im zweiten Viertel des neunten Takts gemäß dem Impuls d2 sowie die Entsperrung des Zählflipflops 43 durch das Eins-Signal H1 und dann die Ansteuerung der Inversion X9 an den Zähleingang des Zählflipflops 43 und wenn X9 = 0, ändert der Zählflipflop 43 im vierten Viertel des neunten Takts seinen Zustand gemäß dem Impuls Z (Tp = 1) und Am Ausgang ergibt sich das Eins-Ergebnis der Berechnung der Funktion U1. Wenn X9 = 1, ändert der Zählflipflop 43 seinen Zustand nicht (Tp = 0), und an seinem Ausgang ergibt sich das Null-Ergebnis der Berechnung der Funktion U1. Bei C23 = 1 sperrt das Element NICHT 140 die Funktion des Zählflipflops 43.
Falls, wie oben beschrieben, im Betrieb im siebten Takt die Einstellungen des Zählflipflops 121 in den Eins-Zustand (H1 = 0) im zweiten Viertel des siebten Takts und bis zum Ende der Berechnung der Funktion U1 und der entsprechenden Sperre des Zählflipflops 43 im siebten Takt bei Tp = 1 und H1 = 0 der Eins-Zustand des Zählflipflops 121 und die Sperre des Zählflipflops 43 auch im neunten Takt andauern, weil im neunten Takt vom Ausgang des Elements NICHT 128 an den Eingang des Elements 122 ein Null-Signal übermittelt wird, wird sich am Ausgang Tp des Zählflipflops 43 das Eins-Ergebnis der Berechnungen der Funktion U1 befinden. Wie man am Beispiel sieht, ergibt sich die Auswahl der jeweiligen Fortsetzung im Berechnungsvorgang der vorgegebenen Booleschen Funktion in jedem Takt automatisch, abhängig vom Zustand der Zählflipflops 43 und 121 im vorausgehenden Takt, von den Werten der entsprechenden Variablen X und von den Befehlssignalen „C“ am jeweiligen Takt.
Es wird sich also bei beliebigen Werten der Variablen X1 ...X9 am Ende des neunten Takts der Funktion des Blocks 2 am Ausgang des Zählflipflops 43 das Ergebnis der Berechnung der Funktion U1 ergeben. Wie man am angeführten Beispiel sieht, erlaubt der Schaltplan des Blocks 2 die logische Funktion mit neuen Verfahren anhand der Analyse der Ergebnisse der Berechnung der allerersten Konjunktion, die gleich „1“ ist, in der Disjunktion der Konjunktionen zu berechnen und dieses Ergebnis anschließend bis zum Ende der Berechnung der kompletten Disjunktion festzuhalten. Man geht zu Recht davon aus, dass dieses Ergebnis bekannt und gleich „1“ ist. Bei der Berechnung der Konjunktion der Disjunktionen im Falle des Null-Ergebnis der allerersten Disjunktion wird dieses Ergebnis bis zum Ende der Berechnung der kompletten Konjunktion der Disjunktionen festgehalten, da das Ergebnis der kompletten Konjunktion der Disjunktionen, einschließlich der angegebenen Disjunktion, gleich „0“ ist.
Dieses Verfahren erlaubt, die Anzahl der Takte bei der Berechnung der logischen Funktionen erheblich zu reduzieren. Die Befehlssignale „C“ bilden sich bereits bei der Prozess-Programmierung der Berechnung der vorgegebenen logischen Funktion.
Auf diese Weise erfolgt im Block 2 bei beliebigen Werten der Variablen X1 ...X9 die Berechnung der Funktionen der Booleschen Algebra, die den oben aufgeführten Funktionsumfang enthalten. Bei einer minimalen Taktanzahl, die mit der Anzahl der Variablen, die in die Boolesche Funktion hineingehören, übereinstimmt, werden die Speicherzellen des Arbeitsspeicherblocks 3 zur Abspeicherung der Zwischenergebnisse der Berechnungen und deren Benutzung im Prozess der Berechnung aller Booleschen Funktionen entsprechend den Anforderungen der ähnlichen Geräte und des Prototyps nicht gebraucht. Als Beispiel ist bei der Berechnung der Funktion U1 im Prototyp nach der Berechnung der Funktion $\bar{X 1 + X 2} = Z 1$
noch ein zusätzlicher Takt für die Aufzeichnung Z1 im Arbeitsspeicherblock 3 erforderlich sowie ein weiterer zusätzlicher Takt für die Aufzeichnung der Ergebnisse der Berechnung der Funktionen X3 • X4 = Z2 im Block 3. Danach werden noch 2 zusätzliche Takte für die Ablesung der Variablen Z1 und Z2 aus dem Block 3, die Berechnungen der Funktionen Z1 + Z2 = U2 sowie für die Aufzeichnung des Ergebnisses von U2 im Block 3 benötigt. Weitere zwei zusätzliche Takte braucht man für die Aufzeichnung im Block 3 der Ergebnisse der Zwischenberechnung der Funktionen X5 ⊕ X6 = Z3 und X7 • X8 = Z4 und danach noch drei zusätzliche Takte für die Ablesung der Variablen Z3 und Z4 aus dem Block 3 für die Berechnung der Funktionen Z3 + Z4 = U3 und die Aufzeichnung von U3 im Block 3. Danach werden noch drei zusätzliche Takte für die Ablesung aus dem Block 3 der Werte U2 und U3, der Berechnung der Funktion U2 • U3 sowie die Aufzeichnung des Berechnungsergebnisses von U2 • U3 im Block 3 und noch ein zusätzlicher Takt für die Ablesung der Funktion U2 • U3 und die Berechnung der Funktion U1 = U2 • U3 + X9 benötigt. Zusammengefasst sind im Prototyp für die Berechnung der Funktion U1 vierzehn zusätzliche Takte erforderlich, d. h. für die Berechnung der Funktion U1 im Prototyp werden insgesamt 23 Betriebstakte benötigt. Dies ist erheblich mehr, als im Gerät geplant.
Im Block 7 bei C15 = 1 und C20 = 0 an den Steuereingängen des gesteuerten Elements 16, der Letztere setzt die logische Funktion ODER um, wenn C20 = 0 und C15 = 0, setzt das Element 16 die logische Funktion AUSSCHLIESSENDES ODER von zwei letzten Stellen des dualen Schlüssels an den Ausgängen der Schaltkreisfragmente F1 ... Fn. Bei C15 = 0 und C20 = 1 erscheint an den Ausgängen des Elements 16 das Signal vom Ausgang des letzten logischen Kanals. Bei C15 = 0, C20 = 0 und C19 = 1 erscheint am Ausgang des Elements 16 des Blocks 7 der Wert der ersten Stelle des dualen Schlüssels, der in dem Zählflipflop 29 der logischen Kanäle des Blocks 7 aufgezeichnet wurde.
Die Funktion des Geräts besteht in der Berechnung der logischen Funktionen im Block 2 mit gleichzeitiger Umsetzung der Operationen an den mehrstelligen dualen Schlüsseln im Block 7. Bei Bedarf sichert das Gerät eine gemeinsame Funktion der Blöcke 2 und 7, beispielsweise, wenn die Untersuchung der vorgegebenen und der gewonnenen (empfangenen) dualen Schlüssel erforderlich ist sowie wenn eine Entscheidung aufgrund der Ergebnisse der logischen Analyse der gewonnenen Ergebnisse zu treffen ist. Das Gerät funktioniert nach Takten, die im Block 6 gebildet werden.
Wir erklären die Arbeitsabläufe des Geräts an einigen Beispielen, angenommen C15 = 1, und die Funktion der Decoder 8, 9, 81 und 37 wird durch die Eingangssignale d' und d'' nicht gesperrt.
Wir vergleichen zwei duale Zahlen A1 und A2 und lassen zu, dass die beiden Zahlen durch einen dualen Schlüssel 11001011 ausgedrückt sind. Hier und nachstehend sind die höheren Stellen rechts. Angenommen, die Zahl A1 befindet sich im Block 1 als X1...Xn und n = 8, und die Zahl A2 ist im Arbeitsspeicherblock 3 und als Werte P1...Pn und n = 8 abgelegt, dann hat der Block 7 acht logische Kanäle. Die Gleichheit der Zahlen bestimmen wir durch die Methode der algebraischen Addition der Zahlen A1 und A2, wobei sich die negative Zahl überall im Rückschlüssel befindet. Wir lassen zu, dass C22 = 1 und C24 = 0 ist. Im ersten Takt kommen die Werte X1...X8 bei den entsprechenden Werten C'1...C'e, C13 = 1, C24 = 0, C15 = 1 und N1 = 1 aus dem Block 1 über den Schlüssel 82 an die gemeinsamen Busse 80 des Verbindungssystems und anschließend an die Eingänge der vierten Elemente UND 23 aller logischen Kanäle des Blocks 7, wo der Ausgang e1 des Decoders 8 gemäß den Befehlen C9...C11 aktiviert wird. Die Zahl A1 wird bei dem Eins-Eingang des Elements UND 73 über die Elemente AUSSCHLIESSENDES ODER 24, ODER 25, UND 28 und d1 = 1 in den Zählflipflops 29 aufgezeichnet. Im zweiten Takt wird bei den entsprechenden Signalen C'1...C'e und N2 = 1 im Block 3 der entsprechende Ausgang des Decoders 49 aktiviert. Die Zahl A2 kommt über den Schlüssel 83 und die gemeinsamen Busse 80 des Verbindungssystems an die Eingänge der Elemente UND 23 aller logischen Kanäle. Bei D1 = 1 kommt die Inversion der Zahl A2 gemäß dem Signal von den Ausgängen der Elemente ODER 15 und AUSSCHLIESSENDES ODER 24, ODER 25 und UND 28 an die Zähleingänge der Zählflipflops 29 aller logischen Kanäle. Bei d1 = 1 wird die Funktion AUSSCHLIESSENDES ODER für die Zahlen A1 und A2 stellenmäßig nacheinander umgesetzt. Dabei stellen sich an den Ausgängen der Zählflipflops 29 aller logischen Kanäle die Eins-Werte ein. Der Zählflipflop 43 des Blocks 2 stellt sich in den „0“-Zustand gemäß dem Signal C3 = 1 ein.
Im dritten Takt bei C19 = 1, C21 = 1, C18 = 1, d' = 1 kommt die logische Zahl „1“ vom Ausgang des Elements AUSSCHLIESSENDES ODER 103 und UND 27 des ersten Kanals an die entsprechenden Eingänge der Elemente ODER 25 und des ÜSB-Blocks. Die logische Zahl „1“ vom Ausgang M2 des ÜSB-Blocks erscheint am Eingang des Elements UND 27 des zweiten logischen Kanals und weiterhin gemäß den Funktionen (1A) und den Eins-Signalen M3...Mn aus dem ÜSB-Block über die Elemente UND 27, Oder 25 und UND 28 der nachfolgenden Kanäle. Beim Impuls d1 = 1 schalten alle Zählflipflops 29 in den „0“-Zustand um, d. h. das Ergebnis der Differenz von zwei gleichen Zahlen A1 und A2 kam zustande, und alle Zählflipflops schalten in den „1“-Zustand um. Es erfolgt die Aufzeichnung der Eins-Information vom Ausgang Mn + 1 des ÜSB-Blocks bei C20 = 0 über das DM-Modul in die Speicherzelle 17 gemäß dem „1“-Signal vom Ausgang des Elements UND 20 des Blocks 7.
In demselben dritten Takt bei C15 = 1 kommt die logische Zahl „0“ von den Ausgängen der Schaltkreisfragmente F1...Fn über das Element ODER 16 als logische „1“ am Ausgang L1 bei den entsprechenden Signalen C4...C6 gemäß dem Befehl e'' vom Ausgang des Decoders 37 des Blocks 2 über das Element 40 an den Eingang des Elements 41 des Blocks 2. Bei C1 = 1, C2 = 0, d1 = 1 und C3 = 0 kommt die logische „1“ an den Zähleingang des Zählflipflops 43, und nach dem Impuls Z = 1 erscheint der Eins-Wert des Signals am Ausgang des Zählflipflops 43. Das bedeutet, A1 = A2.
Im vierten Takt wird die logische „1“ vom Ausgang des Zählflipflops 43 bei bestimmten Befehlen C4...C6 und der Aktivierung des entsprechenden Ausgangs des Decoders 37 des Blocks 2 und des Ausgangs des Elements UND 39 beim Impuls d1 = 1, der vom Ausgang des Elements UND 66 des Blocks 6 kommt, in die durch die Werte Ce ...Cj bestimmte Speicherzelle 57 des Ausgangsblocks 4 als Information darüber, dass A1 = A2, aufgezeichnet.
Betrachten wir ein zweites Beispiel des Vergleichs von zwei dualen Zahlen, wobei A1 < A2 und A1 = 11001011, und A2 = 10011011 und die Zählflipflops 29, 30 und 43 in den Null-Zustand eingestellt sind. Die Zählflipflops 29 und 30 in allen logischen Kanälen werden in die Null-Zustände bei den Impulsen q1 und q2 versetzt, und der Zählflipflop 43 stellt sich bei C3 = 1 in den Null-Zustand ein.
Im ersten Takt wird ähnlich wie im ersten Beispiel bei den entsprechenden Befehlen und Adress-Signalen die Zahl A1 in den Zählflipflops stellengemäß in jedem logischen Kanal des Blocks 7 aufgezeichnet.
Im zweiten Takt bei N2 = 1, ähnlich wie im ersten Beispiel, wenn D1 = 1, kommt die Inversion der Zahl A2 an die Eingänge der Elemente UND 28 und bei d1 = 1, ändern die Eins-Werte der Stellen der Zahl A2 den Zustand der Zählflipflops 29 in den entgegengesetzten Zustand. Am Ausgang der Zählflipflops 29 erscheint das Ergebnis A1 ⊕ (A2) d. h. 10101111. Dabei änderte der Zählflipflop 29 im zweiten logischen Kanal nach zwei Takten zweimal seinen Zustand. Das führte zur Änderung des zweiten Zählflipflops 30 in diesem Kanal vom Null-Zustand zum Eins-Zustand, und es kam zur Festhaltung des Übertragfaktes aus der zweiten Stelle in die dritte Stelle bzw. aus dem zweiten logischen Kanal in den dritten im ÜSB-Block. Das funktioniert bei ähnlichen Situationen in allen logischen Kanälen des Blocks 7.
Im dritten Takt bei D2 = 0, D3 = 0, C19 = 0, C18 = 1, d' = 1 kommt die logische Null vom Ausgang des Elements AUSSCHLIESSENDES ODER 103 an die entsprechenden Eingänge des Elements UND 27 des ersten logischen Kanals des ÜSB-Blocks. Weiter erfolgt gemäß den Funktionen (1A) des ÜBS-Blocks der Übertrag in die entsprechenden logischen Kanäle gemäß den Signalen vom ÜSB-Block, die gleichzeitig an die Eingänge der Elemente UND 27 der bestimmten logischen Kanäle angesteuert werden. An den Ausgängen der Zählflipflops 29 aller logischen Kanäle erscheint der Ausdruck der algebraischen Summe A1 + (- A2) durch den Schlüssel 10011111. Im dritten Taktviertel bei d1 = 1, gleichzeitig gemäß dem Signal vom Ausgang des Elements UND 20 bei C21 = 1, erfolgt die Aufzeichnung des Null-Übertrags Mn + 1 vom Ausgang des DM-Moduls bei C20 = 0 in die Speicherzelle 17 des Blocks 7. Dabei zeigt dieser Null-Wert am Ausgang Mn + 1 des ÜSB-Blocks an, dass beim absoluten Wert A1<A2 das Ergebnis der algebraischen Summe im Rückschlüssel erzielt wurde. In demselben dritten Takt, in seinem vierten Viertel, kommt der Wert Mn + 1 = 0 vom Ausgang des ÜSB-Blocks über das DM-Modul bei C20 = 0 gemäß dem Signal e'7 = 1 vom Ausgang des Decoders 37 des Blocks 2 an den Ausgang des Elements UND-ODER 40 des Blocks 2. Bei C1 = 0 am Ausgang des Elements AUSSCHLIESSENDES ODER 41 ergibt sich die logische „0“, und am Ausgang des Zählflipflops 43 bleibt die logische „0“ erhalten.
Im vierten Takt bei C15 = 1, C20 = 0 und e'' = 1 kommt der Wert L1 = 1 vom Ausgang des Elements ODER 16 des Blocks 7 über das Element UND-ODER 40 an den Eingang des Elements UND 41, und bei C1 = 1 am Ausgang des Letzteren ergibt sich die „0“. Der Wert am Ausgang des Zählflipflops 43 ändert sich nicht, und das Ergebnis der logischen Summe (Mn + 1) + L1 = 0. Das bestätigt, dass A1<A2 ist.
Im fünften Takt wird das oben erzielte Ergebnis vom Ausgang des Zählflipflops 43 des Blocks 2 bei dem entsprechenden Befehl des Decoders 37 und d1 = 1 gemäß dem Signal am Ausgang des Elements UND 39 in den Block 3 oder 4 in eine der Speicherzellen gemäß der entsprechenden Adresse C'e...C'j aufgezeichnet.
Wenn man die logische Funktion L1 • (Mn + 1) im Block 2 bei C1 = 0 wie oben beschrieben berechnet und wenn die Funktion L1 • (Mn + 1) = 1, dann ist A1 > A2.
Kommen wir an den dritten Takt zurück, als man den Ausdruck der algebraischen Summe von zwei Zahlen A1 И -A2 erhalten hat, und setzen die Lösung der Aufgabe zur Bestimmung des Ergebnisses der Berechnung der algebraischen Summe A1 + (-A2) fort.
Im dritten Takt bei C''18 = 1 geht der Übertragsprozess zu Ende, der an den Ausgängen der Zählflipflops 30 und anschließend im ÜSB-Block zustande kam. Dabei kommen die Übertragswerte über die Elemente UND 27, ODER 25, UND 28 der logischen Kanäle an die Zähleingänge der Zählflipflops 29.
Beim Impuls d1 = 1 erscheint an deren Ausgängen der Ausdruck der algebraischen Addition der Zahlen A1 И - A2. Wenn die Zahl A1 nach dem absoluten Wert mehr als die Zahl A2, d. h. /A1/ > /A2/ ist, dann sollte man im vierten Takt an den Wert A1 + (-A2) die Eins addieren, und man bekommt das gesuchte Ergebnis A1 + (- A2). Wenn /A1/ < /A2/ ist, sollte man das Ergebnis der Addition A1 + (- A2) invertieren, dann bekommt man das gesuchte Ergebnis der Addition A1 + (-A2) im direkten Schlüssel mit Angabe seines Zeichens.
Um den oben aufgeführten Algorithmus im Mehrkanal-Rechenblock 7 umzusetzen, gibt es das achte Element ODER 101 und die entsprechenden Verknüpfungen. Die Ausgänge des Elements ODER 101 sind mit den Ausgängen D2 und D3 des Decoders 9 verknüpft, und der Ausgang ist an den bestimmten Ausgang des Elements UND 18 angeschlossen. Dessen anderer Eingang ist mit dem direkten Ausgang der gesteuerten Speicherzelle 17 verknüpft. Der Ausgang des Elements UND 18 ist mit dem ersten Eingang des ersten Elements AUSSCHLIESSENDES ODER 103 verknüpft, dessen Ausgang K2 an den Eingang des zweiten Elements UND 27 des ersten logischen Kanals und an den bestimmten Eingang des ÜSB-Blocks angeschlossen ist. Der Ausgang K1 des Elements UND 19 ist mit einem der Eingänge des ersten Elements ODER 15 verknüpft. Zwei Eingänge des Elements UND 19 sind an den Inversionsausgang der Speicherzelle 17 und an den Eingang D2 des Decoders 9 des Blocks 7 angeschlossen.
Der vorgeschlagene Schaltplan funktioniert wie folgt: Wenn /A1/ > /A2/ ist, dann wird im dritten Arbeitstakt der Eins-Übertrag aus der höheren Stelle in die Speicherzelle 17 des Blocks 7 bei C21 = 1 gemäß dem Signal vom Ausgang des Elements UND 20 und beim Impuls d1 aufgezeichnet. D. h. alle Zählflipflops 30 werden vom Ausgang Mn + 1 des ÜSB-Blocks über das DM-Modul bei C20 = 0 und beim Impuls Z zurückgesetzt, weil O1 = 1 ist.
Im vierten Takt bei C19 = 0, D2 = 1, C18 = 1, K1 = 0 und K2 = 1 wird an die Zahl A1 + (- A2) bei d1 = 1 der Eins-Übertrag über die Elemente AUSSCHLIESSENDES ODER 103, UND 27, ODER 25, UND 28 addiert, und es ergibt sich an den Ausgängen der Zählflipflops 29 der Wert der gesuchten Summe A1 + (- A2) mit dem Minus im Stellenzeichen (Mn + 1 = 1).
In unserem Beispiel, wenn /A1/ < /A2/ ist, wird im dritten Takt der Wert Mn + 1 = 0 vom Ausgang des ÜSB-Blocks über das DM-Modul bei C20 = 0 und C21 = 1 in der Speicherzelle 17 aufgezeichnet.
Im vierten Takt nach der Zurücksetzung der Zählflipflops 30 am vorausgehenden Takt bei Z = 1, bei C24 = 0, D2 = 1, K1 = 1 und K2 = 0 kommt es zur Invertierung des Schlüsselausdrucks A1 + (- A2) gemäß dem Signal vom Ausgang des Elements ODER 15 nach dem Impuls d1 = 1. Im dritten Taktviertel und an den Ausgängen der Zählflipflops erscheint die algebraische Summe A1 + (- A2) mit dem Minus im Stellenzeichen (Mn + 1 = 0).
Das vorliegende Ergebnis kann ferner in den Arbeitsspeicherblock 3 bei e3 = 1 und N3 = 1 oder in den Ausgangsblock 4 bei e3 = 1 und N4 = 1 im nächsten fünften Takt aufgezeichnet werden. Der unten vorgeschlagene Algorithmus und der entsprechende Schaltplan erlauben dies in demselben vierten Takt umzusetzen und damit die Gesamtzahl der Takte für die Umsetzung der algebraischen Addition und die Aufzeichnung der Ergebnisse in den Blöcken 3 und 4 bei C27 = 1 zu reduzieren.
Dazu gibt es im Block 7 „n“ gleiche Schaltkreisfragmente F1...Fn gemäß der Anzahl der logischen Kanäle. Dabei enthält jeder von ihnen (Bild 13) zwei Elemente: ODER 99 und AUSSCHLIESSENDES ODER 100. In jedem Schaltkreisfragment sind drei Eingänge des Element 99 entsprechend mit dem Ausgang des Elements UND 126, mit dem Ausgang des Elements UND 27 des entsprechenden logischen Kanals und mit dem Ausgang des BVM-Moduls verknüpft. Die Eingänge des Elements UND 126 sind an den entsprechenden Ausgang des BVM-Moduls und an den Ausgang des Elements ODER 15 des Blocks 7 angeschlossen. Der Ausgang des Elements 99 ist mit dem ersten Eingang des Elements AUSSCHLIESSENDES ODER 100 verknüpft, dessen zweiter Eingang an den Ausgang des Zählflipflops 29 des entsprechenden logischen Kanals angeschlossen ist. Der Ausgang ist mit den bestimmten Informationseingängen des elektronischen Schalters 77 und des gesteuerten Elements 16 des Blocks 7 verknüpft. Die Schaltkreisfragmente F1...Fn erlauben, das erzielte Ergebnis oder seine Inversion (C33 = 1) beim Impuls d1 = 1 in die Blöcke 3 und 4 im vierten Takt der Berechnung bei bestimmten Werten der Adress- und Befehlssignale aufzuzeichnen sowie die Taktanzahl bei der wechselseitigen Umsetzung der Funktion UND, ODER stellenmäßig nacheinander zu reduzieren.
Kommen wir zu dem vierten Takt der Berechnung der algebraischen Summe A1 + (-A2). Wenn /A1/ > /A2/ ist, dann ist Mn + 1 = 1, und bei C19 = 0, 31 = 1, D2 = 1, und K2 = 1 kommt im Block 7 vom Ausgang des Elements AUSSCHLIESSENDES ODER 103 an den Eingang des Elements UND 27 des ersten logischen Kanals das logische „1“, und durch den Übertrag über den ÜSB-Block gelangt es an die Eingänge der Elemente UND 27 der bestimmten logischen Kanäle. Dann erscheint von den Ausgängen der entsprechenden Elemente UND 27 an die Eingänge und Ausgänge der Elemente ODER 99 der entsprechenden Schaltkreisfragmente und unter Beachtung der Signale an den Ausgängen des Zählflipflops 29 an den Ausgängen der Elemente AUSSCHLIESSENDES ODER 100 aller Schaltkreisfragmente F1...Fn der gesuchte Wert der Summe A1 + (- A2). Dieser kann nach bestimmten Adress-Signalen C'1...C'j, beispielsweise in den Arbeitsspeicherblock 3 in demselben Takt beim Signal N3 = 1 vom Ausgang des Decoders 81 des Verbindungssystems aufgezeichnet werden. Bei /A1/ < /A2/ und D2 = 1, K1 = 1 erscheint am Ausgang des Elements ODER 15 des Blocks 7 die logische „1“, die bei C27 = 1 an die Eingänge der Elemente ODER 99 und anschließend an die Eingänge der Elemente AUSSCHLIESSENDES ODER 100 aller Schaltkreisfragmente gelangt. Dabei erscheint an den Ausgängen der letzteren Elemente das Ergebnis der Summe A1 + (-A2), das über den Schalter 77 bei N3 in dem Arbeitsspeicherblock 3 aufgezeichnet werden kann. Die Einführung der Schaltkreisfragmente erhöht die Rechengeschwindigkeit des Geräts. Auch dadurch, dass man bei C33 = 1 am Ausgang des BVN-Moduls, indem man die Schaltkreisfragmente F1...Fn einsetzt, ist es möglich, in demselben Takt die Inversion des Schlüssels an den Ausgängen des Zählflipflops 29 und diese Inversion nach den bestimmten Adresssignalen C'1...C'j und N3 = 1 aufzuzeichnen, beispielsweise in den Arbeitsspeicherblock 3. Das geht offensichtlich aus der Analyse der Funktion der Schaltkreisfragmente F1...Fn hervor.
Der gesteuerte Zählflipflop 102 des Blocks 7 ist mit dem Steuereingang mit dem Ausgang des Elements UND 12 und mit dem Informationseingang mit dem direkten Ausgang der Speicherzelle 17 und mit dem Ausgang mit dem Bus Tn + 1 verknüpft. Dieser bestimmt das Differenzzeichen der beiden Zahlen und erlaubt, dieses Zeichen im Laufe einer unbegrenzten Taktmenge des Gerätebetriebs zu erhalten, während der Zustand der Speicherzelle 17 sich ändern kann. Die Eingänge des Elements UND 12 sind mit dem bestimmten Ausgang des Decoders 8 des Blocks 7 und mit dem Ausgang des Elements 66 des Synchronisationsblocks 6 verknüpft. Der Bus Tn + 1 ist an den entsprechenden Eingang des Ausgangsblocks 4 angeschlossen. Der Eins-Befehl D1 vom Ausgang des zweiten Decoders 9 des Blocks 7 erlaubt, den Schlüsselwert, der in den Zählflipflops 29 aufgezeichnet ist, im zusätzlichen Takt zu invertieren.
Das SVM-Modul SVM1 verfügt für jeden logischen Kanal im Block 7, bis auf den ersten und den letzten Kanal, über zwei Ausgänge U1 und U2 und vier Eingänge C', C'', b', b''. Die Abläufe des Moduls werden durch folgende Boolesche Funktionen bestimmt: $U' 1 = (b' \oplus b'') \cdot C''$
$U' 2 = (b' \oplus b'') \cdot C'$
Dabei ist der erste Eingang U1 mit dem dritten Eingang des ersten Elements ODER 25 dieses logischen Kanals verknüpft. Der zweite Ausgang U2 ist mit dem vierten Eingang des Elements ODER 25 des nachfolgenden Kanals verknüpft. Der Eingang b' ist an den Ausgang des Zählflipflops 29 dieses logischen Kanals angeschlossen. Der Eingang b'' ist mit dem Ausgang des ersten Zählflipflops 29 des nachfolgenden logischen Kanals verknüpft. Die Eingänge C' и C'' sind mit den entsprechenden Ausgängen des logischen Moduls LM verknüpft.
Das SVM-Modul SVM2 des ersten logischen Kanals verfügt über drei Ausgänge U1, U2, U3 und sechs Eingänge b1, b2, bn, C', C'', C⁰, und seine Arbeitsabläufe werden durch folgende Boolesche Funktionen bestimmt: $U 1 = b 1 \cdot C' \cdot \bar{C^{0}} + (b 1 \oplus bn) \cdot C^{0}$
$U2 = (b1 \oplus b2) \cdot C''$
$U2 = (b1 \oplus b2) \cdot C''$
wobei der erste Ausgang U1 mit dem vierten Eingang des Elements ODER 25 des ersten logischen Kanals verknüpft ist. Der zweite Ausgang U2 ist mit dem dritten Eingang des Elements ODER 25 desselben Kanals verknüpft. Der dritte Ausgang U3 ist an den vierten Eingang des Elements ODER 25 des zweiten logischen Kanals angeschlossen. Der Eingang b1 ist mit dem Ausgang des ersten Zählflipflops 29 des ersten logischen Kanals verknüpft. Die Eingänge b2, bn sind an die Ausgänge der Zählflipflops 29 des zweiten und des letzten logischen Kanals angeschlossen. Die Eingänge C', C'' C⁰ sind mit den entsprechenden Ausgängen des logischen Moduls LM verknüpft, in dem die Ausgänge durch logische Funktionen C' = C24•t1•d', C'' = C24•C22•t1•d', C⁰ = C24•C22•t1•d', C''' = (C24 + C22)•t1•d' bestimmt werden. Dabei sind C24, C22 Eingangsbefehlssignale für das logische Modul LM und kommen an die Eingänge von den Ausgängen des SVM-Moduls. T1 ist der Ausgang des Elements ODER-NICHT 112 des Blocks 7, und d' ist der Ausgang des Elements UND 106 des Blocks 2.
Das SVM-Modul SVM3 des letzten logischen Kanals verfügt über einen Ausgang U1''', fünf Eingänge bn, C'', C15, b1, C15 und funktioniert gemäß der Booleschen Funktion: $U 1''' = bn \cdot C'' \cdot \bar{C 15} + C 15 \cdot (b 1 \oplus bn) \cdot C''$
wobei der Ausgang U1''' mit dem bestimmten Eingang des Elements ODER 25 des letzten logischen Kanals verknüpft ist. Die Eingänge b1, bn sind dementsprechend mit den Ausgängen der Zählflipflops 29 des ersten und des letzten logischen Kanals verknüpft. Der Eingang C'' ist an den entsprechenden Ausgang des logischen Moduls LM angeschlossen. C15 ist mit dem bestimmten Ausgang des SVM-Moduls verknüpft. Vor der Stellenversetzung erfolgt die „0“-Einstellung der Zählflipflops 30.
Die Stellenversetzung des Schlüssels nach unten vom ersten bis zum letzten logischen Kanal erfolgt gemäß dem Befehl C' = 1, bei C'' = 0, t1 = 1, C⁰ = 0. In diesem Fall gibt es für das SVM2-Modul, wenn b1 = 1, sowie am Ausgang des Zählflipflops 29 des zweiten logischen Kanals die logische „0“. Dann wird sich gemäß den Funktionen (3) und (5) am Ausgang U1 die logische Eins einstellen. Sie erscheint dann ebenfalls am Ausgang des Elements ODER 25, kommt an den Eingang des Elements UND 28, und bei d1 = 1 ändert der Zählflipflop 29 des ersten Kanals seinen Zustand auf Null. Bei der Ungleichheit der Signale an den Eingängen b1, d2 aktiviert sich gleichzeitig der Ausgang U3, und die logische „1“ kommt an den Eingang des Elements UND 28. Nach Ablauf des Impulses d1 nimmt der Zähleingang 29 des zweiten Kanals den entgegengesetzten Wert an, d. h. den Wert, der am Ausgang des Zählflipflops 29 des ersten logischen Kanals war. Gleichzeitig aktiviert sich der Ausgang U'2 in den Modulen SVM1 gemäß der Funktion (2) bei der Ungleichheit der Signale an den Ausgängen des Zählflipflops 29 dieses und der nachfolgenden logischen Kanäle in allen Modulen SVM1. Die logische „1“ kommt über entsprechende Elemente UDER 25 an die Eingänge der Elemente 28 der entsprechenden logischen Kanäle. Am Ausgang des Zählflipflops 29 jedes nachfolgenden Kanals erscheint der Wert des Zählflipflops 29 dieses logischen Kanals, d. h. es kommt zur Stellenversetzung des Schlüssels nach unten, der vorher in den Zählflipflops 29 aufgezeichnet wurde.
Die Stellenversetzung des Schlüssels nach oben erfolgt, wenn der Befehl C'' = 1 vorliegt, wenn C' = 0, C⁰ = 0, t1 = 1 und C15 = 0 sind. Dann können sich gemäß den Funktionen (1) (6) die Ausgänge U2 in den Modulen SVM2, U'1 im Modul SVM1 und der Ausgang U1''' im SVM3 aktivieren. Dabei aktiviert sich der Ausgang U2, wenn die Eingangssignale b1, b2 an den Eingängen des SVM2-Moduls ungleich sind. In diesem Fall kommt die logische „1“ über das Element 25 an den Eingang des Elements UND 28 des ersten logischen Kanals, und der Zählflipflop 29 des ersten Kanals nimmt den Wert des Zählflipflops 29 des zweiten logischen Kanals an. Gleichzeitig aktiviert sich für das beliebige Modul SVM1 bei der Ungleichheit der Signale b', b'' der Ausgang U1'. Die logische „1“ kommt über das Element ODER 25 an den Eingang des Elements UND 28 dieses Kanals, wo sich das entsprechende SVM1-Modul befindet. Am Ausgang des Zählflipflops 29 dieses logischen Kanals stellt sich der Wert des Ausgangs des Zählflipflops 29 des nachfolgenden logischen Kanals ein. Gleichzeitig aktiviert sich bei b n = 1 der Ausgang U1''' des SVM3-Moduls, und es erscheint am Ausgang des Elements UND 28 die logische „1“. Der Zählflipflop 29 des letzten logischen Kanals wechselt in die „0“. Auf diese Weise kommt es zur Stellenversetzung des Schlüssels, der in den Zählflipflop 29 aufgezeichnet wurde, von unten nach oben.
Das im Gerät erhaltene logische Modul LM erlaubt eine zyklische Versetzung der dualen Schlüssel nach oben mit dem Übertrag der niedrigeren Stelle in die höhere Stelle bei C15 = 1. Das ergibt sich aus der Analyse der logischen Formel (6) für das SVM3-Modul sowie nach unten mit dem Übertrag der höheren Stelle in die niedrigere Stelle bei dem Wert C⁰ = 1, sowie direkt aus der Analyse der Formel (3), die den Wert U1 im SVM2-Modul bestimmt.
Der Eins-Wert des direkten Ausgangs der gesteuerten Speicherzelle 17 im Block 7 bedeutet den bestehenden Übertrag. Zum Beispiel aktiviert sich der Wert des Übertrags in die nächste n +1 Stelle nach der arithmetischen Addierung der n-Stellen von zwei dualen Zahlen bei D3 = 1 am Ausgang des Decoders 9 des Blocks 7 und kommt über die Elemente UND 18, AUSSCHLIESSENDES ODER 103 und ODER 13 am Eingang des Elements UND 27 des ersten logischen Kanals des Blocks 7.
Zur Bestimmung der geraden und ungeraden Zahlen wurde das Element AUSSCHLIESSENDES ODER 79 in den Block 7 eingeführt. Dessen Eingänge wurden an den ersten Bus T1 und an den Befehlsbus C21 des Blocks 5 angeschlossen. Der Ausgang ist mit dem Eingang des Elements ODER 107 des Blocks 7 verknüpft. Das reduzierte die Taktanzahl bei der Bestimmung der geraden Zahl oder der ungeraden Zahl und bei deren Aufzeichnung in den logischen Kanälen bei C21 = 1 oder C21 = 0.
Der Schalt- und Rechenblock 2 als Bestandteil des Geräts, der logische Operationen mit einstelligen Variablen umsetzt, die über die entsprechenden logischen Elemente an den Eingang des Zählflipflops 43 übermittelt werden, enthält das logische Element UND-NICHT 44. Dieses ist unmittelbar mit seinen Eingängen mit dem entsprechenden Ausgang des BVM-Moduls und mit dem Ausgang des zweitens Elements AUSSCHLIESSENDES ODER 120 und mit dem Ausgang mit dem dritten Eingang des dritten Elements UND 42 verknüpft, das den Zählflipflop 43 bei dem Eins-Ausgang des Elements 120 und bei C2 = 1 sperrt. Der zweite Zählflipflop im Block 2 ist mit dem Zähleingang an den Ausgang des achten Elements UND 116 angeschlossen. Mit dem „0“-Zurücksetzeingang ist er mit dem Ausgang des siebten Elements UND 94 und mit dem Inversionsausgang über das Element UND 106 an die Sperreingänge der Decoder 8 und 9 verknüpft sowie an die Eingänge des zehnten Elements UND 76 und des vierten und fünften Elements UND 20 und UND 21 des Blocks 7 und an den Decoder 81. Das erlaubt, die Funktion der Blöcke 3, 4 und 7 mit den mehrstelligen dualen Schlüsseln zu sperren. Dabei kann der Block 2 mit den einstelligen dualen Schlüsseln gemäß dem vorgegebenen Programm bei C32 = 1 weiterlaufen.
Das diskrete Modul DM (Bild 14) enthält das erste, das zweite und das dritte Element Und 110, UND 113 und UND 104, die Elemente NICHT 114 und ODER 105. Dabei sind die Eingänge des Elements UND 104 mit den Ausgängen der ersten Zählflipflops 29 des vorletzten und des letzten logischen Kanals verknüpft. Der Ausgang ist zusammen mit dem Ausgang C20 des BVMs an die Eingänge des Elements UND 113 angeschlossen. C20 wird an den Eingang des Elements NICHT 114 angesteuert, dessen Ausgang mit dem ersten Eingang des Elements 110 verknüpft ist. Vom Ausgang L2 des Elements ODER 105 wird der Wert Mn + 1 aus dem ÜSB-Block aufgezeichnet, der an den zweiten Eingang des Elements UND 110 bei C21 = 1 und C20 = 0 zur Bestimmung des Minus-Zeichens oder zur Bestimmung der Wertüberschreitung bei arithmetischen Operationen übermittelt und bei C21 = 1 und C20 =1 über die Elemente UND 113 und UND 105 aufgezeichnet wird. Der Wert der Funktion des logischen UND von zwei letzten Stellen des dualen Schlüssels ist in den Zählflipflops 29 der entsprechenden logischen Kanäle des Blocks 7 aufgezeichnet. Im Block 7 erlaubt das erste Element AUSSCHLIESSENDES ODER 103 die Signal-Inversion am Ausgang des Elements UND 18 gemäß dem Befehl C19 und dessen Weiterleitung an den Ausgangsblock.
Das Signal L2 vom Ausgang des DM-Moduls kann gemäß dem Befehl e'7 = 1 vom Ausgang des Decoders 37 des Blocks 2 im Zählflipflop 43 beim Wert C23 = 0 bzw. im zweiten Zählflipflop 47 gemäß dem Befehl C23 = 1 im Block 2 zur Weiternutzung bei den logischen Operationen aufgezeichnet werden.
Die Einbeziehung der Verknüpfung in jedes Schaltkreisfragment F1...Fn zwischen dem Ausgang des Elements AUSSCHLIESSENDES ODER 100, das als Ausgang jedes Schaltkreisfragments F gilt, und dem Eingang des Elements UND 26 des Blocks 7 sowie die Einführung des Elements UND, das mit den Eingängen mit den entsprechenden Ausgängen des Programmblocks 5 und des Elements ODER 15 des Blocks 7 und mit dem Ausgang mit dem Eingang des Elements ODER 99 jedes Schaltkreisfragments F1...Fn verknüpft ist, erlaubt den Rechenprozess durchzuführen und ihn in den logischen Kanälen je nach Zustand der Ausgänge der entsprechenden Zählflipflops 29 und der Signalwerte an den Eingängen des Elements UND-NICHT 26 zu sperren. Das führt zur Reduzierung der Taktanzahl bei der Berechnung der Funktionen ODER und UND oder umgekehrt UND und ODER bei gegenseitiger Verknüpfung der Stellenwerte.
Unter Berücksichtigung dessen zeigen wir an einigen Beispielen die Umsetzung der Funktionen ODER und UND oder UND und ODER in den logischen Kanälen bei gegenseitiger Verknüpfung stellenmäßig nacheinander. Dabei ist es notwendig, nach der Umsetzung stellenmäßig nacheinander der Funktion ODER die Funktion UND unter Beachtung des Ergebnisses der stellenmäßig-Nacheinander-Berechnung von ODER und umgekehrt. Analytisch kann man für den ersten Fall wie folgt festhalten: (A1 + A2 +...+ An)•An + 1• •An + 2•...•An + m, für den zweiten Fall: A1•A2•...•An + An + An + 2 +...+ An + m, wobei A mehrstellige duale Variablen (duale Schlüssel) sind. Im Berechnungsprozess befinden sich die Null-Werte an den Ausgängen SVM1, SVM2, SVM3 und des Elements UND 27. Wir zeigen den Berechnungsprozess am Beispiel der stellenmäßig-Nacheinander-Berechnung der Funktion (A1 + A2) • A3 • A4, wobei A1, A2, A3 und A4 mehrstellige duale Schlüssel sind, die im Arbeitsspeicherblock 3 abgelegt sind.
Im ersten Takt werden alle Zählflipflops 29 in jedem logischen Kanal bei den entsprechenden Befehlen und dem Eins-Impuls als „0“ vorgestellt.
Im zweiten Takt, bei C26 = 0, D1 = 0 und N2 = 1 mit dem Null-Ausgang des Elements ODER 15 des Blocks 7 und den entsprechenden Adress- und Befehlssignalen, wird der Wert der mehrstelligen Variablen A1 aus dem Arbeitsspeicherblock 3 über die Elemente UND 23, AUSSCHLIESSENDES ODER 24, ODER 25 und UND 28 an den Zählflipflop 29 übermittelt. Es erscheint an seinen Ausgängen der Wert des Schlüssels A1 nach dem Impuls d1. Man sollte bei Null-Werten an den Ausgängen 29 der entsprechenden Stellen die Berechnung fortsetzen, weil das Ergebnis der stellenmäßig-Nacheinander-Berechnung der Funktion A1 + A2 noch unbekannt ist. Wenn die logische Eins in den entsprechenden Stellenwerten an den Ausgängen der Zählflipflops 29 vorhanden ist, ist das Ergebnis der Berechnung der Funktion A1 + A2 in diesen Stellen bekannt und ist gleich „1“, dann sollte man die Funktion dieser Zählflipflops sperren.
Im dritten Takt kommt der Schlüssel A2 bei den entsprechenden Adress- und Befehlssignalen und bei C26 = 1, C27 = 0, N2 = 1 und D1 = 0 aus dem Block 3 an die Eingänge der Elemente UND 28. Die Zählflipflops 29 mit den Eins-Ausgängen werden mit dem Null-Ausgang des Elements UND-NICHT 26 gesperrt, und sie ändern ihren Zustand nicht. Die Zählflipflops 29 mit dem Null-Ausgang werden nicht gesperrt, und bei Auftreten des Eins-Signals in der entsprechenden Stelle wechselt der Zählflipflop den Ausgangswert auf Eins. Dabei ergeben sich an den Ausgängen der Zählflipflops 29 aller Stellen die Ergebnisse der stellenmäßig-nacheinander Berechnung der Funktion A1 + A2. Anschließend sollten alle Zählflipflops 29, die die Null an den Ausgängen aufweisen, gesperrt werden, d. h. das Ergebnis der Berechnung der ganzen Funktion (A1 + A2) • A3 • A4 in diesen Stellen ist bereits bekannt und ist gleich „0“ und bleibt so bis zum Ende der Berechnung.
Im vierten Takt kommt die Inversion des Schlüssels A3 bei den entsprechenden Adress- und Befehlssignalen und bei C26 = 1, C27 = 0, N2 = 1 und D1 = 1 mit dem Eins-Ausgang des Elements ODER 15 über die Elemente UND 23, AUSSCHLIESSENDES ODER 24_und ODER 25 an die Eingänge der Elemente UND 28 und an die Zählflipflops 29, die einen Null-Ausgang haben und werden mit den Null-Ausgängen der Elemente UND-NICHT 26 gesperrt. Die entsprechenden Stellen des Schlüssels A3 werden an deren Eingänge nicht übermittelt. An die Zähleingänge der Zählflipflops 29, die die Eins-Ausgänge haben, werden die Inversionen der entsprechenden Stellen des Schlüssels A3 übermittelt. Wenn sie die Eins-Werte und die entsprechenden Null-Werte im Schlüssel A3 haben, wechseln die Zählflipflops 29 ihren Ausgang auf Null, und es liegt an den Ausgängen der Zählflipflops 29 das Ergebnis der stellenmäßig-nacheinander-_Berechnung der Funktion A2) • A3 vor.
Im fünften Takt kommt die Inversion des Schlüssels A4 aus dem Block 3 bei den Adress- und Befehlssignalen und bei C26 = 1, C27 = 0, N2 = 1, D1 = 1 über die Elemente UND 23, AUSSCHLIESSENDES ODER 24, ODER 25 an den Eingang des Elements UND 28. Bei Eins-Ausgängen der Zählflipflops 29 der entsprechenden Stellen kommt die Stelleninversion des Schlüssels A4 an die Zähleingänge der genannten Zählflipflops. Im Falle der Eins-Werte der genannten Inversionen wechseln die Zählflipflops 29 in den Null-Zustand am Ausgang. In den logischen Kanälen (Stellen), die an den Ausgängen der Zählflipflops die logische Null aufweisen, erfolgt die Sperre dieser Zählflipflops und sie dauert fort. Am Ausgang der Zählflipflops 29 am Ende des fünften Takts ergibt sich das Ergebnis der stellenmäßig-nacheinander-Berechnung der Funktion (A1 + A2) • A3 • A4. Dafür waren fünf Takte des Mehrkanal-Rechenblocks erforderlich. Wenn diese Funktion in ähnlichen Geräten und im Prototyp stellenmäßig nacheinander umgesetzt werden sollte, wird zusätzlich ein Takt für die Aufzeichnung der Ergebnisse der stellenmäßig- nacheinander-Berechnung A1 + A2 = B1 im Arbeitsspeicherblock 3 benötigt, danach noch ein Takt für die Einstellung aller Zählflipflops 29 in den „0“-Zustand vor der stellenmäßig-nacheinander-Berechnung der Funktion A3 • A4. Ein weiterer Takt wird für die Weiterleitung des Ergebnisses der Umsetzung der Funktion A3 • A4 = B2 in den Block 3, noch ein Takt für die Einstellung aller Zählflipflops 29 in den „0“-Zustand vor der Berechnung der Funktion A3 • A4, noch 2 Takte für die Ablesung der gewonnenen Zwischenergebnisse B1 und B2 aus dem Block 3 und für die stellenmäßig-nacheinander-Berechnung der Funktion B1 • B2 benötigt. An den Ausgängen der Zählflipflops 29 erscheint das Ergebnis der stellenmäßig-nacheinander-Berechnung der Funktion (A1 + A2) • A3 • A4 innerhalb von 5 + 6 = 11 Takten des Gerätebetriebs. Das ist erheblich mehr als im vorgeschlagenen Gerät.
Betrachten wir ein ähnliches Beispiel der stellenmäßig-nacheinander-Berechnung der Umkehrfunktion A1 • A2 + A3 + A4 in den logischen Kanälen des Blocks 7. Zuerst stellen wir alle Zählflipflops 29 im Eins-Zustand bei Null-Ausgängen der Elemente UND 27 und aller SVM-Module und bei Ya = 0, D1 = 1, C26 = 1, C27 = 0 und N2 = 0 ein. Danach werden aus dem Arbeitsspeicherblock die entsprechenden Stellen der dualen Schlüssel A1 und A2 im zweiten und im dritten Takt gemäß den entsprechenden Adress- und Befehlssignalen und bei Ya = 1, D1 = 1, C26 = 1, C27 = 0, N2 = 1 der Reihe nach an die Zähleingänge derjenigen Zählflipflops 29 übermittelt, an deren Ausgängen sich die logische „1“ befindet. Die restlichen Zählflipflops 29 sind durch die Null-Signale vom Ausgang des Elements UND 26 gesperrt. Am Ende des dritten Takts nach Ablauf des Impulses d1 erscheint an den Ausgängen der Zählflipflops 29 das Ergebnis der stellenmäßig-nacheinander-Berechnung der Funktion A1 • A2. Dann kommen die Schlüssel A3 und A4 bei den entsprechenden Adress- und Befehlssignalen und bei D1 = 0, Ya = 1, C26 = 1, C27 = 0, N2 = 1 aus dem Block 3 im vierten und im fünften Takt der Reihe nach an die Zähleingänge derjenigen Zählflipflops 29, an deren Ausgängen sich die logische „0“ befindet. Zählflipflops 29 mit den Eins-Ausgängen werden durch die Null-Ausgänge des Elements UND 26. Nach Ablauf des fünften Takts erscheint an den Ausgängen der Zählflipflops 29 das Ergebnis der stellenmäßig-nacheinander-Berechnung der Funktion A1 • A2 + A3 + A4. Bei der stellenmäßig-nacheinander-Berechnung dieser Funktion in ähnlichen Geräten und im Prototyp wird zusätzlich ein Takt für die Weiterleitung der Zwischenfunktion A1 • A2 = B2 in den Arbeitsspeicherblock 3 benötigt. Weiterhin werden benötigt: ein Takt für die „0“-Einstellung der Zählflipflops 29 vor der stellenmäßig-nacheinander-Berechnung der Funktion A3 + A4, ein Takt für die Weiterleitung des Ergebnisses der Berechnung A3 + A4 = B1 in den Block 3, ein Takt für die Null-Einstellung der Zählflipflops 29 vor der stellenmäßig-nacheinander-_Berechnung der Funktion B2 + B1 sowie zwei Takte für die stellenmäßig-nacheinander-Umsetzung der Funktion B2 + B1. Insgesamt wären 11 Takte für die stellenmäßig-nacheinander-Umsetzung der Funktion A1 • A2 + A3 + A4 erforderlich. Das ist erheblich mehr als in der vorgeschlagenen Erfindung.
Es hängt damit zusammen, dass ein ähnliches Gerät und der Prototyp keine Möglichkeit haben, den Zählflipflop 29 durch das Signal vom Ausgang des Elements UND 26 beim Null-Wert am Ausgang des Zählflipflops 29 zu sperren. Außerdem ist es nicht möglich, den Zustand des Zählflipflops 29 beim Eins-Zustand an seinem Ausgang und bei C26 = 1 zu ändern. Die vorgesehene Umsetzung der stellenmäßig-nacheinander-Berechnung der Funktionen UND und ODER durch einen Zählflipflop 29 erlaubt es, die Anzahl der logischen Elemente und der Verbindungsleitungen in jedem logischen Kanal des Blocks 7 zu reduzieren. Das vereinfacht deren Struktur bei Aufrechterhaltung ihrer Funktionalität.
Die Elemente UND 75, UND 135 sind mit den ersten Eingängen an die entsprechenden Ausgänge C 19 des SVM-Moduls und mit den zweiten Eingängen an die Ausgänge der ersten Zählflipflops des entsprechend ersten B1 und des letzten Bn der logischen Kanäle des Blocks 7 angeschlossen sind. Das Element ODER 11 ist mit den Eingängen mit den Ausgängen der Elemente UND 75 und UND 135 und mit den Ausgängen mit einem der Eingänge des Elements ODER 11 verknüpft, das wiederum mit den Eingängen mit den Ausgängen der Elemente UND 75 und UND 135 und mit dem Ausgang mit einem der Eingänge des Elements ODER-NICHT 112 des Blocks 7 verknüpft ist. Das erlaubt, die Stellenversetzung in den logischen Kanälen bei C19 = 1 И B1 = 1 oder bei C20 = 1, Bn = 1 zu sperren.
Im Bild 12 ist der erste eingeführte Speicherblock (SB) dargestellt, der Speicherzellen gemäß der Anzahl der Zählflipflops 84 im Impulszähler des Programmblocks enthält, in dem man im Voraus auf beliebige Art den dualen Schlüssel aufzeichnet, der den Start der Ausführung des Alarm-Unterprogramms auslöst. Die Ausgänge der Speicherzellen sind Ausgänge des ersten SB-Blocks. Bei Auftreten des Alarmsignals C_T = 1 kommt der duale Schlüssel vom Ausgang der Speicherzellen des SB-Blocks an die Eingänge des elektronischen Schlüssels 85 des Blocks 5. Der duale Schlüssel wird gemäß dem Signal vom Ausgang des Elements UND 151 bei C_T = 1 über das Element ODER 111 des Impulszählers 59 gemäß dem Impuls d2 des Blocks 6 im Zählflipflops 84 des Blocks 5 aufgezeichnet, und es startet die Ausführung des Alarm-Unterprogramms. Das erste Element UND 151 des Impulszählers 59 des Blocks 5 ist mit den Eingängen mit dem Ausgang d2 des Blocks 6 und mit dem Alarmsignal C_T und mit dem Ausgang mit dem ersten Eingang des Elements ODER 111 verknüpft. Zur Reduzierung der Taktanzahl bei der Umsetzung der nichtlinearen Algorithmen anhand der Unterbrechung (Übersprung) wurde der zweite Speicherblock PPSG (Bild 12) eingeführt. der einen Speicher mit umprogrammierbaren permanenten Speichergeräten, das Element UND 150, das mit den Eingängen mit dem Ausgang des Befehls C14 des SVM-Moduls und mit der Inversion des Alarmsignals C_T verknüpft ist, d. h. mit dem Ausgang des Elements NICHT 152 des Impulszählers 59, aufweist. Das Alarmsignal C_T wird an den Eingang des Elements NICHT 152 übermittelt. Der Block PPSG sichert den Prozess der Richtungsänderung bei der Umsetzung der nichtlinearen Algorithmen je nach Ergebnis der vorausgehenden Berechnungen. Zuerst werden im Speicher des PPSG-Blocks die dualen Schlüssel nach den bestimmten Adressen O'1 ... O'm aufgezeichnet, die die „Übersprünge“ bei der Programmausführung mit der Umsetzung der nichtlinearen Algorithmen und bei C_T = 0 und C14 = 1 ermöglichen. Der duale Schlüssel eines möglichen „Übersprungs“ erscheint am Informationsausgang des Speicherblocks PPSG. Danach kann dieser duale Schlüssel gemäß dem Impuls d2 bei den entsprechenden Werten d' vom Ausgang des Elements UND 108 des Blocks 2 in den Zählflipflops 84 entweder aufgezeichnet oder nicht aufgezeichnet werden. Der Wert d' hängt vom Ergebnis der vorausgehenden Berechnungen ab, die im Zählflipflop 47 des Blocks 2 aufgezeichnet wurden. Abhängig vom Ergebnis der vorausgehenden Berechnungen d' kann das Programm einen „Übersprung“ vollbringen oder mit einer konsequenten Ausführung dieses Programms mit dem nachfolgenden „Übersprung“ über ein nicht ausgewähltes Programm fortfahren. Dabei ändert der Wert d1 seinen Zustand bei dem entsprechenden Takt auf den entgegengesetzten Zustand bei C12 = 1. Das Element UND 150 des PPSG-Blocks ist mit den Eingängen mit dem Befehl C14 des SVM-Moduls und mit der Inversion des Alarmsignals C_T und mit dem Ausgang mit dem Eingang der Ableseerlaubnis des dualen Schlüssels aus den Speicherelementen des PPSG-Blocks verknüpft. Das zweite Element UND 109 des Impulszählers des Blocks 5 ist mit den Eingängen mit dem Ausgang d2 des Synchronisationsblocks 6, mit dem Ausgang d' des Elements UND 106 des Blocks 2, mit dem Befehl C14 des SVM-Moduls und mit dem Ausgang des Elements NICHT 152 verknüpft. Das Element 111 ist mit dem zweiten Eingang mit dem Ausgang des Elements UND 109 und mit dem Ausgang mit dem Steuereingang des Schlüssels 85 des Impulszählers des Blocks 5 verknüpft. Die Ausgänge des ersten Speicherblocks SB und des zweiten Speicherblocks PPSG T1...Tm sind mit den ähnlich bezeichneten Informationseingängen des elektronischen Schlüssels 85 des Blocks 5 (Bild 11 und Bild 12) verknüpft.
Das Befehlssignal C16, das vom Ausgang des SVM-Moduls an den Eingang des Elements ODER 108 übermittelt wird, ist immer gleich „1“ bei der Ausführung des Hauptprogramms und ist gleich „0“ bei der Ausführung des Alarmprogramms. Im letzteren Fall bei C_T = 0 erscheint im Block 2 an den Ausgängen der Elemente ODER 108 und UND 106, die entsprechend als d'' und d' bezeichnet werden, das Signal d' = «0», d'' = 0. Die Funktion der Decoder 8, 9 und des Elements UND 76 im Block 7 sowie des Decoders 81 des Verbindungssystems, des Decoders 37 und aller Zählflipflops bis auf den Zählflipflop 47 im Block 2 wird gesperrt, und das Alarm-Unterprogramm wird nicht ausgeführt. Nach dem Durchlauf aller Takte des Alarmprogramms wird die Arbeit des Geräts wieder aufgenommen.
Der Einsatz des ersten Speicherblocks SB mit einer hohen Widerstandsimpedanz am Ausgang, der neuen Elemente und Verknüpfungen im Impulszähler des Blocks 5 sowie der Elemente ODER 108 und des sechsten Elements UND 106 im Block 2 erlaubt, die Rechengeschwindigkeit des Geräts bei Auftreten des Alarmzustands an der gesteuerten Anlage zu beschleunigen. Das reduziert die Zeitspanne bis zum Verlassen des Alarmzustands.
Die Einbeziehung des zweiten Speicherblocks PPSG mit einer hohen Widerstandsimpedanz am Ausgang erlaubt, die Taktanzahl bei der Berechnung der nichtlinearen Algorithmen zu reduzieren und die Zeitspanne der Reaktion des Steuersystems auf die Änderungen in der gesteuerten Anlage bis zum höchstzulässigen Wert der Verspätung zu verringern. Allerdings wird das Programm in diesem Fall komplizierter wegen des Bedarfs, die Abläufe der „Übersprünge“ zu programmieren. Die Überwachung und die Diagnose der Gerätefunktion werden ebenfalls komplizierter, weil das Überwachungs- und Diagnosesystem die Ausfälle von dem Standartablauf des „Übersprungs“, zum Beispiel bei der Berechnung der nichtlinearen Algorithmen, unterscheiden soll.
Der zweite Zählflipflop 47 im Block 2, das achte Element UND 116, das erste Element ODER 117 und das fünfte Element UND 46 erlauben, ein bestimmtes Ergebnis der Analyse (Berechnungen) der nichtlinearen Algorithmen in den Blöcken 2 und 7, welches an seinem Zähleingang ankommt, im zweiten Zählflipflop 47 aufzuzeichnen, gemäß den entsprechenden Befehlen über das gesteuerte Element 16 des Blocks 7 oder aus den Blöcken 1, 3, ÜSB in den Block 2 und über die Elemente UND-ODER 40, AUSSCHLIESSENDES ODER 41, das neunte Element UND 117 vom Ausgang des Elements AUSSCHLIESSENDES ODER 120 über das Element UND 46 und danach über die Elemente ODER 117, UND 116 und welches im Eins-Zustand den Zählflipflop 47 in den „0“-Zustand an seinem Inversionsausgang umschalten und durch das Signal d' die Funktion des Blocks 7 und des Decoders 81 für eine bestimmte Taktanzahl bis zum Eintreffen der Signale C12 = 1 oder C17 = 1 an die Eingänge der Elemente ODER 117 und UND 94, sperren. Ähnlich wie das Element UND 119 funktioniert das Element UND 46, das mit den Eingängen mit den Ausgängen des Elements AUSSCHLIESSENDES ODER 120 und mit dem Decoder 37 verknüpft ist und mit dem Ausgang an den entsprechenden Eingang des Elements UND 117 angeschlossen ist. Der oben beschriebene Vorgang bei der Berechnung der nichtlinearen Algorithmen erlaubt, zwischen der Ausführung der zwei Unterprogramme je nach den früher gewonnenen Ergebnissen der Berechnung zu wählen und die Verzweigung des Programms durch die Sperre durch das Signal d' der Funktion aller Blöcke des Geräts, welches mehrstellige Daten bearbeitet, für alle Takte des nicht gewählten Unterprogramms. Dabei kann der Block 2 mit den einstelligen Variablen bei Eins-Ausgängen des Elements ODER 108 und mit dem eingeführten vierten Zählflipflop 137 weiter funktionieren, die dementsprechend mit dem Eingang des Decoders 37 und mit den Eingängen der Elemente UND 42, UND 45, UND 112, UND 123 und UND 125 verknüpft sind. Das erweitert die Funktionalität des Geräts.
Dieses Verfahren der Berechnung der nichtlinearen Algorithmen erhöht die Taktanzahl bei der Umsetzung der nichtlinearen Algorithmen. Es erlaubt aber, die Erstellung des Programms zu vereinfachen, weil die Programmierung der „Übersprünge“ entfällt und die Geräteüberwachung und -diagnose vereinfacht wird und weil jede Störung der Taktsequenz als Ausfall des Geräts festgehalten wird. Das fünfte Element UND 115 im Block 6 ist mit zwei Eingängen mit dem Inversionsausgang des ersten Zählflipflops 62 und mit dem Ausgang des Elements NICHT68 verknüpft und ist mit dem Ausgang an die Eingänge des fünften Elements UND 21 und des achten Elements UND 72 des Blocks 7 und an die bestimmten Eingänge des vierten und des siebten Elements UND 45 und UND 94 des Schalt- und Rechenblocks 2 angeschlossen. Das Element UND 115 erlaubt, die Zählflipflops-Zurücksetzimpulse im ersten Taktviertel des Arbeitsabläufe des Geräts zu übermitteln. Als SVM-Modul kann zum Beispiel ein Standart-PPSG benutzt werden, welches den Programmschlüssel mit der Stellenanzahl U1...Uk in den Befehlsschlüssel mit einem anderen Stellenwert C1...C33 umwandelt.
Das Modul der Informationsumwandlung MIU (Bild 15) enthält ein „n“ der Speichermodule SM1...SMn. In jedem Speichermodul gibt es einen Zählflipflop 130, das Element UND 131 und das Element AUSSCHLIESSENDES ODER 133. Das erste Speichermodul enthält noch ein zweites Element UND 132. Dabei sind die Ausgänge T''1...T''n der Zählflipflops 130 aller Speichermodule mit den Informationseingängen des dritten elektronischen Schalters 136 verknüpft. Dessen Ausgänge T1...Tn sind an die gemeinsamen Busse 80 des Verbindungssystems angeschlossen. In jedem Speichermodul, ausgenommen dem ersten, sind der erste und der zweite Eingang des Elements AUSSCHLIESSENDES ODER 133 entsprechend an die Ausgänge der Zählflipflops 130 dieses Speichermoduls und des vorausgehenden Speichermoduls angeschlossen. Der zweite Eingang des Elements 133 im ersten Speichermodul ist der Eingang des MIU-Moduls und ist mit dem Ausgang des Elements AUSSCHLIESSENDES ODER 41 des Blocks 2 verknüpft. Die Eingänge des zweiten Elements UND 132 des ersten Speichermoduls sind mit dem bestimmten Ausgang des Decoders 8 des Blocks 7 und mit dem Ausgang Z1 des Synchronisationsblocks 6 verknüpft. Der Ausgang ist mit den „0“-Zurücksetz-Eingängen der Zählflipflops 130 aller Speichermodule verknüpft. Die Eingänge des Elements UND 131 aller Speichermodule sind an den entsprechenden Ausgang des Decoders 8 des Blocks 7 und an den Ausgang d1 des Synchronisationsblocks 6 angeschlossen. Der Steuereingang des dritten Schlüssels 136 ist mit dem Ausgang C31 des BVM-Moduls verknüpft. Vor Beginn der Arbeit werden alle Zählflipflops in die „0“ durch den Impuls vom Ausgang des Elements UND 132 des ersten Speichermoduls SM1 zurückgesetzt. Das MIU-Modul erlaubt einen parallelen dualen Schlüssel bei einer konsequenten Takt-für-Takt-Übermittlung der Informationsbits an seinen Eingang, an den Ausgängen der Zählflipflops 130. Zum Beispiel: Die Informationsbits werden konsequent Takt für Takt vom Ausgang i des Eingangsblocks 1 und bei den entsprechenden Werten der Befehle C4, C5 und C6 über die Elemente UND-ODER 40 und AUSSCHLIESSENDES ODER 41 an den Eingang des MIU-Moduls übermittelt. An den Ausgängen der Zählflipflops 130 stellt sich der parallele Schlüssel T''1 ... T''n aus „n“ der konsequent übermittelten Bits, der beim Befehl C31 = 1 an die gemeinsamen Busse 80 des Verbindungssystems T1...Tn übermittelt wird und für weitere Operationen benutzt werden kann. Die Einführung in jeden logischen Kanal des Blocks 7 der Verbindung zwischen dem Eingang des Elements UND-NICHT 26 und dem Ausgang des Elements AUSSCHLIESSENDES ODER 100 des entsprechenden logischen Fragments von F1...Fn erlaubt, die Taktanzahl bei der konsequenten gegenseitigen Berechnung der Funktion ODER, UND zu reduzieren. Das Element UND 126 in den Schaltkreisfragmenten F1...Fn erlaubt, das Signal am Ausgang des Elements UND 15 des Blocks 7 bei der stellenmäßig-nacheinander-Berechnung der Funktion UND, ODER im Block 7 zu sperren.
Die Verwendung des Elements UND-NICHT 44 im Block 2, das mit dem Ausgang des Elements AUSSCHLIESSENDES ODER 120 verknüpft ist, erweitert die Funktionalität des Zählflipflops 43 und vereinfacht den Prozess der Berechnung der logischen Funktionen im Block 2.
Die Verwendung des Zählflipflops 47 im Block 2 und der damit verknüpften Elemente erlaubt eine erhebliche Vereinfachung der Steuerung durch die Ausführung des Programms bei der Umsetzung der nichtlinearen Algorithmen je nach Ergebnis der vorausgehenden Berechnungen, indem die Übersprungsoperationen bei der Programmausführung ausgeschlossen wurden, d. h. die Aufzeichnungen und die Ablesung der außerordentlichen dualen Schlüssel aus den Speicherelementen und deren Einstellung im mehrstelligen Zähler des Programmblocks beim Wechsel von einem Unterprogramm zum anderen und die Beibehaltung der Option der Umsetzung der nichtlinearen Algorithmen ohne Veränderung einer ununterbrochenen Sequenz der Ablesung der Programmschlüssel. Das erlaubt, die Funktionsüberwachung des Geräts und die Programmerstellung bei der Berechnung der nichtlinearen Algorithmen zu vereinfachen. Zur Sicherung eines unabhängigen Betriebs bei der Bearbeitung der einstelligen dualen Variablen im Block 2 und der mehrstelligen dualen Variablen im Block 7 bei der Umsetzung der nichtlinearen Algorithmen wurden der vierte Zählflipflop 137, die Elemente viertes ODER 141, UND 45, UND 122, UND 123, UND 125 in den Block 2 eingeführt. Der Zählflipflop 137 ist mit dem „0“-Zurücksetzeingang mit dem Element UND 144 verknüpft. Dessen Eingänge sind mit dem Ausgang Z des Synchronisationsblocks 6 und mit dem Ausgang C32 des BVM-Moduls verknüpft. Der Zähleingang des Zählflipflops 137 ist an den Ausgang des Elements UND 143 angeschlossen, das mit den Eingängen mit dem Ausgang d1 des Synchronisationsblocks 6 und mit dem Ausgang des Elements ODER 141 verknüpft ist. Die Eingänge des Letzteren sind mit dem Ausgang C34 des BVM-Moduls und mit dem Ausgang des Elements UND 142 verknüpft. Dessen Eingänge sind mit dem Ausgang C35 des BVM-Moduls und mit dem Ausgang des Elements AUSSCHLIESSENDES ODER des Blocks 2 verknüpft. Die Funktion des Zählflipflops 137 ist ähnlich wie die Funktion des Zählflipflops 47 im Block 2. Zunächst wird der Zählflipflop mit dem Befehl C32 = 1 in den Eins-Zustand eingestellt. Wenn bei Bedarf ein Teil des ausgeführten Programms je nach Wert der vorausgehenden Berechnung gesperrt werden muss, d. h. je nach Signalwert am Ausgang des Elements 120 des Blocks 2 und bei C35 = 1, versetzt die logische „1“ den Zählflipflop in die Null und die Funktion des Blocks 2 wird für eine bestimmte Taktanzahl gesperrt. Danach verändert der Zählflipflop seinen Zustand, und der Block 2 setzt seine Funktion fort. Im Falle der Umsetzung der nichtlinearen Algorithmen ohne Übersprung ist es einfacher, die Funktionsüberwachung des Geräts zu gewährleisten, wenn der Übersprung im Programm als Ausfall festgehalten wird und das Programm einfacher zu erstellen ist, d. h. die Programmierung des Übersprungs entfällt. Die Umsetzung der Berechnung der ähnlichen nichtlinearen Algorithmen mit dem Einsatz des Übersprungs erlaubt, bei der Programmausführung die Taktanzahl zu reduzieren und die Rechengeschwindigkeit zu erhöhen, wenn es für die Einhaltung der Prozessabläufe der gesteuerten Anlage erforderlich ist. Das erschwert allerdings die Prozessüberwachung und den Programmieraufwand. Es entsteht die Wahl bei der Programmerstellung.
Untenstehend wird ein Beispiel des teilweise beschleunigten Übertrags durch den ÜSB-Block unter Berücksichtigung der Funktion (1A) für sechs Stellen angeführt. Die erste Gruppe aus drei Stellen hat einen parallelen Übertrag. Die zweite Gruppe aus drei Stellen hat ebenfalls einen parallelen Übertrag. Zwischen diesen Gruppen erfolgt ein konsequenter Übertrag. Aus der Funktion (1A) folgt, dass
die Übertragsformel für die erste Gruppe aus drei Stellen wie folgt aussieht:

M2 = M1 • B1 + P1
M3 = M1 • B1 • B2 + P1 • B2 + P2
M4 = M1 • B1•B2 • B3 + P1 • B2 • B3 + P2 • B3 + P3 (1B)

M5 = M4 • B4 + P4
M6 = M4 • B4 • B5 + P4 • B5 + P5
M7 = M4 • B4 • B5 • B6 + P4 • B5 • B6 + P6 (1C)

Die Bedeutungen der Zahlen, der Buchstaben und der Zeichen in den Funktionen (1B), (1C) und (1A) sind identisch.
Der technisch-wirtschaftliche Vorteil beim Einsatz des vorgeschlagenen Geräts im Vergleich mit ähnlichen Geräten und dem Prototyp besteht in der Erhöhung der Rechengeschwindigkeit bei der Berechnung der nichtlinearen Algorithmen sowie in der Option, sich für die eine oder die andere Methode der Umsetzung der nichtlinearen Algorithmen entscheiden zu können, und zwar entweder für den „Übersprung“ oder für die ununterbrochene Programmausführung. Jede Methode hat ihre Vor- und Nachteile. D. h. es bietet sich die Möglichkeit, sich an die entsprechenden Bedingungen der Anlagensteuerung anzupassen sowie die Funktionalität durch die Berechnung der nichtlinearen Algorithmen im Schalt- und Rechenblock zu erweitern, der die einstelligen Variablen bearbeitet, unabhängig von den ähnlichen Abläufen im Mehrkanal-Rechenblock, der die Funktionen mit mehrstelligen Variablen umsetzt.
Literaturverzeichnis

1. Erfindungspatent der Russischen Föderation Nο2616153, Informationsblatt Nr. 11/2017 (ähnliches Gerät)
2. Erfindungspatent der Russischen Föderation Nο2685985, Informationsblatt Nr. 12/2019 (Prototyp)

Claims

Gerät für den Aufbau der programmierbaren digitalen Mikroprozessor-Systeme, bestehend aus einem Eingangsblock, der Signale von Gebern aufnimmt und einen bestimmten Schlüssel an seinem Ausgang erstellt; aus einem Ausgangsblock zur Aufzeichnung der Schlüsselwerte, die aus allen logischen Kanälen des Mehrkanal-Rechenwerks und aus dem Schalt- und Rechenblock in die entsprechenden Speicherzellen übermittelt werden und über Digital-Analogwandler an elektronische Geräte, elektrisch angetriebene Geräte und Alarmanagen übertragen werden; aus einem Programmblock; aus einem Befehls-Verteilungsmodul (BVM), welches mit den Eingängen mit bestimmten Ausgängen des Programmblocks sowie mit den Ausgängen mit den Eingängen der entsprechenden Blocks und Module verknüpft ist; aus einem Arbeitsspeicherblock; aus einem Synchronisations- und Schalt- und Rechenblock, bestehend aus den Elementen UND-ODER, aus den Elementen AUSSCHLIESSENDES ODER, UND-Elementen, Zählflipflops, Decodern, wobei die entsprechenden Decoder-Eingänge mit drei bestimmten Ausgängen des BVM-Moduls verknüpft sind und die ersten Eingänge der ersten zwei UND des UND-ODER-Elements mit dem dritten und vierten Ausgang des Decoders verknüpft sind, die zweiten Eingänge an den Ausgang des Eingangsblocks angeschlossen sind, die durch die erste und die zweite Eingangsgruppe mit den Informationsausgängen der gesteuerten Anlage und mit der Gruppe der Adress-Ausgänge des Programblocks sowie mit dem Ausgang des Arbeitsspeichers verknüpft sind, der Ausgang des UND-ODER-Elements an den ersten Eingang des AUSSCHLIESSENDES ODER-Elements angeschlossen ist, dessen zweiter Eingang mit einem bestimmten Ausgang des BVM-Moduls verknüpft ist, der Ausgang des AUSSCHLIESSENDES ODER-Elements mit dem ersten Eingang des dritten UND-Elements verknüpft ist, der durch den zweiten Eingang mit dem Ausgang des Synchronisationsblocks verknüpft ist, der erste Eingang des vierten UND-Elements an den entsprechenden Ausgang des BVM-Moduls angeschlossen ist, der zweite Eingang mit dem Ausgang des Synchronisationsblocks verknüpft ist, der Ausgang mit dem Eingang der „0“-Einstelung des Zählflipflops verknüpft ist, die Eingänge des zweiten AUSSCHLIESSENDES ODER-Elements an den Ausgang des Zählflipflops sowie an einen Ausgang des BVM-Moduls angeschlossen sind, der Ausgang mit den Informationseingängen des Ausgangsblocks und des Arbeitsspeicherblocks verknüpft ist, die ersten Eingänge des ersten und des zweiten UND-Elements an den ersten und den zweiten Ausgang des Decoders angeschlossen sind, deren zweite Eingänge vereint sind und mit dem entsprechenden Ausgang des Synchronisationsblocks verknüpft sind, die Ausgänge mit den entsprechenden Eingängen des Ausgangsblocks und des Arbeitsspeicherblocks zur Steuerung der Informationsaufzeichnung verknüpft sind, ein Mehrkanal-Rechenblock mit steuerbarem Element, das zweite und das vierte bis zum zwölften U D-Element, das erste, das dritte bis zum sechsten und das achte ODER-Element und der erste und der zweite Decoder, die die Funktion der logischen Elemente des Geräts steuern, eine gesteuerte Speicherzelle, ein Steuerflipflop, ein elektronischer Schalter, ein ODER-NICHT-Element, ein Element und das erste AUSSCHLIESSENDES ODER-Element und „n“ der parallel funktionierenden logischen Kanäle, die eine ähnliche Struktur haben, wobei jeder davon das AUSSCHLIESSENDES ODER-Element, drei UND-Elemente, ein ODER-Element, zwei Zählflipflops, die Stellenversetzungsmodule aufweisen, dabei ist der Ausgang des logischen AUSSCHLIESSENDES ODER-Elements in jedem logischen Kanal des Mehrkanal-Rechenblocks mit dem ersten Eingang des ODER-Elements verknüpft, dessen zweiter Eingang mit dem Ausgang des zweiten UND-Elements verknüpft ist; der Ausgang des ODER-Elements und der entsprechende Ausgang des Synchronisationsblocks sind mit den entsprechenden Eingängen des dritten UND-Elements verknüpft, der Ausgang des Letzteren ist mit dem Zähleingang des ersten Zähflipflops verknüpft, dessen Ausgang an den Zähleingang des zweiten Zählflipflops angeschlossen ist, dabei ist der Ausgang des ersten ODER-Elements im Mehrkanal-Rechenblock mit den zweiten Eingängen der AUSSCHLIESSENDES ODER-Elemente der logischen Kanäle verknüpft; der erste und der zweite Eingang des ersten ODER-Elements sind entsprechend mit den Ausgängen des zweite Decoders und des siebten UND-Elements verknüpft, der erste und der zweite Eingang des UND-Elements sind mit einem der Ausgänge des Synchronisationsblocks und mit dem bestimmten Ausgang des ersten Decoders verknüpft, der Ausgang ist mit dem Steuereingang des gesteuerten Flipflops verknüpft, der Ausgang des ODER-NICHT-Elements ist an den dritten Eingang des logischen Moduls LM angeschlossen, die Eingänge des ODER-NICHT-Elements sind mit dem Ausgang des zehnten UND-Elements, mit dem Ausgang des ersten Decoders und mit dem Ausgang des dritten ODER-Elements verknüpft, deren Eingänge mit den Ausgängen des elften und des zwölften UND-Elements verknüpft sind; die ersten Eingänge der letzteren Elemente sind mit den bestimmten Ausgängen des BVM-Moduls verknüpft, die zweiten Eingänge sind an die Ausgänge der ersten Zähflipflops des ersten und des letzten Kanals des Mehrkanal-Rechenblocks angeschlossen, der erste Eingang des siebten UND-Elements ist an den entsprechenden Ausgang des zweiten Decoders angeschlossen, die zweiten Eingänge des sechsten und des siebten UND-Elements sind mit dem direkten und dem invertierenden Eingang der Steuerspeicherzelle verknüpft, deren Informationseingang mit dem Ausgang des ODER-Elements des diskreten Moduls DM verknüpft ist und das erste und das zweite UND-Element, NICHT-Element, ODER-Element und das dritte logische UND-Element enthält, wobei die Eingänge des dritten logischen UND-Elements mit den Ausgängen der ersten Zählflipflops des vorausgehenden und des letzten Kanals verknüpft sind; die Eingänge des zweiten UND-Elements sind mit dem Ausgang des dritten UND-Elements und mit dem entsprechenden Ausgang des BVM-Moduls verknüpft, der ebenso an den Eingang des NICHT-Elements angeschlossen ist, der Ausgang des letzteren ist mit dem Eingang des ersten UND-Elements, dessen weiterer Eingang mit einem der Ausgänge des ÜSB-Blocks verknüpft ist, der Ausgang ist an den entsprechenden Eingang des ODER-Elements angeschlossen, dessen zweiter Eingang mit dem Ausgang des zweiten UND-Elements verknüpft ist, der Steuereingang der gesteuerten Speicherzelle im Mehrkanal-Rechenblock ist mit dem Ausgang des vierten UND-Elements verknüpft, der Informationseingang der gesteuerten Flipflops ist mit dem direkten Ausgang der gesteuerten Speicherzelle und der invertierende Ausgang des Flipflops über einen gemeinsamen Bus des Schaltsystems an den Ausgangsblock angeschlossen, drei gesteuerte Eingänge des gesteuerten Elements sind mit drei bestimmten Ausgängen des BVM-Moduls verknüpft, einer davon ist auch mit dem zweiten Eingang des ersten AUSSCHLIESSENDES ODER-Elements und der andere mit dem ersten Eingang des fünften ODER-Elements verknüpft, der Ausgang des Letzteren ist an den Eingang des neunten UND-Elements angeschlossen. Im Gerät, im Schalt- und Rechenblock, der logische Funktionen, die einstellige Eingangsvariablen berechnet, die über die entsprechenden logischen Elemente an den Zähleingang des Zählflipflop gelangen, sind die ersten Eingänge des dritten und des vierten UND-Elements als Bestandteil der UND-ODER-Elemente an die entsprechenden zwei Decoder-Ausgänge angeschlossen. Die zweiten Eingänge sind mit dem Ausgang des Steuerelements des Mehrkanal-Rechenblocks und mit dem Ausgang des diskreten Moduls DM verknüpft. Die Eingänge des ersten und des zweiten Decoders im Mehrkanal-Rechenblock sind an die entsprechenden Ausgänge des BVM-Moduls angeschlossen. Bestimmte Ausgänge des ÜSB-Übertrags-Steuerblocks, der die Rechenoperationen Addition und Subtraktion sichert, sind mit den entsprechenden Eingängen der zweiten UND-Elemente aller logischen Kanäle bis auf den ersten verknüpft. Der zweite Eingang des zweiten UND-Elements des ersten logischen Kanals ist gemeinsam mit dem entsprechenden Eingang des ÜSB-Blocks an den Ausgang des ersten AUSSCHLIESSENDES ODER-Elements der Mehrkanal-Rechenblocks angeschlossen, wobei der entsprechende Ausgang des ersten Decoders mit dem zweiten Eingang des neunten UND-Elements verknüpft ist. Die Eingänge des achten UND-Elements sind mit den Ausgängen des Synchronisationsblocks und des sechsten ODER-Elements verknüpft. Der Ausgang ist mit dem ersten Eingang des vierten ODER-Elements verknüpft, dessen Ausgang an den „0“-Zurücksetz-Eingang der zweiten Zählflipflops aller logischen Kanäle angeschlossen ist. Die Eingänge des fünften UND-Elements sind mit dem bestimmten Ausgang des BVM-Moduls sowie mit dem entsprechenden Ausgang des Synchronisationsblocks verknüpft. Der Ausgang ist mit dem zweiten Eingang des vierten ODER-Elements und mit den „0“-Zurücksetz-Eingängen der ersten Zählflipflops aller logischen Kanäle verknüpft. Das logische Modul LM, dessen Struktur und Funktion, wird durch folgende logische Funktionen bestimmt: C''' = (C24+C22) • d' • t1, C' = C24 -d' • t1, C'' = C24 • C22 • d' • t1, C⁰ = C22 • C24 • d' • t1, wobei C24, C22 Eingänge des logischen Moduls LM sind mit den entsprechenden Ausgängen des BVM-Moduls, C24 die Inversion von C24, t1 gegeben, kommt vom Ausgang des ODER-NICHT-Elements des Mehrkanal-Rechenblocks, d' ist mit dem Ausgang des sechsten UND-Elements des Schalt- und Rechenblocks verknüpft, Dabei sind die Ausgänge des logischen Moduls C', C'' , C⁰, C''' mit dem Ausgang C''' mit dem ersten Eingang des sechsten ODER-Elements des Mehrkanal-Rechenblocks verknüpft. Die anderen Ausgänge des Moduls LM sind mit den entsprechenden Eingängen der Stellenversetzungsmodule (SVM) SVM1, SVM2 und SVM3 in den entsprechenden logischen Kanälen verknüpft, wobei sich das Stellenversetzungsmodul SVM1 in allen logischen Kanälen bis auf den ersten und den letzten befindet und die logischen Funktionen U'1 = (b' ⊕ b'') • C'', U'2 = (b' ⊕ b'') • C' umsetzt. Dabei sind U'1 und U'2 die Ausgänge des Moduls SVM1 und sind mit den entsprechenden Eingängen des ODER-Elements dieses und des nachfolgenden logischen Kanals verknüpft. Die Variablen b', b'', C', C'' sind Eingangssignale für SVM1, wobei b', b'' von den Ausgängen der ersten Zählflipflops dieses und des nachfolgenden logischen Kanals kommen. C' und C'' kommen von den Ausgängen des logischen Moduls LM. Das Modul SVM2 im ersten logischen Kanal setzt die logischen Funktionen U1 = b1 • C' • c°+(b1 ⊕ bn) • C⁰, U2 = (b1 ⊕ b2) • C'' И U3 = (b1 ⊕ b2) • C' um, wobei U1, U2 und U3 die Ausgänge des Moduls SVM2 sind und entsprechend mit dem dritten und dem vierten Eingang des ODER-Elements des ersten logischen Kanals sowie mit dem dritten Eingang des ODER-Elements des zweiten logischen Kanals verknüpft sind. B1, b2, bn, C', C'', C⁰ sind die Eingänge des SVM2-Moduls und sind entsprechend mit den Ausgängen der ersten Zählflipflops des ersten, des zweiten und des letzten logischen Kanals und mit drei Ausgängen des logischen Moduls LM verknüpft. Das Modul SVM3 berechnet die logische Funktion U1'''= bn • C15 • C'' + C15 • (d1 ⊕ bn) • C'', wobei das Signal U1''' vom Ausgang des Moduls SVM3 an den Eingang des ODER-Elements des letzten logischen Kanals kommt. Die Signale b1, bn, C'', C15 kommen an die Eingänge des Moduls SVM3 entsprechend von den Ausgängen der ersten Zählflipflops des ersten und des letzten logischen Kanals, vom Ausgang des logischen Moduls LM und vom bestimmten Ausgang des BVM-Moduls. Das Symbol ⊕ in den Funktionen bezeichnet die logische Operation AUSSCHLIESSENDES ODER, das Symbol • bezeichnet die Funktion UND, das Symbol + bezeichnet die Funktion ODER. C15 bedeutet Inversion C15 im Mehrkanal-Rechenblock, wo der erste Eingang des vierten UND-Elements mit dem bestimmten Ausgang des BVM-Moduls verknüpft ist. Der zweite Eingang ist mit dem entsprechenden Ausgang des Synchronisationsblocks verknüpft. Der dritte Eingang ist an den Ausgang des ODER-NICHT-Elements angeschlossen. Der Steuereingang des elektronischen Schalters ist mit em entsprechenden Ausgang des ersten Decoders verknüpft. Der Ausgang des neunten UND-Elements ist mit den ersten Eingängen der ersten UND-Elemente in jedem logischen Kanal verknüpft. Die zweiten Eingänge der ersten UND-Elemente jedes logischen Kanals, gemeinsam mit den Informationsausgängen des elektronischen Schalters des Mehrkanal-Rechenblocks, sind mit den gemeinsamen Bussen des Verbindungssystems T1...Tn verknüpft. Die Ausgänge der ersten UND-Elemente in jedem logischen Kanal sind mit den ersten Eingängen der AUSSCHLIESSENDES ODER verknüpft. Die gemeinsamen Busse T1...Tn sind ebenfalls an bestimmte Ausgänge des ersten und des zweiten Schlüssels des Verbindungssystems angeschlossen sowie an die entsprechenden Eingänge des Arbeitsspeicherblocks und des Ausgangsblocks. Die Eingänge des ersten und des zweiten Schlüssels sind mit bestimmten Ausgängen des Eingangsblocks und des Arbeitsspeicherblocks verknüpft. Die Steuereingänge des ersten und des zweiten Schlüssels, des Arbeitsspeicherblocks und des Ausgangsblocks sind mit den entsprechenden Ausgängen des Decoders des Verbindungssystems verknüpft, dessen Eingänge mit bestimmten Ausgängen des Programmblocks verknüpft sind. Im Mehrkanal-Rechenblock ist das achte ODER-Element mit dem ersten und mit dem zweiten Eingang mit dem zweiten und mit dem dritten Ausgang des zweiten Decoders sowie mit dem Ausgang mit dem ersten Eingang des sechsten UND-Elements verknüpft. Die Eingänge des AUSSCHLIESSENDES ODER-Elements sind an den bestimmten Ausgang des BVM-Moduls und den ersten T1-Bus aus den gemeinsamen Bussen des Verbindungssystems verknüpft. Der Ausgang ist mit dem zweiten Eingang des fünften ODER-Elements verknüpft. Im Mehrkanal-Rechenblock gibt es „n“ der gleichen Schaltkreisfragmente Φ1...Φn gemäß der Anzahl der logischen Kanäle, Jedes Schaltkreiselement ist mit dem entsprechenden logischen Kanal verknüpft und enthält zwei logische Elemente ODER und AUSSCHLIESSENDES ODER, wobei der zweite und der dritte Eingang des ODER-Elements mit dem Ausgang des zweiten UND-Elements des entsprechenden logischen Kanals und mit dem entsprechenden Ausgang des im Gerät vorhandenen Befehlsverteilungsmoduls BVM verknüpft ist. Der Ausgang ist mit dem ersten Eingang des AUSSCHLIESSENDES ODER-Elements verknüpft, dessen zweiter Eingang an den Ausgang des ersten Zählflipflops des entsprechenden logischen Kanals angeschlossen ist. Die Ausgänge der AUSSCHLIESSENDES ODER-Elemente, die die Ausgänge der entsprechenden Schaltkreisfragmente sind, sind mit den Informationseingängen des elektronischen Schalters und des gesteuerten Elements des Mehrkanal-Rechenblocks verknüpft, wobei der erste Eingang des ersten AUSSCHLIESSENDES ODER-Elements mit dem Ausgang des sechsten UND-Elements verknüpft ist. Im Schalt- und Rechenblock ist das erste ODER-Element, das mit drei Eingängen und mit dem Ausgang des BVM-Moduls verknüpft ist, mit dem Ausgang des fünften UND-Elements und mit dem Ausgang des neunten UND-Elements und mit dem Ausgang mit dem ersten Eingang des achten UND-Elements verknüpft. Die Eingänge des neunten UND-Elements sind entsprechend an den Ausgang des AUSSCHLIESSENDES ODER-Elements und an den bestimmten Ausgang des BVM-Moduls angeschlossen. Der Zähleingang des zweiten Zählflipflops ist mit dem Ausgang des achten UND-Elements verknüpft. Das ODER-Element ist mit den Eingängen mit dem bestimmten Ausgang des BVM-Moduls und mit dem C_T-Bus der Alarmsignalübertragung verknüpft. Der Ausgang ist mit dem Sperreingang des Decoders des Schalt- und Rechenblocks sowie mit den Eingängen des dritten, vierten, sechsten, zehnten und elften UND-Elements verknüpft. Der andere Eingang des sechsten UND-Elements ist mit dem Inversionsausgang des zweiten Zählflipflops verknüpft. Der Ausgang ist mit den Sperreingängen des ersten und des zweiten Decoders, mit den entsprechenden Eingängen des vierten, fünften und zehnten UND-Elements des Mehrkanal-Rechenblocks sowie mit dem Sperreingang des Decoders des Verbindungssystems und mit dem bestimmten Eingang des dritten UND-Elements jedes logischen Kanals verknüpft. Die Eingänge des siebten UND-Elements sind an die entsprechenden Ausgänge des Synchronisationsblocks und des BVM-Moduls angeschlossen. Der Ausgang ist mit dem „0“-Zurücksetz-Eingang des zweiten Zählflipflops und zwei Eingänge des fünften UND-Elements sind mit dem Ausgang des Decoders und mit dem Ausgang des zweiten AUSSCHLIESSENDES ODER-Elements verknüpft. Der zweite Eingang des achten UND-Elements ist an den entsprechenden Ausgang des Synchronisationsblocks angeschlossen. Der Ausgang des UND-NICHT-Elements ist mit dem dritten Eingang des dritten UND-Elements verknüpft. Der erste Eingang des UND-NICHT-Elements ist mit dem entsprechenden Ausgang des BVM-Moduls verknüpft. Der zweite Eingang des zehnten UND-Elements im Mehrkanal-Rechenblock ist mit dem entsprechenden Ausgang des BVM-Moduls verknüpft. Der Ausgang ist mit dem anderen Eingang des sechsten UND-Elements und mit dem bestimmten Eingang des zweiten UND-Elements aller logischen Kanäle verknüpft. Jeder von ihnen enthält ein logisches UND-NICHT-Element, das mit seinem ersten Eingang an den entsprechenden Ausgang des BVM-Moduls angeschlossen ist und mit dem Ausgang mit dem bestimmten Eingang des dritten UND-Elements des entsprechenden Mehrkanal-Rechenblocks verknüpft ist. Der Block des beschleunigten Übertrags ÜSB hat eine Struktur, die durch die nachfolgenden logischen Funktionen ermittelt wird: M2 = M1 • B1 + P1 M3 = M1 • B1 • B2 + P1 • B2 + P2 M4 = M1 • B1 • B2 • B3 + P1 • B2 • B3 + P2 • B3 + P3 ............................ Mn = M1 • B1 • B2 ...... Bn-1 + P1 • B2 • B3 ...... Bn-1 +... +Pn-2 • Bn-1 + Pn-1 Mn + 1 = M1 • B1 ....... Bn + P1 • B2 •....• Bn+....+ Pn-1 • Bn + Pn. Dabei sind: M1 - das Signal vom Ausgang des ersten AUSSCHLIESSENDES ODER-Elements des Mehrkanal-Rechenblocks, das am entsprechenden ÜSB-Block ankommt; M2....Mn - die Übertragssignale, die von den Ausgängen des ÜSB-Blocks an den Eingängen der zweiten UND-Elemente aller logischen Kanäle bis auf den ersten ankommen; Mn + 1 - die Übertragssignale, die vom Ausgang des ÜSB-Blocks an den Eingang des diskreten Moduls DM ankommen; B1 ....Bn - die Signale von den Ausgängen der ersten Zählflipflops aller logischen Kanäle, die an den entsprechenden Eingängen des ÜSB-Blocks ankommen; P1....Pn - die Übertragssignale, die von den Ausgängen der zweiten Zählflipflops aller logischen Kanäle an den bestimmten Eingängen des ÜSB-Blocks ankommen, das Modul der Informationsumwandlung MIU, das „n“ des Speichermoduls MP1...MPn nach der Anzahl der gemeinsamen Busse T1...Tn im Verbindungssystem enthält. Jedes Speichermodul enthält einen Zählflipflop, ein logisches UND-Element sowie ein logisches AUSSCHLIESSENDES ODER-Element. Das erste Speichermodul MP1 enthält zusätzlich das zweite UND-Element, wobei der „0“-Zurücksetz-Eingang der Zählflipflops bei allen Speichermodulen mit dem Ausgang des zweiten UND-Elements des ersten Speichermoduls verknüpft ist. Die Eingänge des zweiten UND-Elements sind an die bestimmten Ausgänge des ersten Decoders des Mehrkanal-Rechenblocks und des Synchronisationsblocks angeschlossen. Der Zählflipflop in jedem Speichermodul ist mit dem Ausgang des UND-Elements verknüpft, dessen drei Eingänge mit dem Ausgang des ersten Decoders des Mehrkanal-Rechenblocks, mit dem bestimmten Ausgang des Synchronisationsblocks und mit dem Ausgang des AUSSCHLIESSENDES ODER-Elements verknüpft sind. Der erste und der zweite Eingang des Letzteren sind für alle Speichermodule bis auf den ersten dementsprechend mit den Ausgängen der Zählflipflops dieses und des vorausgehenden Speichermoduls verknüpft. Das erste Speichermodul ist mit dem Ausgang des Zählflipflops dieses Speichermoduls und mit dem Ausgang des AUSSCHLIESSENDES ODER-Elements des Schalt- und Rechenblocks verknüpft. Der dritte elektronische Schlüssel, der mit den Informationseingängen mit den Ausgängen der Zählflipflops aller Speichermodule verknüpft ist, ist mit dem Steuereingang mit dem entsprechenden Ausgang des BVM-Moduls verknüpft. Die Ausgänge sind an den gemeinsamen Bus T1...Tn des Verbindungssystems angeschlossen. Im Mehrkanal-Rechenblock wurde die Verbindung zwischen dem zweiten Eingang des UND-NICHT-Elements und dem Ausgang des AUSSCHLIESSENDES ODER-Elements des entsprechenden Schaltkreisfragments Φ1...Φn in jedem logischen Kanal hergestellt. Jeder von ihnen enthält das UND-Element, das mit seinen Eingängen mit dem Ausgang des ersten ODER-Element des Mehrkanal-Rechenblocks und mit dem Ausgang des BVM-Moduls verknüpft ist. Der Ausgang ist mit dem ersten Eingang des ODER-Elements verknüpft. Im Schalt- und Rechenblock ist der Ausgang des zweiten AUSSCHLIESSENDES ODER-Elements mit den Eingängen des UND-NICHT-Elements, mit dem elften UND-Element und dem NICHT-Element verknüpft, dessen Ausgang an den Eingang des zehnten UND-Elements angeschlossen ist. Drei andere Eingänge des zehnten UND-Elements sind mit den Ausgängen des BVM-Moduls, des Synchronisationsblocks und mit dem direkten Ausgang des dritten Zählflipflops verknüpft. Drei andere Eingänge des elften UND-Elements sind mit dem Inversionsausgang des dritten Zählflipflops, mit den Ausgängen des BVM-Moduls und mit dem Synchronisationsblock verknüpft. Der Ausgang des zehnten UND-Elements ist mit dem ersten Eingang des ODER-Elements verknüpft. Der Ausgang des elften UND-Elements ist mit dem Einstellungseingang in „1“ des dritten Zählflipflops verknüpft, dessen Inversionsausgang an den Eingang des dritten UND-Elements angeschlossen ist. Vier Eingänge des zwölften UND-Elements sind mit dem direkten Ausgang des dritten Zählflipflops, mit den bestimmten Ausgängen des BVM-Moduls, des Synchronisationsblocks und des ODER-Elements verknüpft. Der Ausgang ist mit dem ersten Eingang des zweiten ODER-Elements verknüpft, dessen zweiter Eingang an den Ausgang des dritten UND-Elements angeschlossen ist, und der Ausgang ist mit dem Zähleingang des Zählflipflops verknüpft. Der „0“-Zurücksetz-Eingang des dritten Zählflipflops ist mit dem Ausgang des dritten ODER-Elements verknüpft, dessen zweiter Eingang an den Ausgang des vierten UND-Elements angeschlossen ist. Der Eingang des zweiten NICHT-Elements ist mit dem Ausgang des BVM-Moduls verknüpft. Der Ausgang ist mit dem Eingang des dritten UND-Elements verknüpft, der dadurch gekennzeichnet ist, dass der erste und der zweite Speicherblock SB und PPSG mit einer neuen Zuordnung eingeführt wurden, wobei der erste und der zweite Speicherblock SB und PPSG von den Informationsausgängen mit dem Informationseingang des elektronischen Schlüssels des Impulszählers des Programmblocks verknüpft ist, und an den Adress-Eingängen des zweiten Speicherblocks PPSG kommen die dualen Verschlüsselungen von den Ausgängen der Zählflipflops des Impulszählers des Programmblocks an. Das C_T-Alarmsignal kommt am Eingang der Lesegenehmigung von den Ausgängen des ersten Speicherblocks SB an. Der Eingang der Informationslesegenehmigung im zweiten Speicherblock PPSG ist mit dem Ausgang des UND-Elements verknüpft, dessen Eingänge an den entsprechenden Ausgang des BVM-Moduls und an den Ausgang des NICHT-Elements des Impulszählers angeschlossen sind, in den auch die ODER-Elemente, das erste und das zweite UND-Element eingeführt wurden. Dabei ist der Eingang des NICHT-Elements mit dem C_T-Alarmsignal verknüpft. Der Ausgang ist ebenfalls an den Eingang des zweiten UND-Elements angeschlossen, dessen andere Eingänge mit den entsprechenden Ausgängen des BVM-Moduls, des Synchronisationsblocks und des sechsten UND-Elements des Schalt- und Rechenblocks verknüpft sind. Der Ausgang des zweiten UND-Elements ist mit dem zweiten Eingang des ODER-Elements des Impulszählers des Programmblocks verknüpft. Der erste Eingang des ODER-Elements ist an den Ausgang des ersten UND-Elements angeschlossen, der mit den Eingängen mit dem C_T-Alarmsignal sowie mit dem bestimmten Ausgang des Synchronisationsblocks verknüpft ist. Der Ausgang des ODER-Elements ist im Impulszähler mit dem Steuereingang des elektronischen Schlüssels verknüpft. Ein vierter Zählflipflop wurde in den Schalt- und Rechenblock eingeführt, der mit dem „0“-Zurücksetz-Eingang mit dem Ausgang des vierzehnten UND-Elements verknüpft ist und der mit den Eingängen an den entsprechenden Ausgang des BVM-Moduls und an den Synchronisationsblock angeschlossen ist. Mit dem Zähleingang ist der vierte Zählflipflop mit dem Ausgang des fünfzehnten UND-Elements verknüpft und mit den Eingängen an den Ausgang des Synchronisationsblocks und an den Ausgang des vierten ODER-Elements angeschossen, der mit den Eingängen mit dem bestimmten Ausgang des BVM-Moduls und mit dem Ausgang des zweiten AUSSCHLIESSENDES ODER-Elements des Schalt- und Rechenblocks verknüpft ist. Der vierte Zählflipflop ist mit dem ersten Sperreingang des Decoders und mit den Eingängen des dritten, vierten, zehnten, elften und zwölften UND-Elements des Schalt- und Rechenblocks verknüpft.