DE19944012A1 - Grabenkondensator mit Kondensatorelektroden und entsprechendes Herstellungsverfahren - Google Patents

Grabenkondensator mit Kondensatorelektroden und entsprechendes Herstellungsverfahren

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DE19944012A1
DE19944012A1 DE1999144012 DE19944012A DE19944012A1 DE 19944012 A1 DE19944012 A1 DE 19944012A1 DE 1999144012 DE1999144012 DE 1999144012 DE 19944012 A DE19944012 A DE 19944012A DE 19944012 A1 DE19944012 A1 DE 19944012A1
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Abstract

Die vorliegende Erfindung umfaßt einen Grabenkondensator (160) zur Verwendung in einer Halbleiterspeicherzelle (100). Der Grabenkondensator (160) ist in einem Substrat (101) gebildet und besteht aus einem Graben (108) mit einem oberen Bereich (109) und einem unteren Bereich (110); einem Isolationskragen (168), der in dem oberen Bereich (109) des Grabens (108) gebildet ist; einer vergrabenen Wanne (170), die von dem unteren Bereich (110) des Grabens (108) durchsetzt wird; einer leitenden Schicht (310) als äußere Kondensatorelektrode zur Verkleidung des unteren Bereiches (110) des Grabens (108) und des Isolationskragens (168); einer dieelektrischen Schicht (164) zur Verkleidung der leitenden Schicht (310) als Kondensatordielektrikum; einer in dem Graben (108) gefüllten, leitenden Grabenfüllung (161) als äußere Kondensatorelektrode; und einem Isolationssteg (320) zur Verkleidung des oberen Bereichs (311) der leitenden Schicht (310).

Description

Die vorliegende Erfindung betrifft einen Grabenkondensator und ein entsprechendes Herstellungsverfahren.

Obwohl auf beliebige Grabenkondensatoren anwendbar, wird die vorliegende Erfindung in Bezug auf einen in einer DRAM- Speicherzelle verwendeten Grabenkondensator erläutert. Zu Diskussionszwecken wird die Erfindung hinsichtlich der Bil­ dung einer einzelnen Speicherzelle beschrieben.

Integrierte Schaltungen (ICs) oder Chips enthalten Kondensa­ toren zum Zwecke der Ladungsspeicherung, wie zum Beispiel ein dynamischer Schreib-/Lesespeicher mit wahlfreiem Zugriff (DRAM). Der Ladungszustand in dem Kondensator repräsentiert dabei ein Datenbit.

Ein DRAM-Chip enthält eine Matrix von Speicherzellen, welche in Form von Zeilen und Spalten angeordnet sind und von Wort­ leitungen und Bitleitungen angesteuert werden. Das Auslesen von Daten aus den Speicherzellen, oder das Schreiben von Da­ ten in die Speicherzellen, wird durch die Aktivierung geeig­ neter Wortleitungen und Bitleitungen bewerkstelligt.

Üblicherweise enthält eine DRAM-Speicherzelle einen mit einem Kondensator verbundenen Transistor. Der Transistor enthält zwei Diffusionsbereiche, welche durch einen Kanal getrennt sind, der von einem Gate gesteuert wird. Abhängig von der Richtung des Stromflusses wird ein Diffusionsbereich als Drain-Gebiet und der andere als Source-Gebiet bezeichnet. Ei­ ner der Diffusionsbereiche ist mit einer Bitleitung, der an­ dere Diffusionsbereich ist mit dem Kondensator und das Gate ist mit einer Wortleitung verbunden. Durch Anlegen geeigneter Spannungen an das Gate wird der Transistor so gesteuert, daß ein Stromfluß zwischen den Diffusionsbereichen durch den Ka­ nal ein- und ausgeschaltet wird.

Die in dem Kondensator gespeicherte Ladung baut sich mit der Zeit aufgrund von Leckströmen ab. Bevor sich die Ladung auf einen unbestimmbaren Pegel unterhalb eines Schwellwerts abge­ baut hat, muß der Speicherkondensator aufgefrischt werden. Aus diesem Grund werden diese Speicherzellen als dynamisches RAM (DRAM) bezeichnet.

Aus der Patentschrift US 5,867,420 sind die Merkmale des Oberbegriffs von Anspruch 1 bekannt.

Das zentrale Problem bei den bekannten DRAM-Varianten ist die Erzeugung einer ausreichend großen Kapazität des Grabenkon­ densators. Diese Problematik verschärft sich in Zukunft durch die fortschreitende Miniaturisierung von Halbleiterbauelemen­ ten. Die kontinuierliche Erhöhung der Integrationsdichte be­ deutet, daß die pro Speicherzelle zur Verfügung stehende Flä­ che und damit die Kapazität des Grabenkondensators immer wei­ ter abnimmt. Eine zu geringe Kapazität des Grabenkondensators kann die Funktionstüchtigkeit und Verwendbarkeit der Spei­ chervorrichtung widrig beeinflussen, da eine zu geringe La­ dungsmenge auf ihm gespeichert wird.

Beispielsweise erfordern Leseverstärker einen ausreichenden Signalpegel für ein zuverlässiges Auslesen der in den Spei­ cherzellen befindlichen Information. Das Verhältnis der Spei­ cherkapazität zu der Bitleitungskapazität ist entscheidend bei der Bestimmung des Signalpegels. Falls die Speicherkapa­ zität zu gering ist, kann dieses Verhältnis zu klein zur Er­ zeugung eines hinreichenden Signals sein.

Ebenfalls erfordert eine geringere Speicherkapazität eine hö­ here Auffrischfrequenz, denn die in dem Grabenkondensator ge­ speicherte Ladungsmenge ist durch seine Kapazität begrenzt und nimmt zusätzlich durch Leckströme ab. Wird eine Mindest­ ladungsmenge in dem Speicherkondensator unterschritten, so ist es nicht mehr möglich die in ihm gespeicherte Information mit den angeschlossenen Leseverstärkern auslesen, die Infor­ mation geht verloren und es kommt zu Lesefehlern.

Zur Vermeidung von Lesefehlern bietet sich die Reduktion der Leckströme an. Zum einen kann der Leckstrom durch einen Tran­ sistor, zum anderen kann der Leckstrom durch ein Kondensator­ dielektrikum und als letztes der Leckstrom von einer vergra­ benen Brücke bzw. einem vergrabenen Kontakt zu einer vergra­ benen Platte reduziert werden. Durch diese Maßnahmen kann ei­ ne unerwünscht verringerte Haltezeit (retention time) verlän­ gert werden.

Üblicherweise wird ein Grabenkondensator in DRAMs verwendet. Ein Grabenkondensator hat eine dreidimensionale Struktur, welche in einem Siliziumsubstrat ausgebildet ist. Eine Erhö­ hung des Volumens und damit der Kapazität des Grabenkondensa­ tors kann durch tieferes Ätzen in das Substrat erreicht wer­ den. In diesem Fall bewirkt die Steigerung der Kapazität des Grabenkondensators keine Vergrößerung der von der Speicher­ zelle belegten Oberfläche. Dieses Verfahren ist aber auch be­ schränkt, da die erzielbare Ätztiefe des Grabenkondensators von dem Grabendurchmesser abhängt, so daß nur bestimmte, end­ liche Aspektverhältnisse erzielbar sind.

Bei fortschreitender Erhöhung der Integrationsdichte nimmt die pro Speicherzelle zur Verfügung stehende Substratoberflä­ che immer weiter ab. Die damit verbundene Reduktion des Gra­ bendurchmessers führt zwangsläufig zu einer Verringerung der Grabenkondensatorkapazität. Ist die Grabenkondensatorkapazi­ tät von vornherein so gering bemessen, daß die speicherbare Ladung nicht zum einwandfreien Auslesen mit den nachgeschal­ teten Leseverstärkern ausreicht, so hat dies Lesefehler zur Folge.

Die Aufgabe der vorliegenden Erfindung besteht daher darin, einen verbesserten Grabenkondensator zu schaffen, welcher bei gleichem Grabendurchmesser und gleicher Grabentiefe eine er­ höhte Kapazität aufweist. Eine weitere Aufgabe der Erfindung liegt in der Beschreibung eines entsprechenden Herstellungs­ verfahrens.

Erfindungsgemäß wird diese Aufgabe durch den in Anspruch 1 angegebenen Grabenkondensator gelöst.

Weiterhin wird die gestellte Aufgabe durch das in Anspruch 11 angegebene Verfahren gelöst.

Bevorzugte Weiterbildungen sind Gegenstand der jeweiligen Un­ teransprüche.

Die der vorliegenden Erfindung zugrundeliegende Idee besteht in der Verwendung einer leitenden Schicht 310 als äußere Kon­ densatorelektrode. In herkömmlichen Grabenkondensatoren ist die Kondensatorfläche auf den unteren Bereich 110 des Grabens 108 beschränkt, der unterhalb des Isolationskragens 168 liegt. Durch Verwendung der leitenden Schicht 310 in dem un­ teren Bereich 110 des Grabens 108 und auf dem Isolationskra­ gen 168 wird die zur Verfügung stehende Fläche und damit die zur Verfügung stehende Kapazität erhöht.

In einer vorteilhaften Ausführung der Erfindung wird eine vergrabene Platte 165 in dem Substrat 101 um den unteren Be­ reich 110 des Grabens 108 gebildet, wodurch der elektrische Kontakt zwischen der vergrabenen Wanne 170 und der leitenden Schicht 310 verbessert wird.

In einer weiteren vorteilhaften Ausführung der Erfindung wird der Grabenkondensator 160 unterhalb der Oberfläche des Sub­ strats 101 in dem Bereich der vergrabenen Brücke 162 dotiert, so daß der vergrabene Kontakt 250 entsteht und vorteilhafter­ weise die vergrabene Brücke, beziehungsweise die Grabenfül­ lung 161 elektrisch mit dem Source-Gebiet 114 des Transistors 111 verbindet. Die Dotierung in dem Bereich des vergrabenen Kontakts 250 kann zum Beispiel durch Implantation, Plasmado­ tierung und/oder Gasphasendotierung oder ein anderes geeigne­ tes Verfahren eingebracht werden.

In einer weiteren vorteilhaften Ausführung der Erfindung wird auf der leitenden Grabenfüllung 161, welche die innere Kon­ densatorelektrode bildet, eine leitende vergrabene Brücke 162 gebildet. Der Vorteil dieses Vorgehens liegt in der Größeren Flexibilität bei der Erzeugung des vergrabenen Kontaktes 250.

Eine weitere vorteilhafte Ausführung des erfindungsgemäßen Grabenkondensators 160 sieht die Bildung eines Isolationsste­ ges 320 zur Isolation des oberen Bereichs 311 der leitenden Schicht 310 vor. Der Isolationssteg 320 hat die Aufgabe einen Ladungstransport von der leitenden Schicht 310 zu den elek­ trisch miteinander verbundenen Merkmalen der leitenden Gra­ benfüllung 161, der leitenden vergrabenen Brücke 162 und dem vergrabenen Kontakt 250 zu verhindern. Dadurch wird die Spei­ cherzeit (retention time) der Speicherzelle in vorteilhafter Weise verlängert und unerwünschte Bitfehler aufgrund von Leckströmen werden verhindert. In einer speziellen Ausführung besteht der Isolationssteg 320 aus einem Oxid, Nitrid oder Oxinitrid.

Eine weitere vorteilhafte Ausführung der Erfindung sieht vor, daß die leitende Schicht 310 aus Silizium (dotiert oder undo­ tiert, polykristallin oder amorph), aus einem Metall, aus ei­ nem Silizid oder einem Nitrid besteht. Dabei kann es sich bei dem verwendeten Metall um Titan, Wolfram, Molybdän oder Ko­ balt handeln. Bei dem verwendeten Silizid kann es sich um Ti­ tansilizid, Wolframsilizid, Molybdänsilizid oder Kobaltsili­ zid und bei dem verwendeten Nitrid um Titannitrid oder Wolf­ ramnitrid handeln.

Eine vorteilhafte Ausführung des erfindungsgemäßen Verfahrens bildet nach dem Isolationskragen 168 eine vergrabene Platte 165 in dem Substrat 101, in der Umgebung des unteren Bereichs 110 des Grabens 108, so daß die vergrabene Platte 165 die vergrabene Wanne 170 kontaktiert.

Eine weitere vorteilhafte Ausführung des erfindungsgemäßen Verfahrens bildet einen Isolationssteg 320 in dem oberen Be­ reich des Isolationskragens 168. Durch den Isolationssteg 320 werden Leckströme verhindert, welche den Grabenkondensator entladen könnten.

Einbringen von Dotierstoff zur Bildung des vergrabenen Kon­ takts 250 reduziert bei einer weiteren Verfahrensvariante den Anschlußwiderstand des Grabenkondensators in vorteilhafter Weise.

Eine Ausprägung des Herstellungsverfahrens bildet zusätzlich eine leitende vergrabenen Brücke 162 in dem Graben 108. Bil­ den der vergrabene Brücke 162 erhöht die Prozeßflexibilität, da der Dotierstoff zur Herstellung des vergrabenen Kontakts 250 nach Rückätzung der Grabenfüllung 161 von dem Inneren des Grabens durch die vertikale Grenzfläche 201 eingebracht wer­ den kann. Anschließend wird zur Herstellung des elektrischen Anschlusses die leitfähige Brücke 162 gebildet.

Der erfindungsgemäße Grabenkondensator bzw. das erfindungsge­ mäße Herstellungsverfahren weisen gegenüber den bekannten Lö­ sungsansätzen den Vorteil auf, das die Kapazität des Graben­ kondensators erhöht wird. Insbesondere sind die Ausfälle auf­ grund von zu geringer Ladungsmenge reduziert und gleichzeitig die Prozeßausbeute erhöht.

Ein weiterer Vorteil ist die Möglichkeit, den Durchmesser des Grabens 108 bei fortschreitender Miniaturisierung zu verklei­ nern, da durch den erfindungsgemäßen Grabenkondensator bzw. das erfindungsgemäße Herstellungsverfahren die Kapazitätsre­ duzierung kompensiert wird, die aus der Verkleinerung der pro Speicherzelle zur Verfügung stehenden Fläche herrührt.

Die leitende Schicht 310 kann mit CVD, PECVD oder LPCVD Ver­ fahren abgeschieden werden. Dabei können Materialien wie do­ tiertes oder undotiertes, polykristallines oder amorphes Si­ lizium verwendet werden. Die Dotierung kann sowohl während der Abscheidung, als auch in die bereits abgeschiedene Schicht eingebracht werden. Die Dotierung kann durch Implan­ tation, Gasphasendotierung und/oder plasmaunterstützte Dotie­ rung durchgeführt werden. Weiterhin kann die leitende Schicht 310 bei den genannten Verfahren aus einem Metall hergestellt werden. Geeignete Metalle sind zum Beispiel Titan oder Wolf­ ram.

Auch die Abscheidung von Siliziden wie zum Beispiel Wolfram­ silizid, Titansilizid, Molybdänsilizid oder Kobaltsilizid ist mit den genannten Verfahren möglich. Zur Bildung eines Sili­ zids kann das Metall und das Silizium in getrennten Schritten abgeschieden werden und anschließend bei einer für das Mate­ rialsystem geeigneten Temperatur Siliziert werden. Geeignete Temperaturen liegen dazu zwischen 600°C und 1100°C.

Auch die Verwendung eines Nitrids, wie zum Beispiel Titanni­ trid oder Wolframnitrid ist möglich. Das Nitrid kann zum ei­ nen durch die bekannten Verfahren direkt abgeschieden werden um die Leitende Schicht zu bilden. Andererseits ist auch eine nachträgliche Nitrierung der abgeschiedenen Schicht, bei ge­ eigneten Temperaturen und Prozeßgasen möglich.

Ein weiterer Vorteil der erfindungsgemäßen leitenden Schicht 310 ist ihre Wirkung als Haftschicht und Barrierenschicht für das verwendete Speicherdielektrikum.

Die in den vorhergehenden Abschnitten genannten Verfahren, zur Herstellung der leitenden Schicht 310, können auch zur Bildung der leitenden Grabenfüllung 161 verwendet werden.

Es können alle Materialien zur Bildung der leitenden Schicht 310 und zur Bildung der leitenden Grabenfüllung 161 verwendet werden, die ausreichend temperaturstabil und leitfähig sind.

Zusätzlich wird die abgeschiedene vergrabene Platte durch ei­ nen Isolationssteg 320 in dem Bereich der vergrabenen Brücke gegen die leitende Grabenfüllung 161, gegen die leitende ver­ grabene Brücke 162 und gegen den vergrabenen Kontakt 250 iso­ liert. Der vergrabene Isolationssteg 320, besteht aus isolie­ rendem Material, wie zum Beispiel Oxid, Nitrid oder Oxini­ trid.

Ausführungsbeispiele der vorliegenden Erfindung sind in den Zeichnungen dargestellt und nachfolgend näher erläutert.

In den Figuren zeigen:

Fig. 1 ein Ausführungsbeispiel einer DRAM-Speicherzelle gemäß der vorliegenden Erfindung entsprechend ei­ ner ersten Ausführungsform des erfindungsgemäßen Verfahrens;

Fig. 2a-i eine erste Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung der DRAM-Speicherzelle nach Fig. 1;

Fig. 3 ein weiteres Ausführungsbeispiel einer DRAM- Speicherzelle gemäß der vorliegenden Erfindung entsprechend einer zweiten Ausführungsform des erfindungsgemäßen Verfahrens;

Fig. 4a-b eine weitere Ausführungsform einer DRAM- Speicherzelle gemäß der vorliegenden Erfindung zur Herstellung der DRAM-Speicherzelle nach Fig. 3;

Fig. 5 ein weiteres Ausführungsbeispiel einer DRAM- Speicherzelle gemäß der vorliegenden Erfindung mit einem vertikalen Transistor;

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Elemente.

Mit Bezug auf Fig. 1 ist eine erste Ausführungsform der vorlie­ genden Erfindung gezeigt. Die dargestellte Speicherzelle 100 besteht aus einem Grabenkondensator 160 und einem Transistor 111. Der Grabenkondensator 160 wird in einem Substrat 101 ge­ bildet. In dem Substrat 101 ist eine vergrabene Wanne 170 eingebracht, die zum Beispiel aus Dotierstoff besteht. Der Grabenkondensator weist einen Graben 108 mit einen oberen Be­ reich 109 und einen unteren Bereich 110 auf. In dem oberen Bereich 109 des Grabens 108 befindet sich ein Isolationskra­ gen 168. Der untere Bereich des Grabens durchdringt die ver­ grabene Wanne 170. Optional kann um den unteren Bereich 110 des Grabens 108 eine vergrabene Platte 165 angeordnet sein. Ist dies der Fall, so werden die vergrabenen Platten 165 der benachbarten Speicherzellen durch die vergrabene Wanne 170 miteinander verbunden.

Der untere Bereich 110 des Grabens 108 und der Isolationskra­ gen 168 sind mit der leitenden Schicht 310 verkleidet, welche die äußere Kondensatorelektrode bildet.

Die leitende Schicht 310 ist mit einer dielektrischen Schicht 164 verkleidet, welche das Speicherdielektrikum bildet. Die dielektrische Schicht 164 kann aus Schichten bzw. Schichtsta­ peln hergestellt werden, die aus Oxid, Nitrid oder Oxinitrid bestehen. Es können auch Speicherdielektrika verwendet wer­ den, die eine hohe Dielektrizitätskonstante aufweisen, wie zum Beispiel Tantaloxid, Titanoxid, Wolframoxid und jedes an­ dere geeignete Dielektrikum.

Der Graben 108 ist mit einer leitenden Grabenfüllung 161 auf­ gefüllt, welche die innere Kondensatorelektrode bildet.

Auf der Grabenfüllung 161 befindet sich die leitende vergra­ bene Brücke 162 und bildet mit der Grabenfüllung 161 die Grenzfläche 200. Weiterhin befindet sich ein vergrabener Kon­ takt 250 in dem Bereich der vergrabenen Brücke 162. Der ver­ grabene Kontakt 250 besteht aus Dotierstoff, der in das Sub­ strat 101 eingebracht ist.

Die leitende Schicht 310 ist in ihrem oberen Bereich 311 mit einem Isolationssteg 320 verkleidet, so daß kein Strom von der Leitenden Schicht 310 zu der Grabenfüllung 161, zu der leitenden Brücke 162 oder zu dem vergrabenen Kontakt 250 fließen kann.

Mit einer Grabenisolierung 180 (STI) wird der Grabenkondensa­ tor 160 von benachbarten Grabenkondensatoren isoliert.

Ein Transistor 111 besteht aus Drain-Gebiet 113 und Source- Gebiet 114, wobei das Source-Gebiet 114 an den vergrabenen Kontakt 250 angeschlossen ist, und das Drain-Gebiet 113 mit einem Bitleitungskontakt 183 verbunden ist, der seinerseits an die Bitleitung 185 angeschlossen ist. Weiterhin besteht der Transistor 111 aus einem Kanal 117, der durch ein Gate 112 gesteuert wird. Das Gate 112 ist mit einer Wortleitung 120 verbunden. Oberhalb der Grabenisolierung 180 verläuft in dieser Variante eine passierende Wortleitung 120' (passing wordline), die durch die Grabenisolierung 180 von der Graben­ füllung 161 bzw. der vergrabenen Brücke 162 isoliert wird.

Mit Bezug auf Fig. 2a wird das Substrat 101 bereitgestellt, auf dem die DRAM-Speicherzelle herzustellen ist. Bei der vor­ liegenden Variante ist das Substrat 101 leicht mit p-Typ Do­ tierstoffen dotiert, wie zum Beispiel Bor. In das Substrat 101 wird in geeigneter Tiefe eine n-dotierte, vergrabene Wan­ ne 170 gebildet. Zur Dotierung der vergrabenen Wanne 170 kann Phosphor oder Arsen als Dotierstoff verwendet werden. Die vergrabene Wanne 170 kann zum Beispiel durch Implantation er­ zeugt werden. Sie dient zur Isolation der p-Wanne von dem Substrat 101 und bildet ebenfalls eine leitende Verbindung zwischen den leitenden Schichten 310 der benachbarten Graben­ kondensatoren, bzw. den vergrabenen Platten 165, falls vor­ handen. Alternativermaßen kann die vergrabene Wanne 170 durch epitaktisch aufgewachsene, dotierte Siliziumschichten oder durch eine Kombination von Kristallwachstum (epitaxy) und Im­ plantation gebildet werden. Diese Technik ist in dem US-Pa­ tent 5,250,829 von Bronner et al. beschrieben.

Ein Unterbaustapel 107 wird auf der Oberfläche des Substrats 101 gebildet und umfaßt beispielsweise eine Unterbau- Oxidschicht 104 und eine Unterbau-Stoppschicht 105, welche als Politur oder Ätzstopp verwendet werden kann und bei­ spielsweise aus Nitrid besteht. Oberhalb der Unterbau- Stoppschicht 105 ist eine Hartmaskenschicht 106 vorgesehen, welche aus Tetra-Ethyl-Ortho-Silicate (TEOS) oder anderen Ma­ terialien wie zum Beispiel Borsilikatglas (BSG) bestehen kann. Zusätzlich kann eine Antireflexionsbeschichtung (ARC) verwendet werden, um die lithographische Auflösung zu verbes­ sern.

Die Hartmaskenschicht 106 wird unter Verwendung üblicher pho­ tolithographischer Techniken strukturiert um einen Bereich 102 zu definieren, in dem der Graben zu bilden ist. Dazu wird zunächst die Hartmaskenschicht 106 strukturiert, die an­ schließend als Ätzmaske für einen reaktiven Ionenätzschritt (RIE) verwendet wird, der einen tiefen Graben 108 bildet.

In dem Graben 108 wird eine natürliche Oxidschicht gebildet, die in späteren Ätzschritten als Ätzstopp dient. Anschließend wird der Graben mit einer Isolationskragen-Opferschicht 152 gefüllt, die eine ausreichende Temperaturstabilität bis zu 1100°C gewährleistet und selektiv gegenüber Nitrid oder Oxid entfernbar ist, wie zum Beispiel Polysilizium, amorphes Sili­ zium oder andere geeignete Materialien. In dieser Prozeßvari­ ante besteht die Opferschicht 152 aus Polysilizium.

Wie in Fig. 2b gezeigt, wird die Polysilizium-Opferschicht 152 bis zur Unterseite des zu bildenden Isolationskragens 168 entfernt. Das Entfernen der Opferschicht 152 kann zum Bei­ spiel durch Planarisieren mit chemisch-mechanischem Polieren (CMP) oder chemischem Trockenätzen (CDE) oder einem selekti­ ven Ionenätzen durchgeführt werden. Anschließend wird durch reaktives Ionenätzen die Opferschicht 152 in den Graben 108 eingesenkt. Die Verwendung einer chemischen Trockenätzung zum Absenken des Polysiliziums 152 in dem Graben 108 ist eben­ falls möglich.

Anschließend wird eine dielektrische Schicht auf den Wafer abgeschieden, welche den Unterbaustapel 107 und die Seiten­ wände des Grabens 108 in seinem oberen Bereich 109 bedeckt. Die dielektrische Schicht wird zur Bildung des Isolationskra­ gens 168 verwendet und besteht beispielsweise aus Oxid. An­ schließend wird die dielektrische Schicht beispielsweise durch reaktives Ionenätzen geätzt, um den Isolationskragen 168 zu bilden. Die chemischen Mittel für das reaktive Io­ nenätzen werden derart gewählt, daß das Oxid selektiv gegen­ über dem Polysilizium 152 und dem Nitrid 106 geätzt wird.

Mit Bezug auf Fig. 2c wird die Polysilizium-Opferschicht 152 aus dem unteren Bereich des Grabens 108 entfernt. Dies wird vorzugsweise durch CDE erreicht, wobei die dünne natürliche Oxidschicht 151 als CDE-Ätzstopp dient. Alternativermaßen kann eine Naßätzung, beispielsweise unter Verwendung von KOH oder einer HF, HNO3 und CH3COOH Mischung ebenfalls beim Ent­ fernen der Polysilizium-Opferschicht 152 verwendet werden.

Nach Entfernung der Opferschicht 152 kann optioneller Weise eine vergrabene Platte 165 mit n-Typ-Dotierstoffen, wie zum Beispiel Arsen oder Phosphor als Kondensatorelektrode gebil­ det werden. Der Isolationskragen 168 dient dabei als Dotier­ maske, welche die Dotierung auf den unteren Bereich des Gra­ bens beschränkt. Zur Bildung der vergrabenen Platte 165 kann eine Gasphasendotierung, eine Plasmadotierung oder eine Plas­ maimmersions-Ionenimplantation (PIII) verwendet werden. Diese Techniken sind beispielsweise in Ransom et al., J. Electro­ chemical. Soc., Band 141, Nr. 5 (1994), S. 1378 ff.; US- Patent 5,344,381 und US-Patent 4,937,205 beschrieben. Eine Ionenimplantation unter Verwendung des Isolationskragens 168 als Dotiermaske ist ebenfalls möglich. Alternativermaßen kann die vergrabene Platte 165 unter Verwendung eines dotierten Silikatglases, wie zum Beispiel ASG, als Dotierstoffquelle, gebildet werden. Diese Variante ist beispielsweise in Becker et al., J. Electrochemical. Soc., Band 136 (1989), S. 3033 ff. beschrieben. Wird dotiertes Silikatglas zur Dotierung verwendet, so wird diese Schicht nach der Bildung der vergra­ benen Platte entfernt.

Mit Bezug auf Fig. 2d wird eine eventuell in dem unteren Be­ reich 110 des Grabens 108 vorhandene dielektrische Schicht, die aus einem natürlich gewachsenen Siliziumoxid bestehen kann, zum Beispiel mit HF-Dampf entfernt. Anschließend wird eine leiten­ de Schicht 310 auf den Wafer abgeschieden, welche die Ober­ fläche des Unterbaustapels 107 und das innere des Grabens 108 bedeckt. Die leitende Schicht 310 dient als äußere Kondensa­ torelektrode. Nachfolgend wird eine dielektrische Schicht 164 auf den Wafer abgeschieden, welche die leitende Schicht 310 sowohl auf der Oberfläche des Unterbaustapels 107 als auch in dem Inneren des Grabens 108 bedeckt. Die dielektrische Schicht 164 dient als Speicherdielektrikum, zum Separieren der Kondensatorelektroden. Bei einer Variante besteht die dielektrische Schicht 164 aus einem Oxid, einem Nitrid, einem Oxinitrid oder einem Schichtstapel aus Oxid- und Nitrid­ schichten. Auch Materialien mit einer hohen Dielektrizitäts­ konstante, wie zum Beispiel Tantaloxid (Ta2O5), Titanoxid, Wolframoxid können verwendet werden.

Die leitende Grabenfüllung 161, die beispielsweise aus do­ tiertem Polysilizium oder amorphem Silizium bestehen kann, wird zum Füllen des Grabens 108 und zum Bedecken des Unter­ baustapels 107 abgeschieden. Hierzu können beispielsweise CVD oder andere bekannte Techniken verwendet werden.

Mit Bezug auf Fig. 2e wird die leitende Grabenfüllung 161 beispielsweise in einem CDE-Schritt, in einem RIE-Schritt, in einem chemischen Trockenätzschritt oder in einem kombinierten CMP-RIE-Schritt, unter Verwendung geeigneter Chemikalien, planarisiert und anschließend eingesenkt.

Gemäß Fig. 2f wird die dielektrische Schicht 164 oberhalb der Grabenfüllung 161 mit einer geeigneten Ätzung, die selek­ tiv gegen die Grabenfüllung 161 ist, entfernt. Anschließend wird auch die leitende Schicht 310 oberhalb der Grabenfüllung 161 mit einer geeigneten Ätzung, die selektiv gegenüber der dielektrischen Schicht 164 und der leitenden Grabenfüllung 161 ist, entfernt.

Zum Ätzen können sowohl selektive Trockenätzprozesse verwen­ det werden, welche die Materialien nacheinander entfernen, als auch kombinierte Trockenätz- und Naßätzprozesse, bei de­ nen einzelne Schichten, wie zum Beispiel die dielektrische Schicht 164, mit einem Naßätzprozeß selektiv entfernt werden.

Die Hartmaskenschicht 106 wird ebenfalls entfernt. Dies kann bereits zu einem früheren Zeitpunkt in dem Prozeßablauf, aber erst nach Bildung des tiefen Grabens 108 durchgeführt werden. Der Isolationskragen 168 und die dielektrische Schicht 164 sind ebenfalls leicht in den Graben 108 eingesenkt.

Wie in Fig. 2g gezeigt, wird anschließend die Grabenfüllung 161 beispielsweise mit einem CDE-Schritt oder einem RIE- Schritt unter Verwendung geeigneter Chemikalien eingesenkt. Danach wird die dielektrische Schicht 164 oberhalb der Grenz­ fläche 200 mit einer geeigneten Ätzung entfernt, die selektiv gegen die Grabenfüllung 161 ist. Auch die leitende Schicht 310 wird oberhalb der Grenzfläche 200 mit einer geeigneten Ätzung entfernt, die selektiv gegenüber der dielektrischen Schicht 164 und der leitenden Grabenfüllung 161 ist.

Nachfolgend wird eine isolierende Schicht 321, aus welcher der Isolationssteg 320 gebildet wird, konform auf der Unter­ bau-Stoppschicht und in dem Graben 108 abgeschieden.

Mit Bezug auf Fig. 2h wird mit einem anisotropen Ätzschritt die isolierende Schicht 321 so bearbeitet, daß sich der ver­ grabene Isolationssteg 320 herausgebildet.

Die vergrabene Opferschicht 330, die beispielsweise aus Poly­ silizium oder amorphem Silizium bestehen kann, wird zum Fül­ len des Grabens 108 und zum Bedecken der Unterbau- Stoppschicht 105 abgeschieden. Hierzu können beispielsweise CVD oder andere bekannte Techniken verwendet werden.

Wie in Fig. 21 gezeigt wird ein anisotroper Ätzschritt zum Einsenken der Opferschicht 330, des Isolationsstegs 320 und des Isolationskragens 168 in den Graben 108 vorgenommen, was zum Beispiel durch einen CDE-Schritt oder einen RIE-Schritt unter Verwendung geeigneter Chemikalien durchgeführt werden kann. Anschließend wird die vergrabene Opferschicht 330 voll­ ständig aus dem Graben 108 entfernt. Dies kann zum Beispiel mit einem Naßätzprozeß durchgeführt werden. Anschließend wird in dem Graben 108 die vergrabene Brücke 162 gebildet, die durch einen Ätzschritt in den Graben 108 eingesenkt wird.

Die weiteren Schritte, die zu der in Fig. 1 gezeigten Spei­ cherzelle führen, sind nicht in einzelnen Figuren gezeigt, da sie nach dem bekannten Stand der Technik ausgeführt werden. Der nicht aktive Bereich der Zelle wird entfernt und durch den Grabenisolierung 180 ersetzt. Anschließend werden die Fo­ tolack- und ARC-Schichten entfernt, um zu gewährleisten, daß keine Fotolack- oder ARC-Rückstände zurückbleiben.

Die Unterbau-Stoppschicht 105 wird ebenfalls entfernt, was beispielsweise durch eine naßchemische Ätzung geschieht. Die naßchemische Ätzung ist selektiv gegenüber Oxid. Die Unter­ bau-Oxidschicht 104 wird durch eine naßchemische Ätzung ent­ fernt, welche selektiv gegenüber Silizium ist.

Damit ist das Verfahren zur Herstellung des Grabenkondensa­ tors abgeschlossen und die nachfolgenden Prozeßschritte die­ nen dazu, den Transistor 111 nach dem bestehenden Stand der Technik herzustellen, wie er in der US-Patentschrift 5,867,420 beschrieben wird.

In Fig. 3 ist eine weitere Ausführung des erfindungsgemäßen Grabenkondensators 160 gezeigt, die sich von der in Fig. 1 dargestellten Variante in der Ausführung des Isolationsstegs 320 unterscheidet. In Fig. 3 bedeckt der Isolationssteg 320 nicht nur die Leitende Schicht 310 in ihrem oberen Bereich 311, sondern auch den Isolationskragen 168.

In Fig. 4a wird die Herstellung der Variante des Grabenkonden­ sators nach Fig. 3 dargestellt, die sich an das Prozeßstadium aus Fig. 2e anschließt. Zunächst werden die Grabenfüllung 161, die dielektrische Schicht 164, die leitende Schicht 310 und der Isolationskragen 168 auf die Höhe der Grenzfläche 200 in den Graben 108 eingesenkt, indem sie nacheinander in der genannten Reihenfolge selektiv geätzt werden. Es ist auch ein anisotroper Ätzschritt, welcher die Grabenfüllung 161, die dielektrische Schicht 164, die leitende Schicht 310 und den Isolationskragen 168 gleichzeitig entfernt möglich, wie zum Beispiel ein RIE- Ätzschritt, bei dem die Hartmaskenschicht 106 als Ätzmaske dient.

Anschließend wird die Hartmaskenschicht 106 entfernt und eine isolierende Schicht 321, aus welcher der Isolationssteg 320 gebildet wird, konform auf der Unterbau-Stoppschicht 105 und in dem Graben 108 abgeschieden.

Mit Bezug auf Fig. 4b wird mit einem anisotropen Ätzschritt die isolierende Schicht 321 so bearbeitet, daß sich der ver­ grabene Isolationssteg 320 herausgebildet. Anschließend wird die vergrabene Brücke 162 gebildet, die ebenfalls durch einen Ätzschritt in den Graben eingesenkt wird.

Die nachfolgenden Bearbeitungsschritte werden durchgeführt, wie sie bereits zu Fig. 2a-i beschrieben worden sind.

Wie in Fig. 1 dargestellt ist die abgeschiedene vergrabene Platte 310 elektrisch an die vergrabene Wanne 170 angeschlos­ sen. Dazu kann es erforderlich sein, vor dem Abscheiden der vergrabenen Platte 310 die Seitenwand des Grabens 108 in dem Bereich der vergrabenen Platte 170 von elektrisch isolierenden Materialien zu reinigen. Bei den zu entfernenden Materialien kann es sich um Prozeßrückstände, Nitride oder Oxide handeln, wie zum Beispiel natürliches Siliziumoxid, wie es in Fig. 2a mit der natürlichen Oxidschicht 151 dargestellt ist.

Mit Bezug auf Fig. 1 und 3 ist der Isolationssteg 320 so ange­ bracht, daß keine Leckströme von der leitenden Schicht 310, welche die äußere Kondensatorelektrode bildet, zu der Graben­ füllung 161, welche die innere Kondensatorelektrode bildet, zu der vergrabenen Brücke 162 oder zu dem vergrabenen Kontakt 250 fließen können. Der Isolationssteg 320 besteht aus einem Iso­ lierenden Material wie zum Beispiel Oxid, Nitrid oder Oxini­ trid. Hier ist auch jedes andere Material verwendbar, daß aus­ reichende Isolationseigenschaften und Temperaturbeständigkeit aufweist. Dabei kann es sich um Abgeschiedene Materialien han­ deln, die zur Verbesserung ihrer Isolationseigenschaften mit einem Temperaturschritt bearbeitet werden. Bei dem Temperatur­ schritt sind Prozeßgase verwendbar, welche die Isolationseigen­ schaften des Isolationsstegs 320 in vorteilhafter Weise verbes­ sern. Dazu können zum Beispiel Prozeßgase wie Ar, N2, O2, H2O, N2O, NO oder NH3 verwendet werden.

Fig. 5 zeigt ein Ausführungsbeispiel einer DRAM- Speicherzelle gemäß der vorliegenden Erfindung entsprechend einer weiteren Ausführungsform des erfindungsgemäßen Verfah­ rens.

Die in Fig. 5 gezeigte Variante besitzt allerdings im Gegen­ satz zu der in Fig. 1 und 3 gezeigten Speicherzelle einen vertikalen Transistor. Der vertikale Transistor aus Fig. 5 wird genau wie der planare Transistor aus Fig. 1 und 3, erst nach der Fertigstellung des Grabenkondensators 160 prozes­ siert. Der Unterschied in Fig. 5 besteht darin, daß oberhalb des Isolationskragens 168 genügend Platz für die Herstellung des vertikalen Transistors vorgesehen werden muß. Dabei sieht die in Fig. 5 gezeigte Ausführungsform keine vergrabene Wan­ ne 170 vor. Allerdings kann die in Fig. 5 gezeigte Ausfüh­ rungsform auch mit einer vergrabenen Wanne 170 versehen wer­ den.

Zur Herstellung des in Fig. 5 gezeigten vertikalen Transi­ stors wird zunächst die vergrabene Brücke 250 die gleichzei­ tig das untere Source-Gebiet des vertikalen Transistors bil­ det, durch Einbringen von Dotierstoff mit einem geeigneten Verfahren, wie zum Beispiel Implantation, Gasphasendotierung oder plasmaunterstützte Dotierung eingebracht. Anschließend wird die vergrabene Brücke 162 in dem Bereich des unteren Source-Gebiets des vertikalen Transistors abgeschieden.

Nun wird eine Isolationsschicht 340 so hergestellt, daß sie die vergrabene Brücke 162 und den vergrabenen Kontakt 250 ge­ gen ein Gate-Material 370 des vertikalen Transistors iso­ liert.

Es wird ein Gate-Oxid 360 zur Isolation des Kanals 117 gegen das Gate-Oxid 360 des vertikalen Transistors gebildet und das Gate-Material 370 abgeschieden. Weiterhin wird ein oberes Drain-Gebiet 350 des vertikalen Transistors dotiert, das mit einem Bitleitungskontakt 183 verbunden ist.

Claims (14)

1. Grabenkondensator mit:
einem Graben (108), der einen oberen Bereich (109) und einen unteren Bereich (110) aufweist und in einem Substrat (101) gebildet ist;
einem Isolationskragen (168), der in dem oberen Bereich (109) des Grabens (108) gebildet ist;
einer vergrabenen Wanne (170), die von dem unteren Bereich (110) des Grabens (108) zumindest teilweise durchsetzt wird;
einer dielektrischen Schicht (164) in dem unteren Bereich (110) des Grabens (108) und in dem Bereich des Isolationskra­ gens (168); und
einer in den Graben (108) gefüllten leitenden Grabenfüllung (161) als innere Kondensatorelektrode;
dadurch gekennzeichnet,
daß eine leitende Schicht (310) als äußere Kondensatorelek­ trode in dem unteren Bereich (110) des Grabens (108) zwischen dem Substrat (101) und der dielektrischen Schicht (164) und in dem Bereich des Isolationskragens (168) zwischen dem Iso­ lationskragen (168) und der dielektrischen Schicht (164) an­ gebracht ist.
2. Grabenkondensator nach Anspruch 1, dadurch gekennzeichnet, daß eine vergrabene Platte (165) in dem Substrat (101) um den unteren Bereich (110) des Grabens (108) gebildet ist.
3. Grabenkondensator nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Isolationssteg (320) so gebildet ist, daß mindestens der obere Bereich (311) der leitenden Schicht (310) verklei­ det wird.
4. Grabenkondensator nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß auf der leitenden Grabenfüllung (161) eine leitende ver­ grabene Brücke (162) gebildet ist.
5. Grabenkondensator nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Isolationssteg (320) einen Ladungstransport von der leitenden Schicht (310) zu der leitenden Grabenfüllung (161) verhindert.
6. Grabenkondensator nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Isolationssteg (320) einen Ladungstransport von der leitenden Schicht (310) zu der leitenden Brücke (162) verhin­ dert.
7. Grabenkondensator nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Isolationssteg (320) einen Ladungstransport von der leitenden Schicht (310) zu einem vergrabenen Kontakt (250) verhindert.
8. Grabenkondensator nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß es sich bei dem Isolationssteg (320) um eine Oxid-, Ni­ trid- oder Oxinitrid-Schicht handelt.
9. Grabenkondensator nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die leitende Schicht (310) aus Silizium, aus einem Me­ tall, aus einem Silizid oder aus einem Nitrid besteht.
10. Grabenkondensator nach Anspruch 9, dadurch gekennzeichnet, daß es sich bei dem verwendeten Metall um Titan, Wolfram, Mo­ lybdän oder Kobalt handelt; daß es sich bei dem verwendeten Silizid um Titansilizid, Wolframsilizid, Molybdänsilizid oder Kobaltsilizid handelt; oder daß es sich bei dem verwendeten Nitrid um Titannitrid oder Wolframnitrid handelt.
11. Verfahren zur Herstellung eines Grabenkondensators mit den Schritten:
Einbringen einer vergrabenen Wanne (170) in ein Substrat (101);
Bilden eines Grabens (108), bestehend aus einem oberen Be­ reich (109) und einem unteren Bereich (110), in dem Substrat (101);
Bilden eines Isolationskragens (168) in dem oberen Bereich (109) des Grabens (108);
Bilden einer dielektrischen Schicht (164) zur Verkleidung des unteren Bereichs (110) des Grabens (108) und des Isolations­ kragens (168); und
Füllen des Grabens (108) mit einer leitenden Grabenfüllung (161) als innere Kondensatorelektrode;
gekennzeichnet durch
Bilden einer leitenden Schicht (310) als äußere Kondensatore­ lektrode zur Verkleidung des unteren Bereichs (110) des Gra­ bens (108) und des Isolationskragens (168) und zwar nach dem Bilden des Isolationskragens (168) und vor dem Bilden der dielektrischen Schicht (164).
12. Verfahren nach Anspruch 11, gekennzeichnet durch Bilden einer vergrabenen Platte (165) in dem Substrat (101) in der Umgebung des unteren Bereichs (110) des Grabens (108) und zwar vor dem Bilden der leitenden Schicht (310), so daß die vergrabene Platte (165) die vergrabene Wanne (170) kon­ taktiert;
13. Verfahren nach Anspruch 11 oder 12, gekennzeichnet durch Bilden eines Isolationsstegs (320), der mindestens den oberen Bereich (311) der leitenden Schicht (310) verkleidet.
14. Verfahren nach einem der Ansprüche 11 bis 13, gekennzeichnet durch Bilden einer leitenden vergrabenen Brücke (162) auf der lei­ tenden Grabenfüllung (161) zu einem vergrabenen Kontakt (250).
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10136400A1 (de) * 2001-07-26 2003-02-27 Infineon Technologies Ag Grabenkondensator einer Halbleiter-Speicherzelle mit einer ein Metallkarbid enthaltenden oberen Kondensatorelektrode
DE10139827A1 (de) * 2001-08-14 2003-03-13 Infineon Technologies Ag Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einem zwischen diesen geformten ringförmigen Kontaktierungsbereich
DE10154346C2 (de) * 2001-11-06 2003-11-20 Infineon Technologies Ag Ausffüllen von Substratvertiefungen mit siliziumoxidhaltigem Material durch eine HDP-Gasphasenabscheidung unter Beteiligung von H¶2¶O¶2¶ oder H¶2¶O als Reaktionsgas
DE10321466A1 (de) * 2003-05-13 2004-12-16 Infineon Technologies Ag Trench-Speicherkondensator und Verfahren zu dessen Herstellung
DE102004005694B3 (de) * 2004-02-05 2005-10-06 Infineon Technologies Ag Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
DE102005024855A1 (de) * 2005-05-31 2006-12-07 Infineon Technologies Ag Speicher und Verfahren zu seiner Herstellung
US7368390B2 (en) 2001-10-29 2008-05-06 Infineon Technologies Ag Photolithographic patterning process using a carbon hard mask layer of diamond-like hardness produced by a plasma-enhanced deposition process

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10109218A1 (de) 2001-02-26 2002-06-27 Infineon Technologies Ag Verfahren zur Herstellung eines Speicherkondensators
DE10119873A1 (de) * 2001-04-24 2002-10-31 Infineon Technologies Ag Verfahren zur Herstellung von Metall/Halbleiter-Kontakten
US20020163072A1 (en) * 2001-05-01 2002-11-07 Subhash Gupta Method for bonding wafers to produce stacked integrated circuits
DE10128718B4 (de) * 2001-06-13 2005-10-06 Infineon Technologies Ag Grabenkondensator einer DRAM-Speicherzelle mit metallischem Collarbereich und nicht-metallischer Leitungsbrücke zum Auswahltransistor
US6825093B2 (en) * 2001-09-28 2004-11-30 Infineon Technologies Ag Process window enhancement for deep trench spacer conservation
US6809033B1 (en) * 2001-11-07 2004-10-26 Fasl, Llc Innovative method of hard mask removal
DE10226583B4 (de) * 2002-06-14 2010-07-08 Qimonda Ag DRAM-Speicherzelle für schnellen Schreib-/Lesezugriff und Speicherzellenfeld
US7119390B2 (en) * 2002-08-02 2006-10-10 Promos Technologies Inc. Dynamic random access memory and fabrication thereof
US6887768B1 (en) * 2003-05-15 2005-05-03 Lovoltech, Inc. Method and structure for composite trench fill
DE10351605B3 (de) * 2003-11-05 2005-05-04 Infineon Technologies Ag Integrierter Halbleiterspeicher
US20050164469A1 (en) * 2004-01-28 2005-07-28 Infineon Technologies North America Corp. Method for N+ doping of amorphous silicon and polysilicon electrodes in deep trenches
DE102004012855B4 (de) * 2004-03-16 2006-02-02 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit Isolationskragen
US7294543B2 (en) * 2006-03-22 2007-11-13 International Business Machines Corporation DRAM (Dynamic Random Access Memory) cells
US7691734B2 (en) * 2007-03-01 2010-04-06 International Business Machines Corporation Deep trench based far subcollector reachthrough
US7446036B1 (en) 2007-12-18 2008-11-04 International Business Machines Corporation Gap free anchored conductor and dielectric structure and method for fabrication thereof
US8916435B2 (en) 2011-09-09 2014-12-23 International Business Machines Corporation Self-aligned bottom plate for metal high-K dielectric metal insulator metal (MIM) embedded dynamic random access memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0831532A2 (de) * 1996-09-19 1998-03-25 Texas Instruments Incorporated Halbleiterspeicher
EP0928018A2 (de) * 1997-12-29 1999-07-07 Siemens Aktiengesellschaft Veringerung von schwarzem Silizium bei der Halbeiterproduktion

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918502A (en) * 1986-11-28 1990-04-17 Hitachi, Ltd. Semiconductor memory having trench capacitor formed with sheath electrode
KR930003857B1 (ko) 1987-08-05 1993-05-14 다니이 아끼오 플라즈마 도우핑방법
KR920004368B1 (ko) * 1989-09-04 1992-06-04 경상현 분리병합형 홈의 구조를 갖는 d램셀과 그 제조방법
EP0535541B1 (de) 1991-10-02 1996-03-13 Siemens Aktiengesellschaft Verfahren zur Herstellung einer Grabenstruktur in einem Substrat
US5250829A (en) 1992-01-09 1993-10-05 International Business Machines Corporation Double well substrate plate trench DRAM cell array
US5344381A (en) 1992-07-10 1994-09-06 Cabrera Y Lopez Caram Luis F Equipment for the elimination of light particles, inks and air from a fiber suspension for the manufacture of paper
JPH0637275A (ja) * 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
US5363327A (en) * 1993-01-19 1994-11-08 International Business Machines Corporation Buried-sidewall-strap two transistor one capacitor trench cell
US5422294A (en) * 1993-05-03 1995-06-06 Noble, Jr.; Wendell P. Method of making a trench capacitor field shield with sidewall contact
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
US5937296A (en) * 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
US6025224A (en) * 1997-03-31 2000-02-15 Siemens Aktiengesellschaft Device with asymmetrical channel dopant profile
US5867420A (en) 1997-06-11 1999-02-02 Siemens Aktiengesellschaft Reducing oxidation stress in the fabrication of devices
US5981332A (en) * 1997-09-30 1999-11-09 Siemens Aktiengesellschaft Reduced parasitic leakage in semiconductor devices
US6310375B1 (en) 1998-04-06 2001-10-30 Siemens Aktiengesellschaft Trench capacitor with isolation collar and corresponding manufacturing method
US6008104A (en) 1998-04-06 1999-12-28 Siemens Aktiengesellschaft Method of fabricating a trench capacitor with a deposited isolation collar
EP0986289A3 (de) 1998-09-09 2000-06-07 Siemens Aktiengesellschaft Schaltungsanordnung und Verfahren zur Kennzeichnung von Leiterplatten
DE19901210A1 (de) 1999-01-14 2000-07-27 Siemens Ag Halbleiterbauelement und Verfahren zu dessen Herstellung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0831532A2 (de) * 1996-09-19 1998-03-25 Texas Instruments Incorporated Halbleiterspeicher
EP0928018A2 (de) * 1997-12-29 1999-07-07 Siemens Aktiengesellschaft Veringerung von schwarzem Silizium bei der Halbeiterproduktion

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10136400A1 (de) * 2001-07-26 2003-02-27 Infineon Technologies Ag Grabenkondensator einer Halbleiter-Speicherzelle mit einer ein Metallkarbid enthaltenden oberen Kondensatorelektrode
DE10136400B4 (de) * 2001-07-26 2006-01-05 Infineon Technologies Ag Verfahren zur Herstellung einer Metallkarbidschicht und Verfahren zur Herstellung eines Grabenkondensators
DE10139827A1 (de) * 2001-08-14 2003-03-13 Infineon Technologies Ag Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einem zwischen diesen geformten ringförmigen Kontaktierungsbereich
US7368390B2 (en) 2001-10-29 2008-05-06 Infineon Technologies Ag Photolithographic patterning process using a carbon hard mask layer of diamond-like hardness produced by a plasma-enhanced deposition process
DE10154346C2 (de) * 2001-11-06 2003-11-20 Infineon Technologies Ag Ausffüllen von Substratvertiefungen mit siliziumoxidhaltigem Material durch eine HDP-Gasphasenabscheidung unter Beteiligung von H¶2¶O¶2¶ oder H¶2¶O als Reaktionsgas
DE10321466B4 (de) * 2003-05-13 2007-01-25 Infineon Technologies Ag Trench-Speicherkondensator und Verfahren zu dessen Herstellung
DE10321466A1 (de) * 2003-05-13 2004-12-16 Infineon Technologies Ag Trench-Speicherkondensator und Verfahren zu dessen Herstellung
DE102004005694B3 (de) * 2004-02-05 2005-10-06 Infineon Technologies Ag Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
DE102005024855A1 (de) * 2005-05-31 2006-12-07 Infineon Technologies Ag Speicher und Verfahren zu seiner Herstellung
DE102005024855A8 (de) * 2005-05-31 2007-03-08 Infineon Technologies Ag Speicher und Verfahren zu seiner Herstellung

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