DE19900648B4 - Leistungs-MOSFET - Google Patents

Leistungs-MOSFET Download PDF

Info

Publication number
DE19900648B4
DE19900648B4 DE1999100648 DE19900648A DE19900648B4 DE 19900648 B4 DE19900648 B4 DE 19900648B4 DE 1999100648 DE1999100648 DE 1999100648 DE 19900648 A DE19900648 A DE 19900648A DE 19900648 B4 DE19900648 B4 DE 19900648B4
Authority
DE
Germany
Prior art keywords
zone
conductivity type
trenches
power mosfet
semiconductor body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE1999100648
Other languages
English (en)
Other versions
DE19900648A1 (de
Inventor
Jenö Dr. Tihanyi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE1999100648 priority Critical patent/DE19900648B4/de
Publication of DE19900648A1 publication Critical patent/DE19900648A1/de
Application granted granted Critical
Publication of DE19900648B4 publication Critical patent/DE19900648B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Leistungs-MOSFET mit:
– einem eine Drainzone aufweisenden Halbleiterkörper (1) des einen Leitungstyps,
– einer in dem Halbleiterkörper (1) vorgesehenen Wannenzone (2) des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps,
– einer in der Wannenzone (2) vorgesehenen Sourcezone (4) des einen Leitungstyps,
– einer die Oberfläche der Wannenzone (2) wenigstens zwischen der Drainzone und der Sourcezone (4) bedeckenden Isolierschicht (5) und
– einer auf der Isolierschicht (5) vorgesehenen Gateelektrode (6) im Bereich zwischen der Drainzone und der Sourcezone (4),
– im Halbleiterkörper (1) die Wannenzone (2) durchsetzende und parallel zu der Richtung zwischen der Drainzone und der Sourcezone (4) verlaufende Gräben (7), deren Wände mit einer Isolierschicht (15) versehen und die im Übrigen mit einem leitenden Material (8) ausgefüllt sind,
dadurch gekennzeichnet, daß
eine hochdotierte Zone (10) des anderen Leitungstyps in dem Halbleiterkörper (1) im Bereich unterhalb der Gräben (7) vorgesehen ist.

Description

  • Die vorliegende Erfindung betrifft einen Leistungs-MOSFET mit:
    • – einem eine Drainzone aufweisenden Halbleiterkörper des einen Leitungstyps,
    • – einer in dem Halbleiterkörper vorgesehenen Wannenzone des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps,
    • – einer in der Wannenzone vorgesehenen Sourcezone des einen Leitungstyps,
    • – einer die Oberfläche der Wannenzone wenigstens zwischen der Drainzone und der Sourcezone bedeckenden Isolierschicht und
    • – einer auf der Isolierschicht vorgesehenen Gateelektrode im Bereich zwischen der Drainzone und der Sourcezone.
  • Derartige Leistungs-MOSFET's haben gewöhnlich eine Zellen- oder Streifenstruktur. Bei einer Zellenstruktur besteht eine Zelle aus einer Wannenzone, die p-leitend oder n-leitend sein kann. Dabei ist eine p-leitende Wannenzone für einen n-Kanal-MOSFET vorgesehen, während eine n-leitende Wannenzone einen p-Kanal-MOSFET ergibt.
  • Auf der Oberfläche der Wannenzone befindet sich die durch die Isolierschicht getrennte Gateelektrode im Bereich zwischen Drainzone und Sourcezone, so daß der Kanal als solcher lediglich im Oberflächenbereich der Wannenzone zwischen der Drainzone und der Sourcezone vorhanden ist. Bei einer p-leitenden Wannenzone erstreckt sich so der Kanal in deren Oberflächenbereich zwischen der n–-leitenden Drainzone und der n+-leitenden Sourcezone. Dies bedeutet, daß hier die wirksame Fläche der Kanalzone allein durch die Größe des Oberflächenbereiches der Wannenzone zwischen der Drainzone und der Sourcezone bestimmt wird.
  • Ein Leistungs-MOSFET sollte, damit ein möglichst großer Kanalstrom zwischen Sourcezone und Drainzone fließen kann, eine große Kanalfläche aufweisen. Dies ist aber an sich nur dadurch zu erreichen, daß die Fläche zwischen Sourcezone und Drainzone groß gestaltet wird, was etwa dadurch geschehen kann, daß die Sourcezone und die Drainzone beide in der Richtung senkrecht zu ihrer Verbindungsrichtung breit gestaltet werden. Eine derartige Vergrößerung der Fläche der Kanalzone wird aber mit einer entsprechenden Steigerung des Flächenbedarfes für den MOSFET erkauft.
  • Die US 4,796,070 beschreibt einen Leistungs-MOSFET, bei dem die effektive Kanalfläche durch Gräben im Halbleitermaterial, in die sich die Gatezone ausdehnt, vergrößert wird.
    •
  • Es ist daher Aufgabe der vorliegenden Erfindung, einen Leistungs-MOSFET zu schaffen, der sich trotz eines relativ kleinen Flächenbedarfes durch eine große Ausdehnung der Kanalzone auszeichnet, und bei dem ein in jedem MOSFET auftretender parasitärer Bipolartransistor möglichst gut kurzgeschlossen ist Diese Aufgabe wird bei einem Leistungs-MOSFET der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß
    • – in den Halbleiterkörper die Wannenzone durchsetzende und parallel zu der Richtung zwischen Drainzone und Sourcezone verlaufende Gräben angebracht sind,
    • – die Wände der Gräben mit einer Isolierschicht versehen sind und
    • – die Gräben im übrigen mit einem leitenden Material ausgefüllt sind,
    • – eine hochdotierte Zone des anderen Leitungstyps unterhalb der Gräben in dem Halbleiterkörper angeordnet ist.
  • Für dieses leitende Material kann beispielsweise mit Ladungsträgern des einen Leitungstyps hochdotiertes polykristallines Silizium verwendet werden. Die Breite der Gräben kann beispielsweise zwischen 0,5 μm und 2 μm liegen und vorzugsweise etwa 1 μm betragen. Der Abstand zwischen benachbarten Gräben kann auf etwa 1 bis 3 μm eingestellt werden.
  • Bei einer derartigen Gestaltung eines Leistungs-MOSFETs dienen in vorteilhafter Weise die Seitenwände der Gräben als zusätzliche Kanalfläche, welche abhängig von der Anzahl der Gräben je Kantenlänge einer Zelle ein Mehrfaches der mögli chen Kanalfläche im Oberflächenbereich zwischen Sourcezone und Drainzone sein kann.
  • Die Auffüllung der Gräben mit hochdotiertem polykristallinem Silizium kann beispielsweise gemeinsam mit der Abscheidung von polykristallinem Silizium für die Gateelektrode vorgenommen werden, so daß hierzu keine aufwendigen zusätzlichen technologischen Schritte erforderlich sind.
  • In einer Weiterbildung der Erfindung ist es möglich, eine hochdotierte Zone des anderen Leitungstyps im Halbleiterkörper im Bereich unterhalb der Gräben vorzusehen. Diese hochdotierte Zone des anderen Leitungstyps kann in bevorzugter Weise durch Ionenimplantation und anschließende Ausdiffusion eingebracht werden. Eine derartige hochdotierte Zone des anderen Leitungstyps ist besonders dann von Vorteil, wenn der Leistungs-MOSFET als IGBT (Bipolartransistor mit isoliertem Gate) eingesetzt wird, da dann der parasitäre Bipolartransistor in der Zelle selbst besser kurzgeschlossen werden kann. Derartige hochdotierte Zonen des anderen Leitungstyps können bei mehreren nebeneinanderliegenden MOSFETs seitlich zusammenhängen oder aber auch getrennt sein, so daß jedem MOSFET seine eigene hochdotierte Zone des anderen Leitungstyps zugeordnet ist.
  • Schließlich ist es zur Reduzierung des Widerstandes in der Wannenzone noch möglich, dort eine weitere Halbleiterzone des einen Leitungstyps vorzusehen.
    •
  • Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
  • 1 eine Schnittdarstellung eines Leistungs-MOSFETs nach einem ersten Ausführungsbeispiel der Erfindung,
  • 2 eine Draufsicht auf einen MOSFET, dessen Schnitt I-I in 1 veranschaulicht ist,
  • 3 eine Schnittdarstellung des MOSFETs von 1 in einer Linie III-III von 2,
  • 4 eine Schnittdarstellung eines Leistungs-MOSFETs nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung längs einer Linie IV-IV in 2 und
  • 5 eine Schnittdarstellung des Leistungs-MOSFETs von 4 längs einer Linie V-V in 2.
  • In den 1 bis 3 ist ein erstes Ausführungsbeispiel der Erfindung mit einem n-Kanal-MOSFET gezeigt, wobei zur besseren Übersichtlichkeit Source- und Drainelektroden nicht dargestellt sind und in 2 eine Draufsicht des MOSFETs ohne Elektroden gezeigt ist. Auch sei betont, daß bei diesem Ausführungsbeispiel wie bei dem Ausführungsbeispiel der 4 und 5 die Leitungstypen jeweils umgekehrt sein können.
  • 1 zeigt nun einen n–leitenden Halbleiterkörper 1 aus Silizium, in welchen durch Diffusion oder Ionenimplantation eine p-leitende Wannenzone 2 und ein p+-leitendes "body"-Anschlußgebiet 3 eingebracht sind. In einem Oberflächenbereich ist eine n+-leitende Sourcezone 4 vorgesehen, die ebenfalls zur Diffusion oder Ionenimplantation hergestellt sein kann.
  • Diese Halbleiteranordnung ist durch eine Isolierschicht 5 aus beispielsweise Siliziumdioxid und/oder Siliziumnitrid abgedeckt, auf der sich im Bereich oberhalb der Wannenzone 2 eine Gateelektrode 6 (bzw. G) aus polykristallinem Silizium oder Aluminium befindet. Die Sourcezone 4 ist mit einem (nicht gezeigten) Sourcekontakt versehen, während an dem an die Oberfläche tretenden Teil des Halbleiterkörpers 1 ein ebenfalls nicht gezeigter Drainkontakt angebracht ist.
  • Auf diese Weise besteht im Oberflächenbereich der Wannenzone 2 unterhalb der Isolierschicht 5 im Bereich zwischen dem an die Oberfläche tretenden Halbleiterkörper 1 und der Sourcezone 4 eine Kanalzone, deren Fläche allein durch die seitliche Erstreckung (senkrecht zur Zeichenebene in 1) der Sourcezone 4 und des an die Oberfläche tretenden Halbleiterkörpers 1 bestimmt wird.
  • Wie nun in 2 gezeigt ist, werden in diese Struktur Gräben 7 eingebracht, die eine Breite von 0,5 bis 2 μm und vorzugsweise von etwa 1 μm haben können und voneinander um etwa 1 bis 3 μm beabstandet sind. Diese Gräben 7 durchsetzen die Wannenzone 2 (vgl. 1, in welcher die Gräben 7 strichliert angedeutet sind) und reichen so bis zu dem Halbleiterkörper 1 unterhalb der Wannenzone 2. Damit isolieren die Gräben 7 benachbarte MOSFETs im Halbleiterkörper 1 voneinander. Die Kanalfläche F dieser so voneinander getrennten MOSFETs ist in 2 punktiert dargestellt. Wie aus der 2 sofort zu ersehen ist, kann bei gleichem Abstand zwischen Drainzone und Sourcezone 4 diese Kanalfläche F nur vergrößert werden, indem die Breite der Kanalzone verbreitert wird, also indem die Gräben 7 weiter voneinander beabstandet werden.
  • Erfindungsgemäß sind nun aber die Gräben 7 in ihren Wänden mit Isoliermaterial 15, also vorzugsweise Siliziumdioxid, ausgelegt und im übrigen mit leitendem Material, wie insbesondere n+-leitendem polykristallinem Silizium 8 aufgefüllt. Anstelle von polykristallinem Silizium kann gegebenenfalls auch ein geeignetes Material, wie beispielsweise Aluminium, verwendet werden.
  • Dieses polykristalline Silizium 8 kann gegebenenfalls mit der Gateelektrode 6 verbunden werden. Damit dienen die Seitenwände der Gräben 7 als zusätzliche Kanalfläche, so daß abhängig von der Anzahl der Gräben die Kanalfläche um ein Mehrfaches als die "normale" Fläche F gesteigert werden kann.
  • Die Kontaktierung des polykristallinen Siliziums 8 kann beispielsweise über eine Metallisierung 9 aus Aluminium erfolgen.
  • Die 4 und 5 zeigen ein weiteres Ausführungsbeispiel der Erfindung, bei dem zusätzlich zum Ausführungsbeispiel der 1 bis 3 noch eine p+-leitende Halbleiterzone 10 unterhalb der Gräben 7 vorzugsweise durch Implantation und anschließende Ausdiffusion eingebracht ist. Durch diese hochdotierte p+-leitende Halbleiterzone 10 kann der parasitäre Bipolartransistor der Zelle besser kurzgeschlossen werden. Außerdem ist in 4 durch einen Pfeil 11 der Stromfluß entlang der Grabenwand schematisch veranschaulicht.
  • Die einzelnen p+-leitenden Halbleiterzonen 10 können unterhalb der Gräben 7 (vgl. 2) zusammenhängen oder aber auch voneinander getrennt sein.
  • Gegebenenfalls ist es möglich, in der Wannenzone 2 unterhalb der Sourcezone 4 noch eine weitere n-leitende Zone 12 vorzusehen, was dann zweckmäßig ist, wenn ein kleiner Widerstand des MOSFETs in seiner gesteuerten Zone angestrebt wird.
    • 1
    Halbleiterkörper
    2
    Wannenzone
    3
    hochdotiertes Anschlußgebiet
    4
    Sourcezone
    5
    Isolierschicht
    6
    Gateelektrode
    7
    Graben
    8
    leitendes Material
    9
    Metallisierung
    10
    hochdotierte Zone
    11
    Pfeil für Stromleitung
    12
    zusätzliche dotierte Zone
    15
    Isolierschicht
    F
    Fläche von Kanalzone

Claims (7)

  1. Leistungs-MOSFET mit: – einem eine Drainzone aufweisenden Halbleiterkörper (1) des einen Leitungstyps, – einer in dem Halbleiterkörper (1) vorgesehenen Wannenzone (2) des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps, – einer in der Wannenzone (2) vorgesehenen Sourcezone (4) des einen Leitungstyps, – einer die Oberfläche der Wannenzone (2) wenigstens zwischen der Drainzone und der Sourcezone (4) bedeckenden Isolierschicht (5) und – einer auf der Isolierschicht (5) vorgesehenen Gateelektrode (6) im Bereich zwischen der Drainzone und der Sourcezone (4), – im Halbleiterkörper (1) die Wannenzone (2) durchsetzende und parallel zu der Richtung zwischen der Drainzone und der Sourcezone (4) verlaufende Gräben (7), deren Wände mit einer Isolierschicht (15) versehen und die im Übrigen mit einem leitenden Material (8) ausgefüllt sind, dadurch gekennzeichnet, daß eine hochdotierte Zone (10) des anderen Leitungstyps in dem Halbleiterkörper (1) im Bereich unterhalb der Gräben (7) vorgesehen ist.
  2. Leistungs-MOSFET nach Anspruch 1, dadurch gekennzeichnet, daß das leitende Material (8) mit Ladungsträgern des einen Leitungstyps hochdotiertes polykristallines Silizium ist.
  3. Leistungs-MOSFET nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Breite der Gräben (7) 0,5 μm bis 2 μm beträgt.
  4. Leistungs-MOSFET nach Anspruch 3, dadurch gekennzeichnet, daß die Breite der Gräben (7) etwa 1 μm beträgt.
  5. Leistungs-MOSFET nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Abstand zwischen benachbarten Gräben (7) 1 bis 3 μm beträgt.
  6. Leistungs-MOSFET nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die hochdotierte Zone (10) durch Ionenimplantation hergestellt ist.
  7. Leistungs-MOSFET nach einem der Ansprüche 1 bis 6, gekennzeichnet durch eine in der Wannenzone (2) vorgesehene Halbleiterzone (12) des einen Leitungstyps.
DE1999100648 1999-01-11 1999-01-11 Leistungs-MOSFET Expired - Fee Related DE19900648B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE1999100648 DE19900648B4 (de) 1999-01-11 1999-01-11 Leistungs-MOSFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE1999100648 DE19900648B4 (de) 1999-01-11 1999-01-11 Leistungs-MOSFET

Publications (2)

Publication Number Publication Date
DE19900648A1 DE19900648A1 (de) 2000-07-20
DE19900648B4 true DE19900648B4 (de) 2006-10-12

Family

ID=7893904

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1999100648 Expired - Fee Related DE19900648B4 (de) 1999-01-11 1999-01-11 Leistungs-MOSFET

Country Status (1)

Country Link
DE (1) DE19900648B4 (de)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4796070A (en) * 1987-01-15 1989-01-03 General Electric Company Lateral charge control semiconductor device and method of fabrication

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4796070A (en) * 1987-01-15 1989-01-03 General Electric Company Lateral charge control semiconductor device and method of fabrication

Also Published As

Publication number Publication date
DE19900648A1 (de) 2000-07-20

Similar Documents

Publication Publication Date Title
DE19611045C1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE19854915C2 (de) MOS-Feldeffekttransistor mit Hilfselektrode
DE102005059534B4 (de) Halbleitervorrichtung und Herstellungsverfahren der gleichen
DE102012204420B4 (de) Halbleitervorrichtung
DE69510020T2 (de) Vertikale Halbleiteranordnung mit isoliertem Gate und Vefahren zur Herstellung
DE102008044408B4 (de) Halbleiterbauelementanordnung mit niedrigem Einschaltwiderstand
DE102010061189B4 (de) Halbleiterbauelemente
DE102004029435B4 (de) Feldplattentrenchtransistor
DE3537004A1 (de) Vdmos-baustein
DE10303335A1 (de) Halbleiterbauteil
DE102006026943B4 (de) Mittels Feldeffekt steuerbarer Trench-Transistor mit zwei Steuerelektroden
DE102005041793A1 (de) Top Drain MOSgated Einrichtung und Herstellungsprozess dafür
DE60222094T2 (de) Halbleiterbauelemente und ihr peripherieabschluss
DE10229146A1 (de) Laterales Superjunction-Halbleiterbauteil
DE19541497B4 (de) Lateraler Feldeffekttransistor
DE102020116653B4 (de) Siliziumcarbid-halbleiterbauelement
DE102012200056A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung hiervon
EP1264350B1 (de) Vertikales hochvolt-halbleiterbauelement
DE102013215378B4 (de) Lateraler Hochspannungstransistor und Verfahren zu seiner Herstellung
DE102004047772B4 (de) Lateraler Halbleitertransistor
DE69223390T2 (de) Statischer Induktionsthyristor mit MOS
WO2021037637A1 (de) Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung
DE102018115081B4 (de) Lateral diffundierter hochspannungs-mosfet für eingebettete speicheranwendungen und speichervorrichtung
DE102004056772B4 (de) Laterale Halbleiterbauelemente mit hoher Spannungsfestigkeit und Verfahren zur Herstellung derselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee