DE19723876A1 - Signalübertragungssystem, Signalübertragungsleitung, Speichersystem und Schaltungsplatine für ein Speichersystem - Google Patents
Signalübertragungssystem, Signalübertragungsleitung, Speichersystem und Schaltungsplatine für ein SpeichersystemInfo
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Description
Die Erfindung betrifft Techniken zur Signalübertragung zwi
schen Komponenten (typischerweise integrierten Schaltungen),
die innerhalb einer Workstation, eines PC oder dergleichen
untergebracht sind, und insbesondere betrifft sie eine Tech
nik, die für schnelle Signalübertragung wirkungsvoll ist.
Fig. 3 zeigt ein Beispiel von Speicherschaltungen, wie sie
bei derzeitigen Workstations oder PCs verwendet werden.
In Fig. 3 repräsentiert die Bezugszahl 30 Speichermodule mit
jeweils mehreren Speicher-LSIs 31, und 32 repräsentiert eine
Speichersteuerung zum Steuern der Speicher-LSIs 31, wobei
sie in die Speicher-LSIs 31 einzuschreibende Daten sendet
und aus diesen ausgelesene Daten empfängt.
Die Speichersteuerung 32 verfügt manchmal über gesonderte
integrierte Schaltungen, die zum Teil zum Steuern der Spei
cher-LSIs 31 und zum anderen Teil zum Senden der einzu
schreibenden Daten und zum Empfangen der gelesenen Daten
verwendet werden.
Es sei angenommen, daß die obengenannten Speicher-LSIs vom
Typ mit synchronem Takt sind. Speicher vom Typ mit synchro
nem Takt sind z. B. SDRAMs (Synchronous Dynamic Random
Access Memories).
Die Speichersteuerung 32 ist auf einer Hauptplatine 33 ange
bracht, und die Speichermodule 30 sind ebenfalls mittels
Verbindern 34 auf der Hauptplatine angebracht.
Obwohl gemäß der Darstellung von Fig. 3 acht Speichermodule
auf der Hauptplatine montiert sind, hängt die Anzahl der Mo
dule vom Umfang und der Spezifizierung des Systems oder von
der Aufgabe ab, die der Benutzer lösen möchte.
Die Funktion der Speicherschaltungen wird nun kurz wie folgt
beschrieben.
Ein Steuersignal und das zu schreibende Datensignal werden
von der Speichersteuerung über eine Signalübertragungslei
tung 35 auf der Hauptplatine sowie über den Verbinder 34 und
einen Kontakt 36 und eine Übertragungsleitung 37 an jedem
Speichermodul an den LSI-Speicher 31 auf dem Modul übertra
gen. Außerdem werden, wenn Daten ausgelesen werden, die aus
dem LSI-Speicher 31 gelesenen Daten über die Übertragungs
leitung 37 und den Kontakt 36 am Modul, den Verbinder 34 so
wie die Übertragungsleitung 35 auf der Hauptplatine an die
Speichersteuerung 32 übertragen.
Die Übertragungsleitung 35 wird als Speicherbus bezeichnet.
Fig. 3 zeigt nur einen unter mehreren Speicherbussen.
Obwohl das Steuersignal und das Datensignal wie oben be
schrieben an die SDRAMs geliefert werden, wird diesen auch
ein Taktsignal zugeführt. Die Übertragungsleitung für das
Taktsignal ist in Fig. 3 nicht dargestellt. Die Taktübertra
gungsleitung erstreckt sich von der Taktquelle unmittelbar
zur Speichersteuerung und den LSI-Speichern innerhalb jedes
Speichermoduls, oder über frequenzteilende Schaltungen oder
Verteilungsschaltungen zu diesen.
Einige Signalübertragungsleitungen zwischen den integrierten
Schaltungen innerhalb eines derartigen Speichersystems be
stehen aus einem einphasigen Taktsystem unter Verwendung von
Flip-Flops.
Diese Technik ist im einzelnen z. B. in "VLSI SYSTEM DESIGN,
FUNDAMENTALS OF CIRCUITS AND PACKAGING" (herausgegeben von
Maruzen, 1995), S. 356-360 beschrieben.
Fig. 2 zeigt ein Beispiel des einfachsten einphasigen Takt
systems, bei dem eine Ausgangsschaltung und eine Eingangs
schaltung in eineindeutiger Beziehung über eine Übertra
gungsleitung miteinander verbunden sind. In Fig. 2 sind ein
Schaltungsblock 21, der ein Flip-Flop 24 und die Ausgangs
schaltung 26 enthält, und ein Schaltungsblock 22 darge
stellt, der die Eingangsschaltung 27 und ein Flip-Flop 25
enthält. Außerdem überträgt die Übertragungsleitung 23 das
Signal vom Schaltungsblock 21 an den Schaltungsblock 22.
Den Flip-Flops 24 und 25 wird ein Takt unmittelbar von einem
Taktgenerator oder von diesem über Verteilungs- oder Fre
quenzteilerschaltungen zugeführt. Obwohl es in Fig. 2 nicht
dargestellt ist, wird im allgemeinen das Eingangssignal für
das Flip-Flop 24 innerhalb des Schaltungsblocks 21 erzeugt,
und das Ausgangssignal des Flip-Flops 25 wird an eine andere
Schaltung innerhalb des Schaltungsblocks 22 geliefert.
Außerdem wird, während wie oben beschrieben das Eingangs
signal für das Flip-Flop 24 innerhalb des Schaltungsblocks 21
erzeugt wird, dasselbe manchmal in einem anderen Schal
tungsblock erzeugt und direkt an das Flip-Flop geliefert.
Auf ähnliche Weise wird das Ausgangssignal des Flip-Flops 25
nicht notwendigerweise einer Eingangsschaltung innerhalb des
Schaltungsblocks 22 zugeführt, sondern es wird manchmal un
mittelbar an eine Eingangsschaltung innerhalb eines anderen
Schaltungsblocks geliefert.
Der Grundbetrieb der in Fig. 2 dargestellten Schaltungen
wird nachfolgend beschrieben.
Es sei angenommen, daß den Flip-Flops 24 und 25 ein Taktsi
gnal zugeführt wird. Das Flip-Flop 24 erzeugt synchron mit
diesem Takt die Daten, wie sie mit dem Takt im vorigen Zyk
lus eingespeichert wurden, und es überträgt sie an den Ein
gangsabschnitt der Ausgangsschaltung 26, deren Ausgangsab
schnitt es ermöglicht, die Daten über die Übertragungslei
tung 23 zu übertragen. Die Daten auf der Übertragungsleitung
23 werden über die Eingangsschaltung 27 an den Eingangsab
schnitt des Flip-Flops 25 geliefert, wo die Daten synchron
mit dem Takt eingespeichert werden.
Das Design des einphasigen Taktsystems sorgt dafür, daß
Takte mit derselben Phase an jedes der Flip-Flops geliefert
werden. Das Gleichstellen der Phase des Takts an ein Flip-Flop
mit dem an ein anderes Flip-Flop erfolgt im allgemeinen
durch Einstellen der Längen der Signalleitungen vom Taktge
nerator oder vom Ende des Verteilers oder der Seite des Fre
quenzteilers zum Takteingangsabschnitt jedes Schaltungs
blocks, oder durch Einstellen der kapazitiven Lasten beider
Übertragungsleitungen für das Taktsignal, wodurch die Si
gnalverzögerung in einem Drahtleiter derjenigen in den ande
ren Übertragungsleitungen gleichgemacht wird.
Dieses einphasige Taktsystem verwendet im allgemeinen ein
hoch-wirkungsvolles Übertragungssystem, bei dem ein Signal
pro Zyklus übertragen wird und auf der Empfangsseite im
nächsten Zyklus eingespeichert wird. Bei diesen Verfahren
muß die Zykluszeit tZyklus der folgenden Bedingung genügen:
tZyklus < tVerzögerung(max) - tpd(max) + tEinschwing(max) + tZeitversatz(max),
tZyklus < tVerzögerung(max) - tpd(max) + tEinschwing(max) + tZeitversatz(max),
wobei tVerzögerung(max) die Taktzugriffszeit des Schaltungs
blocks 21 oder diejenige Zeit ab dem Zeitpunkt, zu dem der
Takt dem Schaltungsblock 21 zugeführt wird, bis zum Zeit
punkt ist, zu dem Daten vom Schaltungsblock 21 erzeugt wer
den, tpd(max) die Ausbreitungszeit ist, in der das vom
Schaltungsblock 21 erzeugte Signal den Schaltungsblock 22
erreicht, TEinschwing(max) die Einschwingzeit des Schal
tungsblocks 22 oder die Zeit ist, in der der logische Wert
(hoher oder niedriger Pegel) eines Signals an den Schal
tungsblock 22 vor dem Takt an den Schaltungsblock 22 eindeu
tig werden muß, und tZeitversatz(max) ist der Taktzeitver
satz zwischen den Takten an die Schaltungsblöcke 21 und 22.
Die Angabe (max) in der obigen Bedingung zeigt den Maximal
wert des zugehörigen Werts unter Berücksichtigung von
Schwankungen der Temperatur und der Prozeßführung an.
In den Speicherschaltungen ist die Ausbreitungszeit tpd
groß, wenn die Übertragungleitungen zwischen den Schaltungs
blöcken (Speichersteuerung und Speichermodule) relativ lang
sind. Wenn die Verbinder-Abstandsweite ungefähr 1 cm (400
mil) beträgt und wenn sechzehn Speichermodule verwendet wer
den, beträgt die Ausbreitungszeit tpd 3 bis 4 ns.
Wenn tpd(max) den Wert 4 ns hat und die Zyklusrate 33 MHz
beträgt, beträgt das Verhältnis von tpd zur Periode von
30 ns nur ungefähr 0,1, und demgemäß kann die Bedingung
tZyklus < tVerzögerung(max) - tpd(max) + TEinschwing(max) +
tZeitversatz(max) durch schnellen Betrieb der Schaltungsblö
cke erfüllt werden.
Wenn jedoch die Zyklusrate auf 250 MHz erhöht wird, ent
spricht die Periode tpd(max) oder 4 ns. Demgemäß kann das
System selbst dann nicht realisiert werden, wenn die Schal
tungsblöcke mit höherer Geschwindigkeit betrieben werden. Da
die Werte von tVerzögerung(max), TEinschwing(max) und
tZeitversatz(max) durch Verringern der Größe von Bauteilen
verringert werden können, kann die Bedingung tZyklus < tVerzögerung(max)
- tpd(max) + TEinschwing(max) + tZeitversatz(max)
tatsächlich nur bei ungefähr 100 MHz, aber nicht bei
200 MHz, erfüllt werden. So können die Schaltungsblöcke vom
Designgesichtspunkt her nicht mit einer höheren Zyklusrate
als einer solche von 100 MHz betrieben werden.
Für schnelleren Betrieb existiert eine Überlegung dahinge
hend, daß für ein Fenster gesorgt wird, d. h. für ein Si
gnalgültigkeitsintervall, abweichend von der obigen Verzöge
rungsberechnung. Obwohl die Verzögerungsberechnung berück
sichtigt, ob Signalübertragung unter der Bedingung möglich
ist oder nicht, daß die Phase des Takts an die Ausgangs
schaltung derjenigen des Takts an die Eingangsschaltung
gleichgemacht wird, ermöglicht die Fensterbetrachtung eine
viel höhere Betriebsgeschwindigkeit durch Hinzufügen einer
Versatzeinstellung zur Taktphase.
Das Hinzufügen einer Versatzeinstellung zur Taktphase bedeu
tet, daß, wie es beispielhaft in Fig. 3 dargestellt ist,
die Phase des Takts an die Speichermodule gegenüber der Pha
se des Takts an die Speichersteuerung voreilt oder nacheilt.
Wenn die Schreibverzögerungszeit kürzer als die Leseverzöge
rungszeit ist, wird die Zyklusrate beim Verzögerungsberech
nungsverfahren entsprechend der Leseverzögerungszeit be
stimmt. Im Fensterbetrachtungsfall wird die Phase des Takts
an den LSI-Speicher so verändert, daß sie voreilt, was da
für sorgt, daß die Lesedaten schnell erzeugt werden. Demge
mäß erhöht das obige Ergebnis die Zeit zwischen der Takt
flanke am LSI-Speicher und der Taktflanke im nächsten Zyklus
an die Speichersteuerung, wodurch für eine längere Zeit ge
sorgt ist, als sie der Leseverzögerungszeit entspricht. An
ders gesagt, wird, wenn daran gedacht wird, für eine Fens
terzeit zu sorgen, die Fensterzeit tFenster oder
tFenster = tZyklus + tOH - tVerzögerung(max)
anstelle der obigen Bedingung dazu verwendet, das System zu
konzipieren.
tOH ist die Datenausgabe-Aufrechterhaltezeit, in der das
Ausgangssignal vom Ausgangsschaltungsblock, der mit einem
Takt ein Ausgangssignal erzeugt, nach dem Zuführen des näch
sten Takts auf den Datenwert (oder dessen Zyklus) umgeschal
tet wird. Diese Zeit entspricht tVerzögerung(min), d. h. dem
Minimalwert von tVerzögerung oder dem obigen.
Hinsichtlich des Schätzwerts von tFenster ist es erforder
lich, die folgende Bedingung zu erfüllen:
tFenster < tpd(max-min) + TEinschwingen(max) + tHalten(max)
wobei tpd(max-min) die Differenz zwischen dem Maximal- und
dem Minimalwert von tpd ist. In Fig. 3 ist der Maximalwert
die Ausbreitungszeit zwischen der Speichersteuerung und dem
entferntesten Modul, und das Minimum ist die Ausbreitungs
zeit zwischen der Speichersteuerung und dem Nächstliegenden
Modul. Anders gesagt, zeigt der Wert tVerzögerung(max-min)
die Differenz der Ausbreitungszeiten abhängig von der Posi
tion der Speichermodule an.
Wenn die Fensterzeit hinsichtlich der Zeit zum Schreiben von
Daten und zum Lesen von Daten in bzw. aus den Speichermodu
len betrachtet wird, und wenn die Bedingung tFenster <
tpd(max-min) + TEinschwingen(max) + tHalten(max) erfüllt
ist, ist es erforderlich, die Versatzwerte der Taktphasen so
einzustellen, daß die Einschwingzeit und die Haltezeit si
cher im Wert tFenster - tpd(max-min) liegen.
Dieses Verfahren ermöglicht es, die Betriebsgeschwindigkeit
leicht zu erhöhen, jedoch kann, wenn die Systemgröße, z. B.
die Anzahl der montierten Module, wie in Fig. 3 dargestellt,
erhöht wird, der Wert tpd<max-min) nicht vernachlässigt wer
den, und es ist immer noch schwierig, die Betriebsgeschwin
digkeit zu erhöhen.
D. h., daß die Forderung hinsichtlich schnellerer Übertra
gung den Effekt der Differenz zwischen der Ausbreitungszeit,
in der das Signal von der Speichersteuerung an das Nächstliegende
Speichermodul übertragen wird, und der Ausbrei
tungszeit, in der das Signal von der Speichersteuerung an
das entfernteste Speichermodul übertragen wird, erhöht. Dem
gemäß ist es schwierig, ein Speichersystem für schnelleren
Betrieb zu konzipieren.
Dasselbe Problem tritt nicht nur beim Speichersystem, son
dern auch bei der Signalübertragung zwischen Schaltungen zum
Senden und Empfangen von Signalen synchron mit einem Takt
auf, z. B. beim Prozessorbus eines Mehrprozessorensystems
unter Verwendung mehrerer Mikroprozessoren.
Die Erfindung soll diese Probleme in einem System zum Senden
und Empfangen von Signalen synchron mit einem Taktsignal
überwinden.
Es ist eine Aufgabe der Erfindung, ein Signalübertragungs
system und zugehörige Vorrichtungen zu schaffen, die erfolg
lose Signalübertragung und erfolglosen Signalempfang auf
grund einer Ausbreitungsverzögerung von Signalen zu Schal
tungen beseitigen können.
Andere Aufgaben der Erfindung werden durch die folgende Be
schreibung deutlich.
Die Erfindung ist hinsichtlich eines Signalübertragungssys
tems durch die Lehren der beigefügten Ansprüche 1, 6, 11,
16, 19, 23, 24, 37, hinsichtlich einer Signalübertragungs
leitung durch die Lehre des Anspruchs 38, hinsichtlich eines
Speichersystems durch die Lehren der Ansprüche 31 und 32 so
wie hinsichtlich einer Schaltungsplatine für ein Speicher
system durch die Lehren der Ansprüche 34 und 35 gegeben.
Gemäß der Erfindung ist zum Lösen der obigen Aufgaben ein
Signalübertragungssystem mit folgendem geschaffen: einer
Taktausgabeschaltung zum Erzeugen eines Taktsignals, einem
ersten Schaltungsblock zum Erzeugen eines ersten Signals,
einer Mehrzahl zweiter Schaltungsblöcke zum Empfangen des
Taktsignals, einer Schaltungsplatine, auf der die mehreren
zweiten Schaltungsblöcke in einer Zeile angebracht sind,
einem ersten Leiter zum Übertragen des Taktsignals und einer
zweiten Übertragungsleitung zum Übertragen von Signalen vom
ersten Schaltungsblock zu den zweiten Schaltungsblöcken, wo
bei die erste Übertragungsleitung von der Taktausgabeschal
tung zu den mehreren zweiten Schaltungsblöcken verlegt ist
und sie mit diesen in Reihe verbunden ist, und wobei die
zweite Übertragungsleitung ausgehend vom ersten Schaltungs
block zu den zweiten Schaltungsblöcken verlegt ist und mit
diesen in Reihe geschaltet ist, wodurch die erste und die
zweite Übertragungsleitung mit den zweiten Schaltungsblöcken
verbunden sind.
Daher sind der Abstand, über den das Taktsignal von der
Taktausgangsschaltung an einen beliebigen der zweiten Schal
tungsblöcke übertragen wird und der Abstand, über den das
erste Signal vom ersten Schaltungsblock an die zweiten
Schaltungsblöcke übertragen wird, im wesentlichen gleich. So
ist es möglich, wenn die zweiten Schaltungsblöcke das erste
Signal synchron mit dem Taktsignal einspeichern, den Effekt
einer Ausbreitungsverzögerung betreffend das erste Signal
zwischen den Schaltungen zu unterdrücken.
Außerdem sind die erste und die zweite Übertragungsleitung
jeweils vom ersten Schaltungsblock zum entferntesten zweiten
Schaltungsblock oder einer noch entfernteren Position ver
legt und von dort zurückgeführt, wobei sie sich bis zum
nächsten der zweiten Schaltungsblöcke und zum ersten Schal
tungsblock zurückerstrecken, um Vorwärts- und Rückwärts-Über
tragungsleitungsabschnitte auszubilden, und einige der
zweiten Schaltungsblöcke sind mit den Vorwärtsabschnitten
der ersten und zweiten Übertragungsleitung verbunden, wobei
die restlichen zweiten Schaltungsblöcke mit den Rückwärtsab
schnitten der ersten und zweiten Übertragungsleitungen ver
bunden sind, um dadurch die Dichte der Lasten zu verringern.
Darüber hinaus ist ein Signalübertragungssystem mit folgen
dem geschaffen: einer Taktausgabeschaltung zum Erzeugen
eines Taktsignals, einem ersten Schaltungsblock zum Erzeugen
eines ersten Signals und zum Empfangen eines zweiten Si
gnals, mehreren zweiten Schaltungsblöcken zum Empfangen des
ersten Signals und zum Erzeugen des zweiten Signals, einer
Schaltungsplatine, auf der die mehreren zweiten Schaltungs
blöcke in einer Zeile montiert sind, ersten Übertragungslei
tungen zum Übertragen des Taktsignals, einer zweiten Über
tragungsleitung zum Übertragen eines Signals vom ersten
Schaltungsblock an die zweiten Schaltungsblöcke und einer
dritten Übertragungsleitung zum Übertragen eines Signals von
den zweiten Schaltungsblöcken an den ersten Schaltungsblock,
wobei die erste Übertragungsleitung von der Taktausgangs
schaltung zu den mehreren zweiten Schaltungsblöcken verlegt
ist und mit diesen in Reihe geschaltet ist, die zweite und
dritte Übertragungsleitung vom ersten Schaltungsblock zu den
mehreren zweiten Schaltungsblöcken verlegt und mit diesen in
Reihe geschaltet sind, die zweite Übertragungsleitung vom
ersten Schaltungsblock zum entferntesten der zweiten Schal
tungsblöcke oder zu einer noch entfernteren Position verlegt
ist und von dieser zurückgeführt ist, wobei sie sich bis zum
Nächstliegenden der zweiten Schaltungsblöcke zurück bis zum
ersten Schaltungsblock erstreckt, um Vorwärts- und Rück
wärtsübertragungsleitungsabschnitte auszubilden, wobei die
ersten und dritten Übertragungsleitungen vom ersten Schal
tungsblock bis zum entferntesten der zweiten Schaltungsblö
cke oder bis zum einer entfernteren Position verlegt sind
und von dort zurückgeführt sind, wobei sie sich bis zum
Nächstliegenden der zweiten Schaltungsblöcke zum ersten
Schaltungsblock hin erstrecken, wobei sie dann den ersten
Schaltungsblock erreichen, um Vorwärts- und Rückwärts-Über
tragungsleitungsabschnitte zu bilden, wobei einige der zwei
ten Schaltungsblöcke mit den Vorwärtsabschnitten der ersten
und zweiten Übertragungsleitungen verbunden sind, wobei die
restlichen zweiten Schaltungsblöcke mit den Rückwärtsab
schnitten der ersten und zweiten Übertragungsleitungen ver
bunden sind und wobei die einigen zweiten Schaltungsblöcke,
die mit dem Vorwärtsabschnitt der ersten Übertragungsleitung
verbunden sind, mit dem Rückwärtsabschnitt der dritten Über
tragungsleitung verbunden sind, wobei die restlichen zweiten
Schaltungsblöcke mit dem Vorwärtsabschnitt der dritten Über
tragungsleitung verbunden sind.
Daher sind die Beziehung des Abstands, über den das Taktsi
gnal an einen beliebigen der zweiten Schaltungsblöcke über
tragen wird, zum Abstand, über den das erste Signal von der
ersten Ausgangsschaltung an die zweiten Schaltungsblöcke
übertragen wird, und die Beziehung des Abstands, über den
das von den zweiten Schaltungsblöcken erzeugte zweite Signal
synchron mit dem Taktsignal den ersten Schaltungsblock er
reicht, zum Abstand, über den das Taktsignal, bei dem die
zweiten Schaltungsblöcke das zweite Signal erzeugen, den
ersten Schaltungsblock erreicht, im wesentlichen konstant,
unabhängig von den Positionen der angebrachten zweiten
Schaltungsblöcke. Außerdem ist es möglich, wenn die zweiten
Schaltungsblöcke das erste Signal synchron mit dem Taktsi
gnal einspeichern, und wenn der erste Schaltungsblock das
zweite Signal einspeichert, den Effekt der Ausbreitungsver
zögerung der ersten und zweiten Signale zwischen den Schal
tungen zu unterdrücken.
Auch ist ein Signalübertragungssystem mit folgendem geschaf
fen: einem ersten Schaltungsblock mit einer ersten Ausgangs
schaltung zum Erzeugen eines ersten Signals, einer zweiten
Ausgangsschaltung zum Erzeugen eines zweiten Signals, einer
ersten Empfangsschaltung zum Empfangen eines dritten Signals
und einer zweiten Empfangsschaltung zum Empfangen eines
vierten Signals, mehreren zweiten Schaltungsblöcken, von de
nen jeder eine dritte Empfangsschaltung zum Empfangen des
ersten Signals, eine vierte Empfangsschaltung zum Empfangen
des zweiten Signals, eine dritte Ausgangsschaltung zum Er
zeugen des dritten Signals und eine vierte Ausgangsschaltung
zum Erzeugen des vierten Signals aufweist, und einer ersten,
zweiten, dritten und vierten Übertragungsleitung zum Über
tragen eines ersten, zweiten, dritten und vierten Signals
zwischen dem ersten Schaltungsblock und den zweiten Schal
tungsblöcken, wobei die erste, zweite, dritte und vierte
Übertragungsleitung vom ersten Schaltungsblock zum entfern
testen der zweiten Schaltungsblöcke oder zu einem entfernte
ren Ort verlegt sind und sie von dort zurückgeführt sind, um
Vorwärts- und Rückwärtsleiterabschnitte auszubilden, wobei
einige der zweiten Schaltungsblöcke mit den Vorwärtsab
schnitten für das erste und dritte Signal verbunden sind,
wobei die restlichen zweiten Schaltungsblöcke mit den Rück
wärtsübertragungsleitungs-Abschnitten verbunden sind, wobei
die einigen zweiten Schaltungsblöcke, die mit dem Vorwärts
abschnitt für das erste Signal verbunden sind, mit den Rück
wärtsabschnitten für das zweite und vierte Signal verbunden
sind, und wobei die anderen zweiten Schaltungsblöcke mit den
Vorwärtsübertragungsleitungs-Abschnitten verbunden sind, wo
bei die zweite Empfangsschaltung das vierte Signal synchron
mit dem dritten Signal einspeichert und die vierte Empfangs
schaltung das vierte Signal synchron mit dem ersten Signal
einspeichert. Wenn die zweiten Schaltungsblöcke Daten erzeu
gen, kann der erste Schaltungsblock ein Zeitsteuersignal er
zeugen, gemäß dem die Daten empfangen werden.
Die Erfindung wird im folgenden anhand von durch Figuren
veranschaulichten Ausführungsbeispielen näher beschrieben.
Fig. 1 ist ein Diagramm betreffend eine Modifizierung des
ersten Ausführungsbeispiels der Erfindung, wobei eine Spei
chersteuerung und ein Muster von Übertragungsleitungen dar
gestellt ist, über die die Speichersteuerung mit Speichermo
dulen verbunden ist.
Fig. 2 zeigt ein herkömmliches Signalübertragungssystem ge
mäß dem einphasigen Taktsystem.
Fig. 3 zeigt ein herkömmliches Speichersystem mit auf einer
Schaltungsplatine angebrachten Speichermodulen sowie mit
Schaltungen.
Fig. 4 ist ein Diagramm zum ersten Ausführungsbeispiel der
Erfindung, das die Erfindungsbeziehung zwischen der Spei
chersteuerung und Speichermodulen sowie ein Muster von Über
tragungsleitungen zeigt.
Fig. 5 ist ein Diagramm zum zweiten Ausführungsbeispiel der
Erfindung, das die Verbindungsbeziehung zwischen der Spei
chersteuerung und Speichermodulen sowie ein Muster von Über
tragungsleitungen zeigt. Diese Figur zeigt auch, daß dann,
wenn die Erfindung auf eine Schaltung vom Typ mit gemeinsa
mer Eingabe/Ausgabe angewandt wird, die Richtung des Taktsi
gnals zum Zeitpunkt des Lesens entgegengesetzt zu der zum
Zeitpunkt des Schreibens ist.
Fig. 6 ist ein Diagramm einer anderen Modifizierung des ers
ten Ausführungsbeispiels der Erfindung, und es zeigt die
Verbindungsbeziehung zwischen der Speichersteuerung und
Speichermodulen sowie ein Muster von Übertragungsleitungen.
Fig. 7 und 8 sind Diagramme betreffend Modifizierungen des
zweiten Ausführungsbeispiels der Erfindung, die jeweils die
Verbindungsbeziehung zwischen der Speichersteuerung und
Speichermodulen sowie ein Muster von Verdrahtungsleitern
zeigen.
Fig. 9 ist ein Diagramm zum dritten Ausführungsbeispiel der
Erfindung, das die Verbindungsbeziehung zwischen der Spei
chersteuerung und Speichermodulen sowie ein Muster von Über
tragungsleitungen zeigt. Dieses Ausführungsbeispiel stellt
die Anwendung auf Signalübertragung in einer einzigen Rich
tung dar.
Fig. 10 und 11 sind Diagramme hinsichtlich Modifizierungen
des dritten Ausführungsbeispiels der Erfindung, und sie zei
gen jeweils die Verbindungsbeziehung zwischen der Speicher
steuerung und Speichermodulen sowie ein Muster von Übertra
gungsleitungen.
Fig. 12 ist ein Diagramm zum vierten Ausführungsbeispiel der
Erfindung, und es zeigt die Verbindungsbeziehung zwischen
der Speichersteuerung und Speichermodulen sowie ein Muster
von Übertragungsleitungen.
Fig. 13, 14, 15 und 16 zeigen Beispiele zur Montage von
Schaltungskomponenten eines Speichersystems, bei dem die Er
findung angewandt ist.
Fig. 17 ist ein Blockdiagramm eines Informationsverarbei
tungssystems.
Fig. 18 zeigt das äußere Aussehen eines Speichermoduls.
Fig. 19 zeigt eine Übertragungsleitung für Daten auf dem
Speichermodul.
Fig. 20 zeigt Übertragungsleitungen für Adressen-/Steue
rungs-/Taktsignale.
Fig. 21 zeigt eine SDRAM-Schaltung vom Typ mit getrennter
Eingabe/Ausgabe auf dem Speichermodul.
Fig. 22 zeigt eine Pufferschaltung, die in die Übertragungs
leitungen für Adressen-/Steuerungs-/Taktsignale auf dem
Speichermodul eingefügt ist.
Fig. 23 zeigt einen in die Übertragungsleitung für Daten auf
dem Speichermodul eingefügten Widerstand.
Fig. 24 zeigt einen in die Leiter für Adressen-/Steuerungs-/
Taktsignale auf dem Speichermodul eingefügten Widerstand.
Fig. 25 zeigt eine Pufferschaltung und einen Widerstand, die
in die Übertragungsleitungen für Adressen-/Steuerungs-/Takt
signale auf dem Speichermodul eingefügt sind.
Fig. 26 zeigt eine SDRAM-Schaltung vom Typ mit gemeinsamer
Eingabe/Ausgabe auf dem Speichermodul.
Fig. 27 zeigt die Adressen-/Steuerungs-/Taktsignal-Eingangs
schaltung des SDRAM auf dem Modul.
Fig. 28 zeigt die Taktausgangsschaltung einer Speichersteue
rung mit einer in dieser vorhandenen PLL-Schaltung.
Fig. 29 zeigt die Taktausgangsschaltung der Speichersteue
rung mit einer außerhalb derselben vorhandenen PLL-Schal
tung.
Fig. 30 zeigt die Taktausgangsschaltung der Speichersteue
rung mit einer innerhalb derselben vorhandenen PLL-Schal
tung.
Fig. 31 zeigt die Takteingangsschaltung der Speichersteue
rung mit einer außerhalb derselben vorhandenen PLL-Schal
tung.
Fig. 32 zeigt eine Speichersteuerung vom Typ mit gemeinsamer
Eingabe/Ausgabe, wobei die PLL-Schaltung innerhalb der Spei
chersteuerung vorhanden ist.
Fig. 33 zeigt eine Speichersteuerung vom Typ mit gemeinsamer
Eingabe/Ausgabe, wobei die PLL-Schaltung außerhalb der Spei
chersteuerung vorhanden ist.
Fig. 34 zeigt die Takteingabe in das Speichermodul mit der
PLL-Schaltung.
Fig. 35 zeigt die Speichersteuerung mit einer Zeitsteuer
schaltung.
Fig. 36A zeigt ein erfindungsgemäßes Speichersystem mit ei
ner erfindungsgemäßen Schaltung für geänderte Zeitsteuerung.
Fig. 36B ist eine vergrößerte Ansicht einer PLL-Schaltung
mit einer Frequenzteilerschaltung, wie in Fig. 36A mit X
dargestellt.
Fig. 37A zeigt das fünfte Ausführungsbeispiel der Erfindung.
Fig. 37B zeigt eine PLL-Schaltung mit einer Frequenzteiler
schaltung, die entweder außerhalb oder innerhalb der Spei
chersteuerung vorhanden ist.
Fig. 38 zeigt die Taktausgangsschaltung der Speichersteue
rung vom Typ mit getrennter Eingabe/Ausgabe, wobei die PLL-
Schaltung innerhalb der Speichersteuerung vorhanden ist.
Fig. 39 zeigt die Taktausgangsschaltung der Speichersteue
rung vom Typ mit getrennter Eingabe/Ausgabe, wobei die
PLL-Schaltung außerhalb der Speichersteuerung vorhanden ist.
Fig. 40 zeigt die Takteingabe in das Speichermodul mit
SDRAM-Schaltung vom Typ mit getrennter Eingabe/Ausgabe.
Fig. 41 zeigt die Takteingabe in das Speichermodul mit den
Einfügewiderständen und der SDRAM-Schaltung vom Typ mit ge
trennter Eingabe/Ausgabe.
Fig. 42 zeigt das Speichermodul mit Pufferschaltung vom Re
gistertyp und der SDRAM-Schaltung vom Typ mit gemeinsamer
Eingabe/Ausgabe.
Fig. 43 zeigt das Speichermodul mit der Pufferschaltung vom
Durchschaltetyp und der SDRAM-Schaltung mit gemeinsamer Ein
gabe/Ausgabe
Fig. 44 zeigt das Speichermodul mit dem Einfügewiderstand,
der Pufferschaltung vom Durchschaltetyp und der SDRAM-Schal
tung vom Typ mit gemeinsamer Eingabe/Ausgabe.
Fig. 45 zeigt das Speichermodul mit dem Einfügewiderstand,
der Pufferschaltung vom Registertyp und der SDRAM-Schaltung
vom Typ mit gemeinsamer Eingabe/Ausgabe.
Fig. 46 zeigt das sechste Ausführungsbeispiel der Erfindung.
Fig. 47 zeigt eine Modifizierung des sechsten Ausführungs
beispiels der Erfindung, wobei die Busübertragungsleitungen
an einem Ende abgeschlossen sind.
Fig. 48 zeigt eine andere Modifizierung des sechsten Ausfüh
rungsbeispiels der Erfindung.
Fig. 49 zeigt das siebte Ausführungsbeispiel der Erfindung.
Fig. 50 und 51 zeigen Modifizierungen des vierten Ausfüh
rungsbeispiels.
Fig. 52 zeigt die Schaltung für geänderte Zeitsteuerung.
Fig. 53 zeigt ein Beispiel des Speichermoduls beim sechsten
Ausführungsbeispiel.
Fig. 54 zeigt ein Beispiel des Speichermoduls beim siebten
Ausführungsbeispiel.
Fig. 55 ist ein Diagramm zum achten Ausführungsbeispiel der
Erfindung.
Während die untenangegebenen Ausführungsbeispiele Beispiele
zum Speicherbus im Speichersystem sind, ist die Erfindung
nicht auf Speicherbusse beschränkt, sondern sie kann auf
verschiedene andere Busse angewandt werden, die dazu erfor
derlich sind, Signale schnell zu übertragen, wie in Work
stations und PCs, oder sie kann auf Signalverdrahtungsleiter
angewandt werden, wie den Systembus (Prozessorbus), den
Speicherbus und den Peripheriebus, wie in Fig. 17 darge
stellt.
Ein Ausführungsbeispiel (das erste Ausführungsbeispiel) der
Erfindung wird nun unter Bezugnahme auf die Fig. 1, 4 und 6,
die die Übertragungsleitungen zum Verbinden der Speicher
steuerung und der Speichermodule zeigen, die Fig. 28-31
sowie 35, die die Speichersteuerung im einzelnen zeigen, die
Fig. 21, 40 und 41, die die Speichermodule im einzelnen zei
gen, und die Fig. 13-16, 18-20 sowie 22-25 beschrie
ben, die Modifizierungen des Systems mit diesen angebrachten
Komponenten zeigen.
Fig. 4 ist ein Grunddiagramm für ein Übertragungsleitungs
muster und die Verbindung zwischen den Übertragungsleitungen
und Verbindern gemäß dem ersten Ausführungsbeispiel der Er
findung. Gemäß Fig. 4 verfügt die Speichersteuerung 32 über
Ausgangsschaltungen 11, 12 sowie Eingangsschaltungen 13, 14.
Die Ausgangsschaltung 11 und die Eingangsschaltung 13 sind
Schaltungen für ein Taktsignal. Die Ausgangsschaltung 12 und
die Eingangsschaltung 14 sind Schaltungen für ein Datensi
gnal. Es sind auch eine Taktübertragungsleitung 15 zum Über
tragen des Taktsignals, eine Datenschreib-Übertragungslei
tung 16 und eine Datenlese-Übertragungsleitung 17 dargestellt.
Außerdem sind Verbinder 34A-34F dargestellt, mit
denen die Speichermodule mit den montierten Speichervorrich
tungen verbunden sind. Die Speichersteuerung 32, die Über
tragungsleitungen 15, 16, 17 sowie die Verbinder 34A-34F
sind auf einer Schaltungsplatine (Hauptplatine) montiert,
die in Fig. 3 unter 33 dargestellt ist.
Außerdem sind Übertragungsleitungen 15A, 15B, 16A und 17A
dargestellt, die auf einer anderen Platine (Modul) als der
Hauptplatine verlegt werden, wenn die Speichersteuerung 32
auf diesem Modul montiert wird. Selbst wenn die Speicher
steuerung 32 auf der Hauptplatine montiert wird, werden die
se Übertragungsleitungen manchmal auf der Hauptplatine aus
gebildet, was abhängig vom Layout der Hauptplatine erfolgt,
jedoch sind sie nicht notwendigerweise vorhanden.
Die Verbinder 34A-34F sind zueinander parallel in einer
Richtung auf der Hauptplatine angebracht, wie es in Fig. 3
dargestellt ist. Die Übertragungsleitungen 15-17 erstre
cken sich so ausgehend von der Speichersteuerung 32, daß
sie die Verbinder 34A-34F der Reihenfolge nach schneiden,
)und nachdem sie den entferntesten Verbinder 34F geschnitten
haben, sind sie zurückgeführt (U-Biegung), und sie schneiden
die Verbinder 34F-34A erneut in der umgekehrten Reihenfol
ge. In Fig. 4 kennzeichnen die kleinen schwarzen Kreise die
Verbindungsstellen zwischen den Leitern 15-17 und den Ver
bindern 34A-34F.
Der Taktleiter 15 und die Datenschreib-Übertragungsleitung
16 sind mit den Verbindern 34A, 34C, . . . 34E verbunden, be
vor sie zurückgebogen sind, und sie sind nach der U-Biegung
mit den Verbindern 34F . . . , 34D, 34B verbunden.
Die Datenlese-Übertragungsleitung 17 ist in einer Beziehung
angeschlossen, die umgekehrt zu der der Taktübertragungslei
tung 15 und der Datenschreib-Übertragungsleitung 16 ist. An
ders gesagt, ist die Übertragungsleitung 17 vor der U-Bie
gung mit den Übertragungsleitungen 34B, 34D, . . ., 34F ver
bunden, und sie ist nach der U-Biegung mit den Verbindern
34E, . . ., 34C, 34A verbunden.
So sind, wenn die Übertragungsleitungen mit den abwechseln
den Verbindern verbunden sind, die Lasten an den Übertra
gungsleitungen gleichmäßig.
Obwohl die Taktübertragungsleitung 15, die Datenschreib-Über
tragungsleitung 16 und die Datenlese-Übertragungsleitung
17 in Fig. 4 jeweils als Einzelleitung dargestellt sind,
kann die Anzahl jeweiliger Übertragungsleitungen wahlfrei
sein.
Die Speichermodule 30 sind in den Verbindern 34A-34F mon
tiert. Die Fig. 18-27 zeigen Beispiele für die Speichermo
dule. Das Speichermodul 30 verfügt über mehrere montierte
LSI-Speicher, wie es in Fig. 18 dargestellt ist. Ein LSI-
Speicher ist wünschenswerterweise ein Speicher vom Typ mit
synchronem Takt, z. B. ein SDRAM. Ein SDRAM empfängt ein
Steuersignal und ein Adressensignal, und er schreibt Daten
oder liest Daten synchron mit dem Takt.
Im Speichermodul 30 ist die Datenleitung zwischen einen Ein
zelkontakt 36 des Moduls und einen Einzelstift des SDRAM ge
schaltet, wie es in Fig. 19 dargestellt ist. Die Leitung für
das Steuersignal und das Adressensignal ist zwischen den
Einzelkontakt 36 des Moduls und die Stifte mehrerer SDRAMs
geschaltet, wie es in Fig. 20 dargestellt ist. Während die
Signale an alle SDRAMs verteilt werden, wie es in Fig. 20
dargestellt ist, können die Signale von einem Kontakt 36 an
einige SDRAMs auf dem Modul verteilt werden, z. B. können
mehrere CAS(Column Address Strobe = Spaltenadressenauswahl)-
Signale einem Modul zugeführt werden.
Außerdem existieren Fälle, in denen eine Pufferschaltung 61
zwischen den Kontakt 36 und den SDRAM geschaltet ist, wie es
in Fig. 22 dargestellt ist, ein Widerstand 60 in die Daten
signalleitung eingefügt ist, wie es in Fig. 23 dargestellt
ist, ein solcher Widerstand 60 in die Steuersignal-/Adres
sensignalleitung eingefügt ist, wie es in Fig. 24 darge
stellt ist, oder sowohl die Pufferschaltung 61 als auch der
Widerstand 60 zwischen den Kontakt und den SDRAM eingefügt
sind, wie es in Fig. 25 dargestellt ist.
Der Widerstand, wie er gemäß Fig. 23 eingefügt ist, dient
zur Impedanzanpassung zwischen den Übertragungsleitungen auf
der Hauptplatine und dem Modul, wie es im einzelnen in den
Dokumenten JP-A-5-334631 sowie JP-A-7-264957 beschrieben
ist.
Fig. 21 zeigt einen einzelnen SDRAM auf dem Speichermodul
30, wobei die anderen Schaltungen weggelassen sind. Der
SDRAM in Fig. 21 ist vom Typ mit getrennter Eingabe/Ausgabe.
D. h., daß der SDRAM eine Eingangsschaltung 50 zum Empfan
gen des Takts, eine Eingangsschaltung 51 zum Empfangen von
Daten und eine Ausgangsschaltung 52 zum Erzeugen von Daten
aufweist.
Existierende SDRAMs sind vom Typ mit gemeinsamer Eingaben
Ausgabe, bei dem der Eingangsabschnitt der Eingangsschaltung
sowie der Ausgangsabschnitt der Ausgangsschaltung innerhalb
des LSI übereinstimmen, wie dies später beschrieben wird.
Hier wird jedoch der Typ mit getrennter Eingabe/Ausgabe be
schrieben, bei dem der Eingangsabschnitt der Eingangsschal
tung vom Ausgangsabschnitt der Ausgangsschaltung getrennt
ist.
Im SDRAM 31 werden Daten durch die Eingangsschaltung 51 emp
fangen oder geschrieben, und sie werden durch die Ausgangs
schaltung 52 erzeugt oder gelesen, was synchron mit dem
durch die Eingangsschaltung 50 empfangenen Taktsignal er
folgt.
Das Speichersystem dieses Ausführungsbeispiels verfügt über
übliche Speichermodule 30, die mit einigen oder allen der
Verbinder 34 verbunden sind.
Fig. 4 zeigt ein Beispiel für den Prozeß zum Einschreiben
von Daten in die Speichermodule 30 des Speichersystems mit
den in Fig. 21 dargestellten Speichermodulen 30, die mit den
Verbindern auf der Hauptplatine verbunden sind.
Die Ausgangsschaltungen 12, 11 der Speichersteuerung 32 er
zeugen Schreibdaten bzw. ein Taktsignal. Das Taktsignal kann
nur zum Schreibzeitpunkt oder immer und kontinuierlich er
zeugt werden.
Das erzeugte Taktsignal wird an die Taktübertragungsleitung
15, der Reihenfolge nach an die Verbinder 34A, 34C, . . . ,
34E, 34F, . . ., 34D, 34B und erneut zurück an die Speicher
steuerung übertragen. Die Schreibdaten werden auch auf ähn
liche Weise an die Verbinder übertragen, da Verbindung mit
den Verbindern in derselben Reihenfolge besteht.
Der SDRAM 31 der Speichermodule 30, wie mit beliebigen der
Verbinder 34 verbunden, empfängt Daten von der Eingangs
schaltung 51 synchron mit dem durch die Eingangsschaltung 50
empfangenen Taktsignal.
Wenn die Speichersteuerung 32 Daten liest, erzeugt sie das
Taktsignal und das Steuersignal einschließlich der Adresse
zum Lesen von Daten. Das von der Speichersteuerung 32 er
zeugte Steuersignal wird auf dieselbe Weise wie zum Schreib
zeitpunkt vom SDRAM 31 empfangen.
Der SDRAM 31 ermöglicht es der Ausgangsschaltung 52, die zu
gehörigen Daten synchron mit dem von der Eingangsschaltung
empfangenen Taktsignal an die Datenlese-Übertragungslei
tung 17 zu liefern.
Die Datenlese-Übertragungsleitung 17 ist mit den Verbindern
in umgekehrter Reihenfolge verbunden, als sie für die Daten
schreib-Übertragungsleitung 16 gilt. Wenn das obige Spei
chermodul mit dem Verbinder 34 verbunden ist, werden die Da
ten von der Ausgangsschaltung 52 des SDRAM 31 über die Ver
bindungsstellen zwischen der Übertragungsleitung und den
Verbindern 34A, 34C, . . . , 34E, 34F, . . . , 34D, 34B der Reihe
nach übertragen, und sie kommen an der Speichersteuerung an.
Das Taktsignal, mit dem der SDRAM 31 Daten erzeugt, wird zur
Synchronisierung mit den am Verbinder 34A ausgegebenen Daten
verwendet. Das Taktsignal wird über die Verbindungsstellen
zwischen der Übertragungsleitung und den Verbindern 34A,
34C, . . . , 34E, 34F, . . . , 34D, 34B und zurück an die Spei
chersteuerung geliefert, auf dieselbe Weise, wie dies für
die Daten auf der Leseübertragungsleitung 17 dient.
Die Speichersteuerung 32 empfängt von der Empfangsschaltung
14 die Lesedaten synchron mit dem Taktsignal, das über die
Taktübertragungsleitung zurückgeführt wird und von der Emp
fangsschaltung 13 empfangen wird.
Da die Lesedaten und das Taktsignal im wesentlichen über
denselben Weg vom Speichermodul 30 an die Speichersteuerung
32 übertragen werden, kann die Differenz zwischen den Ver
zögerungen dieser Signale vernachlässigt werden.
Demgemäß sind die Zeiten, in denen das Taktsignal und das
Schreibdatensignal einen beliebigen Speichermodul erreichen,
oder die Abstände, über die sie übertragen werden, im we
sentlichen unabhängig vom Ort, an dem das Speichermodul an
geschlossen ist, im wesentlichen gleich. Außerdem kann die
Zeit, in der die Lesedaten die Speichersteuerung ausgehend
vom Speichermodul erreichen, im wesentlichen mit derjenigen
Zeit zur Übereinstimmung gebracht werden, in der das Takt
signal vom selben Speichermodul an die Speichersteuerung zu
rückgeliefert wird.
So ist die Summe aus der Datenschreib-Ausbreitungszeit und
der Datenlese-Ausbreitungszeit im wesentlichen unabhängig
von der Position eines Speichermoduls konstant. Demgemäß
kann der Wert tpd(max-min) in der Beziehung tFenster <
tpd(max-min) + TEinschwing(max) + tHalte(max) verringert
werden, und demgemäß kann die Fenstertoleranz sichergestellt
werden.
Andererseits ist es leicht, da die Zeit tFenster-tpd(max-min)
groß wird, wie oben beschrieben, leicht möglich, für
eine Zeit zu sorgen, die länger als die Einschwingzeit und
die Haltezeit ist.
Fig. 4 zeigt auch ein Beispiel für die Art, auf die die
Übertragungsleitungen mit den abwechselnden Verbindern vor
und nach der U-Biegung verbunden werden.
Wenn angenommen wird, daß der "Vorwärtsabschnitt" der Takt
übertragungsleitung von der Ausgangsschaltung 11 zum ent
ferntesten (bezogen auf die Speichersteuerung) Verbinder 34F
verläuft, der "Rückwärtsabschnitt" vom Verbinder 34F zur
Eingangsschaltung verläuft, auf ähnliche Weise der "Vor
wärtsabschnitt" der Schreibdaten-Übertragungsleitung von der
Ausgangsschaltung 12 zum Verbinder 34F verläuft, wobei der
restliche Abschnitt (vom Vorwärtsende des Vorwärtsabschnitts
zur Seite des Speichermoduls) derselben ein "Rückkehrab
schnitt" ist, der "Rückkehrabschnitt" der Lesedaten-Übertra
gungsleitung vom Verbinder 34F zur Eingangsschaltung 14 ver
läuft und der restliche Abschnitt (d. h. der Rückwärtsab
schnitt vom Verbinder 34A zum Verbinder 34F) ein "Vorwärts
abschnitt" ist, können die Verbinder gemäß der folgenden Re
gel angeschlossen werden:
- (1) Wenn der "Vorwärtsabschnitt" der Taktübertragungsleitung mit Verbindern verbunden wird, wird der "Vorwärtsabschnitt" der Schreibdaten-Übertragungsleitung mit den Übertragungs leitungen verbunden, und der "Rückkehrabschnitt" der Lese daten-Übertragungsleitung wird mit den Verbindern verbunden.
- (2) Wenn der "Rückwärtsabschnitt" der Taktübertragungslei tung mit Verbindern verbunden wird, der "Rückkehrabschnitt" der Schreibdaten-Übertragungsleitung mit den Verbindern ver bunden, und der "Vorwärtsabschnitt" der Lesedaten-Übertra gungsleitung wird mit den Verbindern verbunden.
Für höhere Genauigkeit kann das Übertragungsleitungslayout
gemäß den folgenden Überlegungen ausgeführt werden.
- (1) Die Länge der Übertragungsleitung 15 von der Ausgangs schaltung 11 zur Eingangsschaltung 50 innerhalb des Moduls wird mit derjenigen der Übertragungsleitung 16 von der Aus gangsschaltung 12 zur Eingangsschaltung 51 innerhalb des Mo duls zur Übereinstimmung gebracht, oder die Übertragungslei tungslasten werden zur Übereinstimmung gebracht.
- (2) Die Länge der Übertragungsleitung 16 von der Ausgangs schaltung 12 zur Eingangsschaltung 51 innerhalb des Moduls wird derjenigen der Übertragungsleitung 17 von der Ausgangs schaltung 52 innerhalb des Moduls zur Eingangsschaltung 14 gleichgemacht, oder die Übertragungsleitungslasten werden zur Übereinstimmung gebracht.
Wenn die Genauigkeit durch Gleichmachen der Längen der Über
tragungsleitungen oder der Lasten derselben erhöht wird,
kann der Wert tFenster - tpd(max-min) stärker erhöht werden.
Zum Versetzen der Taktphase werden folgende Maßnahmen ver
wendet:
- (1) Es wird eine Schaltung zum Erzeugen einer Ausbreitungs verzögerung, z. B. eine Verzögerungsschaltung, in der Spei chersteuerung oder einer beliebigen der mit den Speichermo dulen verwendeten Taktübertragungsleitungen angebracht. Die se Schaltung kann in allen Übertragungsleitungen oder nur in einer Signalübertragungsleitung liegen.
- (2) Die Funktion der Verzögerungsschaltung gemäß (1) wird seitens des Taktgenerators oder des Verteilers/Frequenztei lers bereitgestellt. Dabei sollte die Verzögerung vorzugs weise mittels eines externen Stifts einstellbar sein. Zu diesem Zweck werden einige Verzögerungsschaltungen in die Taktquellen eingebaut und durch eine externe Maßnahme ausge wählt, oder es werden mehrere Verzögerungsschaltungen be reitgestellt und durch externe Maßnahmen selektiv spezifi ziert.
Darüber hinaus ist es empfehlenswert, daß dann, wenn das
Taktsignal und das Datensignal über die Übertragungsleitun
gen zwischen der Speichersteuerung und den Verbindern gelie
fert werden, sowohl der "Vorwärtsabschnitt" als auch der
"Rückwärtsabschnitt (oder Rückkehrabschnitt)" statt nur
einer derselben verteilt mit den Verbindern verbunden wer
den. Der Grund ist der, daß die Verbindungslasten auf die
Verbinder verteilt werden können, wodurch eine Verringerung
der effektiven Impedanz der Signalübertragungsleitungen un
terdrückt wird. Die Unterdrückung des Impedanzabfalls führt
zu den folgenden Tatsachen:
- (1) Wenn die Ausgangssignale der Ausgangsschaltungen umge schaltet werden, ist es möglich, zunächst die Amplitudenver ringerung des an das Speichermodul übertragenen Signals zu unterdrücken.
Insbesondere dann, wenn die Signalamplitude klein ist, wird
das Signal der ersten Welle aufgrund des Impedanzabfalls von
der Ausgangsschaltung mit kleiner Amplitude erzeugt, und im
Ergebnis verringert sich die Störungstoleranz für das Ein
gangssignal, was den Grund für gelegentlichen fehlerhaften
Betrieb verhindert.
- (2) Es ist möglich, die Qualität für verschiedene Verwen dungszwecke zu verbessern.
Der Benutzer verbindet Speichermodule mit allen oder einigen
der Verbinder. Um sicherzustellen, daß das Funktionsvermö
gen unter allen Bedingungen zufriedenstellend bleibt, ist es
erforderlich, das Änderungsausmaß betreffend die Charakte
ristik des Systems oder die effektive Impedanz der Übertra
gungsleitungen zu verringern. So kann für eine Funktionsto
leranz gesorgt werden, was zu hoher Qualität führt.
Die wirkungsvollste Übertragungsleitung/Verbinder-Verbindung
ist die Verbindung zwischen den abwechselnden "Vorwärtsab
schnitten" und "Rückwärtsabschnitten (oder Rückkehrabschnit
ten)" mit den Verbindern, wie es in Fig. 4 dargestellt ist.
Darüber hinaus kann der Impedanzabfall unter Verwendung von
Signalübertragungsleitungen 15, 16 oder 17 unterdrückt wer
den, deren Impedanz niedriger als die der Module ist. Z. B.
wird eine Impedanz von ungefähr 250 Ω (z. B. 40 bis 60 Ω)
ausgewählt.
Die effektive Impedanz ist auf 20 bis 30 Ω verringert, wenn
das Modul montiert ist, jedoch wird jede der Übertragungs
leitungen von 50 Ω und 75 Ω auf im wesentlichen denselben
Wert herabgesetzt. Anders gesagt, kann, während in diesem
Fall eine Übertragungsleitung mit einer Impedanz von 50 Ω
verwendet wird, die Differenz zwischen den Impedanzen vor
und nach der Montage eines Moduls verringert werden.
Während bei diesem Ausführungsbeispiel die vier Schaltungen
11 bis 14 innerhalb des einzelnen Schaltungsblocks 32 ent
halten sind, ist die Erfindung nicht auf diese Struktur be
schränkt, sondern sie kann eine Konstruktion einnehmen, bei
der diese Schaltungen gesondert auf mehrere verschiedene
Schaltungsblöcke verteilt sind. Aus dem Funktions- und Kos
tengesichtspunkt her sollten die vier Schaltungen vorzugs
weise in einem Schaltungsblock enthalten sein.
Wenn jedoch eine vorhandene Speichersteuerungsstruktur be
trachtet wird, ist es wünschenswert, daß nur die Ausgangs
schaltung zum Erzeugen des Taktsignals innerhalb eines ande
ren, verschiedenen Schaltungsblocks vorhanden ist.
Darüber hinaus ist es möglich, während dieses Ausführungs
beispiel auf beide Fälle des Schreibens von Daten in einen
Speichermodul und des Auslesens von Daten aus diesem ange
wandt werden kann, wie oben beschrieben, daß nur das Ein
schreiben von Daten durch das erfindungsgemäße Taktvertei
lungsverfahren erfolgt, wobei das Lesen von Daten durch ein
herkömmliches Verfahren erfolgt. Ein derartiger Kompromiß
zwischen der Erfindung und dem Stand der Technik sowie al
ternative Beispiele für den Schaltungsaufbau können auch bei
den folgenden Ausführungsformen verwendet werden.
Fig. 6 zeigt eine Modifizierung des Ausführungsbeispiels von
Fig. 4, wobei Abschlußwiderstände 40-45 zu den Übertra
gungsleitungen 15-17 hinzugefügt sind die Abschlußwiderstände
sind selbstverständlich mit einer abschließenden
Spannungsversorgung verbunden.
Obwohl die Abschlußwiderstände mit beiden Enden jeder Über
tragungsleitung verbunden sind, wie es in Fig. 6 dargestellt
ist, können Abschlußwiderstände nur mit einem der Enden der
Übertragungsleitungen verbunden werden, in welchem Fall der
Effekt gut ist. Obwohl ein Abschluß an beiden Enden wir
kungsvoller ist, ist auch der Abschluß an einem Ende zuläs
sig, wenn Signale nur in einer Richtung laufen, z. B. wenn
die Übertragungsleitungen die Steuersignalleitung und die
Adressensignalleitung sind. In diesem Fall sollten die Enden
entgegengesetzt zu den Ausgangsschaltungen abgeschlossen
sein.
Die Werte der Abschlußwiderstände entsprechen häufig den
jeweiligen Impedanzen der Übertragungsleitungen. Um wir
kungsvoller zu sein, sollten die Übertragungsleitungen durch
ihre effektiven Impedanzen abgeschlossen werden. In diesem
Fall liegen die Werte nicht notwendigerweise streng fest,
sondern es kann eine Abweichung von ungefähr ± 20 Ω vorlie
gen.
Fig. 1 zeigt ein Beispiel für Anpassungswiderstände 46, 47,
48, 49, die zwischen Übertragungszweigleitungen 15A, 15B,
16A, 17A und die Übertragungsleitungen 15, 16, 17 eingefügt
sind. Die Anpassungswiderstände sind eingefügt, um die Am
plituden der Signale auf den Übertragungsleitungen 15-17
zu verringern und um die Reflexion von Signalen an den Ab
zweigungspunkten der Übertragungsleitungen durch Impedanzan
passung zwischen Übertragungsleitungen zu unterdrücken.
Derartige Anpassungswiderstände sind im einzelnen in den Do
kumenten JP-A-7-202947 und JP-A-7-283836 zu früher von der
Anmelderin eingereichten Patentanmeldungen beschrieben.
Diese Widerstände sind dahingehend von Wirkung, um die Re
flexion von Signalen an den Verbindungsstellen zu unterdrü
cken, wenn sich Signale von den Zweigleitungen zu den Über
tragungshauptleitungen ausbreiten. Die Werte dieser Wider
stände sollten auf die Impedanz der Zweigleitungen 15A, 15B,
16A, 17A, verringert um die jeweilige Hälfte der Impedanz
der jeweiligen Übertragungsleitungen 15, 16, 17, eingestellt
werden. Wenn die effektive Impedanz der Übertragungshaupt
leitung dadurch verringert wird, daß das Speichermodul auf
der Übertragungshauptleitung montiert wird, sollte die ef
fektive Impedanz anstelle der Impedanz der Hauptübertra
gungsleitung verwendet werden.
Es ist erwünscht, die Widerstandswerte im Bereich von 0,5
bis 1,5 mal dem zuvor abgeschätzten Wert einzustellen. Unge
fähr das Doppelte des Werts ist bei schnellem Betrieb auf
grund der niedrigen Amplitude wirkungsvoll.
Wenn die Anpassungswiderstände 46, 47, 48, 49 angebracht
sind, wie es in Fig. 1 dargestellt ist, ist es auch er
wünscht, daß Widerstände seitens des Speichermoduls mon
tiert werden, wie es in den Fig. 23, 24 und 25 dargestellt
ist. Diese Widerstände verfügen wünschenswerterweise über
Werte, die zur Anpassung zwischen den Übertragungsleitungen
innerhalb des Speichermoduls und den Leitern 15, 16, 17 auf
der Hauptplatine geeignet sind, um dadurch niedrige Signal
amplituden auf den Übertragungsleitungen 15-17 zu erzie
len. Die Widerstandswerte werden auf dieselbe Weise wie für
die obigen Anpassungswiderstände 46-49 bestimmt. Dabei
werden die Zweigleitungen als Übertragungsleitungen inner
halb des Speichermoduls berechnet.
Fig. 5 zeigt ein anderes Ausführungsbeispiel (Ausführungs
beispiel 2) der Erfindung. Elemente, die solchen beim vori
gen Ausführungsbeispiel entsprechen, werden nicht beschrie
ben.
Bei diesem Ausführungsbeispiel wird das von der Speicher
steuerung erzeugte Taktsignal in einen Lesetakt und einen
Schreibtakt unterteilt, und diese Taktsignale werden auf
derselben Taktübertragungsleitung 15 in jeweils entgegenge
setzten Richtungen übertragen. In Fig. 5 sind die Ausgangs
schaltung 11 für den Schreibtakt, die Ausgangsschaltung 11A
für den Lesetakt und die Empfangsschaltung 13 zum Empfangen
des Takts für den Empfang der Lesedaten durch die Speicher
steuerung dargestellt. Auch sind die Schaltung 12 zum Erzeu
gen von Daten und die Schaltung 14 zum Empfangen von Daten
dargestellt.
Obwohl es in Fig. 5 nicht dargestellt ist, ist es erwünscht,
daß die Ausgangsschaltungen 11, 11A über innerhalb der
Speichersteuerung 32 vorhandene Logikschaltungen zum Steuern
ihrer Ausgangssignale verfügen.
Wenn wiederum, wie beim ersten Ausführungsbeispiel angenom
men wird, daß der "Vorwärtsabschnitt" der Taktübertragungs
leitung 15 der Abschnitt von der Ausgangsschaltung 11 zum
(am weitesten von der Speichersteuerung entfernt liegenden)
Verbinder 34F ist, der "Rückwärtsabschnitt" derselben der
Abschnitt vom Vorderende des "Vorwärtsabschnitts" oder vom
Verbinder 34F zum Verbinder 34A ist, der "Vorwärtsabschnitt"
der Datenübertragungsleitung 16 der Abschnitt von der Aus
gangsschaltung 12 zum Verbinder 34F ist und der "Rückkehr
abschnitt" derselben der restliche Abschnitt (d. h. derjeni
ge vom Vorderende des "Vorwärtsabschnitts" zur Seite des
Speichermoduls) ist, können die Verbinder gemäß der folgen
den Regel angeschlossen werden:
- (1) Wenn die Verbinder mit dem "Vorwärtsabschnitt" der Takt übertragungsleitung verbunden werden, wird der "Vorwärtsab schnitt" der Datenübertragungsleitung mit den Verbindern verbunden.
- (2) Wenn die Verbinder mit dem "Rückwärtsabschnitt" der Taktübertragungsleitung verbunden werden, wird der "Rück kehrabschnitt" der Datenübertragungsleitung mit den Verbin dern verbunden.
So kann derselbe Effekt wie beim ersten Ausführungsbeispiel
dadurch erzielt werden, daß die Datensignal-Übertragungs
leitung auf die Hälfte verkleinert wird oder zwei Schreib-
und Lese-Übertragungsleitungen auf eine einzelne, gemeinsame
Schreib/Lese-Übertragungsleitung reduziert werden.
Der Ausgangsabschnitt der Ausgangsschaltung für den Schreib
takt sowie der Eingangsabschnitt der Eingangsschaltung für
den Lesetakt können innerhalb oder außerhalb des Schaltungs
blocks (integrierte Schaltung und Komponente) angeschlossen
werden. (Fig. 5 zeigt ein Beispiel für eine Verbindung in
nerhalb des Schaltungsblocks.)
Das zweite Ausführungsbeispiel stellt die Anwendung auf den
jenigen Typ dar, bei dem der im Speichermodul montierte
LSI-Speicher eine gemeinsame Eingangs-/Ausgangsschaltung für
E/A-Zwecke aufweist, oder er sowohl eine Eingangs- als auch
eine Ausgangsschaltung aufweist. Die Schaltungen innerhalb
des Moduls dieses Ausführungsbeispiels haben den Aufbau von
Fig. 26, während derjenige des ersten Ausführungsbeispiels
in Fig. 21 dargestellt ist. D. h., daß im Modul von Fig. 26
die Ausgangsschaltung 51 zum Erzeugen von Daten und die Emp
fangsschaltung 52 zum Empfangen von Daten angeschlossen
sind.
Fig. 7 zeigt eine Modifizierung des zweiten Ausführungsbei
spiels oder den Typ, bei dem die Speichersteuerung 32 über
die Zweigleitungen 15A-16A mit den Übertragungsleitungen
15, 16 verbunden ist (derselbe Typ wie beim ersten Ausfüh
rungsbeispiel von Fig. 6). Fig. 8 zeigt eine andere Modifi
zierung oder den Typ, bei dem die Anpassungswiderstände 46 -
48 zwischen die Zweigleitung 15A-16A und die Übertragungs
leitung 15, 16 geschaltet sind (derselbe Typ wie beim ersten
Ausführungsbeispiel in Fig. 1).
Nun wird das dritte Ausführungsbeispiel der Erfindung be
schrieben. Obwohl das Datensignal beim ersten und zweiten
Ausführungsbeispiel in zwei Richtungen verläuft, kann eine
Übertragung des Adressensignals oder des Steuersignals in
einer Richtung leicht dadurch erzielt werden, daß die Pfade
weggelassen werden, für die das Taktsignal zur Speicher
steuerung zurückkehrt, wie es in den Fig. 9 bis 11 darge
stellt ist. Dies kann auf Leitungen angewandt werden, die
ausschließlich zur Verwendung beim Schreiben von Daten die
nen.
In diesem Fall können, obwohl zwei Arten von Takten, oder
der Datentakt und ein anderer Signaltakt, an jedes Speicher
modul geliefert werden, das Adressensignal und das Steuersi
gnal unter Verwendung einer Datentaktschaltung empfangen
werden. Dabei können, wenn zwei Takte existieren, wie beim
zweiten Ausführungsbeispiel, das Adressensignal und das
Steuersignal unter Verwendung des Schreibtakts in den SDRAM
eingespeichert werden. Die Schaltungsanordnung innerhalb des
Speichermoduls ist vom in Fig. 27 dargestellten Typ, während
diejenige des zweiten Ausführungsbeispiels in Fig. 21 darge
stellt ist.
Fig. 12 zeigt das vierte Ausführungsbeispiel der Erfindung,
das in Zusammenhang mit dem zweiten Ausführungsbeispiel
steht. Wenn die Speichersteuerung mi 29237 00070 552 001000280000000200012000285912912600040 0002019723876 00004 29118t gemeinsamer E/A-Schal
tung verwendet wird, kann sich das Taktsignal wie beim ers
ten Ausführungsbeispiel nur in einer Richtung ausbreiten.
D. h., daß das Taktsignal von der Ausgangsschaltung 11 er
zeugt wird und das Schreibdatensignal von der Ausgangsschal
tung 12 erzeugt wird. Dabei arbeitet ein Umschalter 90 so,
daß er die Eingangs/Ausgangs-Schaltung mit der Übertra
gungsleitung 16A verbindet (in der Darstellung verfügt er
über eine Ausgangsschaltung 12 und eine davon getrennte Ein
gangsschaltung 14). So können das Taktsignal und das Daten
signal von der Speichersteuerung 32 über im wesentlichen
gleiche Leitungslängen an die Verbinder 34A-34F und an das
Speichermodul auf den Verbinder übertragen werden.
Beim Lesen verbindet der Umschalter 90 die Eingangs/Aus
gangs-Schaltung mit der Übertragungsleitung 16B, so daß die
über diese Übertragungsleitung 16B übertragenen Daten mit
tels des über die Übertragungsleitung 15B gelieferten Takts
eingespeichert werden können. So kann das beim ersten Aus
führungsbeispiel angegebene Taktsteuerungssystem für die
Schaltungen mit den Datenleitungen mit gemeinsamer E/A-Funk
tion verwendet werden.
Bei den Ausführungsbeispielen 1-4 hat der Takt, mit dem
die Daten eingespeichert werden, im wesentlichen eine andere
Phase als der Takt innerhalb der Speichersteuerung. Anders
gesagt, ist es, damit die Lesedaten innerhalb der Speicher
steuerung verwendet werden können, erforderlich, den Takt so
zu ändern (hierbei erfolgt eine Änderung von der Phase des
Rückkehrtakts auf die Phase des internen Takts), daß er er
neut durch den Takt innerhalb der Speichersteuerung kontrol
liert werden kann. So ist wünschenswerterweise eine Schal
tung für geänderte Zeitsteuerung, z. B. eine FIFO(First-in
First-out)-Schaltung mit dem Ausgangsknoten der Eingangs
schaltung 14 verbunden. Außerdem kann eine Einrichtung vor
handen sein, die entscheidet, zu welchem Zyklus des internen
Takts die Speichersteuerung eine Einspeicherung vornimmt,
was auf Grundlage der Stärke der Differenz zwischen den Pha
sen des sich durch den Leiter 15 ausbreitenden Takts und des
internen Takts erfolgt.
Außerdem können Daten leicht empfangen werden, wenn die Pha
sen des erzeugten Takts und des Rückkehrtakts durch ein
Stück Übertragungsleitung oder eine Verzögerungsschaltung so
eingestellt werden, daß sie einander gleich sind.
Fig. 35 zeigt ein Beispiel für die innerhalb der Speicher
steuerung 32 vorhandene Schaltung zum Ändern der Zeitsteue
rung. Die Schaltung zum Ändern der Zeitsteuerung umfaßt
mindestens eine D-Latchschaltung 25A und eine Flip-Flop-
Schaltung 25B. Die D-Latchschaltung 25A läßt Eingangsdaten
durch, wenn der Eingangstakt Hoch (oder Niedrig) ist, und
sie speichert Daten ein, wenn der Takt auf Niedrig (oder
Hoch) zurückkehrt, und sie hält sie, bis der Takt erneut auf
Hoch (oder Niedrig) zurückkehrt.
An die D-Latchschaltung 25A wird der Rückkehrtakt einer Po
sitivlogik oder Negativlogik gemäß 2Φ′ als Takt geliefert,
und an die Flip-Flop-Schaltung 25B wird der interne Takt ge
mäß einer Positivlogik oder Negativlogik mit 2Φ als Takt in
nerhalb der Speichersteuerung 32 geliefert.
Einer dieser Takte wird definitiv abhängig von der Stärke
der Phasendifferenz zwischen dem Takt 2Φ innerhalb der Spei
chersteuerung 32 und dem Rückkehrtakt 2Φ′ ausgewählt.
Wenn die Phasendifferenz zwischen den Takten 2Φ und 2Φ′ ge
rade die Hälfte des Intervalls ausmacht, wird der Negativlo
giktakt 2Φ′ an die D-Latchschaltung 25A geliefert, und der
Positivlogiktakt 2Φ wird an die Flip-Flop-Schaltung 25B ge
liefert, so daß die Abweichung korrigiert werden kann.
Wenn die Phase des Takts 2Φ gerade derjenigen des Takts 2Φ′
entspricht, wird der Negativlogiktakt 2Φ′ an die D-Latch
schaltung 25A geliefert, und der Positivlogiktakt 2Φ wird an
die Flip-Flop-Schaltung 25B geliefert.
Bei anderen Ausführungsbeispielen ist, wenn die Phasen
gleich sind, die Flip-Flop-Schaltung 25B nicht erforderlich,
und demgemäß kann das Ausgangssignal der Latchschaltung 25A
unmittelbar an die innerhalb vorhandene Speichersteuerung
geliefert werden.
Wenn ein Takt zum Betreiben der Speichermodule, der vom Takt
von der Speichersteuerung 32 abweicht, über eine gesonderte
Leitung an jedes Speichermodul geliefert wird, kann die
Schaltung zum Ändern der Zeitsteuerung seitens des Speicher
mduls vorhanden sein.
Fig. 36A zeigt eine Modifizierung des Ausführungsbeispiels
von Fig. 12, einschließlich der in Fig. 35 dargestellten
Schaltung zum Ändern der Zeitsteuerung. Auch wird, wie es in
Fig. 36A dargestellt ist, der Takt Φ nicht von der Speicher
steuerung 32, sondern von der Taktverteilungsschaltung vor
dem Verbinder 34A erzeugt. Obwohl der in Fig. 1 dargestellte
Takt oder der Takt Φ von der Speichersteuerung geliefert
werden kann, ist die Taktzugriffszeit der Speichersteuerung
32 im allgemeinen schneller als die des LSI-Speichers. Daher
wird der Lesevorgang schwerwiegender als der Schreibvorgang.
Demgemäß wird die Taktausgangsschaltung von der Vorderseite
des Verbinders 34A zur Speichersteuerung 32 verlegt, damit
die Phase des Takts nach vorne verschoben werden kann, wo
durch eine solche Einstellung erfolgt, daß die Schreib- und
Lesezeiten gleich sind.
Diese Modifizierung kann nicht nur beim in Fig. 12 darge
stellten Ausführungsbeispiel, sondern auch bei anderen Aus
führungsbeispielen verwendet werden. Außerdem ist außerhalb
der Speichersteuerung 32, wie in Fig. 36B dargestellt, eine
PLL(Phase Locked Loop)-Schaltung 70A mit einer Frequenztei
lerschaltung 71A vorhanden, wie in Fig. 36A dargestellt. An
ders gesagt, bildet diese PLL-Schaltung 70A mit der Fre
quenzteilerschaltung 71A gemäß Fig. 36A eine vergrößerte An
sicht der mit ′X′ dargestellten Komponente. Sie teilt die
Frequenz des von einem Taktsignalgenerator 360 zugeführten
Taktsignals mittels einer Taktverteilungsschaltung 361. Die
PLL-Schaltung 70A kann innerhalb der Speichersteuerung vor
handen sein.
Fig. 37A zeigt das fünfte Ausführungsbeispiel der Erfindung.
Bei diesem Ausführungsbeispiel sind die Übertragungsleitun
gen 15, 16 so verlegt, daß sie zwei Zeilen von Verbindern
34A-34F, 34G-34M schneiden.
Obwohl bei den vorigen Ausführungsbeispielen die mit dem
"Vorwärtsabschnitt" verbundene Verbinderzeile dieselbe ist
wie die, die mit dem "Rückwärtsabschnitt" verbunden ist, un
terscheidet sich bei diesem Ausführungsbeispiel die mit dem
"Vorwärtsabschnitt" verbundene Verbinderzeile (34A-34F)
von derjenigen (34G-34M), die mit dem "Rückwärtsabschnitt"
verbunden ist. So kann die Anzahl der unter den Verbindern
verlegten Verdrahtungsleitungen halbiert werden (vom "Vor
wärtsabschnitt" und "Rückwärtsabschnitt" auf entweder den
"Vorwärtsabschnitt" oder den "Rückwärtsabschnitt") verrin
gert werden, mit dem Ergebnis, daß das Layout auf einfache
Weise erfolgen kann und daß die Anzahl von Schichten für
Signalübertragungsleitungen auf der Schaltungsplatine ver
ringert werden kann.
Obwohl die Übertragungsleitungen 15, 16 mit allen Verbindern
verbunden sind, wie es in Fig. 37A dargestellt ist, können
sie mit einigen der Verbinder, z. B. mit abwechselnden Ver
bindern, verbunden sein.
Obwohl in den Figuren vor der Fig. 37A die Verbinder entwe
der mit dem "Vorwärtsabschnitt" oder dem "Rückwärtsab
schnitt" verbunden sind, können einige Verbinder existieren,
die weder mit dem "Vorwärtsabschnitt" noch mit dem "Rück
wärtsabschnitt" verbunden sind. Z. B. ist es möglich, daß
zwei parallele Leitungen verlegt sind, von denen die eine
mit geradzahligen Verbindern, oder 34B, 34D, . . . , 34F ver
bunden ist, während die andere mit den ungeradzahligen Ver
bindern oder 34A, 34D, . . . , 34E verbunden ist. Fig. 37B
zeigt eine PLL-Schaltung 70A mit einer Frequenzteilerschal
tung 71A, wobei diese Schaltungen entweder außerhalb der
Speichersteuerung 32 oder innerhalb derselben vorhanden sein
können.
Die in Fig. 37A dargestellte Modifizierung kann auf die Aus
führungsbeispiele von Fig. 36A, Fig. 12 auf Grundlage von
Fig. 36A sowie andere Ausführungsbeispiele angewandt werden.
Nun wird das sechste Ausführungsbeispiel beschrieben. Wenn
bei den Ausführungsbeispielen 1-5 die Speichersteuerung 32
die aus dem Speichermodul 30 gelesenen Daten empfängt, wer
den die Daten synchron mit dem von der Speichersteuerung 32
und über die Übertragungsleitung 15 empfangenen Taktsignal
empfangen. Beim sechsten Ausführungsbeispiel wird vom Spei
chermodul, das Daten erzeugt, ein Triggersignal für den
Zeitpunkt zum Empfangen der Daten vom Speichermodul erzeugt.
Nachfolgend werden Einzelheiten angegeben.
Fig. 46 zeigt das sechste Ausführungsbeispiel.
Eine Speichersteuerung 161 umfaßt eine Taktausgangsschal
tung 171, eine Ausgangsschaltung 172 vom Typ mit synchronem
Takt, eine Eingangsschaltung 181 und eine Eingangsschaltung
182, die synchron mit dem von der Eingangsschaltung 181 emp
fangenen Signal arbeitet. Die Ausgangsschaltung 172 und die
Eingangsschaltung 182 sind Schaltungen für Daten.
Es sind auch Übertragungsleitungen 114-117 dargestellt,
die Leiter darstellen, wie sie erzeugt werden, wenn ein Mo
dul der Speichersteuerung verwendet wird oder die abhängig
vom Layout auf der Hauptplatine erzeugt werden. Diese Über
tragungsleitungen sind nicht notwendigerweise vorhanden, und
das Vorhandensein dieser Übertragungsleitungen beschränkt
die Erfindung nicht.
Obwohl diese vier Schaltungen in einem Schaltungsblock vor
handen sind, können sie gesondert in mehreren Schaltungsblö
cken vorhanden sein.
Die Übertragungsleitung 110 wird zum Übertragen des Taktsi
gnals verwendet, das dazu erforderlich ist, daß sie Signale
von der Speichersteuerung 161 mit dem Takt von jeder auf den
Verbindern 140-145 montierten Speichermodul empfangen wer
den.
Die Übertragungsleitung 111 wird zum Übertragen des Trigger
signals (Rückkehrtakt) verwendet, das dazu erforderlich ist,
daß die aus dem Speicher des Speichermoduls gelesenen Daten
von der Speichersteuerung empfangen werden. Dieses Trigger
signal wird vom Datenlesespeicher erzeugt.
Dieses Triggersignal unterscheidet sich vom Takt, den die
Speichersteuerung erzeugt, und für jeden gelesenen Datenwert
wird ein Impuls als Triggerimpuls erzeugt.
Außerdem wird dieses Triggersignal wünschenswerterweise um
die Einschwingzeit der Speichersteuerung oder mehr gegenüber
den Daten verzögert, so daß die Lesedaten von der Speicher
steuerung empfangen werden können. Darüber hinaus ist es
wünschenswert, daß der Speicher die Daten für mehr als die
Haltezeit der Speichersteuerung ab dem Start des Triggersi
gnals hält.
Wie es in Fig. 46 dargestellt ist, sind zwei Übertragungs
leitungen für das Taktsignal bzw. das Datensignal in der
Speicherschaltung vorhanden, wobei die anderen Schaltungen
weggelassen sind. Demgemäß begrenzt, obwohl zwei Paare einer
Eingangsschaltung und einer Ausgangsschaltung vorhanden
sind, die Anzahl von Schaltungen die Erfindung nicht.
Die Verbindungsstellen zwischen den Übertragungsleitungen
und den Verbindern sind durch kleine schwarze Kreise gekenn
zeichnet.
D. h., daß in Fig. 46 das von der Speichersteuerung erzeug
te Taktsignal auf der Signalübertragungsleitung 110 an die
Verbinder 140, 142, . . . , 141 übertragen wird. Die Daten
schreibsignal-Übertragungsleitung 112 ist mit den Verbindern
in derselben Reihenfolge wie die Taktübertragungsleitung
verbunden.
Die Datenlese-Übertragungsleitung 113 und die Übertragungs
leitung 111 für das Triggersignal vom Speicher sind mit den
Verbindern in einer Reihenfolge verbunden, die umgekehrt zu
der für die Datenschreib-Übertragungsleitung ist. Anders ge
sagt, ist die Datenschreib-Übertragungsleitung ausgehend von
der Seite der Speichersteuerung der Reihe nach mit den Über
tragungsleitungen 141, 143, . . . , 140 verbunden.
Demgemäß ist die Summe aus der Datenschreib-Ausbreitungszeit
und der Leseausbreitungszeit unabhängig von der Position der
Speichersteuerung konstant.
Dabei ist es erwünscht, eine solche Konzeption vorzunehmen,
daß die Ausbreitungszeit für die Taktübertragungsleitung,
die Triggerübertragungsleitung, die Datenschreib-Übertra
gungsleitung und die Leseübertragungsleitung jeweils gleich
ist.
Wenn ein Verbinder vorliegt, mit dem kein Speichermodul ver
bunden ist, wird manchmal eine Blindlast angebracht, die dem
Speichermodul entspricht, um eine Änderung der effektiven
Impedanz aufgrund einer Änderung der Anzahl montierter Modu
le zu unterdrücken.
Obwohl in Fig. 46 ein beidendiger Abschluß dargestellt ist,
kann für ein Signal, das sich in einer Richtung ausbreitet,
ein einendiger Abschluß vorhanden sein, wie an den Übertra
gungsleitungen 110, 112 in Fig. 47. So kann die Anzahl mon
tierter Komponenten verringert werden, und es kann der
Stromverbrauch herabgesetzt werden. Außerdem können die Wi
derstände 150-153 weggelassen werden, wenn die Längen der
Übertragungsleitungen 114-117 ausreichend kurz sind, z. B.
wenn die Ausbreitungszeiten auf diesen Übertragungsleitungen
kleiner als ungefähr 1/6 der Anstiegszeit oder der Abfall
zeit des Signalverlaufs sind. In diesem Fall ist jedoch die
Signalamplitude auf dem Bus 110 groß, und so ist es er
wünscht, die Amplitude des Signals aus der Ausgangsschaltung
selbst zu verringern, wie in Fig. 48 dargestellt.
Darüber hinaus kann diese Schaltungsanordnung bei der Schal
tung mit kleiner Amplitude verwendet werden, wie sie im Do
kument JP-A-7-202947 zu einer von der Anmelderin eingereich
ten Patentanmeldung angegeben ist. Anders gesagt, haben die
Widerstände 150-153 die Wirkung, die Reflexion von Signa
len an Verzweigungspunkten zu unterdrücken, wenn sich die
Signale von Übertragungszweigleitungen 114-117 zur Über
tragungshauptleitung 110 ausbreiten. Die Widerstandswerte
sollten so eingestellt werden, daß sie den Impedanzen der
Übertragungszweigleitungen verringert um die Impedanz der
Übertragungshauptleitung entsprechen. Wenn die effektive Im
pedanz der Übertragungshauptleitung durch ein auf dieser
Übertragungshauptleitung montiertes Speichermodul herabge
setzt wird, werden die Widerstandswerte vorzugsweise so ge
wählt, daß sie kleiner als die obigen Werte sind.
Die Standardwiderstandswerte werden wünschenswerterweise im
Bereich von ungefähr dem 0,5- bis 1,5fachen der obigen Werte
festgelegt.
Nun wird das siebte Ausführungsbeispiel der Erfindung be
schrieben. Elemente, die solchen bei den vorigen Ausfüh
rungsbeispielen entsprechen, werden nicht beschrieben.
Obwohl beim sechsten Ausführungsbeispiel die Eingangsschal
tungen und die Ausgangsschaltungen in der Speichersteuerung
161 und dem Speichermodul 162 gesondert vorhanden sind,
zeigt Fig. 49 eine Modifizierung gemäß dem siebten Ausfüh
rungsbeispiel, bei dem in der Speichersteuerung 161 und dem
Speichermodul 162 Eingangs/Ausgangs-Schaltungen verwendet
sind. Die Eingangs/Ausgangs-Schaltung ist eine Schaltung,
die z. B. den Ausgangsabschnitt der Ausgangsschaltung 172
und den Eingangsabschnitt der Eingangsschaltung 182, wie mit
dem Schaltungsblock 161 verbunden (z. B. eine integrierte
Schaltung) enthält, wobei ein einzelner gemeinsamer An
schluß aus dem Block herausgezogen ist.
In diesem Fall ist zwischen dem gemeinsamen Anschluß und
die Übertragungsleitungen 116, 117 ein Umschalter 190 so ge
schaltet, daß der gemeinsame Anschluß mit der Übertra
gungsleitung 116 verbunden wird, wenn Daten geschrieben wer
den, während er mit der Übertragungsleitung 117 verbunden
wird, wenn Daten gelesen werden.
So hat das System mit der Eingangs/Ausgangs-Schaltung die
selbe Wirkung wie beim ersten Ausführungsbeispiel. Fig. 50
zeigt eine andere Modifizierung, bei der ein einseitiger Ab
schluß verwendet ist, wie in Fig. 47, jedoch nicht wie in
Fig. 49, und Fig. 51 zeigt noch eine andere Modifizierung,
bei der die Einfügewiderstände weggelassen sind, wie in Fig.
48.
Die Fig. 53 und 54 zeigen einen Speicherchip innerhalb des
Speichermoduls. Der Speicherchip in Fig. 53 wird beim in
Fig. 46 dargestellten Ausführungsbeispiel verwendet, und er
verfügt über die Eingangsschaltung 181 zur Takteingabe, die
Ausgangsschaltung 171 zum Erzeugen eines Triggersignals als
Rückkehrtakt, die Ausgangsschaltung 172 zum Erzeugen von
Lesedaten und die Eingangsschaltung 182 zum Empfangen von
Schreibdaten. Der in Fig. 54 dargestellte Chip enthält die
Eingangs/Ausgangs-Schaltung zum Erzeugen und Empfangen von
Daten.
Im allgemeinen ist in jedem Chip eine einzelne Eingangs
schaltung 181 zum Empfangen eines Takts enthalten. Der von
dieser Eingangsschaltung empfangene Takt wird so verwendet,
daß die Schreibdaten, das Steuersignal und das Adressensi
gnal mit dem Takt empfangen werden können.
Fig. 52 zeigt eine andere Modifizierung, bei der der "Vor
wärtsabschnitt" und der "Rückwärtsabschnitt" jeder Übertra
gungsleitung mit jeweils verschiedenen Verbindern verbunden
sind. So können der "Vorwärtsabschnitt" und der "Rückwärts
abschnitt" in derselben Schicht auf der Schaltungsplatine
verlegt werden, so daß die Anzahl von Schichten verringert
werden kann.
Fig. 55 ist ein Detailblockdiagramm der Ausgangsschaltung
und der Eingangsschaltung der Speichersteuerung für den Takt
und die Daten gemäß der Erfindung.
Flip-Flops 191D, 191S arbeiten synchron mit dem internen
Takt, und ein Flip-Flop 191L arbeitet synchron mit dem Trig
gersignal, wie es vom Speicher erzeugt und durch die Ein
gangsschaltung 181 empfangen wird.
So werden die Schreibdaten von der Speichersteuerung syn
chron mit dem Takt innerhalb des Chips erzeugt. Die Leseda
ten vom Speicher werden empfangen, wobei die Einschwing- und
Haltezeit durch das Triggersignal sicher beibehalten werden,
wobei eine erneute Einstellung hinsichtlich der zeitlichen
Lage (Phasensynchronisierung mit dem internen Takt) durch
den internen Takt im folgenden Flip-Flop erfolgt.
Daher kann die Übertragung von Signalen von der Speicher
steuerung zum Prozeßbus synchron mit der Phase des internen
Takts ausgeführt werden.
Obwohl das für die geänderte Zeitsteuerung verwendete Flip-Flop
191S bei diesem Ausführungsbeispiel einstufig ist, kön
nen mehrere Flip-Flop-Stufen verwendet werden. In diesem
Fall kann die Phase des dem Flip-Flop zugeführten Takts zwi
schen den Phasen des internen Takts und des Triggersignals
liegen. Außerdem ist es unter Verwendung mehrerer interner
Takte möglich, mehrere Flip-Flop-Stufen zur Änderung der
Zeitsteuerung zu betreiben.
Nachfolgend wird die Verbesserung bei der Taktübertragung
gemäß der Erfindung beschrieben. Bei den vorigen Ausfüh
rungsbeispielen wird das Taktsignal bei derselben Last wie
das Datensignal übertragen. Jedoch muß zur Datenübertragung
bei z. B. 100 MHz die Taktperiode so ausgewählt werden, daß
sie 10 ns (entsprechend 100 MHz) beträgt, während die Daten
periode 20 ns (entsprechend 50 MHz) oder das Doppelte der
Periode des Takts entspricht. So wird ein Verfahren zum sta
bileren Übertragen des Takts, gemäß der Erfindung, angege
ben.
Als erstes wird die Taktfrequenz (Periode) so ausgewählt,
daß sie mit der der Daten übereinstimmt. Dann wird ein mit
2 multiplizierter Takt aus dem Eingangstakt innerhalb des
Moduls oder des LSI-Speichers erzeugt, und der SDRAM wird so
kontrolliert, daß er Signale synchron mit diesem erzeugten
Takt empfängt und erzeugt.
Für dieselbe Funktion ist in der Speichersteuerung gesorgt.
Bei einem multiplizierenden Verdoppelungsverfahren kann das
Tastverhältnis vorzugsweise bei ungefähr 50% stabilisiert
werden, wenn einmal eine PLL-Schaltung zum Multiplizieren
mit vier und zum anschließenden Teilen durch 2 verwendet
wird, um einen verdoppelten Takt zu erzeugen. Im allgemeinen
wird die Taktfrequenz mit 2(N + 1) multipliziert und durch
(N + 1) geteilt, wobei N eine natürliche Zahl ist.
Die Fig. 28 bis 34 zeigen die Multiplizier- und Dividier
schaltungen.
In Fig. 28 wird der Takt 2Φ durch die PLL(Phase Locked
Loop)-Schaltung 70 mit der Teilerschaltung 71 verarbeitet,
um einen Takt mit dem 0,5fachen der Frequenz, oder den Takt
Φ, zu erzeugen. Dieser Takt wird von der Speichersteuerung
32 über die Ausgangsschaltung 11 erzeugt. Außerdem wird das
Datensignal von der Ausgangsschaltung 12 synchron mit dem
Ursprungstakt 2Φ erzeugt.
In Fig. 29 ist die PLL-Schaltung 70 mit der Teilerschaltung
71 hinter der Ausgangsschaltung 11 vorhanden. So kann die
Erfindung auf eine Speichersteuerung 32 ohne PLL-Schaltung
70 mit Teiler 71 angewandt werden.
In Fig. 30 wird der von der Empfangsschaltung 13 empfangene
Takt Φ′ hinsichtlich seiner Frequenz durch die PLL-Schaltung
70 mit Teilerschaltung 71 so multipliziert, daß ein Takt
mit der doppelten Frequenz, oder der Takt 2Φ′, erzeugt wird.
Dieser Takt 2Φ′ wird so verwendet, daß das von der Emp
fangsschaltung 14 empfangene Signal mit dem Takt durch das
Flip-Flop 25 eingespeichert wird. Der für den Einspeicher
vorgang verwendete Takt 2Φ′ unterscheidet sich vom Takt 2Φ
innerhalb der Speichersteuerung. Die Frequenz des Takts 2Φ
entspricht der des Takts 2Φ′, jedoch entspricht die Phase
des Takts 2Φ′ im allgemeinen nicht derjenigen des Takts 2Φ,
da der Takt 2Φ′ aus dem Takt Φ′ erzeugt wird, der von der
Speichersteuerung erzeugt und von dieser erneut empfangen
wird.
In Fig. 31 ist die PLL-Schaltung 70 mit Teilerschaltung 71
vor der Empfangsschaltung 13 vorhanden. So kann die Erfin
dung bei einer Speichersteuerung ohne PLL-Schaltung 70 mit
Teilerschaltung 71 angewandt werden.
In Fig. 32 sind die Taktausgangsschaltung und die Eingangs/
Ausgangs-Schaltung vorhanden. Die PLL-Schaltung 70 mit Tei
lerschaltung 71 erzeugt den Takt Φ mit der halben Frequenz
des internen Takts 2Φ. Dieser Takt wird von der Speicher
steuerung über die Ausgangsschaltung 11 erzeugt. Der an die
Speichersteuerung zurückgeführte Takt Φ′ wird von der Ein
gangsschaltung 13 empfangen und mit 2 multipliziert, um in
der PLL-Schaltung 70 mit Teilerschaltung 71 den Takt 2Φ′ zu
erzeugen. Die von der Ausgangsschaltung 12 erzeugten Daten
sind mit dem Takt 2Φ synchronisiert. Die von der Empfangs
schaltung 14 empfangenen Daten sind mit dem Takt 2Φ′ syn
chronisiert.
In Fig. 33 ist die PLL-Schaltung 70 mit Teilerschaltung 71
hinter der Ausgangsschaltung 11 und vor der Eingangsschal
tung 13 vorhanden, ähnlich wie in Fig. 31.
In Fig. 34 ist die PLL-Schaltung 70 mit Teilerschaltung 71
im Speichermodul vorhanden. Der auf dem Speicherbus übertra
gene Takt Φ′ wird an die PLL-Schaltung 70 mit Teilerschal
tung 71 geliefert, und der Takt 2Φ′ wird an den Taktstift
des Speichers 31 vom Synchrontyp, z. B. einem SDRAM, gelie
fert. Die PLL-Schaltung 70 mit Teilerschaltung 71 erzeugt
den Takt 2Φ′ mit dem Doppelten der Frequenz des Takts Φ′,
der von der Speichersteuerung geliefert wird.
Während die Speichersteuerung die E/A-Schaltung mit sowohl
der Empfangsschaltung als auch der Ausgangsschaltung ent
hält, wie es in den Fig. 32 und 33 dargestellt ist, kann
eine Speichersteuerung vom Typ mit getrennter Eingabe/Ausga
be verwendet werden, die Anschlüsse für jeweilige Empfangs-
und Ausgangsschaltungen aufweist, wie in den Fig. 38 und 39
dargestellt. Der Unterschied zwischen den Anordnungen der
Fig. 38 und 39 ist ähnlich dem zwischen den Anordnungen der
Fig. 32 und 33. D. h., daß die PLL-Schaltung innerhalb oder
außerhalb der Speichersteuerung vorhanden ist.
Fig. 40 zeigt ein Beispiel eines Speichermoduls mit
E/A-Trennung, das sich vom in Fig. 34 dargestellten E/A-Spei
chermodul unterscheidet.
Die Erfindung kann auch auf ein Speichermodul mit einem Puf
fer vom Registertyp (Fig. 42) und auf einen Speichermodul
mit einem einfacheren Puffer (der als Zwischenpuffer ohne
Einspeicherfunktion verwendet wird und als Durchschaltetyp
oder Bustreiber bezeichnet wird) (Fig. 43) angewandt werden.
Außerdem können in die Speichermodule der Ausführungsbei
spiele der Erfindung Widerstände eingefügt sein. Diese Wi
derstände können eine Amplitudenverringerung und eine Impe
danzanpassung ausführen und Reflexionsstörungen verhindern.
Fig. 41 ist eine Modifizierung der Anordnung von Fig. 40,
wobei Widerstände hinzugefügt sind. Die Fig. 44 und 45 sind
auch jeweils Modifizierungen der Anordnungen der Fig. 42 und
43, wobei Widerstände hinzugefügt sind.
Die Fig. 13 und 14 zeigen die auf der Hauptplatine gemäß der
Erfindung montierten Module. In Fig. 13 ist die Speicher
steuerung 32 unmittelbar auf die Hauptplatine montiert, und
die Speichermodule 30, von denen jedes über Speicher-ICs
(SDRAMs) 31 verfügt, die auf der Tochterplatine montiert
sind, sind über die Verbinder auf der Hauptplatine montiert.
In Fig. 14 ist die Speichersteuerung 32 auf der Tochterpla
tine jedes Moduls montiert. Die Fig. 15 und 16 zeigen Spei
cher-ICs 31, die unmittelbar, also nicht über die Verbinder,
auf der Hauptplatine montiert sind.
Einige der obenangegebenen Ausführungsbeispiele sind für die
Verbindung zwischen einem Cachespeicher und dem Prozessor
von Nutzen. Workstations und PCs verfügen über verschiedene
voneinander abweichende Busse wie einen Prozessorbus, einen
Speicherbus und einen Peripheriebus, wie in Fig. 17 darge
stellt. Während die Erfindung wie oben beschrieben auf die
Verbindung zwischen Speichermodulen angewandt ist, ist sie
nicht auf den Speicherbus beschränkt, sondern sie kann unab
hängig vom Vorhandensein oder Fehlen von Verbindern und Mo
dulen auf andere Busse angewandt sein. Darüber hinaus kann
die Erfindung bei einem Multimodul angewandt werden, das
mehrere innerhalb eines Gehäuses montierte LSIs umfaßt, die
nicht auf der Platine montiert sind.
Gemäß der Erfindung kann ein Design für schnelle Signalüber
tragung selbst bei einem Speichersystem erzielt werden, bei
dem die Signalübertragungszeit groß ist und die Verzöge
rungszeiten für jeweilige Moduls abhängig von deren Positi
onen voneinander verschieden sind.
Claims (38)
1. Signalübertragungssystem mit
- - einem ersten Schaltungsblock (32) mit einer ersten Aus gangsschaltung (11) zum Erzeugen eines ersten Signals;
- - mehreren zweiten Schaltungsblöcken (30) mit jeweils einer ersten Empfangsschaltung (50) zum Empfangen des ersten Si gnals; und
- - Übertragungsleitungen, die zwischen den ersten Schaltungs block und die zweiten Schaltungsblöcke geschaltet sind; dadurch gekennzeichnet, daß
- - der erste Schaltungsblock ferner eine zweite Ausgangs schaltung (12) zum Erzeugen eines zweiten Signals aufweist und
- - jeder der zweiten Schaltungsblöcke ferner eine zweite Emp fangsschaltung (51) zum Empfangen des zweiten Signals auf weist;
- - wobei die erste Empfangsschaltung das erste Signal syn chron mit dem zweiten Signal einspeichert.
2. Signalübertragungssystem nach Anspruch 1, dadurch ge
kennzeichnet, daß
- - die Übertragungsleitungen eine erste Übertragungsleitung (15) zur Ausbreitung des ersten Signals und eine zweite Übertragungsleitung (16) zur Ausbreitung des zweiten Signals umfassen, wobei die erste und zweite Übertragungsleitung vom ersten Schaltungsblock bis zum entferntesten zweiten Schal tungsblock oder einer entfernteren Position verlegt sind, und sie von dort zurückgeführt sind, um Vorwärts- und Rück wärts-Übertragungsleitungsabschnitte zu bilden; und
- - einige der mehreren zweiten Schaltungsblöcke mit den Vor wärts-Übertragungsleitungsabschnitten verbunden sind, wobei die restlichen zwei Schaltungsblöcke mit den Rückwärts-Über tragungsleitungsabschnitten verbunden sind.
3. Signalübertragungssystem nach Anspruch 2, dadurch ge
kennzeichnet, daß mit der ersten und zweiten Übertragungs
leitung Abschlußwiderstände (40, 41, 42, 44) verbunden
sind.
4. Signalübertragungssystem nach Anspruch 3, dadurch ge
kennzeichnet, daß eine dritte Übertragungsleitung (15A) zum
Übertragen des ersten Signals zwischen der ersten Ausgangs
schaltung (11) und der ersten Übertragungsleitung (15) vor
handen ist, eine vierte Übertragungsleitung (16A) zum Über
tragen des zweiten Signals zwischen der zweiten Ausgangs
schaltung (12) und der zweiten Übertragungsleitung (16) vor
handen ist, ein erster Widerstand (46) zwischen der ersten
Übertragungsleitung und der dritten Übertragungsleitung vor
handen ist, und ein zweiter Widerstand (48) zwischen der
zweiten Übertragungsleitung und der vierten Übertragungslei
tung vorhanden ist.
5. Signalübertragungssystem nach Anspruch 4, dadurch ge
kennzeichnet, daß der Widerstandswert des ersten Wider
stands im Bereich vom 0,5fachen bis zum Doppelten des Werts
liegt, der sich dadurch ergibt, daß die Hälfte der Impedanz
der ersten Übertragungsleitung (15) von der Impedanz der
dritten Übertragungsleitung (15A) abgezogen wird, und der
Widerstandswert des zweiten Widerstands im Bereich vom
0,5fachen bis zum Doppelten des Werts liegt, der sich dadurch
ergibt, daß die Hälfte der Impedanz der zweiten Übertra
gungsleitung (16) von der Impedanz der vierten Übertragungs
leitung (16A) abgezogen wird.
6. Signalübertragungssystem mit:
- - einem ersten Schaltungsblock (32) mit einer ersten Aus gangsschaltung (11) zum Erzeugen eines ersten Signals und einer ersten Empfangsschaltung (13) zum Empfangen eines zweiten Signals;
- - mehreren zweiten Schaltungsblöcken (30), von denen jeder eine zweite Empfangsschaltung (50) zum Empfangen des ersten Signals und eine zweite Ausgangsschaltung (52) zum Erzeugen des zweiten Signals aufweist; und
- - Übertragungsleitungen, die zwischen den ersten Schaltungs block und die zweiten Schaltungsblöcke geschaltet sind; dadurch gekennzeichnet, daß
- - der erste Schaltungsblock ferner eine dritte Ausgangs schaltung (12) zum Erzeugen eines dritten Signals und eine dritte Empfangsschaltung (14) zum Empfangen des dritten Si gnals aufweist;
- - die erste Empfangsschaltung das zweite Signal synchron mit dem dritten Signal einspeichert, das die dritte Empfangs schaltung empfängt;
- - die zweiten Schaltungsblöcke jeweils ferner eine vierte Empfangsschaltung zum Empfangen des dritten Signals aufwei sen;
- - die zweite Empfangsschaltung das erste Signal synchron mit dem dritten Signal einspeichert, das die vierte Empfangs schaltung empfängt; und
- - die zweite Ausgangsschaltung das zweite Signal synchron mit dem dritten Signal erzeugt, das die vierte Empfangs schaltung empfängt.
7. Signalübertragungssystem nach Anspruch 6, dadurch ge
kennzeichnet, daß
- - die Übertragungsleitungen eine erste Übertragungsleitung (15) zur Ausbreitung des ersten Signals, eine zweite Über tragungsleitung (16) zur Ausbreitung des zweiten Signals und eine dritte Übertragungsleitung (17) zur Ausbreitung des dritten Signals umfassen;
- - die erste, zweite und dritte Übertragungsleitung vom ers ten Schaltungsblock zum entferntesten zweiten Schaltungs block oder einer entfernteren Position verlegt sind und von dort zurückgeführt sind, um Vorwärts- und Rückwärts-Übertra gungsleitungsabschnitte auszubilden;
- - wobei einige der mehreren zweiten Schaltungsblöcke mit den Vorwärts-Übertragungsleitungsabschnitten der ersten und dritten Übertragungsleitung verbunden sind, wobei die rest lichen zweiten Schaltungsblöcke mit den Vorwärts-Übertra gungsleitungsabschnitten verbunden sind;
- - wobei die einigen zweiten Schaltungsblöcke, die mit dem Vorwärts-Übertragungsleitungsabschnitt der ersten Übertra gungsleitung verbunden sind, auch mit dem Rückwärts-Übertra gungsleitungsabschnitt der zweiten Übertragungsleitung ver bunden sind, wobei die restlichen zweiten Schaltungsblöcke ferner mit dem Vorwärts-Übertragungsleitungsabschnitt der zweiten Übertragungsleitung verbunden sind; und
- - die dritte Empfangsschaltung das dritte Signal über die dritte Übertragungsleitung empfängt.
8. Signalübertragungssystem nach Anspruch 7, dadurch ge
kennzeichnet, daß an die erste, zweite und dritte Übertra
gungsleitung Abschlußwiderstände (40-45) angeschlossen
sind.
9. Signalübertragungssystem nach Anspruch 8, dadurch ge
kennzeichnet, daß
- - eine erste Übertragungszweigleitung (15A) zum Übertragen des ersten Signals zwischen der ersten Ausgangsschaltung (11) und der ersten Übertragungsleitung (15) vorhanden ist, eine zweite Übertragungszweitleitung (16A) zum Übertragen des zweiten Signals zwischen der zweiten Empfangsschaltung (12) und der zweiten Übertragungsleitung (16) vorhanden ist, eine dritte Übertragungszweigleitung zum Übertragen des dritten Signals zwischen der dritten Ausgangsschaltung und der dritten Übertragungsleitung vorhanden ist, und eine vierte Übertragungszweigleitung zum Übertragen des dritten Signals zwischen der dritten Empfangsschaltung und der drit ten Übertragungsleitung vorhanden ist; und
- - ein erstes Widerstandselement (46) zwischen der ersten Übertragungsleitung und der ersten Übertragungszweigleitung vorhanden ist, ein zweites Widerstandselement (48) zwischen der zweiten Übertragungsleitung und der zweiten Übertra gungszweigleitung vorhanden ist, ein drittes Widerstandsele ment zwischen der dritten Übertragungsleitung und der drit ten Übertragungszweigleitung vorhanden ist, und ein viertes Widerstandselement zwischen der dritten Übertragungsleitung und der vierten Übertragungszweigleitung vorhanden ist.
10. Signalübertragungssystem nach Anspruch 9, dadurch ge
kennzeichnet, daß der Widerstandswert des ersten Wider
standselements im Bereich vom 0,5fachen bis zum Doppelten
des Werts liegt, der sich dadurch ergibt, daß die Hälfte
der Impedanz der ersten Übertragungsleitung von der Impedanz
der ersten Übertragungszweigleitung subtrahiert wird, der
Widerstandswert des zweiten Widerstandselements im Bereich
vom 0,5fachen bis zum Doppelten des Werts liegt, der sich
dadurch ergibt, daß die Hälfte der Impedanz der zweiten
Übertragungsleitung von der Impedanz der zweiten Übertra
gungszweigleitung abgezogen wird, der Widerstandswert des
dritten Widerstandselements im Bereich vom 0,5fachen bis zum
Doppelten des Werts liegt, der sich dadurch ergibt, daß die
Hälfte der Impedanz der dritten Übertragungszweigleitung ab
gezogen wird, und der Widerstandswert des vierten Wider
standselements im Bereich vom 0,5fachen bis zum Doppelten
des Werts liegt, der sich dadurch ergibt, daß die Hälfte
der Impedanz der dritten Übertragungsleitung von der Impe
danz der vierten Übertragungszweigleitung abgezogen wird.
11. Signalübertragungssystem mit
- - einem ersten Schaltungsblock (32) mit einer ersten Über tragungs- und Empfangsschaltung aus einer ersten Übertra gungsschaltung (11) zum Erzeugen eines ersten Datensignals und einer ersten Empfangsschaltung (13) zum Empfangen eines zweiten Datensignals;
- - zweiten Schaltungsblöcken mit jeweils einer zweiten Über tragungs- und Empfangsschaltung aus einer zweiten Empfangs schaltung (51) zum Empfangen des ersten Datensignals sowie einer zweiten Übertragungsschaltung (52) zum Erzeugen des zweiten Datensignals; und
- - Übertragungsleitungen zum Verbinden des ersten Schaltungs blocks mit den zweiten Schaltungsblöcken; dadurch gekennzeichnet, daß
- - der erste Schaltungsblock ferner eine dritte Übertragungs- und Empfangsschaltung aufweist, die aus einer dritten Aus gangsschaltung (12) zum Erzeugen eines dritten Taktsignals und einer dritten Empfangsschaltung (14) zum Empfangen eines vierten Taktsignals besteht, und mit einer vierten Übertra gungsschaltung (11A) zum Erzeugen des vierten Taktsignals;
- - die zweiten Schaltungsblöcke jeweils ferner eine vierte Empfangsschaltung (50) zum Empfangen des dritten Taktsignals und des vierten Taktsignals aufweisen; und
- - die zweite Empfangsschaltung das erste Datensignal syn chron mit dem dritten Taktsignal einspeichert, die zweite Ausgangsschaltung das zweite Datensignal synchron mit dem vierten Taktsignal erzeugt und die erste Empfangsschaltung das zweite Datensignal synchron mit dem vierten Taktsignal einspeichert.
12. Signalübertragungssystem nach Anspruch 11, dadurch ge
kennzeichnet, daß
- - die Übertragungsleitungen eine erste Übertragungsleitung (15) zum Übertragen des ersten und zweiten Datensignals zwi schen der ersten und zweiten Übertragungs- und Empfangs schaltung sowie eine zweite Übertragungsleitung (16) zum Übertragen des dritten und vierten Taktsignals zwischen der dritten Übertragungs- und Empfangsschaltung, der vierten Übertragungsschaltung und der vierten Empfangsschaltung um fassen;
- - die erste und die zweite Übertragungsleitung vom ersten Schaltungsblock zum entferntesten zweiten Schaltungsblock oder einer entfernteren Position verlegt sind und von dort zurückgeführt sind, um Vorwärts- und Rückwärts-Übertragungs leitungsabschnitte auszubilden; und
- - einige der zweiten Schaltungsblöcke mit den Vorwärtsab schnitten der ersten und zweiten Übertragungsleitung verbun den sind und die restlichen zweiten Schaltungsblöcke mit den Rückwärtsabschnitten der ersten und zweiten Übertragungslei tung verbunden sind.
13. Signalübertragungssystem nach Anspruch 12, dadurch ge
kennzeichnet, daß an die erste und zweite Übertragungslei
tung Abschlußwiderstände (40, 41, 42, 45) angeschlossen
sind.
14. Signalübertragungssystem nach Anspruch 13, dadurch ge
kennzeichnet, daß
- - eine dritte Übertragungsleitung (15A) zum Übertragen des ersten und zweiten Signals zwischen der ersten Übertragungs- und Empfangsschaltung (11, 13) und der ersten Übertragungs leitung (15) vorhanden ist, eine vierte Übertragungsleitung (16A) zum Übertragen dritter und vierter Signale zwischen der dritten Übertragungs-Empfangsschaltung (12, 14) und der zweiten Übertragungsleitung (16) vorhanden ist und eine fünfte Übertragungsleitung zum Übertragen eines vierten Si gnals zwischen der vierten Ausgangsschaltung (11A) und der ersten Übertragungsleitung vorhanden ist; und
- - ein erstes Widerstandselement (46) zwischen der ersten und der dritten Übertragungsleitung vorhanden ist, ein zweites Widerstandselement zwischen der ersten und vierten Übertra gungsleitung vorhanden ist und ein drittes Widerstandsele ment (15B) zwischen der zweiten und fünften Übertragungslei tung vorhanden ist.
15. Signalübertragungssystem nach Anspruch 14, dadurch ge
kennzeichnet, daß der Widerstandswert des ersten Wider
standselements im Bereich vom 0,5fachen bis zum Doppelten
des Rests aus der Subtraktion der Hälfte der Impedanz der
ersten Übertragungsleitung von der Impedanz der dritten
Übertragungsleitung liegt, der Widerstandswert des zweiten
Widerstandselements im Bereich vom 0,5fachen bis zum Doppel
ten des Rests aus der Subtraktion der Hälfte der Impedanz
der zweiten Übertragungsleitung von der Impedanz der vierten
Übertragungsleitung liegt, und der Widerstandswert des drit
ten Widerstandselements im Bereich vom 0,5fachen bis zum
Doppelten des Rests aus der Subtraktion der Hälfte der Impe
danz der zweiten Übertragungsleitung von der Impedanz der
fünften Übertragungsleitung liegt.
16. Signalübertragungssystem, gekennzeichnet durch:
- - eine Taktschaltung zum Erzeugen eines ersten Taktsignals;
- - einen ersten Schaltungsblock mit einer Taktverteilungs schaltung zum Verteilen des von der Taktschaltung empfange nen ersten Taktsignals an die eigenen Schaltungen, einer ersten Ausgangsschaltung zum Liefern eines zweiten Taktsi gnals, wie von der Taktverteilungsschaltung verteilt, nach außen, und einer zweiten Ausgangsschaltung zum Liefern eines dritten Signals nach außen; und
- - mehrere zweite Schaltungsblöcke mit jeweils einer ersten Empfangsschaltung zum Empfangen des zweiten Taktsignals, einer zweiten Empfangsschaltung zum Empfangen des dritten Signals, und einer Latchschaltung zum Einspeichern des von der zweiten Empfangsschaltung empfangenen zweiten Signals synchron mit dem ersten Signal.
17. Signalübertragungssystem nach Anspruch 16, dadurch ge
kennzeichnet, daß die Taktverteilungsschaltung das Taktsi
gnal mit 1/2 multipliziert und sie einen Takt halber Fre
quenz an die erste Ausgangsschaltung verteilt.
18. Signalübertragungssystem nach Anspruch 17, dadurch ge
kennzeichnet, daß eine Schaltung zum Verdoppeln der Fre
quenz des von der zweiten Empfangsschaltung empfangenen
Taktsignals zwischen der zweiten Empfangsschaltung und der
Latchschaltung vorhanden ist.
19. Signalübertragungssystem, gekennzeichnet durch:
- - eine Taktschaltung zum Erzeugen eines Taktsignals;
- - eine erste integrierte Schaltung mit einer ersten Aus gangsschaltung zum Empfangen des Taktsignals und zum Erzeu gen eines ersten Signals synchron mit dem empfangenen Takt signal;
- - mehrere zweite integrierte Schaltungen (31) mit jeweils einer ersten Empfangsschaltung zum Empfangen des ersten Si gnals synchron mit dem Taktsignal;
- - eine erste Übertragungsleitung (15) zum Übertragen des Taktsignals an die zweiten integrierten Schaltungen;
- - eine zweite Übertragungsleitung (16) zum Übertragen des ersten Signals an die zweiten integrierten Schaltungen; und
- - eine Schaltungsplatine (33) zum Montieren der Taktschal tung sowie der ersten und zweiten integrierten Schaltungen;
- - wobei die mehreren zweiten integrierten Schaltungen in einer Reihe auf der Schaltungsplatine angeordnet sind und sie in Reihe mit der ersten Übertragungsleitung verbunden sind.
20. Signalübertragungssystem nach Anspruch 19, dadurch ge
kennzeichnet, daß
- - die erste Übertragungsleitung ausgehend von der Taktschal tung zur entferntesten zweiten integrierten Schaltung oder zu einer entfernteren Position verlegt ist und sie von dort aus zurückgeführt ist, wobei sie sich zur zweiten integrier ten Schaltung erstreckt, die am nächsten bei der Taktschal tung liegt, um im wesentlichen parallele Vorwärts- und Rück wärts-Übertragungsleitungsabschnitte auszubilden; und
- - einige der zweiten integrierten Schaltungen mit dem Vor wärtsabschnitt der ersten Übertragungsleitung verbunden sind, während die restlichen zweiten integrierten Schaltun gen mit dem Rückwärtsabschnitt der ersten Verdrahtungs-Über tragungsleitung verbunden sind.
21. Signalübertragungssystem nach Anspruch 20, dadurch ge
kennzeichnet, daß
- - die zweite Übertragungsleitung ausgehend von der ersten integrierten Schaltung zur entferntesten zweiten integrier ten Schaltung oder zu einer entfernteren Position verlegt ist, und sie von dort aus zurückgeführt ist, wobei sie sich bis zur zweiten integrierten Schaltung erstreckt, die am nächsten bei der ersten integrierten Schaltung liegt, um im wesentlichen parallele Vorwärts- und Rückwärts-Übertragungs leitungsabschnitte auszubilden;
- - die zweiten integrierten Schaltungen auf dieselbe Weise mit der zweiten Übertragungsleitung verbunden sind, auf die die zweiten integrierten Schaltungen mit der ersten Übertra gungsleitung verbunden sind.
22. Signalübertragungssystem nach Anspruch 21, dadurch ge
kennzeichnet, daß
- - jede der zweiten integrierten Schaltungen ferner eine zweite Ausgangsschaltung zum Erzeugen eines zweiten Signals aufweist;
- - die erste integrierte Schaltung eine zweite Empfangsschal tung zum Empfangen des zweiten Signals aufweist;
- - ein dritter Verdrahtungsleiter vorhanden ist, um das zwei te Signal zwischen der ersten integrierten Schaltung und den zweiten integrierten Schaltungen zu übertragen;
- - die erste Übertragungsleitung mit jeder der zweiten inte grierten Schaltungen verbunden ist und sie sich dann zur ersten integrierten Schaltung erstreckt;
- - die zweiten integrierten Schaltungen das zweite Signal synchron mit dem über die erste Übertragungsleitung empfan genen Taktsignal erzeugen; und
- - die erste integrierte Schaltung das zweite Signal synchron mit dem über die erste Übertragungsleitung empfangenen Takt empfängt.
23. Signalübertragungssystem, gekennzeichnet durch:
- - eine Taktschaltung zum Erzeugen eines Taktsignals;
- - eine Taktverteilungsschaltung zum Multiplizieren des Takt signals mit 1/2 und zum Verteilen des Takts halbierter Fre quenz als erstes Signal;
- - einen ersten Schaltungsblock, der das Taktsignal empfängt und synchron mit diesem Taktsignal arbeitet, wobei dieser erste Schaltungsblock eine zweite Ausgangsschaltung zum Er zeugen eines zweiten Signals nach außen aufweist; und
- - zweite Schaltungsblöcke mit jeweils einer zweiten Emp fangsschaltung zum Empfangen des zweiten Signals, einer ers ten Empfangsschaltung zum Empfangen des ersten Signals, einer Multiplizierschaltung zum Erzeugen eines dritten Si gnals, das sich durch Verdoppeln der Frequenz des von der ersten Empfangsschaltung empfangenen ersten Signals ergibt, und einer Latchschaltung zum Einspeichern des von der zwei ten Empfangsschaltung empfangenen zweiten Signals synchron mit dem dritten Signal.
24. Signalübertragungssystem, gekennzeichnet durch:
- - einen ersten Schaltungsblock (32) mit einer ersten Aus gangsschaltung (11) zum Erzeugen eines ersten Signals, einer ersten Empfangsschaltung (13) zum Empfangen des ersten Si gnals und einer ersten Eingangs/Ausgangs-Schaltung (12, 14) zum Erzeugen eines zweiten Signals und zum Empfangen eines dritten Signals;
- - mehrere zweite Schaltungsblöcke (30, 31) mit jeweils einer dritten Empfangsschaltung (50) zum Empfangen des ersten Si gnals, einer vierten Empfangsschaltung (52) zum Empfangen des zweiten Signals sowie einer dritten Ausgangsschaltung (52) zum Erzeugen des dritten Signals;
- - eine erste Übertragungsleitung (15) zum Übertragen des ersten Signals sowie eine zweite Übertragungsleitung (16) zum Übertragen des zweiten und dritten Signals, wobei die Übertragungsleitungen ausgehend vom ersten Schaltungsblock zum entferntesten zweiten Schaltungsblock oder zu einer ent fernteren Position verlegt sind, und sie zurückgeführt sind, wobei sie sich zum ersten Schaltungsblock zurückerstrecken, um Vorwärts- und Rückwärts-Übertragungsleitungsabschnitte auszubilden, wobei einige der zweiten Schaltungsblöcke mit den Vorwärts-Übertragungsleitungsabschnitten der ersten und zweiten Übertragungsleitung verbunden sind und wobei die restlichen zweiten Schaltungsblöcke mit den Rückwärts-Lei terabschnitten verbunden sind; und
- - eine Umschaltstufe (90) mit Umschaltfunktion zwischen der zweiten Übertragungsleitung und der ersten Eingangs/Aus gangs-Schaltung, die so vorhanden ist, daß das zweite Si gnal in derselben Richtung wie das erste Signal übertragen werden kann und das dritte Signal in der Richtung entgegen gesetzt zu der des ersten Signals übertragen werden kann, wobei die erste Eingangs/Ausgangs-Schaltung das zweite Si gnal synchron mit dem ersten Signal einspeichert.
25. Signalübertragungssystem nach Anspruch 24, dadurch ge
kennzeichnet, daß ein Abschlußwiderstand an ein Ende oder
beide Enden der ersten Übertragungsleitung oder zweiten
Übertragungsleitung angeschlossen ist.
26. Signalübertragungssystem nach Anspruch 25, dadurch ge
kennzeichnet, daß eine dritte Übertragungsleitung zum Über
tragen des ersten Signals zwischen der ersten Ausgangsschal
tung und der ersten Übertragungsleitung vorhanden ist, eine
vierte Übertragungsleitung zum Übertragen des zweiten Si
gnals zwischen der Umschaltstufe und der zweiten Übertra
gungsleitung vorhanden ist und eine fünfte Übertragungslei
tung zum Übertragen des dritten Signals zwischen der Um
schaltstufe und der zweiten Übertragungsleitung vorhanden
ist.
27. Signalübertragungssystem nach Anspruch 26, dadurch ge
kennzeichnet, daß ein erster Widerstand zwischen der ersten
Übertragungsleitung und der dritten Übertragungsleitung vor
handen ist, ein zweiter Widerstand zwischen der ersten Über
tragungsleitung und der vierten Übertragungsleitung vorhan
den ist, und ein dritter Widerstand zwischen der zweiten
Übertragungsleitung und der fünften Übertragungsleitung vor
handen ist.
28. Signalübertragungssystem nach Anspruch 27, dadurch ge
kennzeichnet, daß der Widerstandswert des ersten Wider
stands im Bereich vom 0,5fachen bis zum Doppelten des Rests
aus der Subtraktion der Hälfte der Impedanz der ersten
Übertragungsleitung von der Impedanz der dritten Übertra
gungsleitung liegt, der Widerstandswert des zweiten Wider
stands im Bereich vom 0,5fachen bis zum Doppelten des Rests
aus der Subtraktion aus der Hälfte der Impedanz der ersten
Übertragungsleitung von der Impedanz der vierten Übertra
gungsleitung liegt, und der Widerstandswert des dritten Wi
derstands im Bereich vom 0,5fachen bis zum Doppelten des
Rests aus der Subtraktion der Hälfte der Impedanz der zwei
ten Übertragungsleitung von der Impedanz der fünften Über
tragungsleitung liegt.
29. Signalübertragungssystem nach Anspruch 27, dadurch ge
kennzeichnet, daß die erste Eingangs/Ausgangs-Schaltung das
dritte Signal synchron mit einem Signal verdoppelter Fre
quenz empfängt, das sich durch Verdoppeln des durch die ers
te Empfangsschaltung empfangenen Signals ergibt.
30. Signalübertragungssystem nach Anspruch 29, dadurch ge
kennzeichnet, daß eine Phaseneinstellschaltung vorhanden
ist, um die Phase des von der ersten Eingangs/Ausgangs-
Schaltung empfangenen dritten Signals in ein Signal umzuset
zen, das synchron mit dem ersten Signal gesteuert werden
kann.
31. Speichersystem, gekennzeichnet durch:
- - eine Schaltungsplatine (33), auf der eine Taktausgangs schaltung zum Erzeugen eines Taktsignals, eine Speicher steuerung (32) und eine Reihe mehrerer Speichermodule (30) montiert sind; und
- - eine erste Übertragungsleitung (15) zum Übertragen des Taktsignals, eine zweite Übertragungsleitung (16) zum Über tragen eines Signals von der Speichersteuerung an die Spei chermodule und eine dritte Übertragungsleitung (17) zum Übertragen eines Signals von den Speichermodulen an die Speichersteuerung;
- - wobei die erste Übertragungsleitung ausgehend von der Taktausgangsschaltung zu den mehreren Speichermodulen ver legt ist und zu diesen in Reihe geschaltet ist;
- - wobei die zweite und dritte Übertragungsleitung ausgehend von der Speichersteuerung zu den mehreren Speichermodulen verlegt sind und mit dieser in Reihe geschaltet sind;
- - wobei die zweite Übertragungsleitung ausgehend von der Speichersteuerung zum entferntesten Speichermodul oder zu einem entfernteren Ort verlegt ist und von dort zurückge führt ist, wobei sie sich zum Speichermodul erstreckt, der am nächsten an der Speichersteuerung liegt, um Vorwärts- und Rückwärts-Übertragungsleitungsabschnitte auszubilden;
- - wobei die erste und dritte Übertragungsleitung ausgehend von der Speichersteuerung zum entferntesten Speichermodul oder einem entfernteren Ort verlegt sind und von dort zu rückgeführt sind, wobei sie sich bis zum Speichermodul er strecken, der am nächsten bei der Speichersteuerung liegt, wobei sie dann die Speichersteuerung erreichen, um Vorwärts- und Rückwärts-Übertragungsleitungsabschnitte zu bilden;
- - wobei einige der Speichermodule mit den Vorwärtsabschnit ten der ersten und zweiten Übertragungsleitung verbunden sind, während die restlichen Speichermodule mit den Rück wärtsabschnitten der ersten und zweiten Übertragungsleitung verbunden sind; und
- - wobei einige der mit dem Vorwärtsabschnitt der ersten Übertragungsleitung verbundenen Speichermodule ferner mit dem Rückwärtsabschnitt der dritten Übertragungsleitung ver bunden sind, und wobei die restlichen Speichermodule ferner mit dem Vorwärtsabschnitt der dritten Übertragungsleitung verbunden sind.
32. Speichersystem mit:
- - einer Schaltungsplatine (33), auf der eine Taktausgabe schaltung zum Erzeugen eines Taktsignals, eine Speicher steuerung (32) und eine Reihe mehrerer Speichermodule (30) montiert sind; und
- - einer ersten Übertragungsleitung (15) zum Übertragen des Taktsignals sowie einer zweiten Übertragungsleitung (16) zum Übertragen eines Signals von der Speichersteuerung zu den Speichermodulen; dadurch gekennzeichnet, daß
- - die erste Übertragungsleitung ausgehend von der Taktaus gabeschaltung zu den mehreren Speichermodulen verlegt ist und mit diesen in Reihe geschaltet ist, und die zweite Über tragungsleitung ausgehend von der Speichersteuerung zu den Speichermodulen verlegt ist und mit diesen in Reihe geschal tet ist, wodurch die erste und zweite Übertragungsleitung mit den Speichermodulen verbunden sind.
33. Speichersystem nach Anspruch 32, dadurch gekennzeich
net, daß
- - die erste und die zweite Übertragungsleitung ausgehend von der Speichersteuerung zum entferntesten Speichermodul oder einem entfernteren Ort verlegt sind und von dort zurückge führt sind, wobei sie sich zum Speichermodul erstrecken, das am nächsten bei der Speichersteuerung liegt, um Vorwärts- und Rückwärts-Übertragungsleitungsabschnitte zu bilden; und
- - einige der Speichermodule mit den Vorwärtsabschnitten der ersten und zweiten Übertragungsleitungen verbunden sind, während die restlichen Speichermodule mit den Rückwärtsab schnitten der ersten und zweiten Übertragungsleitungen ver bunden sind.
34. Schaltungsplatine für ein Speichersystem, mit:
- - einer Schaltungsplatine (33), auf der eine Taktausgabe schaltung zum Erzeugen eines Taktsignals, eine Speicher steuerung (32) und eine Reihe mehrerer Verbinder (34) zum Anschließen von Speichermodulen montiert sind; und
- - ersten Übertragungsleitungen (15) zum Übertragen des Takt signals, einer zweiten Übertragungsleitung (16) zum Übertra gen eines Signals von der Speichersteuerung an die Verbinder und einer dritten Übertragungsleitung (17) zum Übertragen eines Signals von den Verbindern an die Speichersteuerung; dadurch gekennzeichnet, daß
- - die erste Übertragungsleitung von der Taktausgabeschaltung zu den mehreren Verbindern verlegt ist und mit diesen in Reihe geschaltet ist;
- - die zweite und die dritte Übertragungsleitung ausgehend von der Speichersteuerung zu den mehreren Verbindern verlegt sind und mit diesen in Reihe geschaltet sind;
- - die zweite Übertragungsleitung ausgehend von der Speicher steuerung zum entferntesten Verbinder oder zu einem entfern teren Ort verlegt ist und von dort zurückgeführt ist, wobei sie sich bis zum Verbinder erstreckt, der am nächsten bei der Speichersteuerung liegt, um Vorwärts- und Rückwärts- Übertragungsleitungsabschnitte zu bilden;
- - die erste und die dritte Übertragungsleitung ausgehend von der Speichersteuerung zum entferntesten Verbinder oder einem entfernteren Ort verlegt sind und von dort zurückgeführt sind, wobei sie sich bis zum Verbinder erstrecken, der am nächsten an der Speichersteuerung liegt, wobei sie dann die se Speichersteuerung erreichen, um Vorwärts- und Rückwärts- Übertragungsleitungsabschnitte zu bilden;
- - einige der Verbinder mit den Vorwärtsabschnitten der ers ten und zweiten Übertragungsleitung verbunden sind, während die restlichen Verbinder mit den Rückwärtsabschnitten der ersten und zweiten Übertragungsleitung verbunden sind; und
- - einige der mit dem Vorwärtsabschnitt der ersten Übertra gungsleitung verbundenen Verbinder ferner mit dem Rückwärts abschnitt der dritten Übertragungsleitung verbunden sind, während die restlichen Verbinder mit dem Vorwärtsabschnitt der dritten Übertragungsleitung verbunden sind.
35. Schaltungsplatine für ein Speichersystem, mit:
- - einer Schaltungsplatine (33), auf der eine Taktausgabe schaltung zum Erzeugen eines Taktsignals, eine Speicher steuerung (32) und mehrere Verbinder (34) zum Anschließen von Speichermodulen montiert sind; und
- - einer erste Übertragungsleitung (15) zum Übertragen des Taktsignals sowie einer zweiten Übertragungsleitung (16) zum Übertragen eines Signals von der Speichersteuerung an die Verbinder; dadurch gekennzeichnet, daß
- - die erste Übertragungsleitung ausgehend von der Taktausga beschaltung zu den mehreren Verbindern verlegt ist und mit diesen in Reihe geschaltet ist; und die zweite Übertragungs leitung ausgehend von der Speichersteuerung zu den mehreren Verbindern verlegt ist und mit diesen in Reihe geschaltet ist; wodurch die erste und die zweite Übertragungsleitung mit den Verbindern verbunden sind.
36. Schaltungsplatine für ein Speichersystem nach Anspruch
35, dadurch gekennzeichnet, daß
- - die erste und die zweite Übertragungsleitung ausgehend von der Speichersteuerung zum entferntesten Verbinder oder einem entfernteren Ort verlegt sind und von dort zurückgeführt sind, wobei sie sich bis zum Verbinder erstrecken, der am nächsten an der Speichersteuerung liegt, um Vorwärts- und Rückwärts-Übertragungsleitungsabschnitte zu bilden; und
- - einige der Verbinder mit den Vorwärtsabschnitten der ers ten und zweiten Übertragungsleitung verbunden sind, während die restlichen Verbinder mit den Rückwärtsabschnitten der ersten und zweiten Übertragungsleitung verbunden sind.
37. Signalübertragungssystem mit:
- - einem ersten Schaltungsblock (32) mit einer ersten Aus gangsschaltung zum Erzeugen eines ersten Signals, einer zweiten Ausgangsschaltung zum Erzeugen eines zweiten Si gnals, einer ersten Empfangsschaltung zum Empfangen eines dritten Signals und einer zweiten Empfangsschaltung zum Emp fangen eines vierten Signals;
- - mehreren zweiten Schaltungsblöcken (30) mit jeweils einer dritten Empfangsschaltung zum Empfangen des ersten Signals, einer vierten Empfangsschaltung zum Empfangen des zweiten Signals, einer dritten Ausgangsschaltung zum Erzeugen des dritten Signals und einer vierten Ausgangsschaltung zum Er zeugen des vierten Signals; und
- - einer ersten, zweiten, dritten und vierten Übertragungs leitung zum Übertragen des ersten, zweiten, dritten und vierten Signals zwischen dem ersten Schaltungsblock und den zweiten Schaltungsblöcken; dadurch gekennzeichnet, daß
- - die erste, zweite, dritte und vierte Übertragungsleitung ausgehend vom ersten Schaltungsblock zum entferntesten Schaltungsblock oder einer entfernteren Position verlegt sind und von dort zurückgeführt sind, um Vorwärts- und Rück wärts-Übertragungsleitungsabschnitte zu bilden;
- - einige der zweiten Schaltungsblöcke mit den Vorwärtsab schnitten der Übertragungsleitungen für das erste und dritte Signal verbunden sind, während der Rest der zweiten Schal tungsblöcke mit den zugehörigen Rückwärts-Übertragungslei tungsabschnitten verbunden ist;
- - einige der zweiten Schaltungsblöcke, die mit dem Vorwärts abschnitt der Übertragungsleitung für das erste Signal ver bunden sind, ferner mit den Rückwärts-Übertragungsleitungs abschnitten für das zweite und vierte Signal verbunden sind, wobei die anderen zwei Schaltungsblöcke mit den Vorwärts- Übertragungsleitungsabschnitten für das zweite und vierte Signal verbunden sind; und
- - die zweite Empfangsschaltung das vierte Signal synchron mit dem dritten Signal einspeichert, und die vierte Emp fangsschaltung das vierte Signal synchron mit dem ersten Signal einspeichert.
38. Signalübertragungsleitung mit:
- - einem ersten Schaltungsblock (32) mit einer ersten Aus gangsschaltung zum Erzeugen eines ersten Signals, einer ers ten Empfangsschaltung zum Empfangen eines dritten Signals und einer ersten Eingangs/Ausgangs-Schaltung zum Erzeugen eines zweiten Signals und zum Empfangen eines vierten Si gnals;
- - mehreren zweiten Schaltungsblöcken (30) mit jeweils einer zweiten Empfangsschaltung zum Empfangen des ersten Signals, einer zweiten Ausgangsschaltung zum Erzeugen des dritten Si gnals und einer zweiten Eingangs/Ausgangs-Schaltung zum Emp fangen des zweiten Signals und zum Erzeugen des vierten Si gnals; und
- - einer ersten Übertragungsleitung (15) zum Übertragen des ersten Signals zwischen dem ersten Schaltungsblock und den zweiten Schaltungsblöcken, einer zweiten Übertragungsleitung (16) für das zweite und das vierte Signal sowie einer drit ten Übertragungsleitung (17) für das dritte Signal; dadurch gekennzeichnet, daß
- - die erste, zweite und dritte Übertragungsleitung ausgehend vom ersten Schaltungsblock zum entferntesten zweiten Schal tungsblock oder einer entfernteren Position verlegt sind und von dort zurückgeführt sind, um Vorwärts- und Rückwärts- Übertragungsleitungsabschnitte zu bilden;
- - einige der zweiten Schaltungsblöcke mit den Vorwärts-Über tragungsleitungsabschnitten für das erste und zweite Signal verbunden sind, während die restlichen zweiten Schaltungs blöcke mit den Rückwärts-Übertragungsleitungsabschnitten für das erste und zweite Signal verbunden sind;
- - einige der zweiten Schaltungsblöcke, die mit dem Vorwärts- Übertragungsleitungsabschnitt für das erste Signal verbunden sind, ferner mit dem Rückwärts-Übertragungsleitungsabschnitt für das dritte Signal verbunden sind, und die restlichen zwei Schaltungsblöcke mit dem Vorwärts-Übertragungsleitungs abschnitt für das dritte Signal verbunden sind; und
- - die zweite Eingangs/Ausgangs-Schaltung das zweite Signal synchron mit dem ersten Signal einspeichert, und die erste Eingangs/Ausgangs-Schaltung das vierte Signal synchron mit dem dritten Signal einspeichert.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14543196 | 1996-06-07 | ||
JP8-145431 | 1996-06-07 | ||
JP9-037390 | 1997-02-21 | ||
JP3739097 | 1997-02-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19723876A1 true DE19723876A1 (de) | 1997-12-11 |
DE19723876B4 DE19723876B4 (de) | 2005-02-17 |
Family
ID=26376520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19723876A Expired - Fee Related DE19723876B4 (de) | 1996-06-07 | 1997-06-06 | Signalübertragungsvorrichtung |
Country Status (3)
Country | Link |
---|---|
US (3) | US6211703B1 (de) |
CN (2) | CN1153148C (de) |
DE (1) | DE19723876B4 (de) |
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8172 | Supplementary division/partition in: |
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|
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|
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