DE19640071A1 - Frequency synthesiser using fractional frequency synthesis - Google Patents

Frequency synthesiser using fractional frequency synthesis

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DE19640071A1
DE19640071A1 DE1996140071 DE19640071A DE19640071A1 DE 19640071 A1 DE19640071 A1 DE 19640071A1 DE 1996140071 DE1996140071 DE 1996140071 DE 19640071 A DE19640071 A DE 19640071A DE 19640071 A1 DE19640071 A1 DE 19640071A1
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Burkhard Prof Dr Ing Schiek
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    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
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    • H03L7/1976Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Abstract

The frequency synthesiser includes a phase-regulated oscillator (1), coupled to a phase detector (2) via a frequency divider (3) with a whole number division ratio (N). An output frequency (fi) is provided which is compared in phase with a reference frequency (fr). The control line between the output of the phase detector and the control input of the oscillator contain a loop filter (4). A fractional frequency division ratio is selected by an adjustment unit (5) coupled to a control circuit (7), with periodic switching of the division ratio for minimising phase noise in the oscillator output signal (fo). The control circuit output signal is obtained by adding a whole number component (P) of the division ratio to a supplementary component provided by an integrator chain divided into several sections, for simulating a fractional division ratio.

Description

Die Erfindung geht aus und betrifft einen Frequenzsynthe sizer laut Oberbegriff des Hauptanspruches. The invention is based and relates to a Frequenzsynthe sizer according to the preamble of the main claim.

Frequenzsynthesizer dieser Art sind bekannt (z. B. nach euro päischer Patentschrift 0 125 719 oder 0 214 217). Frequency synthesizer of this type are known (eg. As by Euro pean Patent 0,125,719 or 0,214,217). Durch die Mehrfachintegration kann zwar das Rauschen verringert wer den, ein Nachteil der bekannten Anordnungen ist jedoch, daß bei mehreren in Kette geschalteten Integratoren ein relativ großer Hub des dem Nachkommaanteil entsprechenden Zahlenwer tes entsteht, der bei einer dreistufigen Kettenschaltung beispielsweise zwischen -7 und +8 schwankt. Due to the multiple integration, although the noise can be reduced who to, however, a disadvantage of the known arrangements is that with several connected in chain integrators, a relatively large stroke of the corresponding to the fractional part Zahlenwer tes is formed which in a three-stage ladder circuit, for example, between -7 and +8 fluctuates. Dieser große Hub bedingt auch eine relativ große Phasenstörung, sobald nur kleine Nichtlinearitäten im Gesamtsystem vorliegen. This large stroke due also be a relatively large phase noise when only small non-linearities in the overall system. Solche Nichtlinearitäten können beispielsweise durch den Phasende tektor der Phasenregelschleife auftreten. Such non-linearities may occur Tektor the phase locked loop, for example, by the Phasende.

Diese Nachteile gelten auch für einen bekannten Synthesizer der eingangs erwähnten Art, bei dem mehrere in Kette ge schaltete Integratoren vorgesehen sind und die Ausgangswerte der einzelnen Integratoren über Bewertungsglieder in Vor wärtsrichtung einem ausgangsseitigen Addierer zugeführt wer den (Aufsatz von Riley et al., "Delta-Sigma Modulation in Fractional-N Frequency Synthesis", IEEE. Journal of Solid- State Circuits, Vol. 28, Nr. 5, Mai 1993, Seiten 553-559, insbesondere Fig. 9). These disadvantages also apply to a known synthesizer of the type mentioned in which several ge in chain switched integrators are provided and the output values ​​of the individual integrators supplied through evaluation limbs in front of forward direction an output-side adder who the (paper by Riley et al., "Delta -Sigma modulation in Fractional-N Frequency Synthesis ", IEEE. Journal of Solid State Circuits, vol. 28, no. 5, May 1993, pages 553-559, in particular Fig. 9). Hier ist eine Hubbegrenzung nur durch entsprechende Begrenzung des Quantisierers auf Werte von +1/-1 möglich, diese bekannte Anordnung besitzt darüber hin aus den Nachteil der Instabilität. Here, a stroke limitation is only possible by appropriate restriction of the quantizer to values ​​of + 1 / -1, above, this known assembly has back from the disadvantage of instability.

Es ist Aufgabe der Erfindung, einen Frequenzsynthesizer mit einer stabilen Integrator-Kettenschaltung zur Erzeugung des Nachkommaanteils zu schaffen, die sowohl bezüglich Rauschen als auch bezüglich des Hubes optimal dimensionierbar ist. It is an object of the invention to provide a frequency synthesizer with a stable integrator chain circuit for generating the Nachkommaanteils that is both with respect to noise and with respect to the stroke optimally dimensioned.

Diese Aufgabe wird ausgehend von einem Frequenzsynthesizer laut Oberbegriff des Hauptanspruches durch dessen kennzeich nende Merkmale gelöst. This object is achieved on the basis of a frequency synthesizer according to the preamble of the main claim by the characterizing features of designating. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen. Advantageous further developments are evident from the dependent claims.

Durch die erfindungsgemäße Aufteilung der Integratorkette in mehrere kurze Integrator-Teilabschnitte mit jeweils zugeord netem Quantisierer kann der Hub stark herabgesetzt werden. The inventive division of the integrator chain into several short integrator sections, each with zugeord NetEm quantizer the stroke can be greatly reduced. Darüber hinaus besitzt die erfindungsgemäße Anordnung noch den Vorteil, daß die Übertragungsfunktion nicht mehr fre quenzabhängig ist sondern auch ohne Vorfilter ein glatter Frequenzgang erreicht wird. It also owns the inventive arrangement has the advantage that the transfer function is not fre quenzabhängig but also a smooth frequency response is achieved without prefilter.

Die Erfindung wird im folgenden anhand schematischer Zeich nungen an Ausführungsbeispielen näher erläutert. The invention will be explained in more detail in the following calculations reference to diagrammatic drawing of exemplary embodiments.

Fig. 1 zeigt das Prinzipschaltbild eines nach dem Prinzip der fraktionalen Frequenzsynthese arbeitenden Frequenzsyn thesizers mit einem phasengeregelten Oszillator 1 , einem zwischen diesem Oszillator 1 und dem Phasendetektor 2 ange ordneten Frequenzteiler 3 und einem in der Steuerleitung zwischen Phasendetektor 2 und dem in der Frequenz einstell baren Oszillator 1 angeordneten Schleifenfilter 4 . Fig. 1 shows the principle circuit diagram of a working according to the principle of fractional frequency synthesis Frequenzsyn shows thesizers with a phase-controlled oscillator 1, a is between this oscillator 1 and the phase detector 2 disposed frequency divider 3 and a cash in the control line between the phase detector 2 and the Set frequency oscillator 1 arranged loop filter. 4 Der Fre quenzteiler 3 ist auf ganzzahlige Teilungsverhältnisse N einstellbar, mit ihm wird die Ausgangsfrequenz f o des Oszil lators 1 um den Faktor N auf eine Frequenz f i herunterge teilt, die in dem Phasendetektor 2 mit der Referenzfrequenz f r einer Referenzfrequenzquelle 10 verglichen wird. The Fre quenzteiler 3 can be set to integral division ratios N, with it, the output frequency f o of the Oszil lators 1 is by a factor of N is divided to a frequency f i slipped down, which is compared in the phase detector 2 with the reference frequency f r of a reference frequency source 10th Das Tei lungsverhältnis N des Frequenzteilers 3 wird über eine Steu erschaltung 7 eingestellt, die ihrerseits über eine Ein stellvorrichtung 5 gesteuert wird, in welcher ein gewünsch tes gebrochen rationales Teilungsverhältnis P, F mit einem ganzzahligen Anteil P und einem Nachkommaanteil F als ent sprechender Digitalwert einstellbar ist. The Tei division ratio N of the frequency divider 3 is erschaltung a STEU 7 is set, which in turn fixing device through an A 5 is controlled, in which a gewünsch th rational division ratio P, F broken with an integer part P and a fractional part F set as the corre- sponding digital value is. Das Steuersignal 8 für die Einstellung des Frequenzteilers 3 wird in der Steu erschaltung 7 durch Addition des ganzzahligen Anteils P mit einem dem Nachkommaanteil F entsprechenden Wert ΔP in einem Addierer 6 erzeugt. The control signal 8 for the adjustment of the frequency divider 3 is in the erschaltung STEU 7 by adding the integer portion P with a corresponding to the fractional F value .DELTA.P generated in an adder. 6 Der dem Nachkommaanteil F entsprechende Wert ΔP wird gemäß den nachfolgenden erfindungsgemäßen in kurze Ketten aufgeteilten Integratorkettenschaltungen er zeugt. Of the fractional part F corresponding value .DELTA.P is divided in short chains according to the following invention integrator derailleurs he witnesses.

Fig. 2 zeigt ein erstes Ausführungsbeispiel für die Auftei lung einer Integratorkette in mehrere kurze Intagrator-Teil abschnitte A und B. Der erste Teilabschnitt A besteht aus einem einstufigen Integrator I1 mit einem nachfolgenden 1-Bit- Quantisierer Q1, dessen Ausgangswert über eine Verzöge rungsstufe V dem Addierer 22 am Eingang des Integrators rückgekoppelt wird. Fig. 2 shows a first embodiment for the Auftei development of an integrator chain into several short Intagrator-sections A and B. The first section A consists of a one-stage integrator I1 followed by a 1-bit quantizer Q1, the output value treatment stage via a tarry V 22 is fed back to the adder at the input of the integrator. Das Ausgangssignal des Quantisierers Q1 liefert den ersten Teilwert ΔP1, der dem Addierer 21 zuge führt wird. The output of the quantizer Q1 supplies the first part .DELTA.P1 value which is supplied to the adder 21 performs. Das Fehlersignal wird über den Addierer 24 außerdem dem zweiten Integrator-Teilabschnitt B zugeführt, der in diesem Beispiel aus zwei in Kette geschalteten Inte gratoren I2 und I3 mit zugeordnetem ausgangsseitigen Quanti sierer Q2 besteht. The error signal is also supplied via the adder 24 to the second integrator, Part B, of the integrators in this example consists of two serially connected chain Inte I2 and I3 is associated with the output side Quanti sierer Q2. Der Quantisierer Q2 ist in diesem Fall begrenzt auf die Werte 0 und 1 , das Ausgangssignal des Quan tisierers wird wieder über eine Verzögerungsstufe V dem ein gangsseitigen Addierer 24 und gleichzeitig auch dem zwischen den beiden Integratoren I2 und I3 angeordneten weiteren Ad dierer 25 rückgekoppelt. The quantizer Q2 in this case is limited to the values 0 and 1, the output of the Quan tisierers is the one aisle-side adder fed back via a delay stage 24 and at the same time the disposed between the two integrators I2 and I3 further Ad decoder 25th Der Ausgangswert des Quantisierers Q2 wird außerdem über einen einfache Differenzierer D als zweiter Teilwert ΔP2 dem Addierer 21 zugeführt. The output value of the quantizer Q2 is also fed via a simple differentiator D as a second partial value .DELTA.P2 the adder 21st

In dem Ausführungsbeispiel nach Fig. 2 ist zusätzlich noch eine Abspaltlogik 20 vorgesehen, durch welche der Nachkomma anteil F in seinen niederwertigen Anteil F′ und seinen hö herwertigen Anteil F′′ aufgeteilt wird. In the embodiment of Fig. 2 is a Abspaltlogik is additionally provided 20 through which share the decimal F is divided in its least significant portion F 'and its hö herwertigen fraction F' '. Der niederwertige An teil F′ wird in der aus den beiden Teilabschnitten A und B gebildeten Integratorkette zu den Teilwerten ΔP1 und ΔP2 aufbereitet, während der höherwertige Anteil F′′ in einem weiteren Integratorabschnitt C mit einem Integrator I9, einem Quantisierer Q3 und einer Verzögerungsstufe V im Rück kopplungskreis zu einem Teilwert ΔP3 umgesetzt wird, der ebenfalls dem Addierer 21 zugeführt wird. The low order of part F 'is treated in the group formed from the two sections A and B integrator chain to the partial values ​​.DELTA.P1 and .DELTA.P2, while the higher fraction F' 'in a further integrator section C with an integrator I9, a quantizer Q3 and a delay stage V in the feedback loop is converted to a partial value ΔP3, which is also supplied to the adder 21st Aus diesen so je weils getrennt durch einzelne Integrator-Teilabschnitte A, B und C mit jeweils zugehörigem Quantisierer gebildeten Teil werten ΔP1, ΔP2, ΔP3 wird so in dem Addierer 21 der Gesamt wert ΔP gebildet, der dann im Addierer 6 mit dem ganzzahli gen Anteil P des gewünschten Teilungsverhältnisses zu dem Steuersignal für den Frequenzteiler 3 addiert wird. From these so depending weils formed separately by individual integrator sections A, B and C, each with an associated quantizer partial values .DELTA.P1, .DELTA.P2, ΔP3 will be so in the adder 21, the total value .DELTA.P formed, which then gen in the adder 6 to the ganzzahli proportion P of the desired division ratio is added to the control signal for the frequency divider. 3

Die Anordnung nach Fig. 2 besitzt einen Gesamthub von -2 bis +2 für einen eingangsseitigen Nachkommaanteil F zwischen -0,25 und 0,75. The arrangement of Fig. 2 has a total stroke of -2 to +2 for an input-side fractional part F -0.25 to 0.75.

Fig. 3 zeigt eine Anordnung, bei der im Unterschied zu Fig. 2 auch der erste Integrator-Teilabschnitt A zweistufig aus gebildet ist und aus zwei in Kette angeordneten Integratoren I4 und I5 besteht. Fig. 3 shows an arrangement, in contrast to FIG. 2 and the first integrator Part A is formed in two steps from in and comprises two integrators arranged in chain I4 and I5. Der zugehörige Quantisierer Q1 ist in diesem Beispiel auf die Werte -1 bis 2 begrenzt. The associated quantizer Q1 is limited in this example to the values -1 to 2. Ansonsten ist die Anordnung nach Fig. 3 mit der nach Fig. 2 gleich. Otherwise, the arrangement of FIG. 3 is shown in Fig. 2 coinciding with the. Durch die Abspaltlogik 20 wird wieder erreicht, daß der nie derwertige Anteil F′ nur im Bereich zwischen +0,25 und 0,75 liegt und der restliche Wertebereich über den höherwertigen Anteil F′′ im Integrator C erzeugt wird. By Abspaltlogik 20 is reached again, that the never derwertige fraction F 'is located in the range between +0.25 and 0.75, and the remaining range over the high-order portion F' 'in the integrator C is generated. Die Schaltung nach Fig. 3 besitzt einen Gesamthub zwischen -4 und +4. The circuit of Fig. 3 has a total stroke between -4 and +4.

Die Übertragungsfunktionen der Schaltungen nach den Fig. 2 und 3 besitzen keine Frequenzabhängigkeit und trotzdem einen kleinen Hub. The transfer functions of the circuits of FIGS. 2 and 3 have no frequency dependence and still a small stroke.

Die Ausführungsbeispiele nach den Fig. 4 und 5 zeigen, wie ein geringer Hub auch ohne Abspaltlogik 20 erreichbar ist, indem lange Periodizitäten im ersten Integrator-Teilab schnitt A vermieden werden. The embodiments according to FIGS. 4 and 5 show how a small stroke is also accessible without Abspaltlogik 20 by long periodicities in the first integrator Teilab A cut can be avoided. Dies kann beispielsweise dadurch erfolgen, daß ein kleines künstliches Rauschsignal S dem er sten Teilabschnitt A hinzuaddiert wird. This can for example take place in that a small artificial noise signal S A which it is added most part section. Eine andere Möglich keit besteht darin, als Zusatzsignal S ein schnelles kohä rentes Signal in der ersten Stufe A aufzumodulieren. Another possible ness is to modulate the auxiliary signal S a fast kohä rentes signal in the first stage A. Dazu ist ein Integrator I10 mit 1-Bit-Quantisierer Q5 und Rück kopplung über eine Verzögerungsschaltung V vorgesehen. For this purpose, an integrator I10 with 1-bit quantizer Q5 and Re is coupling provided via a delay circuit V. Dem Integrator I10 wird ein konstanter Zahlenwert von beispiels weise 0,5 zugeführt, der im Addierer 26 wieder subtrahiert wird. The integrator I10 a constant numerical value of Example 0.5 is supplied, which is again subtracted in adder 26th Das im Addierer 27 hinzuaddierte kohärente Signal S wird über ein Bewertungsglied K5, beispielsweise mit einem Faktor 3/16, dem Addierer 27 am Eingang des ersten Teilab schnittes A aufmoduliert. The addition added in the adder 27 is modulated coherent signal S 27 at the input section of the first Teilab A via an evaluation member K5, for example by a factor of 3/16, the adder. Fig. 5 zeigt die gleiche Anordnung wiederum wie nach Fig. 3 mit einem aus zwei Integratoren I4 und I5 bestehenden Integrator-Teilabschnitt und einem auf die Werte -1 bis +1 begrenzten Quantisierer Q1. Fig. 5 shows the same arrangement, in turn, as shown in FIG. 3 with a two-integrators I4 and I5 integrator section and a limited on the values of -1 to +1 quantizer Q1. Außerdem wird in diesem Ausführungsbeispiel das Ausgangssignal des Quantisierers Q2 des zweiten Abschnittes B über einen zwei fachen Differenzierer D² als Teilwert ΔP2 dem Addierer 21 zugeführt. In addition, in this embodiment, the output of the quantizer Q2 of the second section B via a double differentiator D as part .DELTA.P2 value is supplied to the adder 21st Ansonsten entspricht die Wirkungsweise der Schal tung nach Fig. 5 derjenigen nach Fig. 4. Otherwise, the operation of the sound processing corresponding to Fig. 5 that according to Fig. 4.

Durch das Aufmodulieren des kohärenten Signals ergeben sich Seitenbänder bei großer Offsetfrequenz, die einfach gefil tert werden können. However, modulating of the coherent signal is sidebands result from large frequency offset that can be gefil tert simple. Trotzdem kann der Hub für F zwischen -0,5 und 0,5 auf -3 bis +3 reduziert werden. Nevertheless, the stroke F from -0.5 to 0.5 at -3 to +3 can be reduced.

Die Ausführungsbeispiele zeigen, daß die Anzahl der Integra toren je Integrator-Teilabschnitt beliebig gewählt werden kann, es sind hierfür einfache einstufige Anordnungen oder auch zwei- oder mehrstufige Anordnungen möglich. The exemplary embodiments show that the number of Integra factors can be arbitrarily selected depending integrator Part, simple single stage arrangements or multistage arrangements there are two or more thereof possible. Sie können auch unabhängig voneinander gewählt werden. You can also be selected independently.

Die Ausführungsbeispiele zeigen ferner, daß bei einem mehr stufigen Integrator-Teilabschnitt vorzugsweise eine Rück kopplung zu den einzelnen Integratorstufen vorgenommen wird, und zwar wird bei der zweistufigen Anordnung B das Ausgangs signal des Quantisierers Q2 über die Verzögerungsschaltung V einerseits über den Addierer 24 dem Eingang des Integrators 12 mit der Bewertung 1 rückgekoppelt und gleichzeitig auch über den Addierer 25 bewertet mit 1 dem Integrator I3. The embodiments also show that in a multi-stage integrator Part preferably a feedback is made to the individual integrator stages, namely the output signal of the quantizer Q2 via the delay circuit V on the one hand via the adder 24, in the two-stage arrangement B to the input of integrator 12 is fed back to the evaluation 1 and simultaneously also evaluated via the adder 25 to the integrator I3 1. Eine mehrstufige Anordnung könnte jedoch auch mit Vorwärtskopp lung arbeiten, indem jeder Wert jedes einzelnen Integrators einem ausgangsseitigen Addierer zugeführt wird, wie dies in der eingangs erwähnten Literaturstelle von Riley näher be schrieben ist. However, a multi-stage arrangement could work with forward Kopp development by each value of each integrator is fed to an output-side adder as be more detail in the aforementioned reference by Riley wrote. Bei der Rückkopplung kann auch eine Gewich tung der rückgekoppelten Werte erfolgen, wie dies Fig. 6 zeigt und wie dies in der Patentanmeldung . In the feedback also can be carried out weighting- processing of the feedback values, as shown in FIG. 6 and as shown in the patent application. . , . , (gleichzeitig eingereichte Patentanmeldung der Firma Rode & Schwarz mit internem Aktenzeichen 1448- P) näher beschrieben ist. (co-filed patent application, the company Rode & Schwarz with internal file reference P 1448-) is described in detail. In dem Ausführungsbeispiel nach Fig. 6 wird der Nach kommaanteil F ohne Abspaltlogik in Teilwerte ΔP1 und ΔP2 um gewandelt, die in einem Addierer 21 zu dem Gesamtwert ΔP ad diert werden. In the embodiment according to Fig. 6 of the post is .DELTA.P1 .DELTA.P2 and converted to decimal fraction f without Abspaltlogik in part values in an adder 21 to the total value of .DELTA.P ad diert. Die erste Stufe A ist wieder wie in Fig. 4 einstufig ausgebildet, die zweite Stufe B dreistufig mit drei über Addierer in Kette geschalteten Integratorstufen I6, I7 und I8, der ersten Integratorstufe I6 wird der Aus gangswert des Quantisierers Q4 über ein Bewertungsglied K1 mit 1/4 gewichtet rückgekoppelt, dem zweiten Integrator I7 wird das Rückkopplungssignal gewichtet mit 1 zugeführt, ebenso dem Integrator I8. The first stage A is again as in Fig. 4 are formed in one stage, the second stage B is three levels with three connected in chain via adders integrator stages I6, I7 and I8, the first integrator stage I6 of the off output value of the quantizer Q4 via an evaluation member K1 1 / 4 fed back weighted, the second integrator I7, the feedback signal is fed weighted at 1, as the integrator I8. Das Ausgangssignal des Quantisie rers Q4 wird über einen Differenzierer D wieder als Teilwert ΔP2 dem Addierer 21 zugeführt. The output of the quantization RERS Q4 is fed via a differentiator D again as part of the adder value .DELTA.P2 21st Diese Anordnung nach Fig. 6 vereinigt die Vorteile, daß nichtlineare Schwingungen ver mieden werden, indem die Integratorkette in kürzere Teilab schnitte aufgeteilt wird, mit den Vorteilen der automati schen Hubbegrenzung durch die gewichtete Rückkopplung des Ausgangssignals zu den einzelnen Integratorstufen. This arrangement of FIG. 6 combines the advantages of non-linear oscillations are avoided ver by the integrator chain is divided into shorter Teilab sections, with the advantages of the auto matic stroke limitation by the weighted feedback of the output signal to the individual integrator stages. Der Hub im Quantisierer Q4 wird in diesem Beispiel auf -1 bis +1 be grenzt, damit ergibt sich ein Gesamthub von -2 bis +3 für F zwischen 0 und 1. Vorzugsweise ist zwischen den beiden Teil abschnitten A und B noch ein inverses Filter H angeordnet, das aufgrund der gewichteten Rückwärtskopplung als digitales FIR-Filter ausgebildet werden kann. The stroke in the quantizer Q4 is limited in this example to -1 to +1 be so results in a total stroke of -2 to +3 F for between 0 and 1. Preferably, between the two sections A and B, an inverse filter arranged H, which can be designed as a digital FIR filter due to the weighted backward coupling.

Als Integratoren I sind alle hierfür bekannten Schaltungen geeignet, jeder dieser Integratoren I besteht beispielsweise im Sinne der Fig. 7 aus einer Addierstufe 13 und einem Latch. As integrators I all known for this purpose are suitable circuits, each of these integrators I consists, for example in the sense of Fig. 7 of an adder 13 and a latch. Als Integratoren eignen sich auch andere beliebige Übertragungssysteme, die bei kleinen Frequenzen eine hohe Verstärkung aufweisen. As integrators also any other transmission systems that have a high gain at low frequencies are. Es sind beispielsweise auch Tiefpaß strukturen als Integratoren geeignet. There are for example, low-pass filter structures suitable as integrators.

Da in der Kettenschaltung nur Integratoren verwendet werden, kann die Übertragungsfunktion bei Bedarf auf einfache Weise durch inverse Filterung am Eingang kompensiert werden. Since only integrators are used in the derailleur, the transfer function can be compensated for if necessary simply by inverse filtering at the entrance. Hier für eignen sich aufgrund der gewichteten Rückwärtskopplung digitale Filter in FIR-Struktur. Here for digital filters in FIR structure are due to the weighted reverse coupling.

Claims (10)

  1. 1. Nach dem Prinzip der fraktionalen Frequenzsynthese ar beitender Frequenzsynthesizer 1. According to the principle of fractional frequency synthesis ar beitender frequency synthesizer
    mit einem phasengeregelten Oszillator ( 1 ), with a phase-controlled oscillator (1),
    einem zwischen Oszillator ( 1 ) und Phasendetektor ( 2 ) an geordneten Frequenzteiler ( 3 ), der auf ganzzahlige Tei lungsverhältnisse (N) einstellbar ist und dessen Aus gangsfrequenz (f i ) im Phasendetektor ( 2 ) mit einer Refe renzfrequenz (f r ) verglichen wird, a between oscillator (1) and phase detector (2) of ordered frequency divider (3), the lung conditions to integer Tei (N) is adjustable and whose From output frequency (f i) in the phase detector (2) having a Refe rence frequency (f r) compared becomes,
    einem in der Steuerleitung zwischen Phasendetektor ( 2 ) und dem in der Frequenz einstellbaren Oszillator ( 1 ) an geordneten Schleifenfilter ( 4 ), one in the control line between the phase detector (2) and the adjustable-frequency oscillator (1) to higher-level loop filter (4),
    einer Einstellvorrichtung ( 5 ), in welcher ein gewünsch tes gebrochenes rationales Teilungsverhältnis (P, F) des Frequenzteilers ( 3 ) als Digitalwert einstellbar ist, an adjusting device (5), in which a gewünsch tes broken rational division ratio (P, F) of the frequency divider (3) is adjustable as a digital value,
    einer Steuerschaltung ( 7 ), über deren Ausgangssignal ( 8 ) das ganzzahlige Teilungsverhältnis (N) des Frequenztei lers ( 3 ) so gesteuert wird, daß ein dem Nachkommaanteil (F) des gewünschten Teilungsverhältnisses (P, F) ent sprechendes gebrochenes Teilungsverhältnis simuliert und gleichzeitig das durch das periodische Umschalten des Teilungsverhältnisses entstehende trägernahe Phasenrau schen der Ausgangsfrequenz (f o ) minimiert wird, a control circuit (7), whose output signal (8), the integral division ratio (N) of the Frequenztei coupler (3) is controlled so that a the fractional part (F) of the desired division ratio (P, F) ent simulated speaking broken division ratio and at the same the resulting by the periodic switching of the division ratio close to the carrier Phasenrau rule the output frequency (f o) is minimized,
    wobei das Ausgangssignal ( 8 ) der Steuerschaltung ( 7 ) durch Addition des ganzzahligen Anteils (P) des ge wünschten gebrochenen Teilungsverhältnisses (P, F) mit einem dem Nachkommaanteil (F) entsprechenden Wert (ΔP) erzeugt wird, wobei dieser Wert (ΔP) aus dem Nachkomma anteil durch Mehrfachintegration mittels mehrerer in Kette geschalteter Integratoren gebildet wird, dadurch gekennzeichnet, daß die Integratorkette in mehrere kurze Integrator-Teilabschnitte (A, B) mit jeweils einem oder mehreren in Kette geschalteten Integratoren (I₁ bis I₈) und jeweils einem den Hub begrenzenden Quantisierer (Q1, Q2) aufgeteilt ist und die so in den einzelnen In tegrator-Teilabschnitten gebildeten Teilwerte (ΔP1, ΔP2) zu dem dem Nachkommaanteil (F) entsprechenden Gesamtwert (ΔP) addiert werden. wherein the output signal (8) is generated the control circuit (7) by adding the integer portion (P) of the ge desired fractional division ratio (P, F) having the fractional part (F) corresponding value (.DELTA.P), which value (.DELTA.P) is formed from the fractional share by multiple integration by means of several connected in chain integrators, characterized in that the integrator chain into several short integrator sections (a, B), each with one or more connected in chain integrators (I₁ to I₈), and in each case one of the stroke limiting quantizer (Q1, Q2) is divided and the thus formed in the individual integrator in-part sections values ​​(.DELTA.P1, .DELTA.P2) to the fractional part (F) corresponding total value (.DELTA.P) are added.
  2. 2. Synthesizer nach Anspruch 1, dadurch gekennzeich net, daß der Nachkommaanteil (F) mittels einer Abspalt logik ( 20 ) in seinen höherwertigen Anteil (F′′) und sei nen niederwertigen Anteil (F′) aufgeteilt wird, der hö herwertige Anteil (F′′) in einem einstufigen Integrator (C) mit nachfolgendem Quantisierer (Q3) in einen ersten Teilwert (ΔP3) umgesetzt wird und der niederwertige An teil (F′) in einer weiteren, in kurze Integrator-Teilab schnitte (A, B) aufgeteilten Integratorkette in weitere Teilwerte (ΔP1, ΔP2) umgesetzt wird, und diese Teilwerte (ΔP1, ΔP2, ΔP3) in einem Addierer ( 21 ) zu dem Gesamtwert (ΔP) addiert werden ( Fig. 2 und 3). 2. Synthesizer according to claim 1, characterized in that the post-decimal point (F) by means of a Abspalt logic (20) in its high-order portion (F '') and is NEN low order portion (F ') is split, the proportion hö herwertige ( F '') in a one-stage integrator (C) (with subsequent quantizer Q3) is converted into a first partial value (ΔP3) and the low-order of part (F ') in a further, cuts into short integrator Teilab (a, B) are added is converted split integrator chain into further values (.DELTA.P2 .DELTA.P1,), and these part values (.DELTA.P1, .DELTA.P2, ΔP3) in an adder (21) to the total value (.DELTA.P) (Fig. 2 and 3).
  3. 3. Synthesizer nach Anspruch 1, dadurch gekennzeich net, daß dem ersten Integrator-Teilabschnitt (A) ein Zusatzsignal (S) hinzuaddiert wird ( Fig. 4 und 5). 3. Synthesizer according to claim 1, that the first integrator section (A) an additional signal (S) is added characterized gekennzeich net (Fig. 4 and 5).
  4. 4. Synthesizer nach Anspruch 3, dadurch gekennzeich net, daß das Zusatzsignal (S) ein Rauschsignal ist. 4. Synthesizer according to claim 3, characterized net gekennzeich that the additional signal (S) is a noise signal.
  5. 5. Synthesizer nach Anspruch 3, dadurch gekennzeich net, daß das Zusatzsignal (S) ein schnelles kohärentes Signal ist. 5. Synthesizer according to claim 3, characterized in that the additional signal (S) is a fast coherent signal.
  6. 6. Frequenzsynthesizer nach Anspruch 5, dadurch gekenn zeichnet, daß das kohärente Signal aus einem kon stanten Zahlenwert ( 0,5 ) in einer Integratorstufe (I₁₀) mit nachfolgendem Quantisierer (Q5) erzeugt und dem er sten Integrator-Teilabschnitt (A) hinzuaddiert wird. 6. Frequency synthesizer according to claim 5, characterized in that the coherent signal from a kon constants numerical value (0.5) in an integrator stage (I₁₀) with a subsequent quantiser (Q5) is generated and where it is most integrator Part added (A) ,
  7. 7. Frequenzsynthesizer nach einem der vorhergehenden An sprüche, dadurch gekennzeichnet, daß bei minde stens einem aus zwei oder mehreren in Kette geschalteten Integratoren (I) bestehenden Integrator-Teilabschnitt (B) der am Ausgang des zugehörigen Quantisierers (Q2, Q4) erzeugte Ausgangswert dem Eingang dieses Integrator- Teilabschnittes rückgekoppelt wird. 7. Frequency synthesizer according to one of the preceding claims, characterized in that at minde least one of two or more connected in chain integrators (I) existing integrator section (B) at the output of the associated quantizer (Q2, Q4) generated output value of the input of this integrator part section is fed back.
  8. 8. Frequenzsynthesizer nach Anspruch 7, dadurch gekenn zeichnet, daß der am Ausgang des Quantisierers (Q4) erzeugte Wert über unterschiedlich bemessene Bewertungs glieder (K1, K2, K3) unterschiedlich gewichtet den Ein gängen der in Kette geschalteten Integratoren (I₆, I₇, I₈) rückgekoppelt wird ( Fig. 6). 8. A frequency synthesizer according to claim 7, characterized in that at the output of the quantizer (Q4) weighted value produced on different sized Reviews members (K1, K2, K3) are different to A transitions of the connected in chain integrators (I₆, I₇, I₈ is fed back) (Fig. 6).
  9. 9. Frequenzsynthesizer nach Anspruch 8, dadurch gekenn zeichnet, daß die Bewertungsglieder (K) gebrochen rationale Faktoren sind und die rückgekoppelten Werte gleich oder kleiner 1 sind. 9. A frequency synthesizer according to claim 8, characterized in that the evaluation broken links (K) are rational factors and the feedback values ​​are equal to or less. 1
  10. 10. Frequenzsynthesizer nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß die Integratoren (I) unterschiedliche Integrationsfaktoren aufweisen. 10. A frequency synthesizer according to one of claims 7 to 9, characterized in that the integrators (I) have different integration factors.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19937608A1 (en) * 1999-08-09 2001-02-15 Rohde & Schwarz frequency synthesizer
EP1111793A1 (en) * 1999-12-13 2001-06-27 Matsushita Electric Industrial Co., Ltd. Frequency synthesizer apparatus equipped with delta-sigma modulator in fraction part control circuit
DE102010011128A1 (en) 2010-03-11 2011-09-15 Krohne Messtechnik Gmbh Frequency synthesizer for time base generator of level measuring device, has fractional frequency divider operated with periodical divider factor sequences whose periodical length is shorter in specified range

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2140232B (en) * 1983-05-17 1986-10-29 Marconi Instruments Ltd Frequency synthesisers
DE3671815D1 (en) * 1985-02-21 1990-07-12 Plessey Overseas On synthesizer relating improvements.
GB2238434B (en) * 1989-11-22 1994-03-16 Stc Plc Frequency synthesiser

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19937608A1 (en) * 1999-08-09 2001-02-15 Rohde & Schwarz frequency synthesizer
EP1111793A1 (en) * 1999-12-13 2001-06-27 Matsushita Electric Industrial Co., Ltd. Frequency synthesizer apparatus equipped with delta-sigma modulator in fraction part control circuit
US6717998B2 (en) 1999-12-13 2004-04-06 Matsushita Electric Industrial Co., Ltd. Frequency synthesizer apparatus equipped with fraction part control circuit, communication apparatus, frequency modulator apparatus, and frequency modulating method
US7050525B2 (en) 1999-12-13 2006-05-23 Matsushita Electric Industrial Co., Ltd. Frequency synthesizer apparatus equipped with fraction part control circuit, communication apparatus, frequency modulator apparatus, and frequency modulating method
US7110486B2 (en) 1999-12-13 2006-09-19 Matsushita Electric Industrial Co., Ltd. Frequency synthesizer apparatus equipped with fraction part control circuit, communication apparatus, frequency modulator apparatus, and frequency modulating method
DE102010011128A1 (en) 2010-03-11 2011-09-15 Krohne Messtechnik Gmbh Frequency synthesizer for time base generator of level measuring device, has fractional frequency divider operated with periodical divider factor sequences whose periodical length is shorter in specified range

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