DE1950695B2 - Datenspeicher mit Speicherstellen aus jeweils mehreren Halbleiterelementen - Google Patents

Datenspeicher mit Speicherstellen aus jeweils mehreren Halbleiterelementen

Info

Publication number
DE1950695B2
DE1950695B2 DE1950695A DE1950695A DE1950695B2 DE 1950695 B2 DE1950695 B2 DE 1950695B2 DE 1950695 A DE1950695 A DE 1950695A DE 1950695 A DE1950695 A DE 1950695A DE 1950695 B2 DE1950695 B2 DE 1950695B2
Authority
DE
Germany
Prior art keywords
transistor
column
storage
capacitor
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE1950695A
Other languages
English (en)
Other versions
DE1950695A1 (de
DE1950695C3 (de
Inventor
William Yuh Torance Calif. Wong (V.St.A.)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Cash Register Co
Original Assignee
National Cash Register Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Cash Register Co filed Critical National Cash Register Co
Publication of DE1950695A1 publication Critical patent/DE1950695A1/de
Publication of DE1950695B2 publication Critical patent/DE1950695B2/de
Application granted granted Critical
Publication of DE1950695C3 publication Critical patent/DE1950695C3/de
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Shift Register Type Memory (AREA)
  • Static Random-Access Memory (AREA)

Description

Die Erfindung betrifft Datenspeicher mit reihen- und spaltenfönnig angeordneten Speicherstellen aus jeweils mehreren "Halbleiterelementen, von denen jeweils ein Halbleiterelement als Speicherkapazität verwendet wird, mit Ansteuerleitern zur Ansteuerung einer beliebigen Speicherstelle und einer Regenerierschaltung.
Kapazitive Speicher in integrierter Schaltungstechnik sind bereits bekannt. Die USA.-Patentschrift 3 387 286 beschreibt z. B. einen derartigen Speicher, in dem Feldeffekt-Transistoren verwendet werden, denen Speicherkapazitäten zugeordnet sind. Infolge der nicht unendlichen Kondensatorwiderstände, der Verluste und der Leseoperationen müssen kapazitive Speicher, insbesondere solche, die in integrierter Technik aufgebaut sind, mit einer Laderegenerierschaltung ausgerüstet werden, wenn eine sichere Arbeitsweise gewährleistet werden soll. Regenericrschaltungen dieser Art sind bereits aus der deutschen Auslegeschrift 1 049 910 und der deutschen Palentschrift 1 069 405 bekannt.
In den bekannten Vorrichtungen wird nach einem Entnahme-, d. h. nach einem Lesevorgang eine Regeneration durchgeführt, da durch eine derartige Operation die kapazitive Speicherquelle stark belastet, d. Ii. entladen wurde.
Hs ist Aufgabe der Erfindnung. einen kapazitiven Speicher aufzuzeigen, in dem ohne wesentlichen Zeitaufwand eine bessere Regenerierung möglich ist und in dem die Speicherkapazitäten durch Leseoperationen nicht zusätzlich entladen werden, so daß auch in Speichern mit einer großen Kapazität ein sicheres Arbeiten möglich ist.
Die Erfindung ist dadurch gekennzeichnet, daß jeder Spalte mindestens zwei Hilfskapazitäten zugeordnet sind, von denen die erste beim Ansteuern einer ausgewählten Speicherstelle die Speicherkapazität über einen dieser ausgewählten Speicherstelle zugeordneten Transistor aufladet oder regeneriert und die zweite über ebenfalls dieser ausgewählten Speichersteile zugeordnete Transistoren die gespeicherte Information übernimmt, und daß die nicht ausgewählten Speicherstellen einer angesteuerten Reihe jeweils durch die den Spalten zugeordneten ersten Hilfskapazitäten und die den betreffenden Speicherstellen einer Spalte zugeordneten Transistoren regeneriert werden.
In einem Datenspeicher nach der Erfindung können die Speicherelemente (bisher Speicherstellen genannt) in einem normalen Lese-Schreibspeicherzv-
«f
klus periodisch regeneriert werden, so daß die Spei- Schaltungsplättchen entstehen, dar und haben eine
cherzyklusdauer nicht wesentlich verlänger; werden Größe von 0,5 bis 2 bz-v. 1 bis 2 pF. Durch die La-
muß. dung der Kapazität C1 wird dei Transistor Q2 leitend.
Ein Ausführungsbeispiel der Erfindung wird im Wenn die Kapazität C1 entladen ist. wird der Tranfolgenden an Hand der Zeichnungen beschrieben. In 5 sistor Q., gesperrt. Das Lesen der kapazitiv gespeidiesen zeigt cherten "Ziffer durch Feststellen des Zustandes des
Fig. 1 eine Schaltung eines Speicherelementes aus Transistors Q., beeinträchtigt die Ladung der Kapa-
Metalloxydhalbleitern, zität C1, im folgenden Speicherkondensator C1 ge-
Fig. 2 ein im Schnitt dargestelltes integriertes Me- nannt, nicht, da eine hohe Eingangsimpedanz und
talloxydhalbleiterplättchen, Jo somit eine lange Entladezeit vorhanden ist.
Fig. 3 ein Impulsdiagramm für einen Schreibvor- Wie in den Fig. 1. 3 und 3a gezeigt, wird eine
gang, Binärziffer in das Speicherelement 10 während eines
F i g. 3 a die von einer Taktsignalquelle erzeugten Operationszyklus eingeschrieben, während dem
Taktimpulse, drei von einem Taktgenerator 74 (F i g. 3 a) erzeugte,
Fig. 4 ein Impulsdiagramm zur Regenerierung 15 aufeinanderfolgende Impulse 'P1. Φ., und ΦΛ auftre-
einer kapazitiv gespeicherten Ziffer in einem Spei- ten. Während der Perioden Pl, Pl und Γ 3 werden
cherelement nach F i g. 1, die Binärwerte »0« und während der Perioden Pl',
Fig. 5 ein Impulsdiagramm für einen Lesevor- Pl' und P3' die Binärwerte »1« eingeschrieben,
gang, Während eines »0«-Schreiboperationszvklus ist am
Fig. 6 einen Datenspeicher au. matrixförmig an- 20 Ende der Periode Pl der Kondensator C, entladen
geordneten Speicherelementen nach Fig. 1. der aus und der Kondensator C, aufgeladen, und" während
einem einzigen Halbleiterplättchen besteht, eines »!«-Schreiboperati'onszyklus ist am Ende der
F i g. 7 ein Impulsdiagramm für den Datenspeicher Periode P 2' sowohl der Kondensator C, als auch
nach F i g. 6, der Kondensator C3 aufgeladen. Ein an die Leitung
Fig. S einen Datenspeicher in dreidimensionaler 25 14 angelegtes einzuschreibendes binäres Signal wird
Anordnung aus mehreren Halbleiterplättchen nach durch ein ODER-Glied 76 auf die Leitung 11 ge-
Fig. 6. schaltet. Ein positives Spannungssignal stellt eine »1«
Als erstes wird die Schaltung eines Speicherelemen- und ein Massepotential eine »0« dar. Während der tes 10 betrachtet, das aus MOS-Transistoren Q1, Q2 Perioden P3 oder P3' wird durch einen Impuls auf und Q3 besteht, die in der in Fig. 1 gezeigten Weise 30 der Schreibleitung 18 der Transistor Q3 leitend, womiteinander verbunden sind. Dann werden mehrere. bei die Stromrichtung durch die vorhandene Aufeinen Datenspeicher bildende Speicherelemente 10 ladung des Kondensators C1 des Speichertransistors beschrieben, wodurch der vorteilhafte Aufbau eines Q., und durch die Polarität des Datensignals auf der Speicherelementes 10 ersichtlich wird. Leitung 14 bestimmt wird. War beispielsweise wie
Zunächst weiden die Eigenschaften von MOS- 35 während der Periode P3 der Fig. 3 gezeigt, der Da-Transistoren an Hand von Fig. 2 kurz erläutert. Der tenspeicherkondensatorC1 vorher entsprechend einer MOS-Transistor wird auf einem Siliciumsubstrat 41 gespeicherten »1« auf eine positive Spannung V aufhergestellt, in das zwei voneinander beabstandete geladen worden und befand sich ein O-Volt-Sigiial und stark dotierte Bereiche 42 und 47 eindiffundiert auf der Eingangsleitung 14 entsprechend einer in das werden, die auf Grund der Bewegung der Elektronen 40 Speicherelement 10 zu schreibenden »0«, dann würde von dem einen zum anderen allgemein als Source die Spannung am Kondensator C1 durch den Tran-(Quelle)- und Drain (Senke)-Elektroden bezeichnet sistor Q3 auf Massepotential 19 entladen werden. Es werden. Die Anschlüsse 35 und 37 sind jeweils über sei bemerkt, daß der Kondensator C3 auch über den elektrische Kontaktflächen 31 bzw. 33 mit den do- Transistor Q3 auf das Potential der Leitung 11 enitierten Bereichen 42 bzw. 47 verbunden. Die Gate- 45 laden wird, die Leseleitung 26 durch ein den Tran-(Tor)-Elektrode 36 ist über eine Kontaktfiäche 32 sistor Q1n aufsteuerndes Signal auf der Inhibiileitung mit einer dünnen Siliciumdioxydschicht 44 verbun- 24 auf Massepegel geschaltet wird und das Schreiben den, die über dem die Source-Elektrode von der einer »0« somit nicht durch den Zustand der Kon-Drain-Elektrode trennenden Bereich aufgewachsen densatoren C, und C3 beeinflußt wird, deren Zweck ist. Der Widerstand zwischen den Bereichen 42 und 50 später an Hand der Fig. 4 und 5 beschrieben wird. 47 wird durch das Feld der Gate-Elektrode verän- Dagegen wird, wie während der mit P 3'bezeichneten dert, das durch Anlegen eines Signals an die Gate- Periode gezeigt, wenn der Kondensator C, vorhei Elektrode 36 erzeugt wird. Der Transistor wird somit nicht aufgeladen wurde, da eine »0« eingespeicheri durch das Vorhandensein bzw. Fehlen eines Signals ist und über die Leitung 14 ein positives »1«-Signa! an seiner Gate-Elektrode leitend oder gesperrt sein. 55 angelegt wird, der Kondensator C1 über die leitender Die Siliciumdioxydschicht 44 besieht aus Isolierma- Transistoren Q., und Q„ aufgeladen. Es sei nochmal« terial, wodurch der Gate-Eingang des MOS-Transi- bemerkt, daß. wenn vorher eine »0« in das Speicherstors im Vergleich zu anderen Transistoren, z. B. element 10 geschrieben wurde, der Zustand der Kon-Flächentransistoren, extrem hochohmig ist und die densatoren C, und C3 das Schreiben einer »1« in di( Entladezeit der MOS-Gate-Kapazität lang ist. 60 Speicherzelle 10 nicht beeinträchtigt. Daraus ergib
In Fig. 1 wird eine Binärziffer in einem MOS sich, daß am Ende der Periode P3 oder der Period*
Transistor Q„ dadurch gespeichert, daß man den P 3' die Ladung des Kondensators C1 dem Signal
Transistor Q3 bei einem bestimmten Binärwert (»1« pegel auf der Leitung 14 entspricht, der eine in da:
oder »0«) der zu speichernden Ziffer kurzzeitig für Speicherelement 10 zu speichernde Binärziffer dar
ein Aufladen oder Entladen der Speicherkapazität C1, 65 stellt. An Hand der F i g. 1 und 4 wird zunächst be
die zwischen 0,2 pF und 0.6 pF liegt, leitend macht, schrieben, wie ein Speicherelement 10, das nicht zun
Die Kapazität C, und die Kapazität C1 (Fig. 1) sie!- Lesen oder Schreiben ausgewählt wurde und eini
len Leitungskapazitäten, die auf einem integrierten >■!& speicher!, die durch eine Ladung am Kondensa
tor C1 dargestellt wird, durch Taktimpulse regeneriert wird, die während der Perioden P7, P 8, und P9 in Fig. 4 auftreten. Während der Periode P7 wird ein Impuls Φ, an die Gate-Elektrode des Transistors Q4 angelegt, wodurch eine Spannung V über den Transistor Q4 den Kondensator C2 aufladet, d. h. regeneriert. Während der folgenden Periode P8 wird ein Weg vom Kondensator C2 über den Transistor Q, zum Transistor Q2 durch einen über die Leseleitung 16 an den Gate-Eingang des Transistors Q1 angelegten Impuls gebildet, und der Kondensator C2 wird über die Transistoren Q1 und Q2 nach Masse 19 entladen. Obwohl eine vorherige Teilentladung des Kondensators C1 infolge der Eingangsimpedanz des Transistors Q2 erfolgt ist, reicht die Ladung des Kondensators C1 aus, um eine Entladung des Kondensators C2 über den Transistor Q, zum Massepunkt 19 herbeizuführen. Zusätzlich zu dem beschriebenen, an die Leseleitung angelegten Impuls wird gleichzeitig ein Ttnpuls Φ2 an Jie Gate-Elektrode des Transistors Q5 angelegt, wodurch der Kondensator C3 über den Transistor Q5 aufgeladen wird. Während der Periode P 9 wird durch den Impuls auf der Schreibleitung 18 ein Weg zum Übertragen der Ladung des Kondensators C3 auf den Kondensator C1 gebildet, wodurch die Ladung am Kondensator C3 so weit verkleinert wird, bis sich ein Ausgleich zwischen den Kondensatoren C1 und C3 einstelit. Ein Impuls Φ3, der einen Transistor Q7 leitend macht, hat keinen Einfluß auf die Ladungsverminderung des Speicherelementes 10, wenn in diesen: eine »1« gespeichert ist, da lediglich cW Kondensator C2 entladen wird. Dieser Impuls wird berücksichtigt, wenn ein Speicherelement 10, in dem eine »0« gespeichert ist, durch die mit P 7' bis P9' in Fig. 4 bezeichneten Perioden betrieben wird. Der Kondensator C1 eines Speicherelementes 10, in dem eine »0« gespeichert ist, wird nicht aufgeladen und erhält auch keine Ladung durch einen Regenerationszyklus, wie unter P7', P 8' und P 9 der Fig. 4 ersichtlich. Das in Periode P7' auftretende Signal Φ1 ist das gleiche wie das im vorangegangenen beschriebene, während der Periode P 7 auftretende Signal, und der Kondensator C2 wird übe; den Transistor Q4 aufgeladen. Während der Periode P8' lädt ein Impuls Φ2 den Kondensator C3 auf, und ein gleichzeitig auftretender Impuls auf der Leseleitung 16 macht den Transistor Q1 leitend, wie im vorangegangenen beschrieben und unter P8 dargestellt. In diesem Fall jedoch ist der Transistor Q2 nicht leitend, da der Kondensator C1 nicht geladen ist. Deshalb wird der Kondensator C2 nicht über die Transistoren Q1 und Q2 zum Massepunkt 19 entladen, wie dies in der im vorangegangenen beschriebenen Periode P 8 der Fall war. Die in dem Speicherelement 10 gespeicherte »0« wird durch die Ladung »Null« am Kondensator C1 angezeigt. Während der Periode Pn' werden die Transistoren Q3, Qe und Q7 durch einen Impuls auf der Schreibleitung 18, die Ladung des Kondensators C1 und einen Impuls Φ3 leitend. Somit wird ein leitender Pfad zum Entladen des Kondensators C3 über die Transistoren Q6 und Q7 zum Massepunkt 19 gebildet. Eine sich gegebenenfalls am Kondensator C1 während der Entladung des Kondensators C3 bildende Ladung wird ebenfalls während der Periode P 9' über die Transistoren Q3, Q0 und Q7 zum Massepunkt 19 entladen, wodurch die gespeicherte Ziffer »0« in dem Speicherelement 10 beibehalten wird. Obwohl an die Lese- und Schreibleitungen während der beschriebenen Regenerierungsoperation Signale angelegt werden, wird weder eingeschrieben noch gelesen, da kein Signal an die Wählleitung 22 angelegt worden ist.
Wie aus den F i g. 1 und 5 ersichtlich, wird das Speicherelement 10, in dem eine »1« durch eine Kondensatorladung gespeichert ist, in den Perioden P13, P14 und P15 gelesen. Die während der Perioden P13 und P14 in Fig. 5 dargestellten Signale sind die
ίο gleichen wie in den PeriodenP7 und P8 in Fig.4. Am Ende der Periode P14 ist der Kondensator C3 aufgeladen und der Kondensator C2 entladen. In der Periode P15 wird der Transistor Q8 durch einen Impuls auf der Wählleitung 22 geöffnet und der geöffnete Transistor Q10 durch ein Ausblendsigna] auf der Inhibitleitung 24 gesperrt. Ein auf der Leseleitung 26 während der Periode P15 erscheinendes Signal entsteht durch die Ladung des Kondensators C, und zeigt an, daß einp »1« in dem Speicherelement 10 ge-
ao speichert ist. Wird das Signal auf der Leseleitung 26 während der Periode P15 ausgeblendet, dann wird der Signalpegel durch einen Inverter 68 invertiert und über das Und-Glied 69 durch das Ausblendsignal auf der Inhibitleitung 24 zur Leitung 11 durchgeschaltet, so daß die Spannungspegel »0« und »1« auf der Leitung 11 die gleichen sind, wie im vorangegangenen für den Eingabevorgang beschrieben. Wird aus einem Speicherelement 10 eine »1« ausgelesen, dann wird der der -1« zugeordnete Spannungspegel an die Leitung 11 über das Und-Glied 69 angelegt. Der Kondensator C3 kann sich nicht über den durch den leitenden Transistor Q9 gebildeten Pfad entladen, jedoch wird eine Spannung über das ODER-Glied 76 und den Transistor Q9 an das Speicherelement 10 angelegt, wodurch die Ladung des Kondensators C1 regeneriert wird, wenn vorher eine Ladung vom Kondensator C1 in den Kondensator C3 verschoben wurde. Beim Ansteuern eines Speicherelementes in der Leseperiode wird die Ladung C1 ebenfalls regeneriert. Das eine r0« enthaltende Speicherelement 10 wird durch die während der Perioden P13', P14' und P15' auftretenden Signale gelesen. Die während der Perioden P13' und P14' auftretenden Signale sind die gleichen, wie die während der Perioden P 7' und P 8' auftretenden Signale, die bereits beschrieben wurden. Entsprechend der vorangehenden Beschreibung sind die Kondensatoren C3 und C2 am Ende der Periode P14' aufgeladen. Während der Periode P15' werden die Transistoren Q8
und Q10 durch die auf den Leitungen 22 und 24 auftretenden Signale geöffnet bzw. gesperrt, und das Signal auf der Leseleitung 26 während der Periode P15' entsteht durch die Ladung am Kondensator C„, die anzeigt, daß in der Speicherzelle 10 eine »0« gespeichert ist. An die Leitung 11 wird über das ODER-Glied 69 ein der »0« entsprechender Pegel angelegt, wodurch der Kondensator C1 sich über den Transistor Q9 entlädt, so daß das Signai auf der Schreibleitung 18 die Ladung des Kondensators C, nicht verändern kann.
In F i g. 6 ist eine matrixförmige. zweidimensionale Anordnung von Speicherelementen 10 gezeigt. Die Speicherelemente einer jeden Spalte sind mit Kondensatoren C, und C3 und einer Gruppe von Steuertransistoren Q4, Q5, Q6, Q7, Q8 und Qn verbunden. Jede Reihe von Speicherelementen 10 ist mit einem Reihenadressendekodierer 61 über eine Leseleitung 16 und eine Schreibleitung 18 verbunden, während
1 9s50 695
jede Spalte von Speicherelementen 10 mit einem Spaltenadressendekodierer 65 über eine Ansteuerleitung 22 verbunden ist. Die Adressendekodierer 61 und 65 steuern ein einzelnes Speicherelement 10 in der in F i g. 6 gezeigten Matrix über die Leitungen 16, 18 und 22 an. Binäradressen auf Eingangsleitungen 62 zum Reihenadressendekodierer 61 und Eingangsleitungen 66 zum Spaltenadressendekodierer 65 werden in Signale umgewandelt, die ein bestimmtes Speicherelement 10 ansteuern. Vom Reihenadressendekodierer 61 kommende Signale werden durch Impulse Φ., und </··., auf bestimmte der Leitungen 16 und 18 durchgeschaltet, während vom Spaltenadressendekodierer 65 kommende Signale durch einen Tmpuls Φ3 jeweils auf eine bestimmte Leitung 22 durchgeschaltet werden, wie in Fi g. 7 angezeigt.
Die Leitungen 22 vom Spaltenadressendekodierer 65 führen jeweils zu einer Spalte Y1, F.,... oder Ym, während die Schreibleitungen 16 und die Leseleitungen 18 jeweils vom Reihenadressendekodierer 61 zu den Reihen X1, X.,.. . oder Xn laufen. Das Speicherelement 10 in der oberen linken Ecke der F i g. 6 ist das Element X1Y1 und das Speicherelement 10 in der unteren rechten Ecke ist das Element X,,Ym. Im folgenden wird an Hand der Speicheranordnung nach F i g. 6 sowie des Impulsdiagrammes nach F i g. 7 beschrieben, wie eine Binärziffer durch Signale auf den X-Y-Koordinatendrähten in ein Speicherelement geschritben wird. Des weiteren wird beschrieben, wie gespeicherte »Einsen« in der gleichen Reihe A^ regeneriert werden, wenn in den Perioden P 22, P 23 und P 24 eine »0« eingeschrieben wird. Es wird angenommen, daß vor der Periode P 22 jeweils eine »1« in dem Element X1Y1 und in dem Element X1Y., und eine »0« in dem Element X1Yn gespeichert sind. An die Perioden P 22, P 23 und P 24 werden die Buchstaben a, b und c angehängt, um uie Zuordnung, die speziell zu den Elementen λ', Y1, X1Y., bzw. X1 Ym gehört, anzuzeigen. Während der Perioden P 22a. P 22 b und P 22 c werden durch einen Impuls Φ1 die Transistoren Q4 in jeder Spalte der Speicheranordnung leitend, wodurch der entsprechende Kondensator C jeder Spalte aufgeladen wird. Dieses Aufladen des Kondensators C, hängt nicht von der in einem Speicherelement 10 gespeicherten Ziffer ab, und die Signale während der Periode P 22 sind für alle Speicherelemente 10 in der Reihe X1 gleich. Ein Impuls auf der Leseleitung 16 zur Reihe X1 während der Periode P 23 bewirkt, daß die eine »1« speichernden Speicherelemente 10 in der Reihe A^ den Kondensator C.„ wie gezeigt, während der mit P 23 α und P 23 ft bezeichneten Perioden für die die Elemente Α',Υ, bzw. X1Y., enthaltenden Spalten entladen, wobei zu beachten ist, daß der an die Spalte des Elementes X1Yn,, in der»0« gespeichert ist, angeschlossene Kondensator C, während der Periode P 23 c aufgeladen bleibt. Ein Impuls Φ.,, der gleichzeitig mit dem Impuls auf der Leseleitung 16 zur Reihe X1 auftritt, macht den Transistor Q. in jeder der Spalten Y1Y., ■ ■. Ym leitend, wodurch der Kondensator C, jeder Spalte in der gezeigten Weise während der Perioden P 22 a, P 23 b und P 23 c aufgeladen wird. Während der Perioden P 24α, Ρ24ί? und P 24 c wird durch einen Impuls auf der Schreibleitung 18 und einen Impuls auf der Leitung 22 die Information »0« auf der Daleneingangsleitung 14 über das ODER-Glied 76 und den Transistor Q9 an das Speicherelement X1Y1 gelegt. Beim Einspeichern einer »0« in das Element X1Y1 wird der Kondensator C3 in der Spalte V1 über den Transistor Qv auf den Pegel der Dateneingangsleitung 14 entladen. Die Ladung des Kondensators C, der Spalte Y., ist in der Periode P24£> in Fig. 7 ersichtlich. Durch das Signal auf der Schreibleitung 18 in der Reihe X1 wird die kapazitiv gespeicherte »1« in dem Element X1Y., regeneriert, wie vorangehend unter Bezugnahme auf Fig. 1 beschrieben. Das Signal auf der
ίο Leitung 18 dient also zum Ansteuern des Elementes X1Y1 und für die Regenerierung der kapazitiv gespeicherten »Einsen« in allen Speicherelementen 10 der Reihe X1. Die Kondensatoren C3 der Speicherelemente 10 in der Reihe X1. in denen »0« ge-
speichert ist, z. B. dem Element X1Yn,, werden über die Transistoren Q6 und Q. auf Masse entladen. Diese Transistoren werden durch die Aufladung am Kondensator C2 und den Impuls ΦΆ leitend gemacht, wie in der mit P 24 c bezeichneten Periode gezeigt.
An Hand der Speicheranordnung nach F i g. 6 und des Impulsdiagrammes in F i g. 7 wird im folgenden beschrieben, wie eine Binärziffer aus einem angesteuerten Speicherelement X1Y1 gelesen wird. Dann folgt eine Beschreibung, wie die gespeicherten
as »Einsen« in der Reihe X1 regeneriert werden, wenn die gespeicherte Ziffer aus dem Speicherelement X1Y1 gelesen wird. Die Perioden P 22 und P 23 wurden bereits bei Beschreibung der Schreiboperation erklärt, wobei nochmals erwähnt wird, daß die Kondensatoren C3, wie gezeigt, während der Perioden P 23 a. P 23 b und P 23 c jeweils aufgeladen werden, während die den Elementen A^1Y1 und X1Y., zugeordneten Kondensatoren während der Perioden P23α und P23b entladen wurden, da in diesen EIementen »Einsen« gespeichert sind und. umgekehrt, der dem Element AT1Yn zugeordnete Kondensator C2 während der Periode P 23 c aufgeladen blieb, da eine »0« in dem Element -Y1Ym gespeichert ist. Die in dem Element AT1Y1 gespeicherte Ziffer wird während der Periode P 24 α durch ein den Transistor Q10 sperrendes Signal auf der Inhibitleitung 24 und einen Impuls auf der Leitung 22 gelesen, wobei der Transistor Q8 leitend wird und dadurch jedes Signal am Kondensator C, zur Leseleitung 26 durchschaltet.
Auf diese Weise wird die in dem Element X1Y1 gespeicherte Ziffer auf die Leseleitung gegeben, wobei zu beachten ist. daß die Spannung 0 Volt auf der Leitung 26 anzeigt, daß eine »1« in dem Element A', Y1 gespeichert ist. während ein aus einer Auf-
ladung am Kondensator C2 resultierender positiver Spannungspegel eine gespeicherte »0« anzeigt.
Zwar können kapazitiv gespeicherte Daten in einem Speicherelement ohne Regenerierung für viele Tausende von Speicherzyklen festgehalten werden, doch ist es verständlich, daß es mit steigender Speichergröße vorteilhaft ist. beim Lesen einer gespeicherten Ziffer aus einem Element die zu diesem gehörige Reihe von Speicherelementen 10 so zu regenerieren, daß der bereits beschriebene Effekt erreicht wird. Nachdem eine Ziffer in das Element A', Y1 eingeschrieben wurde, ist dieses bereits regeneriert, und es brauchen nur die übrigen Elemente in der Reihe X1 regeneriert zu werden. Wenn eine Ziffer beispielsweise aus dem Element λ',Υ, gelesen wird, wird die ganze Reihe X1. in der »Einsen« gespeichert sind, einschließlich des Elementes A', Y1, regeneriert. Die in F i g. 6 gezeigte Schaltung ermöglicht eine Regenerierung des angesteuerten Spcichcrclcmcntes 10, aus der
eine gespeicherte Ziffer gelesen wird, indem man die Leseleitung 26 mit einem Inverter 68 verbindet und ein Signal auf der Inhibitleilung 24 an das Und-Glied 69 anlegt, um den Ausgang des Inverters 68 auf die Leitung Π durchzuschalten. Demgemäß wi'd beim Ausblenden eines ZifTernsignalpegels auf der Lescleitung 26, wie während der Periode P 24a gezeigt und im vorangegangenen beschrieben, der invertierte Signalpegel vom Inverter 68 durch das Und-Glied 69 von dem Signal auf der Inhibitleitung 24 durchgeschaltet und gelangt über das ODER-Glied 76 auf die Leitung 11. wobei zu beachten ist. daLi die Spannungspegel »0« und »1« auf der Leitung 11 die gleiche Polarität haben wie auf der Dateneingangsleitung 14 und entgegengesetzt wie auf der Leseleitung 26. Beim Lesen einer »1« aus dem Element X1Y1 wird ein positiver Spannungspegel für die »1« an die Leitung 11 üöer das Und-Glied 69 angelegt, und der Kondensator C3 kann sich nicht über den durch den leitenden Transistor Q9 gebildeten Pfad entladen. Die Spannung auf der Leitung 11 wird nunmehr über den Transistor Q9 an das Element X1Y1 angelegt und regeneriert dieses, wenn ein Impuls auf der Leitung 18 für Reihe X1 auftritt. Andererseits tritt bei der Speicherung einer »0« in dem Element XxY1 ein Signal mit dem Spannungspegel 0 Volt an der Leitung 11 vom Und-Glied 69 auf, so daß der Kondensator C3 sich über den Transistor Q9 entladen kann. Das Element X1Yc. wird, wie gezeigt, in der Periode P 24 b regeneriert, wie im vorangegangenen an Hand der F i g. 1 beschrieben. Dies geschieht durch den impuls aui der Leitung 18 für Reihe Xv wodurch die Ladung vom Kondensator C3 zum Element X1Y2 transferiert wird. Die übrigen Elemente in der Reihe X1, die eine Ziffer »1« speichern, werden in der gleichen Weise regeneriert. Befindet sich eine Ziffer »0« in dem Element X1Yn, dann bleibt der Kondensator C2 am Ende der Periode P23c aufgeladen, und ein Impuls Φ3 während der Periode P 24 c entläßt den Kondensator C3 der Spalte Ym über die Transistoren O6 und Q1 nach Masse. In den Fig. 3, 4, 5 und 7 werden zwar positive Signale für die »1* verwendet, jedoch versteht es sich, daß je nach den verwendeten Halbleitervorrichtungen auch negative Impulse benötigt werden.
In Fig. 8 ist ein dreidimensionaler Speicher 17 dargestellt, der eine Vielzahl integrierter Schaltungsplüttchen 71 enthält, die jeweils wie die in Fig. 6 aufgebaut sind. Die Bezugszahlen entsprechen denen in Fig. 1 und 6. Die in Fig. 6 gezeigte Anordnung kann ohne weiteres durch Erhöhung der Anzahl der Reihen und der Spalten entsprechend vergrößert werden. In der Schaltung nach Fig. 6 wird nur jeweils eine einzige Ziffer in ein Plättchen 71 eingespeichert oder aus diesem gelesen. Jedoch kann man ein Wort parallel in den Speicher 70 einschreiben, wenn
,5 mehrere Dateneingangsleitungen 14, oder für paralleles Lesen mehrere Leseleitungen 26 für ein Wort vorgesehen werden. Verbindungen zwischen den Plättchen 71 über die Leiter für die Impulse Φν Φ2, ΦΆ in F i g. 8 und der Inhibitleitung 24 ermöglichen
gleichzeitige Operationen an entsprechenden Elementen in jedem der durch die gemeinsam verbundenen Reihen- und Spaltenadressenleitungen 62 bzw. 66 bezeichneten Plättchen 71. Zur Speicherung eines Wortes im Speicher 70 steuert eine Reihen- und Spaltenmatrix die Speichersteller. über die Leitungen 62 bzw. 66 an, während das zu speichernde Wort an die Dateneingangsleitungen 14 angelegt wird. Das Wort auf den Dateneingangsleitungen 14 wird dann gespeichert, während die Impulse Φν Φ2 und ΦΛ auftreten, wobei ein Sperrsignal an die Inhibitleitung 24 angelegt wird. Zum Lesen eines Wortes wird auf die Leitungen 62 bzw. 63 ein Adressensignal und die Impulse Φ,, Φ2 und Φ3 nacheinander angelegt, wobei auf der Inhibitleitung 24 während des Impulses Φ3 die
Sperrwirkung kurzzeitig aufgehoben wird, wenn die Ziffern eines Wortes auf den Leitungen 26 des Speichers 70 ausgeblendet werden. Aus der vorangehenden Beschreibung der in F i g. 6 gezeigten in jedem Plättchen enthaltenen Schaltung geht hervor, daß jedesmal, wenn ein Wort entweder im Speicher 70 gespeichert oder aus diesem gelesen werden soll, die dazugehörigen Reihen in jedem Plättchen 71 regeneriert werden.
Hierzu 2 Blatt Zeichnungen

Claims (7)

Patentansprüche:
1. Datenspeicher mit reihen- und spaltenfönnig angeordneten Speicherstellen aus jeweils mehreren Halbleiterelementen, von denen jeweils ein Halbleiterelement als Speicherkapazität verwendet wird, mit Ansteuerleitern zur Ansteuerung einer beliebigen Speicherstelle und einer Regenerierschaltung, dadurch gekennzeichnet, daß jeder Spalte (Y1 bis Yn) mindestens zwei Hilfskapazitäten (C2, C3) zugeordnet sind, von denen die erste (C3) beim Ansteuern einer ausgewählten Speicherstelle (10; z. B. bei X1Y1) die Speicherkapazität (C1) über einen dieser ausgewählten Speicherstelle (10) zugeordneten Transistor (O3) aufladet oder regeneriert und die zweite (C2) über ebenfalls dieser ausgewählten Speicherstelle (10) zugeordnete Transistoren (Q.. Q2) die gespeicherte Information übernimmt, und daß die nicht ausgewählten Speicherstellen (10,
z. B. X1. Y.,) einer angesteuerten Reihe (z. B. .Y1) jeweils durch die den Spalten (z. B. 1';, bis Yn) zugeordneten ersten Hilfskapazitäten (C3) und die den betreffenden Speicherstellen (10) einer Spalte zugeordneten Transistoren (Q3) regeneriert werden.
2. Datenspeicher nach Anspruch 1. dadurch gekennzeichnet, daß jeweils in einem ersten Taktimpuls (<I\) die zweite Hilfskapazität (C2) über einen einer Spalte (z. B. Y1) zugeordneten Transistor (O4) und in einem zweiten Taktimpuls (</>.,) die erste Hilfskapazität (C3) über einen ebenfalls einer Spalte (z. B. Y1) zugeordneten Transistor (Q5) aufgeladen werden und daß in Abhängigkeit von der zu speichernden Information in einem dritten Taktimpuls (Φ3) die Ladung der ersten Kapazität (C3) über den Transistor (Q.) auf die Speicherkapazität (C1) übertragen wird oder daß sich die erste Kapazität (C3) über einen einer Spalte (z. B. Y1) zugeordneten Transistor (QJ entladet und daß die zweite Hilfskapazität (C) in Abhängigkeit von der gespeicherten Information in dem zweiten Taktimpuls (Φ.,) über die Transistoren (Q1, Q1) oder in dem dritten Taktimpuls (<7>3) über einer Spalte (z. B. Y1) zugeordnete Transistoren (Q15, Q1n) entladen wird und daß mit diesen Transistoren (Qn, Q10) eine T.eseleitung (26) verbunden ist.
3. Datenspeicher nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die ersten Hilfskapazitäten (Cj) in den Speicherstellen (10) der Zeile (z.B. A',). in der sich die angesteuerte Speicherstelle (10, z. B. X1, Y1) befindet, in Abhängigkeit von den in diesen gespeicherten Informationen in dem dritten Taktimpuls (</>.,) über einer Spalte (z.B. Y1) zugeordnete Transistoren (Qn, Q-) entladen werden oder daß deren Ladung die zugeordnete Speicherkapazität (C1) regeneriert.
4. Datenspeicher nach den Ansprüchen 1 bis 5. dadurch gekennzeichnet, daß die Leseleilung (261 über einen Inverter (68) und Verknüpfungsglieder (69, 76) mit dem Transistor (Q9) verbunden ist, wodurch in dem dritten Taktimpuls (</'.,) die ausgelesene Information die Regeneration der ausgewählten Speicherstelle durchführt.
5. Datenspeicher nach einem oder mehreren
der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Hilfskapazitäten (C, C3) Leitungskapazitäten sind.
6. Datenspeicher nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schaltung in MOS-Technik auf einem Trägerplättchen (71) aufgebaut ist.
7. Datenspeicher nach Anspruch 6, dadurch gekennzeichnet, daß mehrere Trägerplättchen (71) übereinanderliegen und einen dreidimensionalen Speicher (70) bilden.
DE1950695A 1968-10-08 1969-10-08 Datenspeicher mit Speicherstellen aus jeweils mehreren Halbleiterelementen Expired DE1950695C3 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US04/765,795 US3997883A (en) 1968-10-08 1968-10-08 LSI random access memory system

Publications (3)

Publication Number Publication Date
DE1950695A1 DE1950695A1 (de) 1970-05-21
DE1950695B2 true DE1950695B2 (de) 1974-06-20
DE1950695C3 DE1950695C3 (de) 1975-07-10

Family

ID=25074507

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1950695A Expired DE1950695C3 (de) 1968-10-08 1969-10-08 Datenspeicher mit Speicherstellen aus jeweils mehreren Halbleiterelementen

Country Status (10)

Country Link
US (1) US3997883A (de)
JP (1) JPS4944062B1 (de)
BE (1) BE739921A (de)
CA (1) CA928424A (de)
CH (1) CH504075A (de)
DE (1) DE1950695C3 (de)
FR (2) FR2020114B1 (de)
GB (1) GB1244683A (de)
NL (1) NL171753C (de)
SE (2) SE375640B (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3713114A (en) * 1969-12-18 1973-01-23 Ibm Data regeneration scheme for stored charge storage cell
GB1316450A (en) * 1969-12-18 1973-05-09 Ibm Data stores
US5322812A (en) * 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
CN1759450B (zh) 2003-03-18 2012-02-29 株式会社东芝 可编程阻抗存储器器件
US7394680B2 (en) * 2003-03-18 2008-07-01 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element with a recording layer electrode served as a cation source in a write or erase mode
US7778062B2 (en) * 2003-03-18 2010-08-17 Kabushiki Kaisha Toshiba Resistance change memory device
US7400522B2 (en) * 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
US7692951B2 (en) * 2007-06-12 2010-04-06 Kabushiki Kaisha Toshiba Resistance change memory device with a variable resistance element formed of a first and a second composite compound

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE534199A (de) * 1953-12-18
US2771575A (en) * 1954-01-22 1956-11-20 Marchant Calculators Inc Diode capacitor regenerator
US3363115A (en) * 1965-03-29 1968-01-09 Gen Micro Electronics Inc Integral counting circuit with storage capacitors in the conductive path of steering gate circuits
US3373295A (en) * 1965-04-27 1968-03-12 Aerojet General Co Memory element
US3387286A (en) * 1967-07-14 1968-06-04 Ibm Field-effect transistor memory
US3535699A (en) * 1968-01-15 1970-10-20 Ibm Complenmentary transistor memory cell using leakage current to sustain quiescent condition

Also Published As

Publication number Publication date
GB1244683A (en) 1971-09-02
CA928424A (en) 1973-06-12
CH504075A (fr) 1971-02-28
US3997883A (en) 1976-12-14
FR2020114B1 (de) 1977-12-02
JPS4944062B1 (de) 1974-11-26
NL171753B (nl) 1982-12-01
SE366416B (de) 1974-04-22
NL6915234A (de) 1970-04-10
NL171753C (nl) 1983-05-02
SE375640B (de) 1975-04-21
FR2020114A1 (de) 1970-07-10
FR2123560A1 (de) 1972-09-08
DE1950695A1 (de) 1970-05-21
BE739921A (de) 1970-03-16
DE1950695C3 (de) 1975-07-10
FR2123560B1 (de) 1978-03-24

Similar Documents

Publication Publication Date Title
DE69613424T2 (de) Schaltung und Verfahren zur Verminderung der Kompensation eines ferroelektrischen Kondensators durch Anlegung an die Plattenleitung von mehreren Impulsen nach einer Schreiboperation
DE2313917C3 (de) Speicher mit redundanten Speicherstellen
DE2557359C2 (de) Gegen Datenverlust bei Netzausfall gesichertes dynamisches Speichersystem
DE3036375A1 (de) Verfahren zum programmieren eines elektrisch veraenderbaren nicht-fluechtigen halbleiterspeichers
DE2313476C2 (de) Speicher mit direktem Zugriff
DE2300165C2 (de) Verfahren zum Betreiben einer MOS-Speicheranordnung und Schaltungsanordnung zur Durchführung des Verfahrens
DE2527486B2 (de) Verfahren zur Prüfung bistabiler Speicherzellen
DE1959870C3 (de) Kapazitive Speicherschaltung
DE2332643A1 (de) Datenspeichervorrichtung
DE1950695C3 (de) Datenspeicher mit Speicherstellen aus jeweils mehreren Halbleiterelementen
DE2129687B2 (de) Digitale Speicherschaltung
DE2514582B1 (de) Schaltung zur erzeugung von leseimpulsen
DE2431079C3 (de) Dynamischer Halbleiterspeicher mit Zwei-Transistor-Speicherelementen
DE4119248A1 (de) Integrierter halbleiterschaltkreis
DE2523683A1 (de) Leitung zum transport einer ladung, insbesondere bitleitung fuer speicherelemente, die ein speicherfeld bilden
DE2101180C3 (de)
DE2351554A1 (de) Halbleiterspeichervorrichtung fuer binaere daten
DE3050249C2 (de) Integrierte statische Speicherzelle
DE69615441T2 (de) Ferroelektrische Speichermatrix und Herstellungsverfahren
DE2702830C2 (de)
DE2441385C3 (de) Verfahren zum Vergrößern des Lesesignals bei einem Ein- Transistor-Speicherelement
EP0045399B1 (de) Monolithisch integrierter Halbleiterspeicher
DE2021801A1 (de) Halbleiter-Randomspeicher
DE60023213T2 (de) RAM Speicher
DE2418750C3 (de) MI112 S-Speichertransistor

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)
E77 Valid patent as to the heymanns-index 1977
8339 Ceased/non-payment of the annual fee