DE1774954A1 - Interrupting device for a data processing system - Google Patents

Interrupting device for a data processing system

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Wilkinson John Adams
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Pezely Stanley Joseph
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Claims (7)

Patentansprüche 1. Unterbrechungseinrichtung für ein Datenverarbeitungssystem mit mindestens einem Arbeitsspeicher zur Aufnahme von Objektprogrammen und Steuerprogrammen, ferner mit mehreren im wesentlichen identischen Prozessoren, die beim Ausführen der Objektprogramme in einer Normalbetriebsart und beim Ausführen der Steuerprogramme in einer Steuerbetriebsart arbeiten, ferner mit mindestens einem Eingabe/Ausgabe-Steuergerät, das dem Arbeitsspeicher und den Prozessoren gemeinsam zugeordnet ist, und mit mehreren Unterbrechungsanforderungssignalgebern, die in der Zage sind, mehrere Unterbrechungsanforderungssignale zu erzeugen, von denen jedes individuell einem bestimmten Ereignis zugeordnet ist, welche jedem der Prozessoren zuführbar sind, wobei jeder Prozessor eine diesen Prozessor nur auf ausgewählte Unterbrechungsanforderungssignale ansprechen lassende Steuervorrichtung aufweist, die beim Auftreten eine! dies r ausgewählten Signale eine Umschaltung dieses Prozessors von einer Normalbetriebsart in eine Steuerbetriebsart bewirkt, nach Patent ......... (Patentanmeldung P 14 49 52.5-53) dadurch gekennzeichnet, daB die Prozessoren (P 1 bis P4) jeweils Übertragungseinrichtungen (3004, 3005, 3006, 3007i 3008, 3009) aufweisen, welche bei Umschaltung in die Steigerbetriebsart die Übertragung der zugehörigen Arbeitsbefehle und der in der Normalbetriebsart in Bearbeitung befindlichen Daten zum Arbeitsspeicher (M 1 bis M 16, Fig. 2) bewirken. Claims 1. Interrupting device for a data processing system with at least one main memory for receiving object programs and control programs, further with several essentially identical processors that work when executing the object programs in a normal operating mode and when executing the control programs in a control operating mode, further with at least one input / Output control device, which is assigned to the main memory and the processors jointly, and with several interrupt request signal generators, which are capable of generating several interrupt request signals, each of which is individually assigned to a specific event, which can be fed to each of the processors, each processor has a control device which allows this processor to respond only to selected interrupt request signals, which when a! the selected signals r a switch of this processor from a normal mode to a control mode effected according to Patent ......... (Patent Application P 14 49 52.5-53), characterized in DAB, the processors (P 1 to P4) in each case transfer means (3004, 3005, 3006, 3007i 3008, 3009), which cause the associated work commands and the data being processed in normal operating mode to be transferred to the main memory (M 1 to M 16, FIG. 2) when switching to the riser mode. 2. Unterbrechungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Prozessoren (P 1 bis P 4) jeweils eine Steuervorrichtung (3020) aufweisen, welche am Ende der@Bearbeitung der Unterbrechungsanforderung durch den Prozessor einazZugriff zum Arbeitsspeicher (M 1. bis M 16, Fig. 2) bewirkt, um Arbeitsbefehle und Daten der gegenwärtig höchsten Priorität zu erhalten, so daß die Arbeit in der Normalbetriebsart wieder aufgenommen werden kann. 2. Interrupting device according to claim 1, characterized in that the processors (P 1 to P 4) each have a control device (3020), which at the end of the @ processing of the interrupt request by causes the processor to access the main memory (M 1. to M 16, Fig. 2), to get work instructions and data of the current highest priority so that work can be resumed in normal operating mode. 3. Unterbrechungseinrichtung nach'Ansprueh 1 oder 2, dadurch gekennzeichnet, daß ein Prozessor (P 1 bis P 4) jeweils einen Schnellzugrifßspeicher.(3099) .enthält, der Register (z.B.. 001 bis 017) zum Speichern der zur Bearbeitung einer Unterbrechungsaziforderung notwendigen Daten aufweist, und daß die Unterbrechungsvorrichtung (3016, 6002, 3002, 6003, 6004) auf die Unterbrechungsanforderungssignale ansprechend die Übertragung der Daten im Schnellzugriffsspeicher (3099) zum Arbeitsspeicher (M 1 bis M 16, Fig. 2) bewirkt, wenn das zu bedienende Unterbrechungsanforderungssignal kritische Teile des Schnellzugriffsspeichers (3099) erfordert, so daß die Daten fur die Bearbeitung durch andere Prbzessoren verfügbar sind. 3. Interrupting facility nach'Ansprueh 1 or 2, characterized in that a processor (P 1 to P 4) each contains a quick access memory (3099), the registers (e.g. 001 to 017) to save the information required to process an interruption request Has data and that the interrupt device (3016, 6002, 3002, 6003, 6004) transferring the data in response to the interrupt request signals causes in the quick access memory (3099) to the main memory (M 1 to M 16, Fig. 2), when the interrupt request signal to be served critical parts of the fast access memory (3099) so that the data can be processed by other processors Are available. 4. Unterbrechungseinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Übertragungseinrichtungen ein erstes, mit dem Schnellzugriffespeicher verbundenes Register (3004, 3005) aufweisen, in das Segmente der Daten aus dem Schnellzugriffsspeicher eingegeben werden, ferner ein zweites, mit dem Arbeiteweicher (M 1 bis M 16) verbundenes Register (3006, 3007), und daß eine mit dem ersten und dem zweiten Register verbundene Einrichtung (z.B. 3008, 3009) zum Übertragen des Inhalts des ersten Registers zum zweiten Register und von dort zu einem adressierten Teil des Arbeitsspeichers (M 1 bis M 16) vorgesehen ist-. 4. Interrupting device according to one of claims 1 to 3, characterized characterized in that the transmission means have a first, with the fast access memory associated registers (3004, 3005) into the segments of the data from the fast access memory be entered, also a second, with the work soft (M 1 to M 16) connected register (3006, 3007), and that one with the first and the Means connected to the second register (e.g. 3008, 3009) for transferring the content of the first register to the second register and from there to an addressed part the main memory (M 1 to M 16) is provided. 5. Unterbrechungseinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß mehrere Arbeitsspeicher (M 1 bis M 16, Fig. 2) vorgesehen sind, daß -in den Arbeitsspeichern Tabellenspe_ichervorrichtungen vorgesehen sind, welche die Adresse von darin enthaltenen Informationen auflisten, daß ein Unterbrechungsadressenregister (063) vorgesehen ist, welches die Basisadresse der Adressenliste enthält, ferner eine Vorrichtung, welche eine dem besonderen Unterbrechungsanforderungssignal, auf das die Unterbrechungseinrichtung (3016, 6002, 3U02, 6003, 6004) anspricht, zugeordnete Konstante liefert, daß eine mit dem Unterbrechungsadressenregister (063) und der die Konstante liefernden Vorrichtung verbundene Addiervorrichtung (3032) zum Addieren der Konstante zur Basisadresse vorgesehen ist, und daß ein Zählregister (57) mit-der Addiervorrichtung verbunden ist, um das Resultat der Addition zu speichern. 5. Interrupting device according to one of claims 1 to 4, characterized in that several working memories (M 1 to M 16, Fig. 2) are provided that -in the working memories Tabellenspe_ichervorrichtungen are provided which list the address of information contained therein that an interrupt address register (063) is provided which contains the base address of the address list, furthermore a device which supplies a constant assigned to the special interrupt request signal to which the interrupt device (3016, 6002, 3U02, 6003, 6004) responds, that a constant with the Interrupt address register (063) and the adding device (3032) connected to the constant supplying device is provided for adding the constant to the base address, and that a counting register (57) is connected to the adding device in order to store the result of the addition. 6. Unterbrechungseinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß diejenige Information, deren Adresse im Zählregister (57) enthalten ist, von den Arbeitsspeichern (M 1 bis M 16, Fi;. 2) abrufbar ist. 6. Interrupting device according to claim 5, characterized in that the one Information, the address of which is contained in the counting register (57), from the working memories (M 1 to M 16, Fi ;. 2) is available. 7. Unterbrechungseinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß ein Maskenregister (3016) vorgesehen ist, welches mit einem Unterbrechurg sregister (30G2) verbunden ist, sö daß der zugeordnete Prozessor (Y 1 bis P 4) nur auf bestimmte Unterbrechungsanforderungssignale ansprechen kann, und daß das kaskenregister (3016) mehrere Flipflops (z.B. FF 6001) aufweist, deren besondere Kombination im gesetzten Zustand dafür bestimmend ist, auf welche der Unterbrechurigsanforderungssignale der zugeordnete Prozessor (P 1 bis I' 4) anspricht. B. Unterbrechungseinrichtung nach einem der Ansprüche 1 bis 7, dädurch gekennzeichnet, daß ein Unterbrechungsregister (3002) zum neöistrieren einer einzigartigen Signalkonfiguration beim Auftreten eines von einer Mehrzahl von bestimmten äußeren oder inneren Unterbrechungsanforderungssignalen im System vorgesehen ist, daß eine Vorrichtung zum selektiven @-;instellen einer einzigartigen Signalkonfiguration in einem Zähler (3021) eines der Prozessoren (P 1 bis P 4) beim Setzen des Unterbrechungsregisters des Prozessors vorgesehen ist, daß getrennt von den Prozessoren Steuer-Speichereinrichtungen zum Speichern von Information zur Bearbeitung von Unterbrechungsanforderungssignalen vorgesehen sind, und daß eine beim Setzen einer der einzigartigen Signalkonfigurationen im Zähler beim Setzen des Unterbrechungsregisters ansprechende Vorrichtung vorgesehen ist, um die Verarbeitung des betreffenden Unterbrechungsanforderungssignals einzuleiten. g. Unterbrechungseinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß eine arithmetische Vorrichtung (3030) zum Kombinieren des selektiv setzbaren Inhalts des Unterbrechungsregisters (3002) mit dem Inhalt eines Unterbrechungsadressenregisters (063) vorgesehen ist, daß eine Vorrichtung (3032, 60U5) vorgesehen ist, welche beim Auftreten einer Unterbrechungsbedingung selektiv im Zähler (3021) ein kodiertes Signal setzt, das den kombinierten Inhalten des Unterbrechungsregisters und des Unterbrechungsadressenregisters entspricht, daß eine von der Einstellung des Unterbrechungsregisters abhängige Vorricht"ing zur Steuerung der Arbeitsweise des Prozessors vorgesehen ist, um eine Umschaltung des Prozessors (z.B. P1) von oder zu einer 1Yörmalbetriebsart zu oder von einer Steuerbetriebsart zu bewirken, und daß getrennt von den rrozessoren Steuer-Speichereinrichtungen züm Speichern der Information zur Verarbeitung von Unterbrechungsanforderüngen zum Steuern von Systemverarbeitung bzw. Systemsteuerung vorgesehen sind, daß eine Schaltverriegelung (150) zwischen den trozessoren, Eingabe/Ausgabe-Steuereinheiten (I/0 1 bis I/0 10) den Arbeitsspeichern (1,l 1 bis 11 16) und den Steuer-Speichereinrichtungen vorgesehen ist, um zwischen diesen Verbindungswege herzustellen, und daß eine Vorrichtung vorgesehen ist, welche abhängig von der Einstellung des Irogrammzählers durch die arithmetische Vorrichtung entsprechend der Einstellung des Unterbrechungsregisters den Zugriff zur Steuer-Speichereinrichtung an einer bestimmten Adresse herstellt und von dieser die Ausführung einer exekutiven Routine oder einer Reparaturroutine abruft, welche der bestimmten Unterbrechungsbedingung entspricht, die das Unterbrechungsregister setzte. 10. Unterbrechungseinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß ein Schnellzugriffsspeicher (3099) zum Speichern von den Unterbrechungsanforderungssignalen zugeordneten Informationen und Daten vorgesehen ist,!um sie durch die Prozessoren (P 1 bis P 4) ausführen zu lassen, daß ein Datenadressenregister vorgesehen ist, welches abhängig vom Schalten eines rrozessors von der oder in die Steuerbetriebsart die Aus- oder Eingabe von Informationen vom bzw. zum Schnellzuöriffsspeicher steuert, daß eine Arbeitstafel-Speichervorrichtung (Fig. 71) ziem Speichern von anfänglicher oder' erneuerter Information vorgesehen ist, welche Daten für alle Prozessor-Arbeitsgänge, die in das System eingegeben worden sind und dort. wirksam sind, identifiziert, und der der Inhalt des Schnellzugriffsspeichers des in die Steuerbetriebsart geschalteten Prozessors zu einer bestimmten Adresse im Arbeitstafel-Speicher abhängig von der Umschaltring Eines der-Prozessoren (z. B. P 1) von der Norwalbetriebsart zur Steuerbetriebsart und abhängig von der Datenadressensteuervorrichtung übertragen wird. 11. Unterbrechungseinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Steuer-Speiehereinrichtung und. die (Fig. 71) getrennte Blöcke von aneinandergrenzenden Speicherelementen im Arbeitsspeicher (z. B. M 1) aufweisen, daß die Steuer-Speichereinrichtungen und die Arbeitstafel-Speichereinrichtungen nur bei der Einstellung bestimmter Signalkonfigurationen im Zähler (3021) im Gefolge der Registrierung einer Unterbrechungsanforderung im Unterbrechungsregister adressierbar sind, und daß jede zusätzlich eine Speicherzuteileinrichtung aufweist," um die Zuteilung der notwendigen Anzahl von beieinanderliegenden Speicherelementen in jeder Arbeitstafel-Speichereinrichtung sicherzustellen zum Speichern von aus dem Sdhnellzugriffsspeicher (3099) des Prozessors (z.8. 1' 1) abgezogener Information, wenn dieser Prozessor bei der Unterbrechung eines vom Prozessor ausgeführten Informationsverarbeitungszyklus in die Steuerbetriebsart geschaltet wird.7. Interrupting device according to one of claims 1 to 6, characterized in that a mask register (3016) is provided which is connected to an interrupt sregister (30G2) so that the associated processor (Y 1 to P 4) only responds to certain interrupt request signals can respond, and that the mask register (3016) has several flip-flops (eg FF 6001), the particular combination of which in the set state determines which of the interrupt request signals the assigned processor (P 1 to I '4) responds to. B. Interrupting device according to one of claims 1 to 7, characterized in that an interrupt register (3002) is provided for re-registering a unique signal configuration when one of a plurality of specific external or internal interrupt request signals occurs in the system, that a device for selective @ -; inposition of a unique signal configuration in a counter (3021) of one of the processors (P 1 to P 4) when the interrupt register of the processor is set, it is provided that control memory devices for storing information for processing interrupt request signals are provided separately from the processors, and that a device responsive to the setting of one of the unique signal configurations in the counter when the interrupt register is set is provided in order to initiate the processing of the relevant interrupt request signal. G. Interrupting device according to Claim 8, characterized in that an arithmetic device (3030) is provided for combining the selectively settable content of the interruption register (3002) with the content of an interruption address register (063) Occurrence of an interrupt condition selectively sets a coded signal in the counter (3021), which corresponds to the combined contents of the interrupt register and the interrupt address register, that a device dependent on the setting of the interrupt register is provided for controlling the operation of the processor in order to switch the processor (eg P1) from or to a normal operating mode to or from a control operating mode, and that separately from the processors control storage devices for storing the information for processing interrupt requests for controlling system processing or system control ung are provided that a switching interlock (150) between the processors, input / output control units (I / 0 1 to I / 0 10), the working memories (1, 1 1 to 11 16) and the control memory devices is provided to establish between these connection paths, and that a device is provided which, depending on the setting of the program counter by the arithmetic device according to the setting of the interrupt register, establishes access to the control memory device at a specific address and from this the execution of an executive routine or a repair routine retrieves which corresponds to the particular interrupt condition that set the interrupt register. 10. Interrupting device according to claim 9, characterized in that a high-speed access memory (3099) is provided for storing information and data associated with the interrupt request signals, in order to have them executed by the processors (P 1 to P 4) that a data address register is provided which controls the output or input of information from or to the quick access memory depending on the switching of a processor from or to the control mode, that a work table memory device (Fig. 71) is provided for storing initial or renewed information, which data for all processor operations that have been entered into the system and there. are effective, identified, and the content of the quick access memory of the processor switched to the control mode to a specific address in the work table memory depending on the switch ring of one of the processors (e.g. P 1) from the Norwal mode to the control mode and depending on the Data address control device is transmitted. 11. Interrupting device according to claim 10, characterized in that the control storage device and. the (Fig. 71) separate blocks of adjoining storage elements in the working memory (z. B. M 1) have that the control storage devices and the work table storage devices only when certain signal configurations are set in the counter (3021) in the wake of the registration of an interrupt request are addressable in the interrupt register, and that each additionally has a memory allocation device "in order to ensure the allocation of the necessary number of adjacent memory elements in each work table memory device for storing items withdrawn from the synchronous access memory (3099) of the processor (e.g. 8. 1 ' 1) Information when this processor is switched to the control mode when an information processing cycle executed by the processor is interrupted.
DE19631774954 1962-11-30 1963-11-30 Interrupting device for a data processing system Withdrawn DE1774954A1 (en)

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