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Technisches Gebiet
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Ausführungsformen der vorliegenden Erfindung beziehen sich allgemein auf das Gebiet der Datenverarbeitung und insbesondere auf die Rekonstruktion von Codewörtern unter Verwendung eines Seitenkanals.
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Allgemeiner Stand der Technik
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Die hier vorgesehene Hintergrundbeschreibung dient dem Zweck der allgemeinen Darstellung des Kontextes der Offenbarung Die Arbeit der vorliegenden Erfinder in dem Maße wie in diesem Hintergrundabschnitt beschrieben ist, wie auch Aspekte der Beschreibung, die zum Zeitpunkt der Einreichung ansonsten nicht als Stand der Technik zu betrachten sind, sind weder ausdrücklich noch impliziert als Stand der Technik gegenüber der vorliegenden Offenbarung zulässig. Sofern hierin nicht anders angegeben, sind die in diesem Abschnitt beschriebenen Ansätze nicht Stand der Technik für die Ansprüche in der vorliegenden Offenbarung und sind nicht durch Einbeziehung in diesen Abschnitt als Stand der Technik zugelassen.
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Ein Speichercontroller eines nichtflüchtigen Speichers (non-volatile memory, NVM) kann eine Vielzahl von Datencodier-/-decodierttechniken verwenden, um Bitfehler zu behandeln und Daten wiederherzustellen. Zum Beispiel können Daten als ein oder mehrere Codewörter codiert werden, z. B. als Low-Density Parity-Check (LDPC)-Codewörter. Der Speichercontroller kann einen iterativen LDPC-Decoder umfassen, der so konfiguriert ist, dass er die LDPC-Codewörter decodiert.
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Einige Arten von Codewörter, z. B. LDPC-codierte Codewörter, können eine ursprüngliche Meldung und damit verbundene Paritätsdaten enthalten. Ein nicht binärer, iterativer Decoder (z. B. ein LDPC-Decoder) kann das Codewort während der Decodierung mehrmals verarbeiten. Symbole und Soft-Informationen (z. B. verbundene Wahrscheinlichkeiten, dass die Symbole richtig sind) können zwischen Variablenknoten und Prüfknoten weitergegeben werden, entsprechend den Beziehungen zwischen den Variablenknoten. Jede Iteration kann das Codewort näher zur ursprünglichen Meldung bringen.
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NVM kann eine Vielzahl physischer Komponenten umfassen, z. B. eine Pluralität von Chips. Wenn ein einzelner Chip ausfällt, kann es möglich sein, Daten aus dem ausgefallenen Chip mithilfe von Daten der anderen, nicht ausgefallenen Chips zu rekonstruieren. Die Rekonstruktion der Daten auf einem Multi-Chip kann jedoch weniger erfolgreich sein.
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Kurze Beschreibung der Zeichnungen
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Ausführungsformen werden ohne Weiteres durch die folgende ausführliche Beschreibung in Verbindung mit den begleitenden Zeichnungen verstanden. Um diese Beschreibung zu erleichtern, bezeichnen gleiche Bezugsnummern ähnliche strukturelle Elemente. Ausführungsformen werden exemplarisch und in keiner Weise einschränkend in den Figuren der begleitenden Zeichnungen veranschaulicht.
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1 veranschaulicht schematisch ein beispielhaftes Halbleiterlaufwerk gemäß verschiedenen Ausführungsformen.
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2 veranschaulicht schematisch, wie gemäß verschiedenen Ausführungsformen verschiedene Arten von Daten, die mit dem Multi-Chip verbunden sind, in einen iterativen Decoder eingegeben werden können.
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3–7 veranschaulicht schematisch verschiedene Beispiele dafür, wie gemäß verschiedenen Ausführungsformen verschiedene Arten von Daten, die mit Versuchen verbunden sind, Daten, die auf einem Multi-Chip gespeichert sind, iterativ zu decodieren, in einen iterativen Decoder eingegeben werden können.
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8 veranschaulicht schematisch ein beispielhaftes Verfahren gemäß verschiedenen Ausführungsformen.
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9 veranschaulicht schematisch ein beispielhaftes Computergerät gemäß verschiedenen Ausführungsformen.
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Ausführliche Beschreibung
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In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil hiervon bilden, in denen ähnliche Bezugsnummern ähnliche Teile bezeichnen und in denen durch Veranschaulichung Ausführungsformen, die realisiert werden können, gezeigt werden. Es ist selbstverständlich, dass andere Ausführungsformen verwendet werden können und andere strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Umfang der vorliegenden Offenbarung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb in keiner Weise einschränkend zu sehen, und der Umfang von Ausführungsformen wird durch die angefügten Ansprüche und deren Äquivalente definiert.
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Verschiedene Operationen werden wiederum als mehrere getrennte Aktionen oder Operationen auf eine Weise beschrieben, die sehr hilfreich beim Verständnis des beanspruchten Gegenstands sind. Jedoch soll die Reihenfolge der Beschreibung nicht andeuten, dass diese Arbeitsvorgänge unbedingt von dieser Reihenfolge abhängig sind. Diese Operationen müssen insbesondere nicht in der Reihenfolge der Darstellung ausgeführt werden. Beschriebene Operationen können in einer anderen Reihenfolge als der beschriebenen Ausführungsform durchgeführt werden. In zusätzlichen Ausführungsformen können verschiedene zusätzliche Operationen durchgeführt werden und/oder beschriebene Operationen können ausgelassen werden.
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Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck „A und/oder B” (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck „A, B und/oder C” (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
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Die Beschreibung kann die Ausdrücke „bei einer Ausführungsform” oder „bei Ausführungsformen” verwenden, die sich auf eine oder mehrere der gleichen oder von unterschiedlichen Ausführungsformen beziehen können. Des Weiteren sind die Begriffe „umfassend”, „einschließlich” „aufweisen” und dergleichen, wie in Bezug auf Ausführungsformen der vorliegenden Offenbarung verwendet, synonym.
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Wie hier verwendet, kann der Begriff „Modul” auf eine anwendungsspezifische integrierte Schaltung (ASIC), eine elektronische Schaltung, einen Prozessor (gemeinsam benutzt, fest zugeordnet oder Gruppe) und/oder Speicher (gemeinsam benutzt, fest zugeordnet oder Gruppe) verweisen, Teil davon sein oder einschließen, der/die ein oder mehrere Software- oder Firmwareprogramme, eine kombinatorische Logikschaltung und/oder andere geeignete Komponenten ausführt, welche die beschriebene Funktionalität bereitstellen. Wie hierin verwendet, kann sich „computerimplementiertes Verfahren” auf jedes Verfahren beziehen, das von einem oder mehreren Prozessoren, einem Computersystem mit einem oder mehreren Prozessoren, einem mobilen Gerät wie einem Smartphone (das einen oder mehrere Prozessoren enthalten kann), einem Tablet, einem Laptop-Computer, einer Settop-Box, eine Spielkonsole usw. ausgeführt werden kann.
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Unter jetziger Bezugnahme auf 1 kann ein beispielhaftes Speichergerät 10, das hier in Form eines Halbleiterlaufwerks (solid state drive, SSD) dargestellt ist, einen Speichercontroller 12 umfassen, der operativ an nichtflüchtigen Speicher (NVM) 14 gekoppelt ist. In verschiedenen Ausführungsformen kann Speichercontroller 12 mithilfe von Hardware (z. B. einer digitalen Schaltung) implementiert werden. In einigen Ausführungsformen kann NVM 14 ein NAND-Flash-Speicher sein. In verschiedenen Ausführungsformen kann NVM 14 eine andere Art von NVM sein, zum Beispiel Ferroelectric Random-Access-Speicher (FeTRAM), nanodrahtbasierter NVM, Phasenänderungsspeicher (phase change memory, PCM), PCM mit Switch (PCMS) und so weiter. In verschiedenen Ausführungsformen kann Speichergerät 10 eine andere Art von Speichergerät sein, z. B. ein Festplattenlaufwerk (hard disk drive, HDD). NVM 14 kann eine verschiedene Anzahl von Chip 16 enthalten. Im Beispiel von 1 enthält NVM 14 n Chip 16, DIE 0-DIE n. In diesem Beispiel ist CHIP n ein XOR-Chip.
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In verschiedenen Ausführungsformen kann Speichercontroller 12 Lese-/Schreiblogik 18 und einen iterativen Decoder 20 umfassen. Lese-/Schreiblogik 18 kann so konfiguriert sein, dass sie Daten vom NVM 14 liest und Daten zum NVM 14 schreibt. Wie unten erörtert wird, können Daten vom NVM 14, z. B. von Lese-/Schreiblogik 18, auf verschiedene Weise gelesen werden, einschl. so genannter „Hard-Reads” und „Soft-Reads”. Der iterative Decoder 20 kann u. a. so konfiguriert sein, dass er Codewörter auf n Chip 16 decodiert. In verschiedenen Ausführungsformen kann der iterative Decoder 20 ein LDPC-Decoder sein, z. B. ein nicht binärer LDPC-Decoder.
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In verschiedenen Ausführungsformen kann Speichergerät 10 so konfiguriert sein, dass es an ein Host-Computergerät (nicht dargestellt) gekoppelt ist, z. B. verschiedene Computer- und/oder Unterhaltungselektronikgeräte/-apparate, einschließlich, jedoch nicht beschränkt auf einen Desktop-, Laptop- oder Tablet-Computer. Zu diesem Zweck kann eine Schnittstelle 22 jede geeignete Schnittstelle für die Kopplung von Speichergerät 10 an das Host-Computergerät umfassen, einschließlich, jedoch nicht beschränkt auf eine Serial Advanced Technology Attachment (SATA)-Schnittstelle, eine Serial Attached SCSI (SAS)-Schnittstelle, eine Universal Serial Bus (USB)-Schnittstelle, eine Peripheral Control Interface (PCI)-Schnittstelle oder andere geeignete Geräteschnittstelle. In verschiedenen Ausführungsformen kann Schnittstelle 22 Speichergerät 10 operativ mit einem Bus 24 koppeln, der wiederum operativ mit anderen Komponenten (nicht dargestellt) des Host-Computergeräts gekoppelt sein kann. In verschiedenen Ausführungsformen kann Bus 24 ein SATA-Bus sein.
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Beim Lesen von Daten von der Vielzahl von Chip 16 können Codewörter, die auf jedem Chip 16 gespeichert sind, decodiert werden, z. B. von einem iterativen Decoder 20 in 1. Wenn ein Versuch, Daten, die auf einem Chip 16 gespeichert sind, iterativ zu decodieren, fehlschlägt, Versuche, Daten, die auf dem restlichen Chip gespeichert sind, iterativ zu decodieren, hingegen erfolgreich ist, können nicht codierte Codewörter vom nicht ausgefallenen Chip 16 einfach mit einer XOR-Operation behandelt werden, um ein Codewort auf dem ausgefallenen Chip 16 zu rekonstruieren. Wenn jedoch mehr als ein Chip 16 fehlschlägt, ist es nicht möglich, Daten, die auf dem ausgefallenen Chip 16 gespeichert sind, mithilfe der XOR-Ergebnisse des nicht ausgefallenen Chips 16 allein zu rekonstruieren.
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Demgemäß kann, in verschiedenen Ausführungsformen und wie in 2 dargestellt, nachdem m von n Chip ausgefallen ist, wobei m eine Ganzzahl größer 1 ist, ein iterativer Decoder (z. B. 20) so konfiguriert werden, dass er ein Codewort rekonstruiert, das auf dem ersten ausgefallenen Chip 16 (z. B. CHIP 0 in 2) gespeichert ist. Dies kann mithilfe einer Soft-Eingabe zu einem nicht erfolgreichen Versuch, die auf dem ersten Chip (CHIP 0) gespeicherten Daten, iterativ zu decodieren, und einem Seitenkanal, der aus n–m nicht ausgefallenen Chip und m ausgefallenen Chip außer CHIP 0 erzeugt wird, erfolgen. In verschiedenen Ausführungsformen kann derselbe iterative Decoder 20 verwendet werden, um ein Codewort auf einem ausgefallenen Chip zu rekonstruieren, wie in 2 dargestellt, der anfänglich verwendet wurde, um zu versuchen, Codewörter auf dem gesamten Chip 16 zu decodieren. In anderen Ausführungsformen kann es getrennte iterative Decoder geben, die diese getrennten Operationen durchführen.
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„Hard-Information” kann sich auf einen oder mehrere Werte eines Bits oder einer Gruppe von Bits beziehen. „Soft-Information” kann sich auf die Wahrscheinlichkeit beziehen, dass Hard-Information, die mit einem Bit oder einer Gruppe von Bits verbunden ist, richtig ist (z. B. ein Konfidenzniveau). In verschiedenen Ausführungsformen kann Soft-Information in logarithmischer Form ausgedrückt werden. Für einzelne Bits kann Soft-Information als Log Likelihood Ratios oder „LLR” ausgedrückt werden. Für mehrere Bits kann Soft-Information als Log Density Ratios oder „LDR” ausgedrückt werden.
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Ein „Seitenkanal” kann eine Vielzahl von Informationen umfassen. Wie in 2 dargestellt, kann der Seitenkanal in verschiedenen Ausführungsformen durch XORing, Bit für Bit, Bits, die mit Versuchen verbunden sind, Daten, die auf verschiedenen Chips gespeichert sind zu dekodieren, erzeugt werden, um ein Seitenkanal-Codewort zu erzeugen. Sobald das Seitenkanal-Codewort erzeugt wurde, kann es zusammen mit der Soft-Eingabe, die mit Versuchen verbunden ist, Daten, die auf dem betrachteten ausgefallenen Chip (z. B. CHIP 0) gespeichert sind, iterativ zu decodieren, in einen iterativen Decoder wie LDCP-Decoder 20 in 2 eingegeben werden
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In verschiedenen Ausführungsformen kann der Seitenkanal mithilfe eines XOR-Ergebnisses von einer oder mehreren Hard-Eingaben von ein oder mehreren erfolgreichen Versuchen, Daten, die auf n–m nicht ausgefallenen Chip gespeichert sind, iterativ zu decodieren, Soft-Ausgaben von ein oder mehreren erfolgreichen Versuchen, Daten, die auf n–m nicht ausgefallenen Chip gespeichert sind, iterativ zu decodieren, Hard-Ausgaben von ein oder mehreren nicht erfolgreichen Versuchen, Daten, die auf m ausgefallenen Chip außer dem ersten ausgefallenen Chip gespeichert sind, iterativ zu decodieren, und/oder Soft-Ausgaben von ein oder mehreren nicht erfolgreichen Versuchen, Daten, die auf m ausgefallenen Chip außer dem ersten ausgefallenen Chip, gespeichert sind, iterativ zu decodieren, erzeugt werden.
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„Soft-Ausgabe” kann sich auf die Ausgabe von Soft-Information von einem Versuch beziehen, Daten, die auf einem Chip gespeichert sind, iterativ zu decodieren (z. B. LDPC). Ein iterativer Decoder wie LDPC-Decoder 20 kann eine Reihe von LLRs ausgeben. Jedes LLR kann eine Wahrscheinlichkeit oder ein Konfidenzniveau darstellen, dass ein bestimmtes Bit eine Null oder eine Eins ist, und das Zeichen des LLR kann den tatsächlichen Bitwert (Null oder Eins) darstellen. In verschiedenen Ausführungsformen ist das Zeichen eines LLR negativ, das entsprechende Bit enthält eine Eins, und das Zeichen des LLR ist positiv, das entsprechende Bit enthält eine Null.
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„Hard-Ausgabe” kann sich auf Hard-Information beziehen, die von einer Soft-Ausgabe aus Versuchen bestimmt wurde, Daten iterativ zu decodieren (z. B. LDPC. In verschiedenen Ausführungsformen kann die Hard-Ausgabe eines nicht erfolgreichen Versuchs, Daten, die auf einem ausgefallenen Bit gespeichert sind, iterativ zu decodieren, eine niedrigere Rohbitfehlerrate (raw bit error rate, RBER) haben, als die RBER, die mit dem ausgefallenen Chip verbunden ist, z. B. als Ergebnis eines Versuchs, das Codewort mit LDPC zu decodieren.
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3–7 stellen Beispiele dafür dar, wie verschiedene Daten, die mit Versuchen verbunden sind, Daten, die auf einem Chip gespeichert sind, iterativ zu decodieren, verwendet werden können, um einen Seitenkanal zu erzeugen. Im jeweiligen Beispiel wird angenommen, dass Versuche, Daten, die auf m von n Chip gespeichert sind, z. B. CHIP 0 und CHIP 2, iterativ zu decodieren (z. B. mithilfe von LDPC), fehlgeschlagen sind. Es wird außerdem angenommen, dass im jeweiligen Beispiel CHIP 0 der betrachtete Chip ist, z. B. der Chip, für den die Daten rekonstruiert werden.
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Die mit X26 (z. B. 326 in 3, 426 in 4 usw.) bezeichneten Blöcke stellen Versuche dar, Daten, die auf einem bestimmten Chip gespeichert sind, iterativ zu decodieren. Der Chip ist nicht dargestellt, würde sich jedoch auf der linken Seite befinden. Eingaben zu den Versuchen X26, den Chip iterativ zu decodieren, sind als Pfeile dargestellt, die von links in die Blöcke X26 führen. Ausgaben sind als Pfeile dargestellt, die von den Blöcken X26 nach rechts führen.
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Vor Verwendung der hierin beschriebenen Techniken kann in verschiedenen Ausführungsformen ein iterativer Decoder X20 in 3–7) zuerst versuchen, ein Codewort auf jedem Chip mithilfe von „Hard-Eingabe” zu decodieren. „Hard-Eingabe” kann sich auf Daten beziehen, die vom Chip „hard read” werden, was bedeutet, dass eine einzige Lesereferenzspannung auf jede Zelle (z. B. eine NAND-Zelle) des Chips angewandt wurde. Das Ergebnis ist „Hard-Information”, z. B. enthält eine SLC-Zelle entweder eine Null oder eine Eins, ohne Informationen über die Wahrscheinlichkeit, dass der Wert richtig ist.
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Wenn der Versuch X26, Daten, die auf einem Chip gespeichert sind, mithilfe von Hard-Eingabe iterativ zu decodieren, nicht erfolgreich ist, kann in verschiedenen Ausführungsformen ein iterativer Decoder (z. B. LDPC-Decoder X20 in 3–7) als Nächstes versuchen, ein Codewort auf jedem Chip zuerst mithilfe von „Soft-Eingabe” zu decodieren. „Soft-Eingabe” kann sich auf Daten beziehen, die „soff read” vom Chip werden, was bedeutet, dass mehrere Lesereferenzspannungen auf jede Zelle des Chips angewandt wurde. Das Ergebnis ist „Soft-Information”, z. B. Werte, die in den Zellen gespeichert sind, und Wahrscheinlichkeiten, dass diese Werte richtig sind (z. B. Konfidenzniveau). Aufgrund der zusätzlichen Lesereferenzspannungen kann eine Soft-Eingabe oder ein Soft-Read länger als eine Hard-Eingabe oder ein Hard-Read dauern.
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Falls einer der Versuche, Daten von einem Chip mithilfe von Hard- oder Soft-Eingabe iterativ zu decodieren, erfolgreich ist, und angenommen ein zyklischen Redundanzprüfung (cyclic redundancy check, CRC) ist richtig, kann die Soft- oder Hard-Ausgabe des erfolgreichen Versuchs, den Chip zu decodieren, als korrekt angesehen werden. Wie unten erörtert, kann diese „richtige” Hard-/Soft-Ausgabe mit anderen Daten verwendet werden, um einen Seitenkanal für die Rekonstruktion von Daten auf dem ausgefallenen Chip zu erzeugen. In 3–7, wo Versuche X26, Daten auf einem Chip iterativ zu decodieren, erfolgreich sind, sind die Eingabepfeile, die von links in die Blöcke X26 gehen, als „HARD/SOFT-EINGABE” bezeichnet, da es möglicherweise egal ist, welche Art von Eingabe verwendet wurde, solange der iterative Decodierversuch erfolgreich war.
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In 3 wird der Seitenkanal mithilfe von Hard-Ausgabe von erfolgreichen Versuchen 326, Daten, die auf n–m nicht ausgefallenen Chip gespeichert waren, iterativ zu decodieren, erzeugt. Der Seitenkanal wird des Weiteren mithilfe von Hard-Eingabe zu nicht erfolgreichen Versuchen 326, Daten, die auf m ausgefallenen Chip außer dem ersten Chip gespeichert waren, iterativ zu decodieren, erzeugt. Wenn zum Beispiel eine LDPC-Decodierung eines Codeworts auf einem Chip erfolgreich ist und ein CRC des Chips ebenfalls bestanden wird, kann die Bitausgabe von der LDPC-Decodierung als Eingabe für XOR verwendet werden.
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Wenn in 3 entweder der LDPC-Decodierversuch oder der CRC fehlschlägt, wird Hard-Eingabe für den LDPC-Decodierversuch dieses Chips stattdessen für XOR verwendet. In 3 ist ein Beispiel dafür zu sehen, wobei der LDPC-Decodierversuch 326 von CHIP 2 fehlgeschlagen ist, und Hard-Eingabe dieser LDPC-Decodierung stattdessen verwendet wird. Somit umfasst der Seitenkanal in 3 ein XOR-Ergebnis der Hard-Ausgabe der erfolgreichen Versuche, Daten, die auf n–m nicht ausgefallenen Chip gespeichert sind, iterativ zu decodieren, und Hard-Eingabe zu nicht erfolgreichen Versuchen, Daten, die auf m ausgefallenen Chip außer dem ersten Chip gespeichert sind, iterativ zu decodieren. In verschiedenen Ausführungsformen kann statt Hard-Eingabe Soft-Eingabe zu einem nicht erfolgreichen Versuch, Daten auf einem ausgefallenen Chip außer dem ersten ausgefallenen Chip, iterativ zu decodieren, stattdessen verwendet werden.
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In verschiedenen Ausführungsformen kann der Seitenkanal auch eine effektive RBER haben. In verschiedenen Ausführungsformen kann die effektive RBER des Seitenkanals auf Basis der Ausgabe-RBER jedes der n–m nicht ausgefallenen Chip 326 und/oder des m ausgefallenen Chip berechnet werden. In verschiedenen Ausführungsformen können der Seitenkanal und sein effektiver RBER als Eingabe für einen LDPC-Decoder 320 zusammen mit einem nicht erfolgreichen Versuch, Daten, die auf dem ersten ausgefallenen Chip 326 (d. h. CHIP 0) gespeichert sind, iterativ zu decodieren, verwendet werden.
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Das Beispiel von 4 ist ähnlich dem von 3, außer dass der Seitenkanal mithilfe von Soft-Ausgabe statt von Hard-Eingabe der erfolgreichen Versuche 426, Daten, die auf n–m nicht ausgefallenen Chip gespeichert sind, iterativ zu decodieren, erzeugt wird. Der Seitenkanal in 4 ist ein XOR-Ergebnis sowohl dieser als auch Hard-Eingabe zu nicht erfolgreichen Versuchen, Daten, die auf m ausgefallenen Chip außer dem ersten ausgefallenen Chip (z. B. CHIP 2) gespeichert waren, iterativ zu decodieren.
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In 5 wird Hard-Ausgabe sowohl erfolgreicher als auch nicht erfolgreicher Versuche 526, Daten, die auf allen anderen Chips außer dem ersten ausgefallenen Chip (CHIP 0), einschl. des m ausgefallenen Chip (z. B. CHIP 2) iterativ zu decodieren, verwendet, um den Seitenkanal zu erzeugen. Die RBER der Ausgabe selbst eines nicht erfolgreichen Versuchs, Daten, die auf einem Chip gespeichert sind, iterativ zu decodieren, kann niedriger als die RBER des ausgefallenen Chips selbst sein.
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6 ist ähnlich 5, außer dass Soft-Ausgabe sowohl erfolgreicher als auch nicht erfolgreicher Versuche 626, Daten, die auf allen anderen Chips außer dem ersten ausgefallenen Chip (CHIP 0), einschl. des m ausgefallenen Chip (z. B. CHIP 2) iterativ zu decodieren, verwendet wird, um den Seitenkanal zu erzeugen. Wie bei 5 der Fall, kann die RBER der Ausgabe selbst eines nicht erfolgreichen Versuchs, Daten, die auf einem Chip gespeichert sind, iterativ zu decodieren, niedriger als die RBER des ausgefallenen Chips selbst sein.
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In 7 wird der Seitenkanal mithilfe von Soft- und Hard-Ausgabe sowohl nicht erfolgreicher als auch erfolgreicher Versuche 726, Daten, die auf n–m nicht ausgefallenen Chip und m ausgefallenen Chip (z. B. CHIP 2) außer dem ersten ausgefallenen Chip (CHIP 0) gespeichert sind, iterativ zu decodieren, erzeugt. Außerdem werden in 7 Informationen über Trapping-Sets, die mit nicht erfolgreichen Versuchen 726, Daten, die auf einem oder mehreren m ausgefallenen Chip gespeichert sind, iterativ zu decodieren, verbunden sind, verwendet, um den Seitenkanal zu erzeugen. Ein „Trapping-Set” kann sich auf eine Sammlung variabler Knoten oder Symbole beziehen, die bei der LDPC-Decodierung nicht richtig konvergieren. Trapping-Sets können vom LDPC-Decoder 720 neben anderen Seitenkanaldaten und Soft-Eingabe zu einem nicht erfolgreichen Versuch, Daten, die auf dem betrachteten ersten ausgefallenen Chip (CHIP 0) gespeichert sind, iterativ zu decodieren, verwendet werden, um das Codewort von CHIP 0 zu rekonstruieren.
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8 stellt ein beispielhaftes Verfahren 800 dar, das durch einen iterativen Decoder, z. B. den iterativen Decoder 20 aus 1 oder 2 oder andere iterative Decoder (320, 420, 520, 620, 720), die hierin beschrieben werden, implementiert wird. Bei Block 802 kann der iterative Decoder 20 feststellen, dass Versuche, Daten, die auf m von n Kanälen (z. B. Chips) gespeichert sind, iterativ zu decodieren, fehlgeschlagen sind, wobei m eine Ganzzahl größer 1 ist.
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Bei Block 804 kann der iterative Decoder 20 Seitenkanalinformationen aus n–m nicht ausgefallenen Kanälen und/oder den m ausgefallenen Kanälen außer einem ersten ausgefallenen Kanal erzeugen. Wie vorstehend beschrieben und auch in 3–7 dargestellt, können Seitenkanalinformationen mithilfe von verschiedenen Daten erzeugt werden, die mit den n–m nicht ausgefallenen Kanälen und/oder den m Kanälen außer dem ersten ausgefallenen Kanal verbunden sind.
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Bei Block 806 kann der iterative Decoder 20 ein Codewort rekonstruieren, das auf dem ersten ausgefallenen Kanal der m ausgefallenen Kanäle gespeichert ist, basierend auf den erzeugten Seitenkanalinformationen und Soft-Eingabe zu einem nicht erfolgreichen Versuch, Daten, die auf dem ersten ausgefallenen Kanal gespeichert sind, iterativ zu decodieren.
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9 veranschaulicht ein Computergerät 900 gemäß verschiedenen Ausführungsformen. Computergerät 900 beinhaltet eine Leiterplatte (printed circuit board, PCB), 902. PCB 902 kann eine Reihe von Komponenten enthalten, einschließlich, jedoch nicht beschränkt auf einen Prozessor 904 und mindestens einen Kommunikationschip 906. Prozessor 904 kann physisch und elektronisch mit PCB 902 gekoppelt sein. In verschiedenen Ausführungsformen kann mindestens ein Kommunikationschip 906 ebenfalls physisch und elektronisch mit PCB 902 gekoppelt. In weiteren Implementierungen kann Kommunikationschip 906 Teil des Prozessors 904 sein. Als verschiedenen Ausführungsformen kann Prozessor 904 auf demselben Chip wie andere Komponenten enthalten sein, um so ein System-on-Chip (SoC) zu bilden.
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Je nach seinen Anwendungen kann Computergerät 900 andere Komponenten enthalten, die physisch und elektrisch mit PCB 902 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind jedoch nicht beschränkt auf volatilen Speicher (z. B. Dynamic Random Access Memory 908, auch als DRAM bezeichnet), nicht volatilen Speicher (z. B. Read Only Memory 910, auch als ROM bezeichnet), Flash-Speicher 912, einen Speichercontroller, 913, ein Grafikprozessor 914, einen digitalen Signalprozessor (nicht dargestellt), ein Krypto-Prozessor (nicht dargestellt), einen Chipsatz 916, eine Antenne 918, ein Display (nicht dargestellt), ein Touchscreen-Display 920, einen Touchscreen-Controller 922, eine Batterie 924, ein Audio-Codec (nicht dargestellt), ein Video-Codec (nicht dargestellt), einen Leistungsverstärker 926, ein GPS-Gerät 928, einen Kompass 930, einen Akzelerometer (nicht dargestellt), ein Gyroskop (nicht dargestellt), einen Lautsprecher 932, eine Kamera 934 und ein Massenspeichergerät (z. B. ein Festplattenlaufwerk, ein Halbleiterlaufwerk, eine Compact-Disk (CD), eine Digital-Versatile-Disk (DVD) (nicht dargestellt) usw.
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Kommunikationschip 906 kann drahtlose und/oder kabelgebundene Kommunikation für die Übertragung von Daten zum und vom Computergerät 900 ermöglichen. Der Begriff „drahtlos” und seine Ableitungen kann verwendet sein, um Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff deutet nicht an, dass die verbundenen Geräte nicht irgendwelche Drähte enthalten, obwohl sie in einigen Ausführungsformen keine enthalten könnten. Kommunikationschip 906 kann jeden einer Reihe von Drahtlos-Standards oder -Protokollen implementieren, einschließlich, jedoch nicht beschränkt auf WLAN (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie alle anderen Drahtlosprotokolle, die als 3G, 4G, 5G usw. bezeichnet werden. Computergerät 900 kann eine Vielzahl von Kommunikationschips 906 einschließen. Zum Beispiel kann ein erster Kommunikationschip 906 für drahtlose Kommunikationen mit kürzerer Reichweite wie WiFi und Bluetooth zugeordnet sein, und ein zweiter Kommunikationschip 906 kann zu drahtlosen Kommunikationen mit größerer Reichweite wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen zugeordnet sein.
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Prozessor 904 des Computergerät 900 kann einen integrierten Schaltungschip beinhalten, der im Prozessor 904 verpackt ist. In verschiedenen Ausführungsformen kann der integrierte Schaltungschip von Prozessor 904 ein oder mehrere Geräte, z. B. Transistoren oder Metallleiterbahnen, enthalten, die gebildet werden, um die iterative Decodierung eines Codeworts auf einem ausgefallenen Chip mithilfe einer oder mehrerer der hierin beschriebenen Techniken zu ermöglichen. Der Begriff „Prozessor” kann auf jedes Bauelement oder jeden Teil eines Bauelementes verweisen, der elektronische Daten von Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
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Kommunikationschip 906 kann außerdem einen integrierten Schaltungschip enthalten, der im Kommunikationschip 906 verpackt ist. In verschiedenen Ausführungsformen kann der integrierte Schaltungschip von Kommunikationschip 906 ein oder mehrere Geräte, z. B. Transistoren oder Metallleiterbahnen, enthalten, die gebildet werden, um die iterative Decodierung eines Codeworts auf einem ausgefallenen Chip mithilfe einer oder mehrerer der hierin beschriebenen Techniken zu ermöglichen.
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In verschiedenen Ausführungsformen kann Computergerät 900 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, Ein Server, ein Drucker, ein Scanner, ein Monitor, eine Settop-Box, eine Steuereinheit von Unterhaltungsgeräten, eine Digitalkamera, ein tragbarer Music-Player oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann Computergerät 900 jedes andere elektronische Gerät sein, das Daten verarbeitet.
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System, Verfahren, computerlesbare Medien (flüchtig und nicht flüchtig), Vorrichtungen, Geräte und andere verschiedene Komponenten können konfiguriert werden, um die folgenden Ausführungsformen zu implementieren. In verschiedenen Ausführungsformen kann ein Speichercontroller so konfiguriert werden, dass er feststellt, ob bei m von n Chip des NVM die iterative Decodierung fehlgeschlagen ist, wobei m eine Ganzzahl größer 1 ist. In verschiedenen Ausführungsformen kann der Speichercontroller des Weiteren so konfiguriert werden, dass er einen Seitenkanal aus n–m ausgefallenen Chip und dem m ausgefallenen Chip außer einem ersten ausgefallenen Chip erzeugt. In verschiedenen Ausführungsformen kann der Speichercontroller des Weiteren so konfiguriert werden, dass er mithilfe iterativer Decodierung ein Codewort rekonstruiert, das auf dem ersten ausgefallenen Chip von m ausgefallenen Chip gespeichert ist, basierend auf den erzeugten Seitenkanal und Soft-Eingabe zu einem Versuch, Daten, die auf dem ersten ausgefallenen Chip gespeichert sind, iterativ zu decodieren. In verschiedenen Ausführungsformen kann die iterative Decodierung Low-Density Parity-Check-Decodierung umfassen. In verschiedenen Ausführungsformen kann der n–m nicht ausgefallene Chip einen XOR-Chip umfassen.
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In verschiedenen Ausführungsformen umfasst der Seitenkanal Hard-Ausgabe der ein oder mehreren erfolgreichen Versuche, Daten, die auf dem n–m nicht ausgefallenen Chip gespeichert sind, iterativ zu decodieren. In verschiedenen Ausführungsformen kann der Seitenkanal Soft-Ausgabe der ein oder mehreren erfolgreichen Versuche, Daten, die auf dem n–m nicht ausgefallenen Chip gespeichert sind, iterativ zu decodieren, umfassen. In verschiedenen Ausführungsformen kann der Seitenkanal Hard-Ausgabe der ein oder mehreren nicht erfolgreichen Versuche, Daten, die auf dem m nicht ausgefallenen Chip außer dem ersten ausgefallenen Chip gespeichert sind, iterativ zu decodieren, umfassen. In verschiedenen Ausführungsformen kann der Seitenkanal Soft-Ausgabe der ein oder mehreren nicht erfolgreichen Versuche, Daten, die auf dem m nicht ausgefallenen Chip außer dem ersten ausgefallenen Chip gespeichert sind, iterativ zu decodieren, umfassen.
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In verschiedenen Ausführungsformen kann der Seitenkanal Soft-Eingabe zu ein oder mehreren Versuche, Daten, die auf dem m nicht ausgefallenen Chip außer dem ersten ausgefallenen Chip gespeichert sind, iterativ zu decodieren, umfassen. In verschiedenen Ausführungsformen kann der Seitenkanal Hard-Eingabe zu ein oder mehreren Versuche, Daten, die auf dem m nicht ausgefallenen Chip außer dem ersten ausgefallenen Chip gespeichert sind, iterativ zu decodieren, umfassen. In verschiedenen Ausführungsformen kann der Seitenkanal Soft-Ausgabe der ein oder mehreren Versuche, Daten, die auf dem m ausgefallenen Chip außer dem ersten ausgefallenen Chip gespeichert sind, iterativ zu decodieren, sowie Informationen über Trapping-Sets, die mit m ausgefallenen Chip außer dem ersten ausgefallenen Chip verbunden sind, umfassen.
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Auch wenn hierin für den Zweck der Beschreibung bestimmte Ausführungsformen veranschaulicht und beschrieben wurden, können eine Vielzahl von alternativen und/oder gleichartigen Ausführungsformen und Implementierungen, die berechnet werden, um dieselben Zwecke zu erreichen, die gezeigten und beschriebenen Ausführungsformen ersetzen, ohne vom Umfang der vorliegenden Offenbarung abzuweichen. Diese Anmeldung soll alle Anpassungen oder Varianten der hier besprochenen Ausführungsformen abdecken. Deshalb wird ausdrücklich hervorgehoben, dass hierin beschriebene Ausführungsformen nur durch die Ansprüche und deren Gleichwerte eingegrenzt ist.
