DE112009005538B3 - Power semiconductor device - Google Patents

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Abstract

Leistungshalbleitervorrichtung, die Folgendes aufweist:- ein Halbleitersubstrat (80);- eine Driftschicht (70) eines ersten Leitfähigkeitstyps, die auf einer ersten Hauptfläche des Halbleitersubstrats (80) ausgebildet ist;- einen ersten Muldenbereich (50) eines zweiten Leitfähigkeitstyps, der in einem Teil einer Oberflächenschicht der Driftschicht (70) ausgebildet ist;- einen zweiten Muldenbereich (51) vom zweiten Leitfähigkeitstyp, der in einem Teil der Oberflächenschicht der Driftschicht (70) ausgebildet ist;- einen Bereich (55) mit niedrigem Widerstand vom ersten Leitfähigkeitstyp, der in einer Oberflächenschicht des ersten Muldenbereichs (50) ausgebildet ist;- einen Sourcebereich (60) vom ersten Leitfähigkeitstyp, der in einer Oberflächenschicht des zweiten Muldenbereichs (51) ausgebildet ist;- eine Gateisolierschicht (32), die über dem Sourcebereich (60), dem ersten Muldenbereich (50) und dem Bereich (55) mit niedrigem Widerstand ausgebildet ist;- eine Gateelektrode (21), die auf und in Kontakt mit einer Oberfläche der Gateisolierschicht (32) und unter einer Gateelektrodenfläche (11) ausgebildet ist; und- eine Zwischenlagen-Isolierschicht (35), die über der Gateelektrode (21) ausgebildet ist,wobei die Gateelektrodenfläche (11) auf der Zwischenlagen-Isolierschicht (35) über dem ersten Muldenbereich (50) ausgebildet und über ein Kontaktloch (31) der Zwischenlagen-Isolierschicht (35) elektrisch mit der Gateelektrode (21) verbunden ist; undwobei der Bereich (55) mit niedrigem Widerstand auf der Oberflächenschicht des ersten Muldenbereiches (50) angeordnet ist, der sich unter der Gateelektrodenfläche befindet.Power semiconductor device comprising: - a semiconductor substrate (80); - a drift layer (70) of a first conductivity type, which is formed on a first main surface of the semiconductor substrate (80); - a first well region (50) of a second conductivity type, which is in a Part of a surface layer of the drift layer (70) is formed; - a second well region (51) of the second conductivity type, which is formed in part of the surface layer of the drift layer (70); - a region (55) of low resistance of the first conductivity type which is formed in a surface layer of the first well region (50); - a source region (60) of the first conductivity type, which is formed in a surface layer of the second well region (51); - a gate insulating layer (32) over the source region (60), the first well region (50) and the region (55) with a low resistance; - a gate electrode (21) formed on and in contact with a surface of the gate insulating layer (32) and under a gate electrode surface (11); and - an interlayer insulating layer (35) formed over the gate electrode (21), the gate electrode surface (11) being formed on the interlayer insulating layer (35) over the first well region (50) and via a contact hole (31) Interlayer insulating layer (35) is electrically connected to the gate electrode (21); andwherein the low resistance region (55) is disposed on the surface layer of the first well region (50) located under the gate electrode surface.

Description

TECHNISCHES GEBIETTECHNICAL AREA

Die vorliegende Erfindung bezieht sich auf eine Leistungshalbleitervorrichtung, wie zum Beispiel eine Siliziumkarbid-Leistungshalbleitervorrichtung.The present invention relates to a power semiconductor device, such as a silicon carbide power semiconductor device.

STAND DER TECHNIKSTATE OF THE ART

Bei einer Leistungshalbleitervorrichtung, wie zum Beispiel einem vertikalen Leistungs-Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), wie er in dem Patentdokument 1 offenbart ist, sind gemäß den Darstellungen in 1 und 2 desselben Dioden in einer Region, die einem peripheren Bereich einer Zellenregion des MOSFET, d.h. einem Gate-Anschlussbereich benachbart ist, in einer Reihe angeordnet.In a power semiconductor device such as a vertical power metal oxide semiconductor field effect transistor (MOSFET) as disclosed in Patent Document 1, as shown in Figs 1 and 2 of the same diode in a region which is adjacent to a peripheral region of a cell region of the MOSFET, ie a gate connection region, in a row.

Zu dem Zeitpunkt, in dem der MOSFET von dem Ein-Zustand in den Aus-Zustand schaltet, absorbiert jede der Dioden ein Loch, das zum Zeitpunkt einer Durchlassvorspannung in eine n-leitende Halbleiterschicht auf der Drainseite einer Mulde und eine p-leitende Basis injiziert worden ist, wie dies in 2 des genannten Dokuments dargestellt ist.At the time the MOSFET switches from the on state to the off state, each of the diodes absorbs a hole that injects at the time of forward bias into an n-type semiconductor layer on the drain side of a well and a p-type base has been like this in 2 of the document mentioned.

Auf diese Weise kann die vorbenannte, in dem Dokument gezeigte Konstruktion das Einschalten eines in 3 des Dokuments gezeigten parasitären Transistors zu einem Zeitpunkt verhindern, in dem der MOSFET von Durchlassvorspannung auf Sperrvorspannung umschaltet, um dadurch die Zerstörung eines Elements aufgrund einer hohen Stromkonzentration zu verhindern.In this way, the aforementioned construction shown in the document can turn on an in 3 of the document shown in the document at a time when the MOSFET switches from forward bias to reverse bias, thereby preventing the destruction of an element due to a high current concentration.

Bei der vorstehend geschilderten Konstruktion des Dokuments, wie diese in 2 gezeigt ist, ist die p-leitende Basis, bei der es sich um eine Mulde des MOSFET handelt, über ein rückwärtiges Gate mit einer Sourceelektrode elektrisch verbunden.In the construction of the document described above, as this in 2 is shown, the p-type base, which is a well of the MOSFET, is electrically connected to a source electrode via a rear gate.

Ferner ist auch ein Verfahren bekannt, bei dem ein Durchbruch unterdrückt wird, indem ein p-leitender Diffusionsbereich mit großer Fläche einer Leistungshalbleitervorrichtung weder mit dem Gate noch mit der Source elektrisch verbunden ist (siehe z.B. Patentdokument 2).Furthermore, a method is also known in which breakdown is suppressed by a p-type diffusion region having a large area of a power semiconductor device being neither electrically connected to the gate nor to the source (see, for example, Patent Document 2).

Die DE 694 12 515 T2 betrifft ein dreipoliges Halbleiterschaltgerät, das ein Halbleitersubstrat mit einer ersten und einer zweiten Seite, einen Sourcekontakt an der ersten Seite und einen Drainkontakt an der zweiten Seite aufweist. Ferner weist das Gerät folgende Komponenten auf: einen Siliciumkarbid-Feldeffekttransistor in dem Halbleitersubstrat, wobei dieser aus der Gruppe ausgewählt ist, die aus Siliziumkarbid-JFETs und Siliziumkarbid-MESFETs besteht, und ein Sourcegebiet, ein Draingebiet und ein Gleichrichtergate aufweist; und einen Silizium-Sperrschicht-Feldeffekttransistor in dem Halbleitersubstrat, mit einem Sourcegebiet, einem Draingebiet, das elektrisch mit dem Sourcegebiet des Siliziumkarbid-Feldeffekttransistors verbunden ist, und einer Sperrschicht; wobei der Drainkontakt mit dem Draingebiet des Siliziumkarbid-Feldeffekttransistors in ohmschem Kontakt ist, wobei der Sourcekontakt mit dem Sourcegebiet des Silizium-Sperrschicht-Feldeffekttransistors in ohmschem Kontakt ist, und wobei das Gleichrichtergate elektrisch mit dem Sourcekontakt verbunden ist.The DE 694 12 515 T2 relates to a three-pole semiconductor switching device which has a semiconductor substrate with a first and a second side, a source contact on the first side and a drain contact on the second side. The device further comprises the following components: a silicon carbide field-effect transistor in the semiconductor substrate, which is selected from the group consisting of silicon carbide JFETs and silicon carbide MESFETs and has a source region, a drain region and a rectifier gate; and a silicon junction field effect transistor in the semiconductor substrate, having a source region, a drain region electrically connected to the source region of the silicon carbide field effect transistor, and a junction; wherein the drain contact is in ohmic contact with the drain region of the silicon carbide field-effect transistor, the source contact is in ohmic contact with the source region of the silicon junction field-effect transistor, and the rectifier gate is electrically connected to the source contact.

Die US 2006/0 049 459 A1 betrifft eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung, und betrifft insbesondere eine Verbesserung der Struktur eines Anschlussbereichs zum Beispiel von einem Hochspannungs-Vertikal-MOSFET oder einem IGBT mit einer hohen Durchbruchspannung, an den beispielsweise eine Hochfrequenzspannung angelegt wird.The US 2006/0 049 459 A1 relates to a semiconductor device and a method of manufacturing the same, and particularly relates to an improvement in the structure of a connection area, for example of a high voltage vertical MOSFET or an IGBT with a high breakdown voltage, to which a high frequency voltage is applied, for example.

Die US 7 189 608 B2 betrifft ganz allgemein Halbleitervorrichtungen, und insbesondere eine Halbleitervorrichtung mit verringertem Widerstand und reduzierter Gateladung, die zur Verwendung bei Hochfrequenz-Anwendungen vorgesehen ist, sowie Herstellungsverfahren dafür.The US 7 189 608 B2 relates generally to semiconductor devices, and more particularly, to a semiconductor device with reduced resistance and gate charge intended for use in high frequency applications and manufacturing methods therefor.

Die US 5 767 550 A betrifft das Gebiet von elektrostatischen Entladungsanordnungen und Overdrive-Gate-Schutzschaltungen für MOSFET-Schaltkreise. Insbesondere werden Zenerdioden und Thyristor-Gate-Schutzschaltungen verwendet und im Zusammenhang mit DMOS Treiberschaltungen erläutert.

  • Patentdokument 1: Japanische Patentanmeldungs-Offenlegungsschrift JP H05 1993-198 816 A (1 bis 3)
  • Patentdokument 2: Japanische Patentanmeldungs-Offenlegungsschrift JP H04 1992-363 068 A (1)
The US 5 767 550 A relates to the field of electrostatic discharge devices and overdrive gate protection circuits for MOSFET circuits. In particular, zener diodes and thyristor gate protection circuits are used and explained in connection with DMOS driver circuits.
  • Patent Document 1: Japanese Patent Application Laid-Open JP H05 1993-198 816 A ( 1 to 3 )
  • Patent Document 2: Japanese Patent Application Laid-Open JP H04 1992-363 068 A ( 1 )

OFFENBARUNG DER ERFINDUNGDISCLOSURE OF THE INVENTION

MIT DER ERFINDUNG ZU LÖSENDE PROBLEMEPROBLEMS TO BE SOLVED WITH THE INVENTION

Mit der vorliegenden Erfindung zu lösende Probleme werden im Folgenden unter Bezugnahme auf 2 im Patentdokument 1 beschrieben.Problems to be solved with the present invention are described below with reference to FIG 2 described in Patent Document 1.

Wenn bei dem Patentdokument 1 der MOSFET der Leistungshalbleitervorrichtung von dem Ein-Zustand in den Aus-Zustand schaltet, kommt es zu einem raschen Anstieg einer Drainspannung, mit anderen Worten einer Spannung einer Drainelektrode des MOSFET, wobei diese Spannung in manchen Fällen Werte von etwa mehreren 100 Volt erreichen kann.In Patent Document 1, when the power semiconductor device MOSFET switches from the on-state to the off-state, a drain voltage, that is, a voltage of a drain electrode of the MOSFET rises rapidly, and this voltage is values of about several in some cases Can reach 100 volts.

Dies führt dazu, dass ein Verschiebungsstrom durch eine parasitäre Kapazität, die zwischen der p-Mulde und einer n-Drainschicht vorhanden ist, in eine p-Mulde fließt. Der Verschiebungsstrom tritt nicht nur in der Mulde des MOSFET, sondern auch in einer Diode auf, solange eine p-Mulde oder ein p-leitender Bereich ähnlich einer p-Mulde in einer n-Drainschicht vorhanden ist. As a result, a displacement current flows into a p-well through a parasitic capacitance existing between the p-well and an n-drain layer. The displacement current occurs not only in the well of the MOSFET, but also in a diode as long as a p-well or a p-type region similar to a p-well is present in an n-drain layer.

Bei dem in dieser Weise auftretenden Verschiebungsstrom fließt der auf der Seite der Drainelektrode auftretende Verschiebungsstrom direkt zu der Drainelektrode, während der auf der Seite des Sourceelektrode auftretende Verschiebungsstrom über die p-Mulde oder den p-leitenden Bereich zu der Sourceelektrode fließt.With the displacement current occurring in this way, the displacement current occurring on the side of the drain electrode flows directly to the drain electrode, while the displacement current occurring on the side of the source electrode flows to the source electrode via the p-well or the p-type region.

Zu diesem Zeitpunkt tritt eine Spannung auf, die äquivalent ist zu dem Produkt aus einem Widerstandswert der Mulde oder des p-leitenden Bereichs und einem Wert des Verschiebungsstroms. Wenn der Widerstandswert der Mulde oder des p-leitenden Bereichs hoch ist, hat die auftretende Spannung einen hohen Wert.At this time, a voltage occurs that is equivalent to the product of a resistance value of the well or p-type region and a value of the displacement current. If the resistance value of the well or the p-type region is high, the voltage occurring has a high value.

Bei Verwendung von Siliziumkarbid für die Leistungshalbleitervorrichtung wird der Widerstand der p-Mulde möglicherweise nicht ausreichend vermindert, und darüber hinaus kann eine hohe Spannung aufgrund eines Anstiegs bei dem Wert des Kontaktwiderstands zwischen dieser p-Mulde und einer mit dieser p-Mulde verbundenen Elektrode auftreten.When silicon carbide is used for the power semiconductor device, the resistance of the p-well may not be reduced sufficiently, and moreover, a high voltage may occur due to an increase in the value of the contact resistance between this p-well and an electrode connected to this p-well.

Insbesondere im Fall einer p-Mulde mit großer Fläche, wie zum Beispiel einer p-Mulde, die sich unter dem Gateanschluss der Leistungshalbleitervorrichtung befindet, tritt auf dem Weg zu der Sourceelektrode zum Teil ein hoher Widerstand auf. Wenn eine Schwankung bei der Drainspannung V relativ zu einer Zeit t, dargestellt als dV/dt, groß ist, tritt eine höhere Spannung auf.Particularly in the case of a p-well with a large area, such as a p-well, which is located under the gate connection of the power semiconductor device, a high resistance sometimes occurs on the way to the source electrode. When a fluctuation in the drain voltage V is large relative to a time t represented as dV / dt, a higher voltage occurs.

Bei der Leistungshalbleitervorrichtung, wie sie in dem Patentdokument 1 offenbart ist, sind die Sourceelektrode und eine Feldplatte elektrisch miteinander verbunden. Wie zum Beispiel in einem in 2(C) dargestellten Schnitt zu sehen ist, fließt der Verschiebungsstrom, der in die unter dem Gateanschluss befindliche p-Mulde fließt, in einer Richtung von einer MOSFET-Zelle zu einer mit einer Feldplatte verbundenen Kontaktöffnung in die unter dem Gateanschluss befindliche p-Mulde und fließt durch die Feldplatte in die Sourceelektrode.In the power semiconductor device as disclosed in Patent Document 1, the source electrode and a field plate are electrically connected to each other. Like in an in 2 (C) shown section, the displacement current flowing in the p-well located under the gate connection flows in a direction from a MOSFET cell to a contact opening connected to a field plate in the p-well located under the gate connection and flows through the Field plate in the source electrode.

Wenn in der in 2(C) gemäß Patentdokument 1 dargestellten Weise eine Gateelektrode unter Zwischenanordnung einer Gateisolierschicht in der p-Mulde unter dem Gateanschluss vorgesehen ist und sich in einer von der Kontaktöffnung entfernten Position befindet, wird somit unmittelbar nach dem Umschalten der MOSFET-Zelle von dem Ein-Zustand in den Aus-Zustand ein hohes elektrisches Feld an die Gateisolierschicht zwischen der Gateelektrode, die eine Spannung nahe 0 V aufweist, und der unter dem Gateanschluss befindlichen p-Mulde an der von der Kontaktöffnung abgelegenen Stelle angelegt, durch das ein Durchbruch der Gateisolierschicht verursacht werden kann.If in the in 2 (C) According to Patent Document 1, a gate electrode with a gate insulating layer interposed in the p-well under the gate terminal and located in a position away from the contact opening is thus turned on immediately after switching the MOSFET cell from the on state to the off state -State applied a high electric field to the gate insulation layer between the gate electrode, which has a voltage close to 0 V, and the p-well located under the gate connection at the location remote from the contact opening, which can cause breakdown of the gate insulation layer.

Die vorliegende Erfindung ist zum Lösen dieser Probleme erfolgt, und ein Ziel der vorliegenden Erfindung besteht in der Schaffung einer Leistungshalbleitervorrichtung, die einen mit hoher Geschwindigkeit schaltenden MOSFET aufweist und in der Lage ist, das Auftreten eines Durchbruchs zwischen einer Gateelektrode und einer Sourceelektrode zum Zeitpunkt eines Schaltvorgangs zu unterdrücken.The present invention has been made to solve these problems, and an object of the present invention is to provide a power semiconductor device which has a high-speed switching MOSFET and is capable of detecting a breakdown between a gate electrode and a source electrode at the time of a To suppress switching.

MITTEL ZUM LÖSEN DER PROBLEMEMEANS TO SOLVE THE PROBLEMS

Gemäß der Erfindung wird die Aufgabe mit einer Leistungshalbleitervorrichtung gemäß Anspruch 1 gelöst. Vorteilhafte Weiterbildungen der erfindungsgemäßen Leistungshalbleitervorrichtung sind in den Unteransprüchen 2 bis 9 angegeben.According to the invention, the object is achieved with a power semiconductor device according to claim 1. Advantageous developments of the power semiconductor device according to the invention are specified in subclaims 2 to 9.

WIRKUNGEN DER ERFINDUNGEFFECTS OF THE INVENTION

Selbst wenn die Leistungshalbleitervorrichtung mit einer hohen Geschwindigkeit angesteuert wird, kann bei der Leistungshalbleitervorrichtung gemäß der vorliegenden Erfindung verhindert werden, dass ein elektrisches Feld mit hoher Stärke an die Gateisolierschicht angelegt wird, und auf diese Weise kann ein Durchbruch der Gateisolierschicht unterdrückt werden, so dass ein Schaltvorgang mit höherer Geschwindigkeit erreicht wird.In the power semiconductor device according to the present invention, even if the power semiconductor device is driven at a high speed, a high strength electric field can be prevented from being applied to the gate insulating layer, and thus breakdown of the gate insulating layer can be suppressed, so that Switching process is achieved at a higher speed.

Figurenlistelist of figures

In den Zeichnungen zeigen:

  • 1 eine schematische Draufsicht zur Erläuterung einer Leistungshalbleitervorrichtung gemäß einem Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 2 eine schematische Draufsicht zur Erläuterung eines Teils der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 3 eine schematische Draufsicht zur Erläuterung eines Teils der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 4 eine schematische Draufsicht zur Erläuterung eines Teils der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 5 eine schematische Schnittdarstellung zur Erläuterung eines Teils der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 6 eine Schnittdarstellung zur Erläuterung eines Herstellungsvorgangs der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 7 eine Schnittdarstellung zur Erläuterung des Herstellungsvorgangs der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 8 eine Schnittdarstellung zur Erläuterung des Herstellungsvorgangs der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 9 eine Schnittdarstellung zur Erläuterung des Herstellungsvorgangs der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 10 eine Schnittdarstellung zur Erläuterung des Herstellungsvorgangs der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 11 eine Schnittdarstellung zur Erläuterung des Herstellungsvorgangs der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 12 eine Schnittdarstellung zur Erläuterung des Herstellungsvorgangs der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 13 eine schematische Schnittdarstellung zur Erläuterung eines Teils der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 14 eine schematische Schnittdarstellung zur Erläuterung eines Teils der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 15 eine schematische Draufsicht zur Erläuterung eines Teils der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 16 eine schematische Draufsicht zur Erläuterung eines Teils der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 17 eine schematische Draufsicht zur Erläuterung eines Teils der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 18 eine schematische Draufsicht zur Erläuterung eines Teils der Leistungshalbleitervorrichtung gemäß einem Ausführungsbeispiel 2 der vorliegenden Erfindung;
  • 19 eine schematische Schnittdarstellung zur Erläuterung eines Teils der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 2 der vorliegenden Erfindung;
  • 20 eine schematische Schnittdarstellung zur Erläuterung eines Teils einer Leistungshalbleitervorrichtung gemäß einem Ausführungsbeispiel 3 der vorliegenden Erfindung; und
  • 21 eine Schnittdarstellung zur Erläuterung eines Herstellungsvorgangs der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 3 der vorliegenden Erfindung.
The drawings show:
  • 1 is a schematic plan view for explaining a power semiconductor device according to an embodiment 1 of the present invention;
  • 2 is a schematic plan view for explaining a part of the power semiconductor device according to Embodiment 1 of the present invention;
  • 3 is a schematic plan view for explaining a part of the power semiconductor device according to Embodiment 1 of the present invention;
  • 4 is a schematic plan view for explaining a part of the power semiconductor device according to Embodiment 1 of the present invention;
  • 5 a schematic sectional view for explaining a part of the power semiconductor device according to Embodiment 1 of the present invention;
  • 6 a sectional view for explaining a manufacturing process of the power semiconductor device according to Embodiment 1 of the present invention;
  • 7 a sectional view for explaining the manufacturing process of the power semiconductor device according to Embodiment 1 of the present invention;
  • 8th a sectional view for explaining the manufacturing process of the power semiconductor device according to Embodiment 1 of the present invention;
  • 9 a sectional view for explaining the manufacturing process of the power semiconductor device according to Embodiment 1 of the present invention;
  • 10 a sectional view for explaining the manufacturing process of the power semiconductor device according to Embodiment 1 of the present invention;
  • 11 a sectional view for explaining the manufacturing process of the power semiconductor device according to Embodiment 1 of the present invention;
  • 12 a sectional view for explaining the manufacturing process of the power semiconductor device according to Embodiment 1 of the present invention;
  • 13 a schematic sectional view for explaining a part of the power semiconductor device according to Embodiment 1 of the present invention;
  • 14 a schematic sectional view for explaining a part of the power semiconductor device according to Embodiment 1 of the present invention;
  • 15 is a schematic plan view for explaining a part of the power semiconductor device according to Embodiment 1 of the present invention;
  • 16 is a schematic plan view for explaining a part of the power semiconductor device according to Embodiment 1 of the present invention;
  • 17 is a schematic plan view for explaining a part of the power semiconductor device according to Embodiment 1 of the present invention;
  • 18 a schematic plan view for explaining a part of the power semiconductor device according to an embodiment 2 of the present invention;
  • 19 a schematic sectional view for explaining a part of the power semiconductor device according to Embodiment 2 of the present invention;
  • 20 is a schematic sectional view for explaining a part of a power semiconductor device according to an embodiment 3 of the present invention; and
  • 21 a sectional view for explaining a manufacturing process of the power semiconductor device according to embodiment 3 of the present invention.

BESTE ART UND WEISE ZUM AUSFÜHREN DER ERFINDUNGBEST MODE FOR CARRYING OUT THE INVENTION

Ausführungsbeispiel 1Embodiment 1

Bei der Beschreibung des Ausführungsbeispiels 1 der vorliegenden Erfindung wird ein vertikaler n-Kanal-Siliziumkarbid-MOSFET als Beispiel für eine Leistungshalbleitervorrichtung 100 verwendet. In der Beschreibung handelt es sich bei dem ersten Leitfähigkeitstyp um n-Leitfähigkeit, und bei dem zweiten Leitfähigkeitstyp handelt es sich um p-Leitfähigkeit.In the description of Embodiment 1 of the present invention, a vertical n-channel silicon carbide MOSFET is used as an example of a power semiconductor device 100 used. In the description, the first conductivity type is n-type conductivity, and the second conductivity type is p-type conductivity.

1 zeigt eine schematische Draufsicht zur Erläuterung der Leistungshalbleitervorrichtung 100 gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung bei Betrachtung von der Seite einer oberen Oberfläche derselben. In 1 ist eine Sourceelektrodenfläche 10 in einem zentralen Bereich einer oberen Oberfläche der Leistungshalbleitervorrichtung 100 vorgesehen, und eine Gateelektrodenfläche 11 ist auf einer Seite von der Sourceelektrodenfläche 10 vorgesehen. 1 shows a schematic plan view for explaining the power semiconductor device 100 according to the embodiment 1 of the present invention when viewed from an upper surface side thereof. In 1 is a source electrode area 10 in a central area of an upper surface of the power semiconductor device 100 provided, and a gate electrode area 11 is on one side of the source electrode surface 10 intended.

Ein Gatefinger 12, der sich von der Gateelektrodenfläche 11 wegerstreckt, ist die Sourceelektrodenfläche 10 umgebend vorgesehen. Zwischen der Sourceelektrodenfläche 10 und der Gateelektrodenfläche 11 sowie zwischen der Sourceelektrodenfläche 10 und dem Gatefinger 12 ist ein Spalt vorhanden, um einen Kurzschluss zwischen diesen zu verhindern.A gate finger 12 that is from the gate electrode area 11 stretched out is the source electrode area 10 provided surrounding. Between the source electrode area 10 and the gate electrode area 11 and between the source electrode area 10 and the gate finger 12 there is a gap to prevent a short circuit between them.

2 zeigt eine in vergrößertem Maßstab gezeigte Draufsicht auf einen Teil in der Nähe einer Verbindung zwischen der Gateelektrodenfläche 11 und dem Gatefinger 12 der 1, in der ein Eckbereich C1 der 1 vergrößert ist. Die 3 und 4 zeigen schematische Draufsichten zur Erläuterung einer Konfiguration einer darunterliegenden Schicht der Sourceelektrodenfläche 10 und der Gateelektrodenfläche 11 der 2. 5 zeigt eine schematische Schnittdarstellung zur Erläuterung eines Schnitts entlang der Linie A-A' der 2 bis 4. 2 shows an enlarged plan view of a part in the vicinity of a connection between the gate electrode surface 11 and the gate finger 12 the 1 in the corner area C1 the 1 is enlarged. The 3 and 4 show schematic plan views for explaining a configuration of an underlying layer of the source electrode surface 10 and the gate electrode area 11 the 2 , 5 shows a schematic sectional view for explanation a cut along the line A-A ' the 2 to 4 ,

Die Leistungshalbleitervorrichtung 100 gemäß dem vorliegenden Ausführungsbeispiel wird unter Bezugnahme auf die 2 bis 5 beschrieben.The power semiconductor device 100 according to the present embodiment, with reference to FIG 2 to 5 described.

Wie unter Bezugnahme auf 3 ersichtlich, sind in einem Bereich, der einem unteren Bereich der Gateelektrodenfläche 11 und des Gatefingers 12 der 2 entspricht, Gateelektroden 21 und 22 unter Zwischenanordnung einer nicht gezeigten Zwischenlagen-Isolierschicht im Wesentlichen über die gesamte Fläche vorgesehen, und Kontaktöffnungen 31 der Zwischenlagen-Isolierschicht, die durch Aussparen der Zwischenlagen-Isolierschicht gebildet sind, sind einzeln ausgebildet.As with reference to 3 can be seen in a region which is a lower region of the gate electrode area 11 and the gate finger 12 the 2 corresponds to gate electrodes 21 and 22 with the interposition of an intermediate layer insulating layer, not shown, provided essentially over the entire surface, and contact openings 31 the interlayer insulating layer, which are formed by recessing the interlayer insulating layer, are formed individually.

Wie unter Bezugnahme auf 3 ersichtlich, ist in einem Bereich, der einem unteren Bereich der Sourceelektrodenfläche 10 entspricht, eine nicht gezeigte Zwischenlagen-Isolierschicht im Wesentlichen flächig ausgebildet, und in einem Bereich, der einem äußeren peripheren Bereich der Sourceelektrodenfläche 10 entspricht, sind einzeln Mulden-Kontaktöffnungen 40 in der Zwischenlagen-Isolierschicht gebildet, und in einem inneren Bereich der Sourceelektrodenfläche 10 sind Source-Kontaktöffnungen 41 einzeln in der Zwischenlagen-Isolierschicht gebildet.As with reference to 3 can be seen in a region which is a lower region of the source electrode area 10 corresponds, an interlayer insulating layer, not shown, formed substantially flat, and in a region which is an outer peripheral region of the source electrode surface 10 corresponds to individual trough contact openings 40 formed in the interlayer insulating layer, and in an inner region of the source electrode surface 10 are source contact openings 41 individually formed in the interlayer insulating layer.

In dem Bereich, der dem unteren Bereich der Sourceelektrodenfläche 10 entspricht, ist mit Ausnahme der Positionen, in denen die Mulden-Kontaktöffnungen 40 und die Source-Kontaktöffnungen 41 gebildet sind, eine Gateelektrode 23 in einem Gittermuster unter der Zwischenlagen-Isolierschicht gebildet. Die Gateelektrode 23 ist mit den Gateelektroden 21 und 22 elektrisch verbunden, die unter der Gateelektrodenfläche 11 und dem Gatefinger 12 vorgesehen sind.In the area that is the lower area of the source electrode area 10 is except for the positions where the trough contact openings are 40 and the source contact openings 41 are formed, a gate electrode 23 formed in a grid pattern under the interlayer insulating layer. The gate electrode 23 is with the gate electrodes 21 and 22 electrically connected under the gate electrode area 11 and the gate finger 12 are provided.

Eine nicht dargestellte Feldoxidschicht ist in dem Großteil einer Region einer darunterliegenden Schicht der Zwischenlagen-Isolierschicht und der Gateelektroden 21 und 22 vorgesehen, die unter der Gateelektrodenfläche 11 und dem Gatefinger 12 vorgesehen ist.A field oxide layer, not shown, is in most of a region of an underlying layer of the interlayer insulating layer and the gate electrodes 21 and 22 provided that under the gate electrode area 11 and the gate finger 12 is provided.

Eine nicht dargestellte Gateisolierschicht ist in dem Großteil einer Region einer darunterliegenden Schicht der Zwischenlagen-Isolierschicht und der Gateelektrode 23 vorgesehen, die unter der Sourceelektrodenfläche 10 vorgesehen ist. Die Gateisolierschicht weist eine geringere Dicke als die Feldoxidschicht auf, und in 3 ist eine Grenzfläche zwischen der Gateisolierschicht und der Feldoxidschicht, mit anderen Worten eine Gateisolierschicht/Feldoxidschicht-Grenzfläche 30, in gestrichelter Linie dargestellt.A gate insulating layer, not shown, is in the majority of a region of an underlying layer of the interlayer insulating layer and the gate electrode 23 provided that under the source electrode area 10 is provided. The gate insulating layer has a smaller thickness than the field oxide layer, and in 3 is an interface between the gate insulation layer and the field oxide layer, in other words a gate insulation layer / field oxide layer interface 30 , shown in dashed lines.

4 dient zur Erläuterung einer Region, die aus Siliziumkarbid gebildet ist und sich in erster Linie in einer darunterliegenden Schicht der Gateisolierschicht und der Feldoxidschicht der 2 und 3 befindet. Wie in 4 gezeigt, ist ein erster p-leitender Muldenbereich 50, der aus Siliziumkarbid hergestellt ist, derart vorgesehen, dass er sich von der Region in der darunterliegenden Schicht der Feldoxidschicht über die Mulden-Kontaktöffnungen 40 zu einer Ebenenregion erstreckt. 4 serves to explain a region which is formed from silicon carbide and is primarily located in an underlying layer of the gate insulating layer and the field oxide layer of the 2 and 3 located. As in 4 shown is a first p-type well region 50 , which is made of silicon carbide, is provided such that it extends from the region in the underlying layer of the field oxide layer via the well contact openings 40 extends to a flat region.

In jeder der Source-Kontaktöffnungen 41 ist ein p-leitender zweiter Muldenbereich 51 in einem zentralen Bereich der Source-Kontaktöffnung 41 vorgesehen, ein n-leitender Sourcebereich 60 ist den zweiten Muldenbereich 51 in einer Ebene umgebend vorgesehen, und ferner ist ein p-leitender zweiter Muldenbereich 51 an einer äußeren Peripherie desselben vorgesehen.In each of the source contact openings 41 is a p-type second well region 51 in a central area of the source contact opening 41 provided an n-type source region 60 is the second trough area 51 provided in a plane surrounding, and further a p-type second well region 51 provided on an outer periphery thereof.

Die zweiten Muldenbereiche 51 in dem zentralen Bereich und an der äußeren Peripherie sind unter dem Sourcebereich 60 miteinander verbunden. Die zweiten Muldenbereiche 51 von einander benachbarten Source-Kontaktöffnungen 41 sind über eine n-leitende Driftschicht miteinander verbunden, die aus Siliziumkarbid gebildet ist.The second trough areas 51 in the central area and on the outer periphery are under the source area 60 connected with each other. The second trough areas 51 from adjacent source contact openings 41 are connected to each other via an n-type drift layer, which is formed from silicon carbide.

Ein n-leitender Bereich 55 mit niedrigem Widerstand, der einen niedrigen Widerstandswert aufweist, ist im Inneren des ersten Muldenbereichs 50 vorgesehen.An n-type area 55 with low resistance, which has a low resistance value, is inside the first well region 50 intended.

Im Folgenden wird die unter Bezugnahme auf die 2 bis 4 beschriebene Konfiguration auf der Basis einer Schnittdarstellung unter Bezugnahme auf 5 beschrieben.The following is the reference to the 2 to 4 described configuration based on a sectional view with reference to FIG 5 described.

Wie in 5 gezeigt, ist eine n-leitende Driftschicht 70 aus Siliziumkarbid auf einem n-leitenden Substrat 80 mit niedrigem Widerstand aus Siliziumkarbid gebildet. Der erste p-leitende Muldenbereich 50, der aus Siliziumkarbid hergestellt wird, ist in einer Region vorgesehen, die im Wesentlichen einem Oberflächenschichtbereich der Driftschicht 70 in einer Region entspricht, in der die Gateelektrode 21 gebildet ist.As in 5 shown is an n-type drift layer 70 made of silicon carbide on an n-type substrate 80 formed with low resistance from silicon carbide. The first p-type trough area 50 , which is made of silicon carbide, is provided in a region that is substantially a surface layer region of the drift layer 70 in a region where the gate electrode corresponds 21 is formed.

Der n-leitende Bereich 55 mit niedrigem Widerstand, der einen niedrigen Widerstand aufweist und dem ein Dotierstoff zugesetzt ist, um eine höhere Trägerdichte zu schaffen als die des ersten Muldenbereichs 50, ist in dem ersten Muldenbereich 50 auf der Seite der Oberflächenschicht vorgesehen.The n-type area 55 with low resistance, which has a low resistance and to which a dopant is added in order to create a higher carrier density than that of the first well region 50 , is in the first trough area 50 provided on the side of the surface layer.

In einer Region, die auf einen Oberflächenschichtbereich der Driftschicht 70 zentriert ist und sich unter einer Region befindet, in der die jeweiligen Source-Kontaktöffnungen 41 vorhanden sind, ist der p-leitende zweite Muldenbereich 51 aus Siliziumkarbid in dem zentralen Bereich der Source-Kontaktöffnung 41 vorgesehen, der einen niedrigen Widerstand aufweisende, n-leitende Sourcebereich 60 aus Siliziumkarbid ist den zweiten Muldenbereich 51 umgebend vorgesehen, und ferner ist auf der Seite der äußeren Peripherie von diesem der p-leitende zweite Muldenbereich 51 vorgesehen.In a region that is on a surface layer area of the drift layer 70 is centered and is located under a region in which the respective source contact openings 41 are present, is the p-type second trough area 51 out Silicon carbide in the central area of the source contact opening 41 provided, the low-resistance, n-type source region 60 silicon carbide is the second trough area 51 provided surrounding, and further on the side of the outer periphery of this is the p-type second well region 51 intended.

Eine aus Siliziumdioxid gebildete Gateisolierschicht 32 ist über einer Region einer Siliziumkarbidschicht gebildet, die im Wesentlichen einer Region entspricht, in der die Sourceelektrodenfläche 10 vorgesehen ist. Eine Feldoxidschicht 33 aus Siliziumdioxid ist über einer Region der Siliziumkarbidschicht gebildet, die der Gateelektrodenfläche 11 und dem Gatefinger 12 entspricht, und zwar mit Ausnahme einer Region, in der die Gateisolierschicht 32 gebildet ist. Die Gateelektrode 21 ist teilweise über der Feldoxidschicht 33 vorgesehen.A gate insulating layer formed from silicon dioxide 32 is formed over a region of a silicon carbide layer that substantially corresponds to a region in which the source electrode area 10 is provided. A field oxide layer 33 Silicon dioxide is formed over a region of the silicon carbide layer that is the gate electrode area 11 and the gate finger 12 corresponds, with the exception of a region in which the gate insulating layer 32 is formed. The gate electrode 21 is partially over the field oxide layer 33 intended.

Die Gateelektrode 23 ist über einem Teil der Gateisolierschicht 32 vorgesehen, in dem der zweite Muldenbereich 51 mit der Gateisolierschicht 32 in Kontakt steht, und ist mit der auf der Feldoxidschicht 33 vorgesehenen Gateelektrode 21 elektrisch verbunden.The gate electrode 23 is over part of the gate insulation layer 32 provided in which the second trough area 51 with the gate insulating layer 32 is in contact, and is with that on the field oxide layer 33 provided gate electrode 21 electrically connected.

Eine Zwischenlagen-Isolierschicht 35 ist in einem Großteil einer Region über der Gateisolierschicht 32, der Feldoxidschicht 33 und den Gateelektroden 21, 22 und 23 gebildet. Durch die Source-Kontaktöffnungen 41, die durch die Zwischenlagen-Isolierschicht 35 hindurch ausgebildet sind, sind die zweiten Muldenbereiche 51 und die Sourcebereiche 60 mit der Sourceelektrodenfläche 10 elektrisch verbunden.An interlayer insulation layer 35 is in much of a region over the gate insulation layer 32 , the field oxide layer 33 and the gate electrodes 21 . 22 and 23 educated. Through the source contact openings 41 through the interlayer insulating layer 35 are formed through, the second trough areas 51 and the source areas 60 with the source electrode area 10 electrically connected.

Durch die Mulden-Kontaktöffnungen 40, die durch die Zwischenlagen-Isolierschicht 35 hindurch gebildet sind, sind die ersten Muldenbereiche 50 mit der Sourceelektrodenfläche 10 elektrisch verbunden. Ferner ist durch die Kontaktöffnungen 31 der Zwischenlagen-Isolierschicht, die durch die Zwischenlagen-Isolierschicht 35 hindurch gebildet sind, die Gateelektrode 21 mit der Gateelektrodenfläche 11 elektrisch verbunden.Through the trough contact openings 40 through the interlayer insulating layer 35 are the first trough areas 50 with the source electrode area 10 electrically connected. Further is through the contact openings 31 the interlayer insulating layer through the interlayer insulating layer 35 are formed through the gate electrode 21 with the gate electrode area 11 electrically connected.

Eine Drainelektrode 90 ist auf der Seite der rückwärtigen Oberfläche des Substrats 80 gebildet.A drain electrode 90 is on the back surface side of the substrate 80 educated.

Dabei ist eine Diode zwischen dem p-leitenden ersten Muldenbereich 50, der durch die Mulden-Kontaktöffnung 40 mit der Sourceelektrodenfläche 10 verbunden ist, und der n-leitenden Driftschicht 70 gebildet, die durch das Substrat 80 mit der Drainelektrode 90 verbunden ist. Bei einem vertikalen MOSFET kann die elektrische Leitung in einer Region des p-leitenden zweiten Muldenbereichs 51 zwischen dem n-leitenden Sourcebereich 60 und der n-leitenden Driftschicht 70, die mit der Gateisolierschicht 32 in Kontakt ist, durch eine Spannung der über der Gateisolierschicht 32 vorgesehenen Gateelektrode 23 gesteuert werden. Bei der Leistungshalbleitervorrichtung des vorliegenden Ausführungsbeispiels ist eine Diode zwischen Source und Drain des MOSFET parallel geschaltet.There is a diode between the p-type first well region 50 through the trough contact opening 40 with the source electrode area 10 is connected, and the n-type drift layer 70 formed by the substrate 80 with the drain electrode 90 connected is. With a vertical MOSFET, the electrical conduction can be in a region of the p-type second well region 51 between the n-type source region 60 and the n-type drift layer 70 that with the gate insulation layer 32 is in contact by a voltage across the gate insulation layer 32 provided gate electrode 23 to be controlled. In the power semiconductor device of the present embodiment, a diode is connected in parallel between the source and drain of the MOSFET.

Im Folgenden wird ein Verfahren zum Herstellen der Leistungshalbleitervorrichtung gemäß dem vorliegenden Ausführungsbeispiel unter Bezugnahme auf die 6 bis 12 beschrieben.In the following, a method for manufacturing the power semiconductor device according to the present embodiment is described with reference to FIG 6 to 12 described.

Wie in 6 gezeigt ist, erfolgt als erstes durch ein chemisches Abscheideverfahren aus der Dampfphase (CVD) das epitaxiale Aufwachsen der n-leitenden Driftschicht 70 auf dem n-leitenden Substrat 80 mit niedrigem Widerstand, das aus Siliziumkarbid hergestellt ist. Die Driftschicht 70 wird aus Siliziumkarbid mit einer Dotierstoffkonzentration von 1 × 1013 cm-3 bis 1 × 1018 cm-3 und einer Dicke von 5 µm bis 200 µm gebildet.As in 6 is shown, the epitaxial growth of the n-type drift layer takes place first by a chemical vapor deposition process (CVD) 70 on the n-type substrate 80 with low resistance, which is made of silicon carbide. The drift layer 70 is formed from silicon carbide with a dopant concentration of 1 × 10 13 cm -3 to 1 × 10 18 cm -3 and a thickness of 5 µm to 200 µm.

Unter Ausbildung eines Photoresists auf einer Region einer Oberfläche der Driftschicht 70, in der der erste Muldenbereich 50 und der zweite Muldenbereich 51 nicht gebildet werden sollen, wird dann Aluminium (Al), bei dem es sich um einen p-leitenden Dotierstoff handelt, durch Ionenimplantation eingebracht, um dadurch den ersten Muldenbereich 50 und den zweiten Muldenbereich 51 mit p-leitender Dotierstoffkonzentration von etwa 1 × 1017 cm-3 bis 1 × 1019 cm-3 zu bilden, wie dies in 7 gezeigt ist. Die Tiefe des ersten Muldenbereichs 50 und des zweiten Muldenbereichs 51 ist mit etwa 0,5 µm bis 3 µm vorgegeben, wobei dieser Wert die Dicke der Driftschicht 70 nicht übersteigt.Forming a photoresist on a region of a surface of the drift layer 70 in which the first trough area 50 and the second trough area 51 If aluminum (Al), which is a p-type dopant, is not to be formed, it is introduced by ion implantation, thereby the first well region 50 and the second trough area 51 with p-type dopant concentration of about 1 × 10 17 cm -3 to 1 × 10 19 cm -3 , as shown in 7 is shown. The depth of the first trough area 50 and the second trough area 51 is given as about 0.5 µm to 3 µm, this value being the thickness of the drift layer 70 does not exceed.

Nach dem Entfernen des vorgenannten Photoresists wird dann ein weiteres Photoresist auf einer Region der Oberfläche der Driftschicht 70 gebildet, in der der Sourcebereich 60 nicht gebildet werden soll, und in diesem Zustand erfolgt die Ionenimplantation von Stickstoff (N), bei dem es sich um einen n-leitenden Dotierstoff handelt, um dadurch den Sourcebereich 60 mit einer n-leitenden Dotierstoffkonzentration von etwa 1 × 1018 cm-3 bis 1 × 1021 cm-3 zu bilden, wie dies in 8 gezeigt ist. Die Tiefe des Sourcebereichs 60 ist derart vorgegeben, dass sie geringer ist als die Dicke des zweiten Muldenbereichs 51.After removing the aforementioned photoresist, another photoresist is then applied to a region of the surface of the drift layer 70 formed in the source area 60 is not to be formed, and in this state the ion implantation of nitrogen ( N ), which is an n-type dopant, thereby the source region 60 with an n-type dopant concentration of approximately 1 × 10 18 cm -3 to 1 × 10 21 cm -3 , as shown in 8th is shown. The depth of the source area 60 is predetermined such that it is less than the thickness of the second trough region 51 ,

Nach dem Entfernen des vorstehend genannten Photoresists wird dann ein weiteres Photoresist auf einer Region der Oberfläche der Driftschicht 70 gebildet, in der der Bereich 55 mit niedrigem Widerstand nicht gebildet werden soll, und in diesem Zustand erfolgt die Ionenimplantation von Stickstoff (N), bei dem es sich um einen n-leitenden Dotierstoff handelt, um dadurch den Bereich 55 mit niedrigem Widerstand und mit einer n-leitenden Dotierstoffkonzentration von etwa 1 × 1020 cm-3 bis 1 × 1021 cm-3 zu bilden, wie dies in 9 gezeigt ist. Die Dicke des Bereichs 55 mit niedrigem Widerstand wird zum Beispiel mit etwa 1 nm bis 500 nm vorgegeben.After removing the aforementioned photoresist, another photoresist is then applied to a region of the surface of the drift layer 70 formed in the area 55 with low resistance, and in this state, the ion implantation of nitrogen ( N ), which is an n-type dopant, thereby the area 55 with low resistance and with an n-type dopant concentration of about 1 × 10 20 cm -3 to 1 × 10 21 cm -3 form like this in 9 is shown. The thickness of the area 55 with a low resistance is specified, for example, with approximately 1 nm to 500 nm.

Nach dem Entfernen des Photoresists erfolgt dann ein Wärmebehandlungsvorgang in einer Inertgas-Atmosphäre, wie zum Beispiel einer Argongas-Atmosphäre (Ar) bei 1300 °C bis 1900 °C für eine Zeitdauer von 30 Minuten bis einer Stunde, um den Stickstoff und das Aluminium zu aktivieren, die durch Ionenimplantation eingebracht worden sind.After removal of the photoresist, a heat treatment process is then carried out in an inert gas atmosphere, such as an argon gas atmosphere (Ar) at 1300 ° C. to 1900 ° C. for a period of 30 minutes to one hour, in order to add the nitrogen and the aluminum activate that have been introduced by ion implantation.

Anschließend wird Feldoxid gebildet, während eine Siliziumnitridschicht selektiv durch einen Plasma-CVD-Prozess oder dergleichen in einer Region einer Oberfläche einer Siliziumkarbidschicht, wie zum Beispiel der Driftschicht 70, in der die Feldoxidschicht 33 nicht gebildet werden soll, gebildet wird, um dadurch die Feldoxidschicht 33 aus Siliziumdioxid zu bilden. Nach dem Entfernen der Siliziumnitridschicht erfolgt dann eine thermische Oxidation, so dass die Gateisolierschicht 32 aus Siliziumdioxid in einer Region der Oberfläche der Driftschicht 70 gebildet wird, in der die Feldoxidschicht 33 nicht gebildet wird (10).Subsequently, field oxide is formed while a silicon nitride layer is selectively formed by a plasma CVD process or the like in a region of a surface of a silicon carbide layer such as the drift layer 70 in which the field oxide layer 33 is not to be formed, is thereby formed around the field oxide layer 33 to form from silicon dioxide. After the silicon nitride layer has been removed, thermal oxidation then takes place, so that the gate insulating layer 32 of silicon dioxide in a region of the surface of the drift layer 70 is formed in the field oxide layer 33 is not formed ( 10 ).

Wie in 11 gezeigt ist, werden anschließend die Gateelektroden 21 bis 23, die aus einem polykristallinen Siliziummaterial mit niedrigem Widerstand gebildet werden, an vorbestimmten Stellen unter Verwendung eines CVD-Prozesses, einer photolithographischen Technik oder dergleichen gebildet. Wie in 12 gezeigt ist, wird dann die Zwischenlagen-Isolierschicht 35 aus Siliziumdioxid durch einen CVD-Prozess gebildet.As in 11 is shown, then the gate electrodes 21 to 23 formed of a low resistance polycrystalline silicon material at predetermined locations using a CVD process, a photolithographic technique or the like. As in 12 is shown, then the interlayer insulating layer 35 made of silicon dioxide by a CVD process.

Anschließend werden Bereiche der Zwischenlagen-Isolierschicht 35, die den Kontaktöffnungen 31 der Zwischenlagen-Isolierschicht, den Mulden-Kontaktöffnungen 40 sowie den Source-Kontaktöffnungen 41 entsprechen, unter Verwendung einer photolithographischen Technik und einer Trockenätztechnik entfernt.Subsequently, areas of the intermediate layer insulating layer 35 that the contact openings 31 the interlayer insulation layer, the trough contact openings 40 as well as the source contact openings 41 correspond, removed using a photolithographic technique and a dry etching technique.

Anschließend wird eine Aluminiumlegierung oder dergleichen, die als Sourceelektrodenfläche 10, Gateelektrodenfläche 11 und Gatefinger 12 dient, durch ein Sputter-Verfahren gebildet und durch eine photolithographische Technik bearbeitet und dadurch in eine vorbestimmte Form gebracht. Ferner wird eine Aluminiumlegierung oder dergleichen, die als Drainelektrode 90 dient, durch ein Sputter-Verfahren auf der Seite der rückwärtigen Oberfläche des Substrats 80 gebildet.Then, an aluminum alloy or the like is used as the source electrode surface 10 , Gate electrode area 11 and gate finger 12 serves, formed by a sputtering process and processed by a photolithographic technique and thereby brought into a predetermined shape. Furthermore, an aluminum alloy or the like, which acts as a drain electrode 90 is used by a sputtering method on the rear surface side of the substrate 80 educated.

Auf diese Weise wird die Leistungshalbleitervorrichtung hergestellt, wie sie in 5 gezeigt ist.In this way, the power semiconductor device as manufactured in 5 is shown.

Bei der Leistungshalbleitervorrichtung gemäß dem vorliegenden Ausführungsbeispiel ist der n-leitende Bereich 55 mit niedrigem Widerstand auf der Oberflächenschicht des ersten Muldenbereichs 50 vorgesehen, der sich unter der Gateelektrodenfläche 11 befindet. Zum Zeitpunkt des Schaltens des MOSFET, und insbesondere zu einem Zeitpunkt, zu dem der MOSFET von dem Ein-Zustand in den Aus-Zustand geschaltet wird, so dass eine Drainspannung rasch ansteigt, kann eine Spannung vermindert werden, die durch einen Verschiebungsstrom hervorgerufen wird, der von dem ersten Muldenbereich 50 mit größerer Fläche und die Mulden-Kontaktöffnung 40 fließt.In the power semiconductor device according to the present embodiment, the n-type region is 55 with low resistance on the surface layer of the first well region 50 provided which is under the gate electrode area 11 located. At the time of switching the MOSFET, and particularly at a time when the MOSFET is switched from the on state to the off state so that a drain voltage rises rapidly, a voltage caused by a displacement current can be reduced, that of the first trough area 50 with larger area and the trough contact opening 40 flows.

Der Verschiebungsstrom entsteht aufgrund einer Entladung einer elektrischen Ladung, die sich auf der Seite einer Sourceelektrodenfläche 10 einer Verarmungsschichtkapazität akkumuliert hat, die zwischen dem ersten Muldenbereich 50 und der n-leitenden Driftschicht 70 auftritt. Somit kann das Auftreten eines Durchbruchs der Gateisolierschicht 32 unterdrückt werden, die mit dem ersten Muldenbereich 50 in Kontakt steht und auf der die Gateelektrode 21 vorgesehen ist. Hierdurch kann die Zuverlässigkeit der Leistungshalbleitervorrichtung erhöht werden.The displacement current arises due to a discharge of an electric charge that is on the side of a source electrode surface 10 a depletion layer capacity that has accumulated between the first well region 50 and the n-type drift layer 70 occurs. Thus, a breakdown of the gate insulating layer can occur 32 be suppressed with the first trough area 50 is in contact and on which the gate electrode 21 is provided. As a result, the reliability of the power semiconductor device can be increased.

Bei der Leistungshalbleitervorrichtung gemäß dem vorliegenden Ausführungsbeispiel ist keine spezielle Konfiguration zum Vermindern eines Kontaktwiderstands zwischen der Sourceelektrodenfläche 10 sowie dem ersten und dem zweiten Muldenbereich 50, 51 vorgesehen. Wie jedoch in 13 gezeigt ist, kann zum Vermindern des Kontaktwiderstands zwischen der Sourceelektrodenfläche 10 sowie dem ersten und dem zweiten Muldenbereich 50, 51 der p-leitende Kontaktbereich 52, der einen niedrigen Widerstand aufweist und eine p-leitende Dotierstoffkonzentration von beispielsweise 1 × 1021 cm-3 oder mehr aufweist, auf einer unter der Source-Kontaktöffnung 41 befindlichen Oberflächenschicht des zweiten Muldenbereichs 51 vorgesehen sein, während der p-leitende Kontaktbereich 53, der einen niedrigen Widerstand und eine p-leitende Dotierstoffkonzentration von beispielsweise 1 × 1021 cm-3 oder mehr aufweist, auf einer unter der Mulden-Kontaktöffnung 40 befindlichen Oberflächenschicht des ersten Muldenbereichs 50 vorgesehen sein kann.In the power semiconductor device according to the present embodiment, there is no specific configuration for reducing a contact resistance between the source electrode area 10 as well as the first and second trough areas 50 . 51 intended. However, as in 13 can be used to reduce the contact resistance between the source electrode area 10 as well as the first and second trough areas 50 . 51 the p-type contact area 52 , which has a low resistance and a p-type dopant concentration of, for example, 1 × 10 21 cm -3 or more, on one under the source contact opening 41 located surface layer of the second trough area 51 be provided during the p-type contact area 53 , which has a low resistance and a p-type dopant concentration of, for example, 1 × 10 21 cm -3 or more, on one under the well contact opening 40 located surface layer of the first trough area 50 can be provided.

Durch das Vorsehen der einen niedrigen Widerstand aufweisenden p-leitenden Kontaktbereiche 52 und 53 in dieser Weise kann ein Widerstand eines Stromweges vermindert werden, der von dem ersten und dem zweiten Muldenbereich 50, 51 zu der Sourceelektrodenfläche 10 verläuft, und es kann ferner die Spannung vermindert werden, die beim Fließen des Verschiebungsstroms auftritt.By providing the low resistance p-type contact areas 52 and 53 in this way, resistance of a current path from the first and second well regions can be reduced 50 . 51 to the source electrode area 10 and the voltage that occurs when the displacement current flows can be reduced.

Obwohl bei der Leistungshalbleitervorrichtung gemäß dem vorliegenden Ausführungsbeispiel der Bereich 55 mit niedrigem Widerstand nicht direkt mit der Mulden-Kontaktöffnung 40 in Verbindung steht, kann der Bereich 55 mit niedrigem Widerstand auch mit der Mulden-Kontaktöffnung 40 verbunden sein, wie dies in 14 gezeigt ist.Although in the power semiconductor device according to the present embodiment, the range 55 with low resistance not directly with the well contact opening 40 in connection stands, the area can 55 with low resistance also with the trough contact opening 40 be connected like this in 14 is shown.

In diesem Fall steht auch die Sourceelektrodenfläche 10 in ohmscher Verbindung mit dem Bereich 55 mit niedrigem Widerstand. Dabei sieht eine Draufsicht auf die Konfiguration, die der Schnittdarstellung der 14 entspricht, beispielsweise so aus, wie diese in 15 gezeigt ist.In this case there is also the source electrode surface 10 in ohmic connection with the area 55 with low resistance. It sees a top view of the configuration that the sectional view of 14 corresponds, for example, to how this in 15 is shown.

Da der Bereich 55 mit niedrigem Widerstand auf diese Weise in direktem Kontakt mit der Mulden-Kontaktöffnung 40 steht, wird der Übergang zwischen dem ersten Muldenbereich 50 und der n-leitenden Region 55 mit niedrigem Widerstand zu dem Durchlass-Übergang, wenn der MOSFET vom Aus-Zustand in den Ein-Zustand wechselt, so dass die Drainspannung ansteigt.Because the area 55 with low resistance in this way in direct contact with the well contact opening 40 stands, the transition between the first trough area 50 and the n-type region 55 with low resistance to the pass junction when the MOSFET changes from the off state to the on state so that the drain voltage increases.

Somit fließen die elektrischen Ladungen, die sich in der Verarmungsschicht im Aus-Zustand ansammeln, in einfacher Weise von dem ersten Muldenbereich 50 zu dem Bereich 55 mit niedrigem Widerstand, und die in dem ersten Muldenbereich 50 auftretende Spannung kann noch weiter vermindert werden.Thus, the electric charges that accumulate in the depletion layer in the off state flow easily from the first well region 50 to the area 55 with low resistance, and those in the first trough area 50 occurring voltage can be reduced even further.

Es ist nicht immer notwendig, dass der Bereich 55 mit niedrigem Widerstand bei Betrachtung von der oberen Oberfläche einstückig ausgebildet ist. Der Bereich 55 mit niedrigem Widerstand ist zum Unterdrücken der Spannung vorgesehen, die beim Fließen eines Stroms über eine relativ lange Distanz in einer Ebenenrichtung in dem ersten Muldenbereich 50 auftritt, der bei Betrachtung von oben eine große Fläche aufweist.It is not always necessary that the area 55 is formed in one piece with low resistance when viewed from the upper surface. The area 55 low resistance is provided for suppressing the voltage that occurs when a current flows over a relatively long distance in a plane direction in the first well region 50 occurs that has a large area when viewed from above.

Aus diesem Grund kann der Bereich 55 mit niedrigem Widerstand bei Betrachtung von oben in einem Gittermuster vorgesehen sein, wie dies in 16 gezeigt ist, oder er kann bei Betrachtung von der oberen Oberfläche in Form von Streifen vorgesehen sein, wie dies in 17 gezeigt ist, solange die Anordnung ein Fließen des Stroms über eine relativ lange Distanz nur in dem ersten Muldenbereich 50 verhindern kann.Because of this, the area 55 with low resistance when viewed from above in a grid pattern, as shown in 16 or may be provided in the form of stripes when viewed from the top surface as shown in FIG 17 as long as the arrangement shows current flowing over a relatively long distance only in the first well region 50 can prevent.

Ferner kann bei den in den 16 und 17 dargestellten Leistungshalbleitervorrichtungen ein in der Ebene vorhandener Widerstand des ersten Muldenbereichs 50 mit großer Fläche effektiv vermindert werden, so dass die beim Fließen des Verschiebungsstroms auftretende Spannung reduziert werden kann. Somit kann eine zum Zeitpunkt des Schaltens an die Gateisolierschicht angelegte Spannung vermindert werden, und es kann eine Leistungshalbleitervorrichtung mit hoher Zuverlässigkeit geschaffen werden.Furthermore, in the 16 and 17 Power semiconductor devices shown a resistance of the first well region present in the plane 50 can be effectively reduced with a large area, so that the voltage occurring when the displacement current flows can be reduced. Thus, a voltage applied to the gate insulating film at the time of switching can be reduced, and a power semiconductor device with high reliability can be provided.

Ausführungsbeispiel 2Embodiment 2

18 zeigt eine schematische Schnittdarstellung, in der eine Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 2 der vorliegenden Erfindung im Schnitt dargestellt ist. Dieses Ausführungsbeispiel ist mit dem Ausführungsbeispiel 1 identisch, mit der Ausnahme, dass eine Kanal-Epitaxieschicht 56 vorhanden ist, so dass aus diesem Grund auf eine ausführliche Beschreibung der identischen Teile verzichtet wird. 18 shows a schematic sectional view in which a power semiconductor device according to the embodiment 2 of the present invention is shown in section. This embodiment is with the embodiment 1 identical, except that a channel epitaxial layer 56 is available, so for this reason a detailed description of the identical parts is omitted.

Wie unter Bezugnahme auf 18 ersichtlich, ist eine n-leitende Kanal-Epitaxieschicht 56, die aus Siliziumkarbid mit relativ niedriger Dotierstoffkonzentration gebildet ist, über der Region vorgesehen, die bei dem Ausführungsbeispiel 1 aus Siliziumkarbid hergestellt ist. Stickstoff (N), bei dem es sich um einen n-leitenden Dotierstoff handelt, wird der Kanal-Epitaxieschicht 56 zugesetzt, wobei die Konzentration desselben auf etwa 5 × 1016 cm-3 bis 2 × 1017 cm-3 vorgegeben wird.As with reference to 18 an n-channel epitaxial layer can be seen 56 , which is formed of silicon carbide with a relatively low dopant concentration, is provided over the region used in the embodiment 1 is made of silicon carbide. Nitrogen (N), which is an n-type dopant, becomes the channel epitaxial layer 56 added, the concentration of which is predetermined to be about 5 × 10 16 cm -3 to 2 × 10 17 cm -3 .

Die Dicke derselben wird auf etwa 0,1 µm bis 0,5 µm vorgegeben. Über dem bei dem Ausführungsbeispiel 1 beschriebenen Bereich aus Siliziumkarbid erfolgt das epitaxiale Aufwachsen der Kanal-Epitaxieschicht 56 auf einem darunter befindlichen Siliziumkarbidbereich unter Verwendung einer CVD-Vorrichtung, und anschließend daran erfolgt die Formgebung der Kanal-Epitaxieschicht 56 unter Verwendung einer photolithographischen Technik und einer Trockenätztechnik. Die Kanal-Epitaxieschicht 56 wird nur in einem Bereich gebildet, der hauptsächlich als Kanal dient.The thickness of the same is set to about 0.1 µm to 0.5 µm. Above that in the embodiment 1 described area of silicon carbide, the epitaxial growth of the channel epitaxial layer takes place 56 on a silicon carbide region underneath using a CVD device and then the channel epitaxial layer is shaped 56 using a photolithographic technique and a dry etching technique. The channel epitaxial layer 56 is only formed in an area that mainly serves as a channel.

Die p-leitenden Kontaktbereiche 52 und 53 können nach dem Bilden der Kanal-Epitaxieschicht 56 gebildet werden, wobei obere Bereiche der p-leitenden Kontaktbereiche 52 und 53 geöffnet werden.The p-type contact areas 52 and 53 can after forming the channel epitaxial layer 56 are formed, with upper regions of the p-type contact regions 52 and 53 be opened.

Auch bei der Leistungshalbleitervorrichtung gemäß diesem Ausführungsbeispiel kann der Widerstand eines Stromweges, der von dem eine große Fläche aufweisenden ersten Muldenbereich 50 zu der Sourceelektrodenfläche 10 verläuft, vermindert werden, und eine Spannung, die beim Auftreten eines Verschiebungsstroms fließt, kann reduziert werden. Dadurch wird eine zum Zeitpunkt des Schaltens an die Gateisolierschicht angelegte Spannung vermindert, und es kann eine Leistungshalbleitervorrichtung mit hoher Zuverlässigkeit geschaffen werden.Also in the power semiconductor device according to this embodiment, the resistance of a current path, which is from the first well region having a large area 50 to the source electrode area 10 can be reduced, and a voltage flowing when a displacement current occurs can be reduced. Thereby, a voltage applied to the gate insulating layer at the time of switching is reduced, and a high-reliability power semiconductor device can be provided.

Zum weiteren Reduzieren des Widerstands des Stromweges, der von dem einen niedrigen Widerstand aufweisenden Bereich 55 durch die Mulden-Kontaktöffnung 40 mit der Sourceelektrodenfläche 10 in Verbindung steht, kann ein n-leitender Kontaktbereich 58, der einen niedrigeren spezifischen Widerstand als der Bereich 55 mit niedrigem Widerstand aufweist, in einem Teil des Bereichs 55 mit niedrigem Widerstand vorgesehen sein, der sich unter der Mulden-Kontaktöffnung 40 befindet, wie dies in 19 gezeigt ist.To further reduce the resistance of the current path from the low resistance area 55 through the trough contact opening 40 with the source electrode area 10 is connected, an n-type contact area 58 which has a lower resistivity than the range 55 with low resistance has in part of the area 55 be provided with low resistance, which is under the well contact opening 40 located like this in 19 is shown.

Der n-leitende Kontaktbereich 58 ist aus Siliziumkarbid gebildet und enthält Stickstoff, bei dem es sich um einen n-leitenden Dotierstoff handelt, in einer Dotierstoffkonzentration von etwa 1 × 1018 cm-3 bis 2 × 1020 cm-3.The n-type contact area 58 is formed from silicon carbide and contains nitrogen, which is an n-type dopant, in a dopant concentration of approximately 1 × 10 18 cm -3 to 2 × 10 20 cm -3 .

Durch das Vorsehen des n-leitenden Kontaktbereichs 58 zwischen dem p-leitenden Kontaktbereich 53 und dem Bereich 55 mit niedrigem Widerstand, wie dies in 19 gezeigt ist, kann ein Widerstand vermindert werden, der zwischen dem Bereich 55 mit niedrigem Widerstand und der Sourceelektrodenfläche 10 auftritt, und es kann ferner auch die Spannung vermindert werden, die bei Fließen des Verschiebungsstroms auftritt.By providing the n-type contact area 58 between the p-type contact area 53 and the area 55 with low resistance like this in 19 resistance can be reduced, which is between the range 55 with low resistance and the source electrode area 10 occurs, and the voltage that occurs when the displacement current flows can also be reduced.

Ausführungsbeispiel 3Embodiment 3

20 zeigt eine schematische Schnittdarstellung, in der eine Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 3 der vorliegenden Erfindung im Schnitt dargestellt ist. Die Leistungshalbleitervorrichtung gemäß diesem Ausführungsbeispiel ist mit dem Ausführungsbeispiel 1 identisch, mit der Ausnahme, dass der Bereich 55 mit niedrigem Widerstand und der Sourcebereich 60 die gleiche Dicke und die gleiche Dotierstoffkonzentration aufweisen. Auf eine Beschreibung der identischen Teile wird daher verzichtet. 20 shows a schematic sectional view in which a power semiconductor device according to the embodiment 3 of the present invention is shown in section. The power semiconductor device according to this embodiment is with the embodiment 1 identical, except that the area 55 with low resistance and the source area 60 have the same thickness and the same dopant concentration. A description of the identical parts is therefore omitted.

Da bei der Leistungshalbleitervorrichtung gemäß dem vorliegenden Ausführungsbeispiel der Bereich 55 mit niedrigem Widerstand und der Sourcebereich 60 die gleiche Dicke und die gleiche Dotierstoffkonzentration aufweisen, ist es notwendig, dass die Dicke und die Dotierstoffkonzentration Anforderungen sowohl für den Bereich 55 mit niedrigem Widerstand als auch für den Sourcebereich 60 erfüllen.Since the range in the power semiconductor device according to the present embodiment 55 with low resistance and the source area 60 have the same thickness and dopant concentration, it is necessary that the thickness and dopant concentration requirements for both the area 55 with low resistance as well as for the source area 60 fulfill.

Daher sollten bei der Leistungshalbleitervorrichtung gemäß dem vorliegenden Ausführungsbeispiel die Dicke des Bereichs 55 mit niedrigem Widerstand sowie des Sourcebereichs 60 kleiner sein als die Dicke des zweiten Muldenbereichs 51, und sollte etwa 0,1 µm bis 1 µm betragen. Bei der Leistungshalbleitervorrichtung gemäß dem vorliegenden Ausführungsbeispiel sollte die n-leitende Dotierstoffkonzentration des Bereichs 55 mit niedrigem Widerstand und des Sourcebereichs 60 höher sein als die p-leitende Dotierstoffkonzentration des ersten Muldenbereichs 50 und des zweiten Muldenbereichs 51 und sollte etwa 1 × 1018 cm-3 bis 1 × 1021 cm-3 betragen.Therefore, in the power semiconductor device according to the present embodiment, the thickness of the area should 55 with low resistance as well as the source area 60 be smaller than the thickness of the second trough region 51 , and should be about 0.1 µm to 1 µm. In the power semiconductor device according to the present embodiment, the n-type impurity concentration should be the range 55 with low resistance and the source area 60 be higher than the p-type dopant concentration of the first well region 50 and the second trough area 51 and should be about 1 × 10 18 cm -3 to 1 × 10 21 cm -3 .

Im Folgenden wird ein Verfahren zum Herstellen der Leistungshalbleitervorrichtung gemäß diesem Ausführungsbeispiel beschrieben. Zum Herstellen der Leistungshalbleitervorrichtung gemäß dem vorliegenden Ausführungsbeispiel werden in ähnlicher Weise wie bei der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 1 die in den 6 bis 8 von Ausführungsbeispiel 1 dargestellten Prozessschritte ausgeführt.A method of manufacturing the power semiconductor device according to this embodiment will be described below. To manufacture the power semiconductor device according to the present embodiment, in a manner similar to that of the power semiconductor device according to the embodiment 1 the in the 6 to 8th of embodiment 1 process steps shown executed.

Anschließend erfolgt eine Ioneninjektion, um gleichzeitig den Bereich 55 mit niedrigen Widerstand und den Sourcebereich 60 zu bilden, so dass die gleiche Dotierstoffkonzentration und die gleiche Tiefe erzielt werden können, wie dies in 21 gezeigt ist. Die übrigen Verfahrensschritte sind identisch mit den in bezug auf die 11 und 12 des Ausführungsbeispiels 1 beschriebenen Schritte, so dass auf eine ausführliche Beschreibung verzichtet wird.An ion injection then takes place around the area at the same time 55 with low resistance and the source area 60 to form so that the same dopant concentration and the same depth can be achieved as in 21 is shown. The remaining process steps are identical to those relating to the 11 and 12 of the embodiment 1 described steps, so that a detailed description is dispensed with.

Auf diese Weise kann bei dem Verfahren zum Herstellen der Leistungshalbleitervorrichtung gemäß Ausführungsbeispiel 3 der vorliegenden Erfindung die Anzahl der Verfahrensschritte die gleiche sein wie die Anzahl der Verfahrensschritte zum Herstellen der Leistungshalbleitervorrichtung, die keinen Bereich 55 mit niedrigem Widerstand in dem ersten Muldenbereich 50 aufweist.In this way, the method for producing the power semiconductor device according to the exemplary embodiment 3 In the present invention, the number of process steps may be the same as the number of process steps for manufacturing the power semiconductor device, which has no area 55 with low resistance in the first trough area 50 having.

Die auftretende Spannung, wenn der Verschiebungsstrom, der in dem ersten Muldenbereich 50 mit großer Fläche zum Zeitpunkt des Schaltens des MOSFET hervorgerufen wird, in dem ersten Muldenbereich 50 fließt, kann ohne Vergrößerung der Anzahl von Herstellungsschritten vermindert werden, so dass das Auftreten eines Durchbruchs der Gateisolierschicht 32 unterdrückt werden kann, die mit dem ersten Muldenbereich 50 in Kontakt steht und auf der die Gateelektrode 21 vorgesehen ist.The voltage that occurs when the displacement current is in the first well region 50 with a large area at the time of switching the MOSFET is caused in the first well region 50 flows, can be reduced without increasing the number of manufacturing steps, so that a breakdown of the gate insulating layer occurs 32 can be suppressed with the first trough area 50 is in contact and on which the gate electrode 21 is provided.

Bei den vorstehend beschriebenen Ausführungsbeispielen 1 bis 3 ist die Leistungshalbleitervorrichtung mit dem Siliziumkarbid-Halbleiter als Beispiel verwendet worden. Dies dient jedoch lediglich der Erläuterung, und die gleichen Effekte können auch mit einer Leistungshalbleitervorrichtung erzielt werden, die aus einem anderen Material hergestellt ist.In the exemplary embodiments described above 1 to 3 the power semiconductor device with the silicon carbide semiconductor has been used as an example. However, this is for explanation only, and the same effects can also be obtained with a power semiconductor device made of a different material.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

1010
SourceelektrodenflächeSource electrode area
1111
GateelektrodenflächeGate electrode area
1212
Gatefingergate fingers
21, 22, 2321, 22, 23
Gateelektrodegate electrode
3131
Kontaktöffnung der Zwischenlagen-IsolierschichtContact opening of the interlayer insulating layer
3232
Gateisolierschichtgate insulating layer
3333
Feldoxidschichtfield oxide layer
3535
Zwischenlagen-IsolierschichtInterlayer insulation film
4040
Mulden-KontaktöffnungHollows contact opening
4141
Source-KontaktöffnungSource contact hole
5151
erster Muldenbereichfirst trough area
5151
zweiter Muldenbereichsecond trough area
52, 5352, 53
p-leitender Kontaktbereichp-type contact area
5555
Bereich mit niedrigem WiderstandLow resistance area
5656
Kanal-EpitaxieschichtChannel epitaxial layer
5858
n-leitender Kontaktbereichn-type contact area
6060
Sourcebereichsource region
7070
Driftschichtdrift layer
8080
Substratsubstratum
9090
Drainelektrodedrain
100100
LeistungshalbleitervorrichtungPower semiconductor device

Claims (9)

Leistungshalbleitervorrichtung, die Folgendes aufweist: - ein Halbleitersubstrat (80); - eine Driftschicht (70) eines ersten Leitfähigkeitstyps, die auf einer ersten Hauptfläche des Halbleitersubstrats (80) ausgebildet ist; - einen ersten Muldenbereich (50) eines zweiten Leitfähigkeitstyps, der in einem Teil einer Oberflächenschicht der Driftschicht (70) ausgebildet ist; - einen zweiten Muldenbereich (51) vom zweiten Leitfähigkeitstyp, der in einem Teil der Oberflächenschicht der Driftschicht (70) ausgebildet ist; - einen Bereich (55) mit niedrigem Widerstand vom ersten Leitfähigkeitstyp, der in einer Oberflächenschicht des ersten Muldenbereichs (50) ausgebildet ist; - einen Sourcebereich (60) vom ersten Leitfähigkeitstyp, der in einer Oberflächenschicht des zweiten Muldenbereichs (51) ausgebildet ist; - eine Gateisolierschicht (32), die über dem Sourcebereich (60), dem ersten Muldenbereich (50) und dem Bereich (55) mit niedrigem Widerstand ausgebildet ist; - eine Gateelektrode (21), die auf und in Kontakt mit einer Oberfläche der Gateisolierschicht (32) und unter einer Gateelektrodenfläche (11) ausgebildet ist; und - eine Zwischenlagen-Isolierschicht (35), die über der Gateelektrode (21) ausgebildet ist, wobei die Gateelektrodenfläche (11) auf der Zwischenlagen-Isolierschicht (35) über dem ersten Muldenbereich (50) ausgebildet und über ein Kontaktloch (31) der Zwischenlagen-Isolierschicht (35) elektrisch mit der Gateelektrode (21) verbunden ist; und wobei der Bereich (55) mit niedrigem Widerstand auf der Oberflächenschicht des ersten Muldenbereiches (50) angeordnet ist, der sich unter der Gateelektrodenfläche befindet.Power semiconductor device comprising: - a semiconductor substrate (80); - a first conductivity type drift layer (70) formed on a first major surface of the semiconductor substrate (80); - a first well region (50) of a second conductivity type formed in a part of a surface layer of the drift layer (70); - A second well region (51) of the second conductivity type, which is formed in a part of the surface layer of the drift layer (70); - a low resistance region (55) of the first conductivity type formed in a surface layer of the first well region (50); - A source region (60) of the first conductivity type, which is formed in a surface layer of the second trough region (51); - a gate insulating layer (32) formed over the source region (60), the first well region (50) and the region (55) with low resistance; - a gate electrode (21) formed on and in contact with a surface of the gate insulating layer (32) and under a gate electrode surface (11); and an interlayer insulating layer (35) which is formed over the gate electrode (21), wherein the gate electrode surface (11) is formed on the interlayer insulating layer (35) over the first well region (50) and is electrically connected to the gate electrode (21) via a contact hole (31) of the interlayer insulating layer (35); and wherein the low resistance region (55) is disposed on the surface layer of the first well region (50) that is below the gate electrode surface. Leistungshalbleitervorrichtung nach Anspruch 1, wobei das Halbleitersubstrat (80) und die Driftschicht (70) aus Siliziumkarbid hergestellt sind.Power semiconductor device according to Claim 1 , wherein the semiconductor substrate (80) and the drift layer (70) are made of silicon carbide. Leistungshalbleitervorrichtung nach Anspruch 1 oder 2, die ferner Folgendes aufweist: - eine Sourceelektrodenfläche (10); - ein Mulden-Kontaktloch(40), das den ersten Muldenbereich (50) mit der Sourceelektrodenfläche (10) verbindet; und - ein Source-Kontaktloch (41), das den zweiten Muldenbereich (51) mit der Sourceelektrodenfläche (10) verbindet, wobei in einem Bereich unter dem Mulden-Kontaktloch (40) die Sourceelektrodenfläche (10) und der Bereich (55) mit niedrigem Widerstand miteinander in Kontakt stehen.Power semiconductor device according to Claim 1 or 2 , further comprising: - a source electrode surface (10); - a well contact hole (40) connecting the first well region (50) to the source electrode surface (10); and - a source contact hole (41) connecting the second well region (51) to the source electrode area (10), the source electrode area (10) and the region (55) having a low area in a region below the well contact hole (40) Resistance in contact with each other. Leistungshalbleitervorrichtung nach einem der Ansprüche 1 bis 3, die ferner einen Kontaktbereich (53) aufweist, der eine höhere Dotierstoffkonzentration besitzt als der Bereich (55) mit niedrigem Widerstand und der unter dem Mulden-Kontaktloch (40) angeordnet ist.Power semiconductor device according to one of the Claims 1 to 3 which further comprises a contact region (53) which has a higher dopant concentration than the region (55) with low resistance and which is arranged under the well contact hole (40). Leistungshalbleitervorrichtung nach einem der Ansprüche 1 bis 4, die ferner eine Kanal-Epitaxieschicht (56) aufweist.Power semiconductor device according to one of the Claims 1 to 4 which further comprises a channel epitaxial layer (56). Leistungshalbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei das Halbleitersubstrat (80) vom ersten Leitfähigkeitstyp ist.Power semiconductor device according to one of the Claims 1 to 5 , wherein the semiconductor substrate (80) is of the first conductivity type. Leistungshalbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei der Bereich (55) mit niedrigem Widerstand einen niedrigeren Widerstand hat als der erste Muldenbereich (50).Power semiconductor device according to one of the Claims 1 to 6 wherein the low resistance region (55) has a lower resistance than the first well region (50). Leistungshalbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei der Bereich (55) mit niedrigem Widerstand eine höhere Dotierstoffkonzentration besitzt als der erste Muldenbereich (50).Power semiconductor device according to one of the Claims 1 to 7 , the low resistance region (55) having a higher dopant concentration than the first well region (50). Leistungshalbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei der Bereich (55) mit niedrigem Widerstand eine Dotierstoffkonzentration von 1018 cm-3 oder höher aufweist.Power semiconductor device according to one of the Claims 1 to 8th , the low resistance region (55) having a dopant concentration of 10 18 cm -3 or higher.
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