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DE112004001864T5 - Verfahren und Vorrichtung zur Verbesserung der Stabilität einer 6-Transistor-CMOS-SRAM-Zelle - Google Patents

Verfahren und Vorrichtung zur Verbesserung der Stabilität einer 6-Transistor-CMOS-SRAM-Zelle

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DE112004001864T5
DE112004001864T5 DE200411001864 DE112004001864A DE112004001864T5 DE 112004001864 T5 DE112004001864 T5 DE 112004001864T5 DE 200411001864 DE200411001864 DE 200411001864 DE 112004001864 A DE112004001864 A DE 112004001864A DE 112004001864 T5 DE112004001864 T5 DE 112004001864T5
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Abstract

Schaltung mit:
– zumindest einen Zugriffseinrichtung, wobei die zumindest eine Zugriffseinrichtung einen nicht-planaren Transistor mit einer einzelnen Rippe umfasst;
– zumindest einer Pull-Up-Einrichtung, wobei die zumindest eine Pull-Up-Einrichtung eine nicht-planaren Transistor mit einer einzelnen Rippe umfasst; und
– zumindest einen Pull-Down-Einrichtung, wobei die zumindest eine Pull-Down-Einrichtung einen nicht-planaren Transistor mit einer Mehrzahl von Rippen umfasst.

Description

  • Hintergrund der Erfindung
  • 1. Gebiet der Erfindung
  • [0001]
    Die vorliegende Erfindung bezieht sich auf das Gebiet des integrierten Halbleiterschaltungs-Entwurfs und der Herstellung und insbesondere auf 6-Transistor(T)-CMOS-SRAM-Zellen unter Verwendung von Tri-Gate-Transistoren mit vollständig verarmtem Substrat und ihre Herstellungsverfahren.
  • 2. Diskussion des verwandten Standes der Technik
  • [0002]
    Da sich die Siliziumtechnologie von einer Generation zur nächsten fortwährend verkleinert, verringern die Auswirkungen von intrischen bzw. immanenten Schwellenspannungs (Vt)-Veränderungen in großen Planartransistoren minimaler geometrischer Größe die statische Rausch-Begrenzung bzw. SNM von CMOS-SRAM-Zellen. Diese durch zunehmend kleinere Transistorgeometrien verursachte Verringerung in der SNM ist unerwünscht. Die SNM wird weiter verringert, wenn Vcc auf eine niedrigere Spannung verkleinert wird.
  • [0003]
    Schwellenspannungs(Vt)-Veränderungen in Planartransistoren treten meist aufgrund der statistischen Schwankung bei der Anzahl und/oder dem Ort von Dotierstoffatomen in dem Verarmungsbereich der Transistoren auf. Die Vt-Veränderungen setzten der Verkleinerung der Versorgungsspannung, Transistorgröße und damit der minimalen Sechs-Transistor- bzw. 6T-CMOS-SRAM-Zellengröße Grenzen. Dies begrenzt die Gesamt-Transistoranzahl für herkömmliche 6T-SRAM-dominierte Hochleistungs-CMOS-ASICs und -Mikroprozessoren aufgrund der Halbleiterplättchengröße und Kostenbeschränkungen.
  • [0004]
    Gegenwärtig wird das Problem der sich aus der Vt-Instabilität der SRAM-Zellen-Transistoren ergebenden verringerten SNM auf der Schaltungs/Entwurfsebene entweder durch (a) Erhöhen der zur Betätigung der Zelle erforderlichen minimalen Versorgungsspan nung (Vccmin) und Beibehalten der Transistoren mit minimaler Größe oder durch (b) Vergrößern der Kanallänge und -breite der Zellentransistoren zum Ermöglichen einer niedrigeren minimalen Betriebsspannung zu Lasten der minimalen Zellengröße gelöst. Auf der Vorrichtungsebene kann in planaren Vorrichtungen eine sich aus Zufalls-Dotierstoff-Fluktuationen (RDF) ergebende Vt-Fehlanpassung durch kastenförmige Vertiefungen oder supersteile rückschrittliche Vertiefungen zu Lasten einer zusätzlichen Herstellungsvorgangskomplexität verringert werden.
  • [0005]
    Ein 6T-CMOS-SRAM-Zellen-Schaltbild unter Verwendung planarer Transistoren ist in 1 veranschaulicht. Die SRAM-Zelle besteht aus zwei N-Typ Zugriffseinrichtungen 102, zwei N-Typ Pull-Down-Einrichtungen 104 und zwei P-Typ Pull-Up-Einrichtungen 106.
  • [0006]
    2 veranschaulicht einen 6T-CMOS-SRAM-Zellen-Entwurf unter Verwendung von planaren Transistoren. Das Gate jeder Zugriffeinrichtung ist in einem Bereich 202 angeordnet. Das Gate jeder Pull-Down-Einrichtung ist in einem Bereich 204 angeordnet. Das Gate jeder Pull-Up-Einrichtung ist in einem Bereich 206 angeordnet. Die Gatebereiche sind durch einen Bereich aus Polysilizium 214 über einem Bereich mit P-Typ Diffusion 212 oder N-Typ Diffusion 210 angezeigt. Metallschichten 218 bilden Energieversorgung bzw. Versorgungsspannung (Vcc) und Masse (Vss). Die Metallschichten 218 können auch das Gate/Source/Drain eines planaren Transistors in der Zelle mit dem Gate/Source/Drain eines anderen Transistors in der Zelle verbinden und können eine Zelle mit der anderen verbinden. Kontakte 216 zeigen Bereiche an, in denen Verbindungen mit den Metallschichten erfolgen. Für eine gegebene Energieversorgung Vcc wird das Zellenverhältnis angepaßt, indem jede Zugriffs-Transistor-Breite und jedes Pull-Down-Transistor-Breite in der Größe angepaßt wird, um den maximalen SNM-Wert zu erreichen.
  • [0007]
    3 ist eine graphische Darstellung 300, die die Auswirkungen einer Versorgungsspannungsverringerung auf eine typische 6T-CMOS-SRAM-Zelle unter Verwendung planaren Transistoren veranschaulicht. Die Rauschbegrenzungswerte nehmen eine nominale Schwellenspannung, eine nominale Versorgungsspannung Vcc und nominale Vorrichtungsgrößen an. Eine gestrichelte Linie 310 zeigt den minimalen gewünschten Wert für SNM, 240 mV an. Die graphische Darstellung zeigt, daß, wenn Vcc von 2V auf weniger als 1 V verringert wird, das Zellenverhältnis zunehmen muß, um einen gewünschten SNM-Wert beizubehalten. Für ein Zellenverhältnis von 1,5 (320) ist die minimale Spannung, die erreicht werden kann, während eine nominale SNM von 240 mV beibehalten wird, etwas niedriger als 2,0 V. Wenn das Zellenverhältnis auf 2,0 (304) erhöht wird, ist die minimale Spannung, die erreicht werden kann, während eine nominale SNM beibehalten wird, weniger als 1,5 V. Wenn das Zellenverhältnis auf 3,5 erhöht wird (306), kann die minimale Spannung auf weniger als 1,0V verringert werden. Jedoch entsprechend ein Vergrößern des Zellenverhältnisses einem Bereichsnachteil in der Gestalt einer zunehmenden Zellengröße.
  • Kurzbeschreibung der Zeichnung
  • [0008]
    1 ist eine Veranschaulichung eines herkömmlichen 6T-CMOS-SRAM-Zellenschaltbilds unter Verwendung planarer Transistoren.
  • [0009]
    2 ist eine Veranschaulichung eines herkömmlichen 6T-CMOS-SRAM-Zellenentwurfs unter Verwendung planarer Transistoren.
  • [0010]
    3 ist ein Graph, der eine statische Rausch-Begrenzung als eine Funktion der Versorgungsspannung für eine 6T-SRAM-Zelle mit veränderlichen Zellenverhältnissen veranschaulicht.
  • [0011]
    4 ist eine Querschnittansicht eines Tri-Gate-Transistors mit einer einzelnen Rippe.
  • [0012]
    5 ist eine Querschnittansicht eines Tri-Gate-Transistors mit einer Doppelrippe.
  • [0013]
    6 ist eine Darstellung eines 6T-CMOS-SRAM-Zellenschaltbilds mit Tri-Gate-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • [0014]
    7 ist eine Darstellung eines 6T-CMOS-SRAM-Zellenentwurfs unter Verwendung eines Trigate-Transistors mit einer einzelnen Rippe und einer Doppelrippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • [0015]
    8 ist ein Vergleich der Gatebreite eines Tri-Gate-Transistors mit einer Doppelrippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung und einem planaren Transistor.
  • [0016]
    9 ist eine graphische Darstellung, die SNM als eine Funktion der Versorgungsspannung für ein Tri-Gate-SRAM gemäß einem Ausführungsbeispiel der vorliegenden Erfindung und für ein planares SRAM vergleicht, wobei beide SRAM-Zellen denselben Entwurfsbereich besitzen.
  • [0017]
    10 ist ein Ablaufdiagramm, das die Schritte beim Bilden eines Tri-Gate-Transistors mit Doppelrippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung beschreibt.
  • [0018]
    11A bis 11J veranschaulichen die Bildung eines Tri-Gate-Transistors mit Doppelrippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Genaue Beschreibung der vorliegenden Erfindung
  • [0019]
    Die vorliegende Erfindung ist eine 6T-CMOS-SRAM-Zelle unter Verwendung von nicht-planaren Tri-Gate-Transistoren und ihr Herstellungsverfahren. In der folgenden Beschreibung werden zahlreiche besondere Einzelheiten dargelegt, um ein tiefes Verständnis der vorliegenden Erfindung auszubilden. In anderen Beispielen wurden wohlbekannte Halbleiterverfahren und Herstellungstechniken nicht in besonderen Einzelheiten beschrieben, um die vorliegende Erfindung nicht unnötig unklar zu machen.
  • [0020]
    Die vorliegende Erfindung profitiert von der höheren Ansteuerstrom-Leistung von nicht-planaren Tri-Gate-Transistoren, um die Stabilität der 6T-CMOS-SRAM-Zelle zu verbessern, wodurch eine niedrigerer Versorgungsspannungsbetrieb und verringerte Zellenentwurfsgrößen ermöglicht werden. Tri-Gate-Transistoren mit Mehrfach-Rippen-Konfigurationen können für eine gegebene Entwurfs-Breite mehr Ansteuerstrom ausgeben als ein planarer Transistor.
  • [0021]
    4 veranschaulicht einen Querschnitt eines typischen Tri-Gate-Transistors 400 mit einzelner Rippe. Ein Tri-Gate-Transistor mit einzelner Rippe ist ein Tri-Gate-Transistor mit einem einzelnen Halbleiterkörper 410. Der Halbleiterkörper wird auch als eine „Halbleiterrippe" bezeichnet. Der Halbleiterkörper ist auf einem isolierenden Substrat bzw. Isoliersubstrat 402 gebildet. Das Isoliersubstrat umfaßt eine vergrabene Oxidschicht oder andere Iso lierschicht 406 über einem Silizium- oder anderen Halbleitersubstrat 404. Ein Gate-Dielektrikum 416 ist über der Oberseite und auf den Seiten der Halbleiterrippe 410 gebildet. Eine Gate-Elektrode 420 ist über der Oberseite und auf den Seiten des Gate-Dieelektrikums gebildet. Die Gate-Elektrode besitzt eine Gatelänge GL. Die Source-, S, und Drain-, D, Bereiche sind in der Halbleiterrippe auf jeder Seite der Gate-Elektrode gebildet.
  • [0022]
    Die Halbleiterrippe besitzt eine obere Fläche 412 und seitlich gegenüberliegende Seitenwände 414. Die Halbleiterrippe besitzt eine Höhe oder Dicke gleich Tsi. Die Halbleiterrippe besitzt eine Breite gleich Wsi. Die Gatebreite eines Tri-Gate-Transistors mit einzelner Rippe ist gleich der Summe der Gatebreiten jedes der drei auf dem Halbleiterkörper gebildeten Gates, oder Tsi + Wsi + Tsi.
  • [0023]
    5 veranschaulicht einen Querschnitt eines typischen Tri-Gate-Transistors 500 mit Doppelrippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Ein Tri-Gate-Transistor mit Doppelrippe ist ein Tri-Gate-Transistor mit zwei Halbleiterkörpern oder Rippen 410 über einem Isoliersubstrat 402, wobei die zwei Rippen jede ein auf der oberen Fläche und seitlich gegenüberliegenden Seitenwänden gebildetes Gate-Dielektrikum besitzt und eine einzelne über und rund um das Gate-Dielektrikum gebildete Gate-Elektrode gemeinsam nutzen. Jede Halbleiterrippe besitzt eine obere Fläche 412 und seitlich gegenüberliegende Seitenwände 414. Die Halbleiterrippen sind um einen Abstand Ds beabstandet. Ein Mit-Muster-Versehen mit normalen Lithographie-Techniken erlaubt einen minimalen Ds von ungefähr 240nm. Die Gatebreite einer Tri-Gate-Transistors mit Doppelrippe ist gleich der Summe der Gatebreiten für jeden der zwei Halbleiterkörper oder [2(Tsi1) + (Wsi1)] + [2(Tsi2) + (Wsi2)]. Wenn die Halbleiterkörper derart gebildet sind, daß jeder Halbleiterkörper im Wesentlichen ähnliche Abmessungen besitzt, ist die Gatebreite des Tri-Gate-Transistors mit Doppelrippe effektiv das zweifache der Gatebreite eines Tri-Gate-Transistors mit einzelner Rippe. Die Gatebreite des Tri-Gate-Transistors kann durch Hinzufügen von zusätzlichen Rippen zum Tri-Gate-Transistor weiter vergrößert werden. Ein Tri-Gate-Transistor in einer Mehrfach-Rippen-Konfiguration kann für eine gegebenen Entwurfsbreite mehr Ansteuerstrom ausgeben als ein planarer Transistor, da ein Tri-Gate-Transistor mit derselben Größe wie ein planarer Transistor eine größere Gatebreite besitzt.
  • [0024]
    6 veranschaulicht ein 6T-CMOS-SRAM-Zellen-Schaltbild unter Verwendung von Tri-Gate-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • [0025]
    Die SRAM-Zelle besteht aus zwei N-Typ Zugriffseinrichtungen 602, zwei N-Typ Pull-Down-Einrichtungen 604 und zwei P-Typ Pull-Up-Einrichtungen 606. Jede der N-Typ Zugriffseinrichtungen 602 ist ein Tri-Gate-Transistor mit einzelner Rippe. Jede der P-Typ Pull-Up-Einrichtungen 606 ist ein Tri-Gate-Transistor mit einzelner Rippe. Jede der N-Typ Pull-Down-Einrichtungen 604 ist ein Tri-Gate-Transistor mit Doppelrippe. Eine Verwendung eines Tri-Gate-Transistors mit Doppelrippe als die Pull-Down-Einrichtung erlaubt dem Schaltungsdesigner ein Erreichen eines höheren Zellenverhältnisses für die SRAM-Zelle. Der Tri-Gate-Transistor mit Doppelrippe wird mehr Strom ausgeben als die Tri-Gate-Transistoren mit einzelner Rippe, wodurch das Zellenverhältnis ohne Erhöhung der Zellenentwurfsgröße erhöht wird.
  • [0026]
    Das Zellenverhältnis einer SRAM-Zelle ist als das Verhältnis des Steilheitsfaktors eines N-Typ Pull-Down-Transistors zum Steilheitsfaktor des N-Typ Zugriffs-Transistors definiert. Der Steilheitsfaktor eines Transistors ist gleich dem Verhältnis von Gatebreite zu Gatelänge mal der Beweglichkeit und der Gate-Kapazität. Wenn Beweglichkeit und Gate-Kapazität über die Zugriffs- und Pull-Down-Transistoren konstant sind, wird der Steilheitsfaktor das Verhältnis der Transistor-Gatebreite zur Transistor-Gatelänge. Der Steilheitsfaktor des Tri-Gate-Transistors mit Doppelrippe wird größer sein als der des planaren Transistors, da die Transistor-Gatebreite des Tri-Gate-Transistors mit Doppelrippe größer ist als der des planaren Transistors, innerhalb desselben Entwurfsbereichs. Weiterhin wird der Steilheitsfaktor des Tri-Gate-Transistors mit Doppelrippe größer als die des Tri-Gate-Transistors mit einzelner Rippe sein, da das Verhältnis der Gatebreite zur Gatelänge für die Einrichtung mit Doppelrippe größer sein wird als die der Einrichtung mit einzelner Rippe. Bei Verwendung eines Tri-Gate-Transistors mit Doppelrippe nimmt der Steilheitsfaktor des Pull-Down-Einrichtung zu, wodurch das Zellenverhältnis der SRAM-Zelle zunimmt. Wie vorstehend beschrieben, können höhere und somit gewünschtere statische Rausch-Begrenzungs(SNM)-Niveaus durch Erhöhen des Zellenverhältnisses erreicht werden. Die Verwendung von nicht-planaren Tri-Gate-Transistoren beim Entwurf von SRAM-Zellen erlaubt eine Erhöhung des Zellenverhältnisses ohne Erhöhung der physikalischen Zellenentwurfsgröße. Die nachstehende Tabelle 1 ist ein Vergleich von Zellenverhältnissen für eine SRAM-Zelle unter Verwendung von planaren Transistoren und eine SRAM-Zelle unter Verwendung von Tri-Gate-Transistoren, wobei jede der SRAM-Zellen denselben Entwurfsbereich besitzt.
  • Figure 00060001
  • Figure 00070001
    Tabelle 1
  • [0027]
    7 veranschaulicht einen 6T-CMOS-SRAM-Zellenentwurf unter Verwendung von Tri-Gate-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Das Gate jeder Zugriffseinrichtung ist in einem Bereich 702 angeordnet. Das Gate jeder Pull-Down-Einrichtung ist in einem Bereich 704 angeordnet. Jede Pull-Down-Einrichtung ist eine Einrichtung mit Doppelrippe. Jede Rippe der Einrichtung ist durch einen Bereich 708 auf jeder Seite eines Hilfsblocks 709 angezeigt. Der Hilfsblock 709 wird verwendet, um die Rippen nahe benachbart zueinander zu bilden. Die Verwendung des Hilfsblocks 709 erlaubt eine Beabstandung der Rippen von weniger als 100nm voneinander, was unter Verwendung von herkömmlicher Lithographie nicht möglich sein würde. Das Gate jeder Pull-Up-Einrichtung ist in einem Bereich 706 angeordnet. Die Gatebereiche sind durch einen Bereich aus Polysilizium 714 über einem Bereich von P-Typ Diffusion 712 oder N-Typ Diffusion 710 angezeigt. Metallschichten 718 bilden Energie- bzw. Spannungsversorgung (Vcc) und Masse (Vss). Die Metallschichten 718 können auch die Gate/Source/Drain eines planaren Transistors in der Zelle mit der Gate/Source/Drain eines anderen Transistors in der Zelle verbinden und können eine SRAM-Zelle mit einer anderen verbinden. Kontakte 716 zeigen Bereiche an, in denen Verbindungen zu den Metallschichten hergestellt werden können. Für eine gegebene Versorgungsspannung Vcc ist das Zellenverhältnis durch Größenanpassung der Gatebreite jedes Zugriffs-Transistors und jedes Pull-Down-Transistors zugeschnitten, um den maximalen SNM-Wert zu erreichen. Wie vorstehend beschrieben, erlaubt eine Verwendung einer N-Typ Tri-Gate-Einrichtung mit Doppelrippe als die Pull-Down-Einrichtung und einer N-Typ Tri-Gate-Einrichtung mit einzelner Rippe als die Zugriffseinrichtung einen Entwurf einer Tri-Gate-SRAM-Zelle mit einem höheren Zellenverhältnis in demselben Entwurfsbereich wie eine planare SRAM-Zelle.
  • [0028]
    8 ist ein Vergleich der Gatebreite eines Tri-Gate-Transistors mit Doppelrippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung mit der Gatebreite eines planaren Transistors in demselben Entwurfsbereich. Ein Querschnitt 800 zeigt eine auf einem Isoliersubstrat 808 gebildeten Tri-Gate-Transistor mit Doppelrippe. Die Rippen des Tri-Gate-Transistors sind durch Halbleiterkörper 802 gebildet. Die Rippen sind um einen Abstand Ds beabstandet, der durch die Breite des vorstehend beschriebenen Hilfsblocks bestimmt ist. Der Abstand Ds kann durch die minimale Lithographie-Merkmals-Größe, die gemustert bzw. mit Muster versehen werden kann, definiert werden. Ein Gate-Dielektrikum 804 überdeckt jede Rippe des Tri-Gate-Transistors im Gate-Bereich. Eine Gate-Elektrode 806 ist über und rund um jede Halbleiterrippe und die Gate-Dielektrikum-Schicht gebildet. Drei Gates G1, G2 und G3 sind für jede Rippe des Tri-Gate-Transistors mit doppelter Rippe gebildet. Jedes gebildete Gate besitzt eine Gatebreite. Die Gatebreite von G1 ist gleich Z1 oder der Höhe der Rippe. Die Gatebreite von G2 ist gleich Z2 oder der Breite der Rippe. Die Gatebreite G3 ist gleich Z3 oder der Höhe der Rippe. Die Gesamt-Gatebreite jeder Rippe ist gleich Z1 + Z2 + Z3. Für einen Tri-Gate-Transistor mit Doppelrippe ist die Gesamt-Gatebreite gleich 2(Z1 + Z2 + Z3). Ein Tri-Gate-Transistor mit N Rippen besitzt eine Gesamt-Gatebreite gleich N(Z1 + Z2 + Z3). In einem Ausführungsbeispiel der vorliegenden Erfindung ist Z1 = 60nm, Z2 = 60nm, Z3 = 60nm und Ds = 60nm. Die Gatebreite des Tri-Gate-Transistors gemäß diesem Ausführungsbeispiel ist (60nm + 60nm + 60nm) oder 360nm. Die gesamte verwendete Entwurfsbreite ist gleich Z3 + Ds + Z3 oder (60nm + 60nm + 60nm) = 180nm.
  • [0029]
    Ein Querschnitt 820 zeigt einen auf einem Halbleitersubstrat 828 gebildeten planaren Transistor. Die Gatebreite des planaren Transistors ist gleich der Breite des Transistors-Gates 822 oder Zp. Für eine Entwurfsbreite von 180nm ist die Gatebreite des planaren Transistors 820 gleich 180nm. Da die Gatebreite des Tri-Gate-Transistors das Zweifache der des planaren Transistors für denselben Entwurfsbereich ist, ist es möglich, das Zellenverhältnis einer 6T-CMOS-SRAM-Zelle durch Entwurf der Zelle unter Verwendung von Tri-Gate-Transistoren mit einzelner Rippe und Doppelrippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zu erhöhen.
  • [0030]
    9 ist eine graphische Darstellung 900, die eine statische Rausch-Begrenzung (SNM) als eine Funktion der Versorgungsspannung Vcc für eine planare SRAM-Zelle 920 und eine Tri-Gate-SRAM-Zelle veranschaulicht, wobei die Zellen dieselbe Größe haben. Ein Tri-Gate-SRAM-Zellenentwurf erlaubt eine Verkleinerung der Versorgungsspannung Vcc vor einem Überschreiten einer niedrigeren SNM-Grenze von 240mV (930). Da das Zellenverhältnis höher ist, wenn die SRAM-Zelle unter Verwendung von Tri-Gate-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung entworfen ist, kann die Versorgungsspannung verkleinert werden, ohne die SNM unter 240mV zu verringern. Eine unter Verwendung von planaren Transistoren entworfene SRAM-Zelle kann mit einer Versorgungsspannung von geringfügig unter 2,0V betrieben werden, ohne die SNM auf weniger als 240 mV zu verringern. Eine SRAM-Zelle derselben Größe, jedoch unter Verwendung von Tri-Gate-Transistoren mit Doppelrippe und einzelner Rippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung kann bei einer viel niedrigeren Versorgungsspannung betrieben werden, bevor die SNM-Grenze erreicht wird. Die Versorgungsspannung kann so niedrig wie 1,25V sein, bevor die SNM auf weniger als 240 mV verringert ist.
  • [0031]
    10 ist ein Ablaufdiagramm 1000, das einen Vorgang gemäß der vorliegenden Erfindung zeigt, der ein allgemeines Verfahren zur Bildung eines Tri-Gate-Transistors mit Mehrfach-Rippe mit verringerter Entwurfsbreite veranschaulicht. Jeder Block im Ablaufdiagramm 1000 ist nachfolgenden in Verbindung mit den 11A bis 11J veranschaulicht und genauer beschrieben.
  • [0032]
    Eine Silzium- oder Halbleiterschicht wird auf einem Isoliersubstrat gebildet, wie in Block 1002 beschrieben. Das Isoliersubstrat enthält eine unteres monokristallines Siliziumsubstrat und eine obere Isolierschicht, wie beispielsweise eine Siliziumdioxidschicht oder eine Siliziumnitridschicht. Die Isolierschicht wird manchmal als „vergrabene Oxid"schicht bezeichnet. In einem Ausführungsbeispiel der vorliegenden Erfindung besitzt die Halbleiterschicht eine Dicke von 60nm.
  • [0033]
    Dann wird ein Hilfsblock mit einer oberen Fläche und seitlich gegenüberliegenden Seitenwänden auf der Halbleiterschicht gebildet, wie in Block 1004 beschrieben. In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Hilfsblock durch zuerst Bilden einer Schicht auf dem Hilfsmaterial und Mit-Muster-Versehen des Hilfsmaterials um unter Verwendung von Lithographie einen Block zu bilden. Der Hilfsblock kann Nitrid umfassen, ist aber nicht auf Nitrid beschränkt. Die Breite des Hilfsblocks bestimmt die Beabstandung der Rippen. In einem Ausführungsbeispiel der vorliegenden Erfindung sind die seitlich gegenüberliegenden Seitenwände des Hilfsblocks 60nm voneinander entfernt. In einem anderen Ausführungsbeispiel der vorliegenden Erfindung sind die seitlich gegenüberliegenden Seitenwän de des Hilfsblocks durch einen Abstand voneinander getrennt, der durch die minimale Merkmalsgröße definiert ist, die unter Verwendung von Lithographie gebildet werden kann.
  • [0034]
    Nach dem Bilden des Hilfsblocks wird eine Isolierschicht über und rund um den Hilfsblock und die Halbleiterschicht gebildet, wie in Block 1006 beschrieben. Die Isolierschicht kann ein Oxid oder ein anderes Isoliermaterial umfassen. Die Isolierschicht ist derart aufgebracht, dass die Dicke der Schicht ungefähr gleich der gewünschten Halbleiter-Rippen-Breite ist. In einem Ausführungsbeispiel der vorliegenden Erfindung liegt die Dicke der Isolierschicht zwischen 40 und 80nm. In einem anderen Ausführungsbeispiel der vorliegenden Erfindung beträgt die Dicke der Isolierschicht 60nm.
  • [0035]
    Dann werden Isolier-Abstandsteile auf jeder Seite des Hilfsblocks durch Durchführen eines anisotropen Ätzens gebildet, wie in Block 1008 beschrieben. Nach dem anisotropen Ätzen werden die Isolier-Abstandsteile auf jeder Seite des Hilfsblocks verbleiben. Die Breite der Isolier-Abstandsteile wird gleich der Dicke der Original-Isolierschicht sein. In einem Ausführungsbeispiel der vorliegenden Erfindung sind die Isolier-Abstandsteile 60nm breit.
  • [0036]
    In einem anderen Ausführungsbeispiel der vorliegenden Erfindung kann eine Vielzahl von Hilfsblöcken gebildet werden, um zusätzliche Abstandsteile zu bilden. Dieses Verfahren kann verwendet werden, um einen Tri-Grate-Transistor mit mehr als zwei Rippen zu bilden. Die Anzahl von gebildeten Rippen wird gleich der Anzahl von Isolier-Abstandsteilen sein. In einem Ausführungsbeispiel der vorliegenden Erfindung kann eine gerade Anzahl von Rippen (2N) gebildet werden. Um einen Tri-Gate-Transistor mit 2N Rippen zu bilden, sind N Hilfsblöcke und 2N Isolier-Abstandsteile erforderlich.
  • [0037]
    Nachdem die Isolier-Abstandsteile gebildet wurden, kann der Hilfsblock durch herkömmliche Verfahren entfernt werden, wie in Block 1010 gezeigt. Beispielsweise kann ein selektives Ätzverfahren verwendet werden, um den Hilfsblock zu entfernen, während die Isolier-Abstandsteile intakt verbleiben.
  • [0038]
    Als nächstes werden zwei Halbleiter-Rippen durch Ätzen der Halbleiterschicht unter Verwendung der Isolier-Abstandsteile als eine Maske gebildet, wie in Block 1012 gezeigt. Die Halbleiterschicht wird in nicht durch die Isolier-Abstandsteile bedeckten Bereichen weggeätzt, wodurch das Isoliersubstrat freigelegt wird. Jede gebildete Halbleiterrippe hat eine obere Fläche und ein Paar von seitlich gegenüberliegenden Seitenwänden. Eine Verwendung der Isolier-Abstandsteile als eine Maske erlaubt eine Trennung der Rippen um einen Abstand geringer als der Abstand, der unter Verwendung gegenwärtiger Lithographietechniken erreicht werden könnte. Gegenwärtige Lithographietechniken erlauben ein Drucken von Merkmalen mit minimalen Größen nahe 60nm und einer minimalem Beabstandung zwischen Merkmalen von nahe 240nm. Bei Verwendung eines Ausführungsbeispiels eines Verfahrens gemäß der vorliegenden Erfindung können die Rippen weniger als 240nm voneinander gebildet werden. In einem Ausführungsbeispiel der vorliegenden Erfindung sind die Rippen um einen Abstand von 60nm oder weniger voneinander getrennt.
  • [0039]
    11A bis 11J veranschaulichen die Bildung von Tri-Gate-Transistoren mit Doppelrippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Herstellung eines Tri-Gate-Transistors mit DoppelRippen beginnt mit einem Isoliersubstrat 1102, wie in 11A gezeigt. Eine Silizium- oder Halbleiterschicht 1108 wird auf dem Isoliersubstrat 1102 gebildet. Das Isoliersubstrat 1102 kann ein unteres monokristallines Siliziumsubstrat 1104 und eine obere Isolierschicht 1106, wie beispielsweise eine Siliziumdioxid- oder Siliziumnitridschicht umfassen. Die Isolierschicht 1106 isoliert die Halbleiterschicht 1108 vom Substrat 1104 und wird manchmal als „vergrabene Oxid"schicht bezeichnet wird. Die Halbleiterschicht 1108 kann aus Silizium oder einem anderen Halbleiter bestehen, wie beispielsweise Germanium (Ge), einer Silizium-Germanium-Legierung(SixGey), Galliumarsenid (GaAs), InSb, GaP, GaSb oder Carbon-Nanotubes Kohlenstoff-Nanoröhren, ist aber nicht darauf beschränkt. Die Halbleiterschicht 1108 kann eine intrinsische oder eigenleitende oder undotierte Siliziumschicht sein oder sie kann auf eine p-Typ oder n-Typ-Leitfähigkeit dotiert sein. Die Halbleiterschicht 1108 ist auf eine Dicke Tsi gebildet, die ungefähr gleich der für die nachfolgend gebildeten Halbleiter-Rippen des Tri-Gate-Transistors gewünschten Höhe ist. In einem Ausführungsbeispiel der vorliegenden Erfindung besitzt die Halbleiterschicht 1108 eine Dicke von 60nm oder weniger.
  • [0040]
    11B veranschaulicht die Bildung eines Hilfsblocks auf der oberen Fläche der Halbleiterschicht 1108. Der Hilfsblock kann durch herkömmliche Halbleiter-Herstellungstechniken gebildet werden, einschließlich eines Aufbringens einer Schicht des Hilfsmaterials 1109, aber nicht darauf beschränkt, und nachfolgenden Mit-Muster-Versehens der Schicht mit einem Resist 1111. Das Hilfsmaterial, das nicht durch den Resist 1111 bedeckt ist, kann geätzt werden, um einen oder mehrere Hilfsblöcke an dem(n) gewünschten Ort(en) zu bilden. In einem Ausführungsbeispiel der vorliegenden Erfindung besteht das Hilfsmaterial 1109 auf einem Nitrid. Die Breite des zu bildenden Hilfsblocks Ws wird die nachfolgende Beabstandung der Halbleiter-Rippen des Tri-Gate-Transistors definieren. In einem Ausführungsbeispiel der vorliegenden Erfindung ist Ws 60nm oder weniger. Die Verwendung eines Hilfsblocks erlaubt eine Trennung der Halbleiter-Rippen um Abstände von 60nm oder weniger, was bedeutend weniger ist als der Abstand zwischen Merkmalen, der durch herkömmliche Lithographietechniken erreicht werden kann.
  • [0041]
    11C veranschaulicht die Bildung einer Isolierschicht 1112 über und rund um den Isolierblock 1110 und über die Oberfläche der Halbleiterschicht 1108. In einem Ausführungsbeispiel der vorliegenden Erfindung besteht die Isolierschicht aus einem Oxid. Die Isolierschicht 1112 wird auf eine Weise aufgebracht, die erlaubt, dass die Schicht eine einheitliche Dicke Tox hat. Die Dicke der Isolierschicht wird die Breite der Halbleiter-Rippen in einem nachfolgenden Verarbeitungsschritte bestimmen. In einem Ausführungsbeispiel der vorliegenden Erfindung besitzt die Isolierschicht eine Dicke von 60nm oder weniger.
  • [0042]
    11D veranschaulicht die Bildung von Isolier-Abstandsteilen 1114. Die Isolier-Abstandsteile 1114 werden durch Durchführen eines anisotropen Ätzens auf der Isolierschicht 1112 gemäß 11C gebildet. Das anisotrope Ätzen wird auf eine Weise durchgeführt, die erlaubt, dass die Isolierschicht vollständig von der oberen Fläche des Hilfsblocks 1110 entfernt wird, aber Isolier-Abstandsteile 1114 auf jeder Seite des Hilfsblocks zurücklässt. Die Isolier-Abstandsteile 1114 sind mit einer Breite Wox gebildet, die gleich der Dicke der Isolierschicht gemäß 11C Tox ist. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Breite Wox jedes Isolier-Abstandsteils 60nm oder weniger.
  • [0043]
    11E veranschaulicht die nach der Entfernung des Hilfsblocks gebildete Struktur. Der Hilfsblock kann durch herkömmliche Verfahren einschließlich der Verwendung eines selektiven Ätzverfahrens entfernt werden. Beispielsweise kann ein Nassätzen verwendet werden, um einen Hilfs-Nitridblock zu entfernen, während die Oxid-Abstandsteile durch den Ätzvorgang unbeeinflusst verbleiben werden. Nachdem der Hilfsblock entfernt wurde, verbleiben zwei Isolier-Abstandsteile 1114, wobei jedes Abstandsteil eine Breite gleich Wox hat. Die Abstandsteile sind durch einen Abstand gleich der Breite des Hilfsblocks Ws getrennt.
  • [0044]
    11F veranschaulicht die Bildung der Halbleiter-Rippen 1120. Halbleiter-Rippen 1120 sind durch Ätzen der Halbleiterschicht 1108 unter Verwendung der Isolier-Abstandsteile 1114 als eine Maske gebildet. In einem Ausführungsbeispiel der vorliegenden Erfindung ist das Ätzen ein Plasma-Trocken-Ätzverfahren. Die Halbleiterschicht wird vollständig geätzt, wodurch die Oberfläche der Isolierschicht 1102 freigelegt wird. Die Halbleiter-Rippen werden mit einer Breite Wsi gebildet, die gleich der Breite der als eine Maske verwendeten Isolier-Abstandsteile ist. In einem Ausführungsbeispiel der vorliegenden Erfindung ist Wsi 60nm oder weniger. Die Halbleiter-Rippen sind durch einen Abstand Ds getrennt, der gleich der Breite des vorhergehend gebildeten Hilfsblocks ist. In einem Ausführungsbeispiel der vorliegenden Erfindung ist Ds 60nm oder weniger.
  • [0045]
    Nachdem die Halbleiter-Rippen 1120 gebildet wurden, können die Isolier-Abstandsteile durch herkömmliche Techniken entfernt werden, wie in 11G veranschaulicht. An diesem Punkt verbleiben zwei Halbleiter-Rippen auf dem Isoliersubstrat 1102. Die Halbleiter-Rippen 1120 haben eine obere Fläche 1121 und seitlich gegenüberliegende Seitenwände 1123. Die Gesamt-Entwurfsbreite der Einrichtung wird gleich Wsi + Ds + Wsi sein. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Gesamt-Entwurfsbreite der Einrichtung 180nm oder weniger.
  • [0046]
    11H veranschaulicht die Bildung eines Gate-Dielektrikumsschicht 1122 auf der oberen Fläche 1122 und auf den Seitenwänden 1123 jeder Halbleiter-Rippe 1120. Der Tri-Gate-Transistor kann entworfen werden, dass er an sich immun gegenüber Vt-Instabilität ist, indem die Geometrie der Ecken 1125 der Halbleiter-Rippe gründlich kontrolliert wird. Die Ecken der Halbleiter-Rippe sind durch Überschneiden der benachbarten Gates G1, G2 und G3 (Oberseite und Seiten) der Einrichtung gebildet. Da die Ecke 1125 des Tri-Gate-Transistors zuerst einschaltet, bestimmt sie die Schwellenspannung (Vt) der Einrichtung. Wenn Vt nur durch Dotierstoffimplantationen gesetzt ist, kann es Fluktuationen bei den Dotierstoffen geben, die wiederum Vt-Fluktuationen verursachen. Wenn die Eckenrundung kontrolliert wird, ist der Tri-Gate-Transistor nicht von der Dotierung abhängig, um Vt zu setzen, und so kann der Transistor entworfen werden, dass er an sich immun gegenüber Vt-Instabilität ist. Das Eckenrunden der Silizium-Rippe tritt primär vom Gate-Dielektrikum-Bildungs-Vorgang auf. Das Gate-Dielektrikum 1122 kann auf der Oberfläche und den Seitenwänden der Silizium-Rippe aufgewachsen oder aufgebracht werden. In einem Ausführungsbeispiel der vorliegenden Erfindung wird die Gate-Dielektrikumsschicht unter Verwendung vom Atomschicht- Aufbringung (ALD) aufgebracht, die eine Kontrolle der Eckenrundung bis zu atomaren Dimensionen erlaubt. In einem Ausführungsbeispiel der vorliegenden Erfindung ist der Kurvenradius R jeder Ecke der Halbleiter-Rippe kleiner als 10nm.
  • [0047]
    Als nächstes wird ein Gate-Material über der oberen Fläche und den Seitenwänden jeder Halbleiter-Rippe und über dem Isoliersubstrat aufgebracht, wie in 11I veranschaulicht. Das Gate-Material wird mit Muster versehen, um eine Gate-Elektrode 1124 auf der Gate-Dielektrikum-Schicht zu bilden.
  • [0048]
    Nachdem die Gate-Elektrode gebildet ist, wird ein Paar von Source/Drain-Bereichen in jeder Halbleiter-Rippe auf gegenüberliegenden Seiten der Gate-Elektrode gebildet, wie in 11J veranschaulicht. In einem Ausführungsbeispiel der Erfindung werden die Source- und Drain-Bereiche durch Implantation von N-Typ- oder P-Typ-Dotierstoffen in den Halbleiterkörper gebildet, wie durch Pfeile 1130 veranschaulicht. In Ausführungsbeispielen der vorliegenden Erfindung, können weitere Vorgänge auf der Tri-Gate-Einrichtung durchgeführt werden, einschließlich einer Bildung von Spitzen- oder Source/Drain-Ausdehnungsbereichen, Halo- bzw. Hof-Bereichen, stark dotierten Source/Drain-Kontaktbereichen, Silizium aufgebracht auf den Source/Drain- und Gate-Elektroden-Bereichen und Silizid-Bildung auf den Source/Drain- und Gate-Elektroden-Bereichen.
  • [0049]
    Wie in 11J veranschaulicht, besitzt jede Halbleiter-Rippe des sich ergebenden Tri-Gate-Transistors mit Doppelrippe eine Gatebreite, die gleich 2Tsi + Wsi ist. Die Gatebreite für den Tri-Gate-Transistor mit Doppelrippe ist gleich der Summe der Gatebreiten für jede Rippe oder 2(2Tsi + Wsi). Die Einrichtung kann in einem Bereich mit einer Entwurfsbereite von 2Wsi + Ds hergestellt werden. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Gatebreite des Tri-Gate-Transistors mit Doppelrippe 360nm oder weniger und die Einrichtung ist in einem Bereich mit einer Entwurfsbreite von 180nm oder weniger gebildet.
  • [0050]
    In anderen Ausführungsbeispielen der vorliegenden Erfindung kann das vorstehend dargelegte Verfahren verwendet werden, um Tri-Gate-Transistoren mit mehr als zwei Halbleiter-Rippen zu bilden.
  • Zusammenfassung:
  • [0051]
    Die vorliegende Erfindung ist eine CMOS-SRAM-Zelle mit zwei Zugriffseinrichtungen, wobei jede Zugriffseinrichtung einen Tri-Gate-Transistor mit einer einzelnen Rippe, zwei Pull-Up-Einrichtungen, wobei jede Pull-Up-Einrichtung einen Trigate-Transistor mit einer einzelnen Rippe umfaßt, und zwei Pull-Down-Einrichtungen, wobei jede Pull-Down-Einrichtung einen Tri-Gate-Transistor mit einer Mehrzahl von Rippen umfaßt. Es ist auch ein Verfahren zur Herstellung der CMOS-SRAM-Zelle einschließlich des Tri-Gate-Transistors mit Doppelrippe ausgebildet.

Claims (33)

  1. Schaltung mit: – zumindest einen Zugriffseinrichtung, wobei die zumindest eine Zugriffseinrichtung einen nicht-planaren Transistor mit einer einzelnen Rippe umfasst; – zumindest einer Pull-Up-Einrichtung, wobei die zumindest eine Pull-Up-Einrichtung eine nicht-planaren Transistor mit einer einzelnen Rippe umfasst; und – zumindest einen Pull-Down-Einrichtung, wobei die zumindest eine Pull-Down-Einrichtung einen nicht-planaren Transistor mit einer Mehrzahl von Rippen umfasst.
  2. Schaltung nach Anspruch 1, wobei die zumindest eine Pull-Down-Einrichtung einen nichtplanaren Tri-Gate-Transistor mit zwei Rippen umfasst.
  3. Schaltung nach Anspruch 2, wobei die zwei Rippen des nicht-planaren Tri-Gate-Transistors weniger als 60nm voneinander angeordnet sind.
  4. CMOS-SRAM-Zelle mit: – zwei Zugriffseinrichtungen, wobei jede Zugriffseinrichtung einen Tri-Gate-Transistor mit einer einzelnen Rippe umfasst; – zwei Pull-Up-Einrichtungen, wobei jede Pull-Up-Einrichtung einen Tri-Gate-Transistor mit einer einzelnen Rippe umfasst; – zwei Pull-Down-Einrichtungen, wobei jede Pull-Down-Einrichtung einen Tri-Gate-Transistor mit einer Mehrzahl von Rippen umfasst; und – wobei die CMOS-SRAM-Zelle ein Zellenverhältnis, eine statische Rausch-Begrenzung (SNM) und eine Versorgungsspannung besitzt.
  5. CMOS-SRAM-Zelle nach Anspruch 4, wobei jede Pull-Down-Einrichtung einen Tri-Gate-Transistor mit zwei Rippen umfasst, wobei jede Rippe eine Höhe und eine Breite besitzt.
  6. CMOS-SRAM-Zelle nach Anspruch 5, wobei die Rippen weniger als 60nm voneinander angeordnet sind.
  7. CMOS-SRAM-Zelle nach Anspruch 5, wobei die Höhe jeder Rippe 60nm ist.
  8. CMOS-SRAM-Zelle nach Anspruch 5, wobei die Breite jeder Rippe 60nm ist.
  9. CMOS-SRAM-Zelle nach Anspruch 4, wobei jeder Tri-Gate-Transistor zumindest eine Ecke enthält, wobei jede Ecke einen Kurvenradius von weniger als 10nm besitzt.
  10. CMOS-SRAM-Zelle nach Anspruch 4, wobei das Zellenverhältnis größer als 2,0 ist.
  11. CMOS-SRAM-Zelle nach Anspruch 4, wobei die statische Rausch-Begrenzung (SNM) größer als 240mV ist.
  12. CMOS-SRAM-Zelle nach Anspruch 11, wobei die Versorgungsspannung weniger als 1,5 V ist.
  13. CMOS-SRAM-Zelle mit: – zwei N-Typ-Zugriffseinrichtungen, wobei jede N-Typ-Zugriffseinrichtung eines Tri-Gate-Transistor mit einer einzelnen Rippe umfasst; – zwei P-Typ-Pull-Up-Einrichtungen, wobei jede P-Typ-Pull-Up-Einrichtungen einen Tri-Gate-Transistor mit einer einzelnen Rippe umfasst; – zwei N-Typ-Pull-Down-Einrichtungen, wobei jede N-Typ-Pull-Down-Einrichtungen einen Tri-Gate-Transistor mit einer Mehrzahl von Rippen umfasst.
  14. CMOS-SRAM-Zelle nach Anspruch 13, wobei jede N-Typ-Pull-Down-Einrichtung einen Tri-Gate-Transistor mit zwei Rippen umfasst, wobei jede Rippe eine Höhe und eine Breite besitzt.
  15. CMOS-SRAM-Zelle nach Anspruch 14, wobei die Rippen weniger als 60nm voneinander angeordnet sind.
  16. Verfahren zum Bilden einer Sechs-Transistor(6T)-CMOS-SRAM-Zelle mit: – Bilden von zwei N-Typ-Zugriffseinrichtungen, wobei jede N-Typ-Zugriffseinrichtung einen Tri-Gate-Transistor mit einer einzelnen Rippe umfasst; – Bilden von zwei P-Typ-Pull-Up-Einrichtungen, wobei jede P-Typ-Pull-Up-Einrichtung einen Tri-Gate-Transistor mit einer einzelnen Rippe umfasst, – Bilden einer N-Typ-Pull-Down-Einrichtung, wobei jede N-Typ-Pull-Down-Einrichtung einen Tri-Gate-Transistor mit zumindest zwei Rippen umfasst.
  17. Verfahren zum Bilden einer Halbleitereinrichtung, mit: – Bilden einer Siliziumschicht auf einem Substrat; – Bilden eines Hilfsblocks auf der Siliziumschicht, wobei der Hilfsblock seitlich gegenüberliegende Seitenwände hat; – Aufbringen einer Isolierschicht über den Hilfsblock und die Siliziumschicht; – Bilden eines Isolier-Abstandsteils auf jeder der seitlich gegenüberliegenden Seitenwände des Nitridblocks durch Durchführen eines anisotropen Ätzens auf der Isolierschicht; – Entfernen des Hilfsblocks; – Bilden von zwei Siliziumrippen durch Ätzen durch die Siliziumschicht zum Substrat unter Verwendung der Isolier-Abstandsteile als eine Maske, wobei jede Siliziumschicht eine obere Seite und ein Paar von seitlich gegenüberliegenden Seitenwänden besitzt; und – Entfernen der Isolier-Abstandsteile zum Freilegen der oberen Fläche jeder Silizium-Rippe.
  18. Verfahren nach Anspruch 17, wobei das Substrat ein Isoliersubstrat ist.
  19. Verfahren nach Anspruch 17, wobei die Isolierschicht eine Oxidschicht umfasst.
  20. Verfahren nach Anspruch 17, wobei die Dicke der Siliziumschicht 60nm ist.
  21. Verfahren nach Anspruch 17, wobei die seitlich gegenüberliegenden Seitenwände des Hilfsblocks 60nm voneinander entfernt sind.
  22. Verfahren nach Anspruch 17, wobei der Hilfsblock durch Lithographie definiert ist.
  23. Verfahren nach Anspruch 18, wobei der Hilfsblock Nitrid umfasst.
  24. Verfahren nach Anspruch 17, wobei die Dicke der Isolierschicht zwischen 40 und 80 nm ist.
  25. Verfahren nach Anspruch 17, wobei die Dicke der Isolierschicht 60nm ist.
  26. Verfahren nach Anspruch 17, wobei die zwei Silizium-Rippen durch einen Abstand von 60nm oder weniger getrennt sind.
  27. Verfahren nach Anspruch 17, weiterhin mit einem Bilden einer Gate-Dielektrikum-Schicht auf der oberen Fläche und auf den Seitenwänden jeder Silizium-Rippe.
  28. Verfahren nach Anspruch 27, wobei die Gate-Dielektrikum-Schicht durch Atomschicht-Aufbringung (ALD) gebildet wird.
  29. Verfahren nach Anspruch 28, wobei jede Silizium-Rippe zumindest eine Ecke mit einem Kurvenradius besitzt, wobei der Kurvenradius durch die Atomschicht-Aufbringung auf die Gate-Dielektrikum-Schicht definiert ist.
  30. Verfahren nach Anspruch 29, wobei der Kurvenradius weniger als 10nm ist.
  31. Verfahren nach Anspruch 27, weiterhin mit einem Aufbringen eines Gate-Materials über der oberen Fläche und Seitenwänden jeder Silizium-Rippe und über dem Isoliersubstrat.
  32. Verfahren nach Anspruch 31, weiterhin mit einem Mustern des Gate-Materials, um eine Gate-Elektrode auf der Gate-Dielektrikum-Schicht zu bilden.
  33. Verfahren nach Anspruch 32, weiterhin mit einem Bilden eines Paars von Source/Drain-Bereichen in jeder Silizium-Rippe auf gegenüberliegenden Seiten der Gate-Elektrode.
DE200411001864 2003-10-02 2004-09-29 Verfahren und Vorrichtung zur Verbesserung der Stabilität einer 6-Transistor-CMOS-SRAM-Zelle Granted DE112004001864T5 (de)

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