DE10339487A1 - Semiconductor chip manufacture system for formation of chips on semiconductor wafer involves formation of pits in rear surface, plating with solder and application of solder to fill pits - Google Patents

Semiconductor chip manufacture system for formation of chips on semiconductor wafer involves formation of pits in rear surface, plating with solder and application of solder to fill pits Download PDF

Info

Publication number
DE10339487A1
DE10339487A1 DE10339487A DE10339487A DE10339487A1 DE 10339487 A1 DE10339487 A1 DE 10339487A1 DE 10339487 A DE10339487 A DE 10339487A DE 10339487 A DE10339487 A DE 10339487A DE 10339487 A1 DE10339487 A1 DE 10339487A1
Authority
DE
Germany
Prior art keywords
wafer
recess
solder
semiconductor chip
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10339487A
Other languages
German (de)
Other versions
DE10339487B4 (en
Inventor
Jürgen SCHREDL
Josef Hoeglauer
Ralf Otremba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10339487A priority Critical patent/DE10339487B4/en
Publication of DE10339487A1 publication Critical patent/DE10339487A1/en
Application granted granted Critical
Publication of DE10339487B4 publication Critical patent/DE10339487B4/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8336—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/83365—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Abstract

The semiconductor wafer (100) has active regions (210) of semiconductor chips (200) formed on its front side (200). There are grooves (104) between individual chips. The rear side of the wafer (102) is initially smooth. The manufacturing system involves formation of pits in the rear surface, leaving upstanding regions. The pits and upstanding regions are plated with solder. A thick layer of solder is applied to fill the pits, using a doctor blade to smooth the solder.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Aufbringen eines Halbleiterchips auf einen Träger, insbesondere zum Aufbringen eines Halbleiterchips, in dem ein vertikales Halbleiterbauelement, wie beispielsweise eine vertikale Diode oder ein vertikaler Transistor, integriert ist. Die Erfindung betrifft außerdem einen Halbleiterchip, insbesondere einen Halbleiterchip, in dem ein vertikales Bauelement integriert ist.The The present invention relates to a method for applying a Semiconductor chips on a carrier, in particular for applying a semiconductor chip in which a vertical Semiconductor device, such as a vertical diode or a vertical transistor is integrated. The invention also relates to a Semiconductor chip, in particular a semiconductor chip, in which a vertical Component is integrated.

Die Ausgangsbasis für die Herstellung von Halbleiterchips bildet in hinlänglich bekannter Weise ein Substratwafer, auf dem die Halbleiterchips durch eine Abfolge von Prozessschritten erzeugt werden, und der abschließend zerteilt wird, um die einzelnen Halbleiterchips zu erhalten. Bei sogenannten vertikalen Halbleiterbauelementen, bei denen ein stromführender Kanal in vertikaler Richtung des Halbleiterchips, also senkrecht zu dessen Vorder- und Rückseite verläuft, wird als Substrat üblicherweise ein hochdotiertes Halbleitermaterial gewählt, das einen der Anschlüsse des in dem Chip integrierten Halbleiterbauelements bildet. Derartige vertikale Bauelemente sind beispielsweise Dioden, Thyristoren, IGBT oder MOS-FET.The Starting point for the production of semiconductor chips is well-known Way a substrate wafer on which the semiconductor chips through a Sequence of process steps are generated, and the final parts is to get the individual semiconductor chips. In so-called vertical semiconductor devices in which a current-carrying Channel in the vertical direction of the semiconductor chip, that is perpendicular to its front and back runs, becomes common as a substrate a highly doped semiconductor material is selected, which is one of the terminals of the forms in the chip integrated semiconductor device. such vertical components are for example diodes, thyristors, IGBT or MOS FET.

In Stengl/Tihanyi: "Leistungs-MOS-FET-Praxis", Pflaum Verlag, München, 1992, Seiten 29 bis 40, sind solche auf einem stark dotierten Halbleitersubstrat basierende Bauelemente beschrieben, die als vertikale MOSFET ausgebildet sind. Der Drain-Anschluss dieser MOSFET wird durch das Substrat gebildet, das die Rückseite der Bauelemente bildet und auf das die Transistorstruktur mit der Driftzone, den Body- und Source-Zonen sowie der Gate-Elektrode aufgebracht ist.In Stengl / Tihanyi: "Performance MOS-FET practice", Pflaum Verlag, Munich, 1992, pages 29 to 40, are those on a heavily doped semiconductor substrate described based components that are designed as vertical MOSFET are. The drain connection This MOSFET is formed by the substrate, which is the back side of the components forms and on the transistor structure with the Drift zone, the body and source zones and the gate electrode applied is.

Die Abmessungen der Drift-Zone zwischen der Body-Zone und der Drain-Zone bei einem MOSFET bzw. zwischen der Anodenzone und der Kathodenzone bei einer vertikalen Diode bestimmen maßgeblich die Spannungsfestigkeit des Bauelementes. Diese Driftzone wird während des Herstellungsverfahrens beispielsweise mittels Epitaxie auf das Substrat aufgebracht.The Dimensions of the drift zone between the body zone and the drain zone in a MOSFET or between the anode zone and the cathode zone in a vertical diode determine the dielectric strength significantly of the component. This drift zone is during the manufacturing process For example, applied by epitaxy to the substrate.

Die Dicke des hochdotierten Substratwafers ist üblicherweise wesentlich größer als die Dicke der aufgebrachten Epitaxieschicht, um eine ausreichende Stabilität des Wafers während der zur Herstellung der Bauelemente erforderlichen Prozessschritte zu gewährleisten. Übliche Dicken eines solchen Wafers liegen im Bereich von einigen 100 μm, während die erforderliche Dicke der Epitaxieschicht für Bauelemente mit einer Spannungsfestigkeit von 600V im Bereich von 40 bis 70 μm liegt. Das stark dotierte Substrat dient bei dem Bauelement dazu, einen niederohmigen Kontakt einer Anschlusselektrode zu dem Halbleiterbauelement zu gewährleisten. Allerdings soll das Substrat möglichst wenig zum Einschaltwiderstand des Halbleiterbauelements beitragen.The Thickness of the heavily doped substrate wafer is usually much larger than the thickness of the applied epitaxial layer to a sufficient stability of the wafer during the process steps required for the production of the components to ensure. Usual thicknesses of such a wafer are in the range of a few 100 microns, while the required Thickness of the epitaxial layer for Components with a dielectric strength of 600V in the range of 40 to 70 μm lies. The heavily doped substrate is used in the device, a low-resistance contact of a connection electrode to the semiconductor device to ensure. However, the substrate should be as possible contribute little to the on resistance of the semiconductor device.

Hierzu ist es bekannt, den Wafer am Ende der Prozessschritte ausgehend von der Rückseite dünnzuschleifen, um einen Teil des Substrats abzutragen. Allerdings darf der Wafer nur so weit zurückgeschliffen werden, dass der Wafer und die aus dem Wafer gesägten Halbleiterchips noch handhabbar bleiben. Allerdings ist bereits die Handhabung solcher dünner Halbleiterchips aufwendiger als die Handhabung herkömmlicher Chips.For this it is known starting the wafer at the end of the process steps thin from the back, to remove a part of the substrate. However, the wafer is allowed just ground back so far be that the wafer and the sawn from the wafer semiconductor chips remain manageable. However, the handling of such thin semiconductor chips is already more complicated than the handling of conventional Crisps.

Um die Handhabbarkeit des Wafers zu verbessern, ist es aus der DE 101 29 346 A1 bekannt, den Wafer nur im Bereich der einzelnen Chips zu dünnen und stützende Stege aus Substratmaterial zwischen den einzelnen Chips zunächst beizubehalten. Diese Stege werden beim Zersägen des Wafers entfernt, um einzelne dünne Halbleiterchips zu erhalten. Allerdings bleibt bei diesem Vorgehen die Schwierigkeit, die dünnen Halbleiter chips nach dem Zersägen zu handhaben und auf einen Träger aufzubringen.To improve the handling of the wafer, it is out of the DE 101 29 346 A1 Known to maintain the wafer only in the area of the individual chips to thin and supporting webs of substrate material between the individual chips first. These ridges are removed when sawing the wafer to obtain individual thin semiconductor chips. However, in this approach, the difficulty remains to handle the thin semiconductor chips after sawing and apply to a carrier.

Zum Aufbringen und elektrisch leitenden Verbinden eines Halbleiterchips mit einem Trägersubstrat, insbesondere einer Platine, sind verschiedene Verfahren bekannt, die jedoch für das Aufbringen eines dünngeschliffenen oder dünngeätzten Halbleiterchips wenig geeignet sind.To the Applying and electrically conductive connection of a semiconductor chip with a carrier substrate, In particular, a circuit board, various methods are known which, however, for the application of a thinly ground or thin-etched semiconductor chips are not very suitable.

Ein bekanntes Verfahren ist der sogenannte "Solderspanking-Prozess", bei dem ein Lotdraht auf einen heißen Substratträger aufgebracht wird, bei dem der aufgeschmolzene Lottropfen quadratisch oder rechteckig vorgeformt wird und bei dem anschließend der Halbleiterchip auf dem Lottropfen platziert wird. Wesentliche Nachteile dieses Verfahrens sind die zeitaufwändige Kalibrierung der hierfür verwendeten Werkzeuge, hohe Lotmengentoleranzen sowie eine ungleichmäßige Lotdickenverteilung unterhalb des Chips.One Known method is the so-called "Solderspanking process" in which a solder wire applied to a hot substrate carrier in which the molten solder drop is square or rectangular is preformed and then the semiconductor chip on the lot drop is placed. Major disadvantages of this method are the time consuming ones Calibration of the used for this Tools, high solder quantity tolerances and an uneven distribution of solder thickness below of the chip.

Ein weiteres bekanntes Verfahren ist der sogenannte "Soft-Solder-Dispensing-Prozess". Bei diesem Verfahren wird Lot in einer Form aufgeschmolzen, wobei die Form den Abmessungen des Chips entspricht. Nach dem Entfernen der Form wird der Chip auf das aufgeschmolzene Lot aufgesetzt.One Another known method is the so-called "soft-solder dispensing process". In this process Lot is melted in a mold, the shape of the dimensions of the chip. After removing the mold becomes the chip put on the molten solder.

Außerdem besteht die Möglichkeit, den Chip auf das Trägersubstrat unter Verwendung eines elektrisch leitfähigen Klebstoffes aufzubringen. Allerdings sind die auf diese Weise erzeugten Verbindungsschichten sehr feuchteempfindlich und können während des Dauereinsatzes nur vergleichsweise niedrigen Temperaturen ausgesetzt werden.There is also the possibility, the chip on the carrier substrate applying an electrically conductive adhesive. However, the connecting layers produced in this way are very sensitive to moisture and can while of continuous use only exposed to comparatively low temperatures become.

Ziel der vorliegenden Erfindung ist es, ein einfach und kostengünstig zu realisierendes Verfahren zum Aufbringen eines Halbleiterchips auf einen Träger und einen für dieses Verfahren geeigneten Halbleiterchip zur Verfügung zu stellen.aim The present invention is an easy and inexpensive too realizing method for applying a semiconductor chip a carrier and one for This method suitable semiconductor chip available put.

Dieses Ziel wird durch ein Verfahren gemäß Anspruch 1 und durch einen Halbleiterchip gemäß der Merkmale des Anspruchs 12 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.This The object is achieved by a method according to claim 1 and by a Semiconductor chip according to the features of claim 12 solved. Advantageous embodiments of the invention are the subject of the dependent claims.

Das erfindungsgemäße Verfahren zum Aufbringen eines Halbleiterchips sieht vor, einen Halbleiterwafer bereitzustellen, der eine Anzahl nebeneinander angeordneter Halbleiterchips umfasst. Der Halbleiterwafer weist eine Vorderseite und eine Rückseite auf, wobei ausgehend von der Rückseite wenigstens eine Aussparung in den einzelnen Halbleiterchips erzeugt wird, die anschließend mit einem Verbindungsmaterial, insbesondere einem Lotmaterial, aufgefüllt wird. Anschließend wird der Wafer derart in die einzelnen Halbleiterchips zerteilt, dass auf den einzelnen Halbleiterchips ein die wenigstens eine Aussparung mit dem Verbindungsmaterial wenigstens teilweise umgebender Rand aus Wafermaterial verbleibt. Anschließend wird einer der auf diese Weise erzeugten Halbleiterchips an der die Aussparung aufweisenden Seite unter Verwendung des Verbindungsmaterials auf dem Träger befestigt.The inventive method for applying a semiconductor chip, a semiconductor wafer to provide a number of juxtaposed semiconductor chips includes. The semiconductor wafer has a front side and a back side on, starting from the back at least a recess is produced in the individual semiconductor chips, the subsequently is filled with a bonding material, in particular a solder material. Subsequently The wafer is thus divided into the individual semiconductor chips, that on the individual semiconductor chips one the at least one recess at least partially surrounding edge with the bonding material of wafer material remains. Subsequently, one of these becomes this way generated semiconductor chips on the side having the recess attached to the carrier using the bonding material.

Das in die wenigstens eine Aussparung eines auf dem Wafer angeordneten Halbleiterchips eingebrachte Verbindungsmaterial ist insbesondere ein Lotmaterial, das zum Verbinden des Halbleiterchips mit dem Träger unter Wärmeeinwirkung aufgeschmolzen wird. Ebenso geeignet ist ein elektrisch leitfähiger Kleber, insbesondere ein Kleber der unter Wärmeeinwirkung oder unter Einwirkung eines gasförmigen Reaktionspartners, beispielsweise Sauerstoff, aushärtet.The in the at least one recess of a arranged on the wafer Semiconductor chips introduced connection material is particular a solder material used to connect the semiconductor chip to the carrier below the effect of heat is melted. Also suitable is an electrically conductive adhesive, in particular an adhesive of the heat or under action a gaseous one Reactant, for example oxygen, hardens.

Das Verbindungsmaterial ist insbesondere ein pastenförmiges Verbindungsmaterial, das durch Aufbringen des Lotmaterials auf die Rückseite des Wafers und anschließendes Überstreichen der Rückseite mit einem Schaber in die wenigstens eine Aussparung der einzelnen Halbleiterchips eingebracht wird. Der Schaber kann dabei mit den zwischen den Aussparungen der einzelnen Halbleiterchips verbleibenden Stegen zur Anlage ge bracht werden, um die Aussparungen bündig mit dem Verbindungsmaterial aufzufüllen. Außerdem kann der Schaber auch beabstandet zu der Rückseite des Halbleiterwafers geführt werden, wobei dann Verbindungsmaterial sowohl in die Aussparungen als auch auf die zwischen den Aussparungen verbleibenden Stege des Wafermaterials aufgebracht wird.The Bonding material is in particular a pasty connecting material, by applying the solder material to the backside of the wafer and then painting over it the back with a scraper in the at least one recess of the individual Semiconductor chips is introduced. The scraper can do with the remaining between the recesses of the individual semiconductor chips Webs are brought to the plant to be flush with the recesses to fill the connecting material. Furthermore For example, the scraper may also be spaced from the back side of the semiconductor wafer guided be, then connecting material in both the recesses as well as on the remaining between the recesses webs of the Wafer material is applied.

Um ein Anhaften des Verbindungsmaterials, insbesondere bei Verwendung eines Lotmaterials, an dem Halbleiterchip zu verbessern und dadurch den elektrischen Übergangswiderstand zwischen dem Halbleiterchip und dem Verbindungsmaterial zu verringern, ist bei einer Ausführungsform des Verfahrens vorgesehen, vor dem Aufbringen des Verbindungsmaterials eine für das Verbindungsmaterial haftverbesserte Schicht auf die Rückseite des Wafers aufzubringen. Diese haftverbessernde Schicht kann dabei ganzflächig auf die Rückseite des Wafers, also in die Aussparungen und auf die zwischen den Aussparungen verbleibenden Stege aufgebracht werden. Außerdem besteht die Möglichkeit, diese haftverbessernde Schicht nur jeweils in die Aussparungen der einzelnen Halbleiterwafer einzubringen.Around adhesion of the bonding material, especially when used a solder material to improve on the semiconductor chip and thereby the electrical contact resistance between the semiconductor chip and the interconnect material, is in one embodiment of the method, before applying the bonding material one for the bonding material adhesion-improving layer on the back of the wafer. This adhesion-improving layer can thereby the whole area on the back of the wafer, ie in the recesses and between the recesses remaining webs are applied. It is also possible this adhesion improving layer only in each case in the recesses of to introduce individual semiconductor wafer.

Die insbesondere für Lotmaterialien haftverbessernde Schicht besteht beispielsweise aus einem Metall. Geeignete Metalle hierfür sind Aluminium (Al), Gold (Au) oder Chrom (Cr).The especially for Solder adhesion-enhancing layer consists for example of a metal. Suitable metals for this purpose are aluminum (Al), gold (Au) or chromium (Cr).

Bei einer Ausführungsform des Verfahrens ist vorgesehen, vor dem Zerteilen des Wafers einen Temperschritt durchzuführen, was insbesondere bei der Verwendung pastenförmiger Lotmaterialien sinnvoll ist, um vor dem Zerteilen des Wafers eine feste Verbindung zwischen dem Lotmaterial und den einzelnen Halbleiterchips herzustellen. Das auf diese Weise verfestigte Lotmaterial wird zum Befestigen des Halbleiterchips auf dem Träger nochmals aufgeschmolzen. In pastenförmigen Lotmaterialien sind Lösungsmittel enthalten, die während eines solchen Temperschrittes entweichen. Das Durchführen eines solchen Temperschrittes noch vor dem endgültigen Aufbringen des Halbleiterchips auf den Träger besitzt den Vorteil, dass diese Lösungsmittel einfach entweichen können, wenn der Chip noch nicht auf den Träger aufgebracht ist.at an embodiment of the method is provided, before the division of the wafer, a tempering step perform, which makes sense in particular when using paste-like solder materials is to make a firm connection between before dividing the wafer produce the solder material and the individual semiconductor chips. The solder material solidified in this way is used to fasten the Semiconductor chips on the carrier melted again. Pasty solder materials are solvents included during the escape of such a tempering step. Performing such Temperschrittes even before the final application of the semiconductor chip on the carrier has the advantage that these solvents simply escape can, if the chip is not yet applied to the carrier.

Sofern auf einen solchen Temperschritt vor dem Zerteilen des Wafers verzichtet wird, kann es erforderlich sein, in die die Aussparung umgebenden Stege auf dem Halbleiterchip Kanäle einzubringen, die ein Entweichen eines Lösungsmittels oder Flussmittels ermöglichen, wenn nach dem Aufbringen des Halbleiterchips auf den Träger der Temperschritt durchgeführt wird.Provided dispensed with such a tempering step before dividing the wafer it may be necessary in the surrounding the recess webs on the semiconductor chip channels introducing an escape of a solvent or flux enable, if after application of the semiconductor chip on the carrier of Tempering performed becomes.

Der erfindungsgemäße, für das Verfahren geeignete Halbleiterchip umfasst eine Vorderseite und eine Rückseite, wenigstens eine in die Rückseite eingebrachte, von einem Rand umgebene Aussparung und ein die wenigstens eine Aussparung auffüllendes Verbindungsmaterial.Of the according to the invention, suitable for the process Semiconductor chip includes a front side and a back side, at least one introduced into the back, Surrounded by an edge recess and the at least one recess auffüllendes Connecting material.

Das Verbindungsmaterial ist insbesondere ein Lotmaterial, vorzugsweise ein pastenförmiges Lotmaterial, oder ein elektrisch leitfähiges Klebematerial, insbesondere ein pastenförmiges Klebematerial. Wird ein pastenförmiges Lotmaterial verwendet, so ist dieses in die Aussparung eingebrachte Lotmaterial vorzugsweise durch einen Temperschritt bereits ausgehärtet.The connecting material is in particular a solder material, preferably a paste-like solder material, or an electrically conductive adhesive material, in particular a paste-shaped adhesive material. If a paste-like solder material is used, Thus, this introduced into the recess solder material is preferably already cured by an annealing step.

Die vorliegende Erfindung wird nachfolgend in Ausführungsbeispielen anhand von Figuren näher erläutert.The The present invention will be described below in exemplary embodiments with reference to FIG Figures explained in more detail.

1 veranschaulicht aufeinanderfolgende Verfahrensschritte eines Verfahrens zum Aufbringen eines Halbleiterchips auf einen Träger. 1 illustrates sequential method steps of a method for applying a semiconductor chip to a carrier.

2 veranschaulicht ein weiteres, von dem in 1 dargestellten Verfahren abweichendes Verfahren, wobei in 2 lediglich die abweichenden Verfahrensschritte veranschaulicht sind. 2 illustrates another, of which in 1 illustrated method deviating method, wherein in 2 only the deviating process steps are illustrated.

3 erläutert ein weiteres, von dem in 1 dargestellten Verfahren abweichendes Verfahren. 3 explains another, of which in 1 method shown deviating method.

4 veranschaulicht ein drittes, von dem in 1 veranschaulichten Verfahren abweichendes Verfahren. 4 illustrates a third, of which in 1 illustrated method deviating method.

5 veranschaulicht eine weitere Abwandlung des anhand von 1 erläuterten Verfahren. 5 illustrates a further modification of the basis of 1 explained method.

In den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.In denote the figures, unless otherwise indicated, like reference numerals same parts with the same meaning.

Bezugnehmend auf 1a bildet den Ausgangspunkt des erfindungsgemäßen Verfahrens die Bereitstellung eines Halbleiterwafers 100 der eine Anzahl nebeneinander angeordneter Halbleiterchips 200 umfasst, die später durch Zerteilen des Wafers vereinzelt werden. Der Wafer 100 weist eine Vorderseite 101 und eine Rückseite 102 auf, wobei in jedem Chip 200 unterhalb der Vorderseite 101 aktive Halbleiterbereiche der in dem jeweiligen Chip 200 integrierten Halbleiterbauelemente integriert sind. Ein Bereich mit diesen aktiven Bauelementbereichen ist in 1a schematisch durch eine gestrichelte Linie dargestellt und mit dem Bezugszeichen 210 bezeichnet. Bei einem vertikalen Leistungs-MOSFET sind in diesem Bereich 210 beispielsweise die einzelnen Transistorzellen mit Source-Zonen, Body-Zonen und der Drift-Zone angeordnet. Bei vertikalen Leistungs-Dioden befindet sich in diesem Bereich der pn-Übergang und die sich an den pn-Übergang anschließende Driftzone. Auf der Vorderseite 101 sind in nicht näher dargestellter Weise außerdem Verdrahtungs- und Passivierungsebenen der einzelnen Halbleiterchips 200 angeordnet.Referring to 1a forms the starting point of the inventive method, the provision of a semiconductor wafer 100 the a number of juxtaposed semiconductor chips 200 which are later separated by dividing the wafer. The wafer 100 has a front 101 and a back 102 on, being in each chip 200 below the front 101 active semiconductor regions of the respective chip 200 Integrated semiconductor devices are integrated. An area with these active device areas is in 1a schematically represented by a dashed line and the reference numeral 210 designated. For a vertical power MOSFET are in this area 210 For example, the individual transistor cells arranged with source zones, body zones and the drift zone. In the case of vertical power diodes, the pn junction and the drift zone adjoining the pn junction are located in this region. On the front side 101 are in a manner not shown also wiring and Passivierungsebenen the individual semiconductor chips 200 arranged.

Die Rückseite 102 des Halbleiterkörpers wird beispielsweise durch ein Halbleitersubstrat gebildet, das im Wesentlichen die Stabilität des Wafers 100 gewährleistet und das als Basis für die Prozessschritte zur Realisierung der aktiven Bauelementbereiche 210 dient und das beispielsweise aus einem hoch dotierten Halbleitermaterial besteht, so dass ein Teil dieses Substrates eine Anschlusszone, beispielsweise die Drain-Zone eines MOSFET, des nach dem Vereinzeln erhaltenen Bauelements bildet.The backside 102 of the semiconductor body is formed for example by a semiconductor substrate, which substantially the stability of the wafer 100 guaranteed and as the basis for the process steps to realize the active device areas 210 serves and which consists for example of a highly doped semiconductor material, so that a part of this substrate forms a connection zone, for example, the drain region of a MOSFET, the device obtained after separation.

Der Wafer 100 weist im Bereich der Vorderseite 101 einen Ritzrahmen 104 auf, der die Sägespur beim späteren Zerteilen des Wafers vorgibt.The wafer 100 points in the area of the front 101 a scratching frame 104 on, who pretends the sawing during the later division of the wafer.

In einem nächsten, in 1b veranschaulichten Verfahrensschritt ist vorgesehen, ausgehend von der Rückseite 102 in jedem der Halbleiterchips 200 wenigstens eine Aussparung 103 zu erzeugen. Zweck dieser Aussparung 103 ist es, das im Wesentlichen der Stabilität des Wafers dienende Substratmaterial dünner zu machen, um dadurch den Beitrag dieses Substrats am elektrischen Widerstand der in den Halbleiterchips integrierten vertikalen Bauelemente zu reduzieren. Die Aussparung 103 wird vorzugsweise so erzeugt, dass die Aussparung beabstandet zu den aktiven Bauelementbereichen 210 endet, so dass am Boden der Aussparung ein Teil des Halbleitersubstrats verbleibt, der als spätere Anschlusszone des Bauelements dient.In a next, in 1b illustrated method step is provided, starting from the back 102 in each of the semiconductor chips 200 at least one recess 103 to create. Purpose of this recess 103 is to thinness the substantially substrate stability of the substrate material to thereby reduce the contribution of this substrate to the electrical resistance of the vertical devices integrated in the semiconductor chips. The recess 103 is preferably created so that the recess spaced from the active device areas 210 ends, so that at the bottom of the recess, a part of the semiconductor substrate remains, which serves as a later connection zone of the device.

Die Aussparungen 103 werden so erzeugt, dass zwischen den einzelnen Halbleiterchips Stege 105 verbleiben, die zum einen eine ausreichende Stabilität des Wafers 100 bei den nachfolgenden Verfahrensschritten gewährleisten und die in noch zu erläuternder Weise die Aufnahme eines Verbindungsmaterials in den Aussparungen 103 ermöglichen.The recesses 103 are generated so that between the individual semiconductor chips webs 105 remain, on the one hand, a sufficient stability of the wafer 100 in the subsequent process steps and in the manner to be explained ensure the inclusion of a bonding material in the recesses 103 enable.

1c veranschaulicht einen optionalen, jedoch vorteilhaften Verfahrensschritt, bei dem eine haftverbessernde Schicht 20 ganzflächig auf die Rückseite 102 des Wafers 100, also in die Aussparungen 103 und auf die Stege 105 aufgebracht wurde. Diese haftverbessernde Schicht 20 soll ein Anhaften einer noch erläuterten Verbindungsschicht an den einzelnen Halbleiterchips 200 verbessern. Die haftverbessernde Schicht 20 besteht beispielsweise aus einem Metall. 1c illustrates an optional but advantageous process step in which an adhesion-promoting layer 20 over the entire surface on the back 102 of the wafer 100 So in the recesses 103 and on the footbridges 105 was applied. This adhesion-improving layer 20 should an adhesion of a still explained connection layer to the individual semiconductor chips 200 improve. The adhesion-improving layer 20 For example, it is made of a metal.

1d veranschaulicht im Ergebnis einen weiteren Verfahrensschritt, bei dem ein pastenförmiges Verbindungsmaterial 30 in die Aussparungen 103 eingebracht wird. Dazu wird das pastenförmige Material 30 auf die Rückseite 102 aufgebracht und anschließend mit einem Schaber bzw, einer Rakel 400 verstrichen. Die Rakel 400 liegt in dem dargestellten Beispiel auf den Stegen 105 auf, um die Aussparungen 103 bündig mit dem Verbindungsmaterial 30 aufzufüllen. Als Verbindungsmaterialien eignen sich alle pastenförmigen Lote, beispielsweise Blei-Zinn-Lote, die durch Beigabe von Lösungsmitteln oder Flussmitteln in pastenförmiger Form vorliegen, aber auch elektrisch leitfähige Klebstoffe, insbesondere pastenförmige elektrisch leitfähige Klebstoffe. 1d As a result, it illustrates a further process step, in which a pasty bonding material 30 in the recesses 103 is introduced. This is the paste-like material 30 on the back 102 applied and then with a scraper or a squeegee 400 elapsed. The squeegee 400 lies in the illustrated example on the webs 105 on to the recesses 103 flush with the connecting material 30 fill. Suitable connecting materials are all pasty solders, for example lead-tin solders, which are present in pasty form by the addition of solvents or fluxes, but also electrically conductive adhesives, esp special pasty electrically conductive adhesives.

Bei dem in 1e dargestellten, weiteren optionalen Verfahrensschritt ist vorgesehen, nach dem Auffüllen der Aussparungen 103 mit dem Verbindungsmaterial 30 einen Temperschritt durchzuführen, um das Verbindungsmaterial in einen ausgehärteten, in 1f mit dem Bezugszeichen 32 bezeichneten Zustand zu bringen. Während dieses Temperschrittes verdampft das Lösungsmittel oder Flussmittel, das die pastenförmige Konsistenz gewährleistet, aus dem Verbindungsmaterial, wodurch das Verbindungsmaterial 30 aushärtet und fest an der haftverbessernden Schicht 20 anhaftet. Ein solches Vorgehen eignet sich insbesondere bei pastenförmigen Loten, die nach dem Aushärteschritt unter Wärmeeinwirkung erneut aufgeschmolzen werden können.At the in 1e shown, further optional method step is provided, after filling the recesses 103 with the connecting material 30 to carry out an annealing step to turn the bonding material into a cured, in 1f with the reference number 32 to bring designated state. During this annealing step, the solvent or flux that provides the paste-like consistency evaporates from the bonding material, causing the bonding material 30 hardens and firmly adheres to the adhesion-promoting layer 20 adheres. Such a procedure is particularly suitable for paste-shaped solders, which can be remelted after the curing step under the action of heat.

Es sei darauf hingewiesen, das auf diese haftverbessernde Schicht 20 verzichtet werden kann, wenn ein Verbindungsmaterial in die Aussparungen 103 eingebracht wird, das an dem verwendeten Halbleitermaterial gut anhaftet, so dass ein niedriger Übergangswiderstand zwischen dem Verbindungsmaterial und dem Halbleiterchip gewährleistet ist.It should be noted that on this adhesion-improving layer 20 can be omitted if a connecting material in the recesses 103 is introduced, which adheres well to the semiconductor material used, so that a low contact resistance between the bonding material and the semiconductor chip is ensured.

Nach dem optionalen Aushärten der Verbindungsschicht wird der Wafer 100 zwischen den einzelnen Halbleiterchips unterteilt, beispielsweise durch Zersägen. Die zwischen den Aussparungen 103 der einzelnen Halbleiterchips 200 verbleibenden Stege 105 und die Breite der Sägespuren sind dabei aufeinander abgestimmt, dass nach dem Zersägen ein die Aussparung mit dem Verbindungsmaterial 32 wenigstens teilweise umgebender Rand 202 verbleibt. Dieser Rand 202 ist vorzugsweise durch einen verbleibenden Teil der Stege 105 gebildet, kann im Extremfall jedoch auch ausschließlich aus haftverbesserndem Material 20 bestehen, dass auf Seitenflächen der ursprünglichen Stege 105 aufgebracht ist. In dem Beispiel gemäß 1g ist dieser Rand 202 durch einen verbleibenden Abschnitt der Stege 105 und die haftverbessernde Schicht 20 gebildet.After the optional curing of the bonding layer, the wafer becomes 100 divided between the individual semiconductor chips, for example by sawing. The between the recesses 103 the individual semiconductor chips 200 remaining bars 105 and the width of the saw marks are coordinated so that after sawing a recess with the connecting material 32 at least partially surrounding edge 202 remains. This edge 202 is preferably through a remaining part of the webs 105 However, in extreme cases, it can also be formed exclusively of adhesion-improving material 20 exist that on side surfaces of the original webs 105 is applied. In the example according to 1g is this edge 202 through a remaining section of the webs 105 and the adhesion-promoting layer 20 educated.

Abschließend wird einer der so hergestellten und vereinzelten Chips auf einen Träger 300 aufgebracht, wie in 1h dargestellt ist. Hierzu wird der Halbleiterchip 200 mit der die Aussparung mit Verbindungsmaterial 32 aufweisenden Seite auf eine zur Kontaktierung des Halbleiterchips 200 vorbereitete Oberfläche 301 des Trägers aufgebracht, und unter Verwendung des Verbindungsmaterials 32 fest mit dieser Oberfläche 301 des Trägers 300 verbunden. Zur Herstellung dieser festen Verbindung wird bei Verwendung eines Lotmaterials ein Temperschritt durchgeführt, durch den das Lotmaterial 32 aufschmilzt, so dass nach dem Abkühlen eine feste elektrisch leitende Verbindung zwischen dem Halbleiterchip 200 und dem Träger 300 entsteht. Bei Verwendung eines elektrisch leitfähigen Klebers besteht die Möglichkeit, diesen ebenfalls unter Temperatureinwirkung oder unter Verwendung eines Reaktionspartners, insbesondere eines gasförmigen Reaktionspartners, wie beispielsweise Sauerstoff, auszuhärten.Finally, one of the chips thus produced and separated is placed on a support 300 applied, as in 1h is shown. For this purpose, the semiconductor chip 200 with the recess with connecting material 32 having a side for contacting the semiconductor chip 200 prepared surface 301 applied to the carrier, and using the connecting material 32 stuck with this surface 301 of the carrier 300 connected. For the preparation of this solid compound, when using a solder material, an annealing step is performed, through which the solder material 32 melts, so that after cooling a solid electrically conductive connection between the semiconductor chip 200 and the carrier 300 arises. When using an electrically conductive adhesive, it is possible, this also under the action of temperature or using a reactant, in particular a gaseous reactant, such as oxygen, cure.

Das erfindungsgemäße Verfahren bietet den Vorteil, dass auf jedem Halbleiterchip eine durch die Aussparung 103 genau definierte Lotmenge aufgebracht wird. Zum anderen genügt bei diesem Verfahren ein Justageschritt, bei dem der Halbleiter chip 200 mit dem Verbindungsmaterial 30 bzw. 32 an eine vorbestimmte Stelle auf dem Träger 300 positioniert werden muss. Die Dicke des Verbindungsmaterials 30, 32 entspricht im Wesentlichen der Dicke des zuvor von der Rückseite 102 des Wafers 100 entfernten Substratmaterials. Allerdings besitzen die als Verbindungsmaterialien verwendeten Materialien, insbesondere Lotmaterialien, einen wesentlich niedrigeren elektrischen Widerstand als das Substratmaterial, so dass der elektrische Widerstand von in den Halbleiterchips 200 integrierten vertikalen Halbleiterbauelementen gegenüber herkömmlichen Bauelementen, bei denen das Substrat nicht dünngeschliffen oder dünngeätzt ist, erheblich reduziert ist. Selbstverständlich eignet sich das erfindungsgemäße Verbindungsverfahren auch zum Aufbringen von Halbleiterchips, in denen laterale Bauelemente integriert sind, auf einen Träger. Solche lateralen Bauelemente besitzen elektrische Anschlüsse lediglich an ihrer Vorderseite 101, so dass in diesem Fall ein Verbindungsmaterial verwendet werden kann, das nicht elektrisch leitend ist, da das Verbindungsmaterial in diesem Fall lediglich zur mechanischen Befestigung und nicht auch zur Herstellung einer elektrisch leitenden Verbindung dient. Der Vorteil, ein solches Verfahren auch auf laterale Bauelemente anzuwenden besteht darin, dass auf jeden Chip noch auf Waferebene, und damit auf einfache Weise, eine genau definierte Menge an Verbindungsmaterial aufgebracht werden kann.The inventive method has the advantage that on each semiconductor chip through the recess 103 precisely defined amount of solder is applied. On the other hand is sufficient in this method, an adjustment step in which the semiconductor chip 200 with the connecting material 30 respectively. 32 at a predetermined location on the carrier 300 must be positioned. The thickness of the connecting material 30 . 32 essentially corresponds to the thickness of the previously from the back 102 of the wafer 100 removed substrate material. However, the materials used as connecting materials, in particular solder materials, have a substantially lower electrical resistance than the substrate material, so that the electrical resistance of in the semiconductor chips 200 integrated vertical semiconductor devices compared to conventional devices in which the substrate is not thinly ground or thin etched, is significantly reduced. Of course, the connection method according to the invention is also suitable for applying semiconductor chips, in which lateral components are integrated, to a carrier. Such lateral components have electrical connections only on their front side 101 Thus, in this case, a connection material can be used which is not electrically conductive, since the connection material in this case is only for mechanical attachment and not also for producing an electrically conductive connection. The advantage of applying such a method to lateral components is that a precisely defined amount of bonding material can be applied to each chip even at the wafer level, and thus in a simple manner.

Bei dem zuvor anhand von 1 erläuterten Verfahren wird ein Verbindungsmaterial, insbesondere ein pastenförmiges Lotmaterial, noch vor dem Zerteilen des Wafers 100 getempert. Dieser Temperschritt ist optional, es besteht also auch die Möglichkeit, den Wafer unmittelbar nach Aufbringen des pastenförmigen Materials zu zersägen, so dass sich das Lotmaterial 30 beim Aufbringen des Halbleiterchips 200 auf die Vorderseite 301 des Trägers noch im pastenförmigen Zustand 30 befindet. Nach dem Aufsetzen des Halbleiterchips 200 auf den Träger 300 ist das Verbindungsmaterial von dem Halbleiterchip 200 mit dem Rand 202 und dem Träger 300 umschlossen. Um ein Ausdampfen der Lösungsmittel oder Flussmittel in dem pastenförmigen Verbindungsmaterial 30 während des Temperschrittes zu ermöglichen, werden bei dieser Ausführungsform des Verfahrens vorzugsweise Kanäle 106 an dem Chip vorgesehen, die in lateraler Richtung verlaufend in dem Rand 202 angeordnet sind, und die sich durch die haftverbessernde Schicht 106 bis an das pastenförmige Material 30 erstrecken, wie in den 2b und 2c dargestellt ist. 2c zeigt einen der Halbleiterchips nach dem Zerteilen in Draufsicht auf die Aussparung 103 mit dem pastenförmigen Verbindungsmaterial 30.In the previously by means of 1 explained method is a bonding material, in particular a paste-shaped solder material, before the division of the wafer 100 annealed. This annealing step is optional, so it is also possible to saw the wafer immediately after application of the paste-like material, so that the solder material 30 during application of the semiconductor chip 200 on the front 301 the carrier still in the pasty state 30 located. After placing the semiconductor chip 200 on the carrier 300 is the bonding material of the semiconductor chip 200 with the edge 202 and the carrier 300 enclosed. To evaporate the solvents or fluxes in the pasty bonding material 30 during the tempering step Chen, in this embodiment of the method preferably channels 106 provided on the chip, extending in the lateral direction in the edge 202 are arranged, and passing through the adhesion-improving layer 106 to the paste-like material 30 extend, as in the 2 B and 2c is shown. 2c shows one of the semiconductor chips after dicing in plan view of the recess 103 with the pasty compound material 30 ,

Bei dem anhand von 1 veranschaulichten Verfahren wird pro Halbleiterchip 200 eine Aussparung 103 ausgehend von der Rückseite 102 des Wafers 100 erzeugt. 3 veranschaulicht eine Abwandlung dieses Verfahrens dahingehend, dass mehrere Aussparungen 103a, 103b pro Halbleiterchip 200 vorgesehen sind, die in weiteren Verfahrensschritten, in der bereits erläuterten Weise mit dem Verbindungsmaterial 30 aufgefüllt werden. Zwischen den einzelnen Halbleiterchips 200 verbleibt auch hier ein Steg 105 aus Wafermaterial in vertikaler Verlängerung des Ritzrahmens 104.In the case of 1 Illustrated method is per semiconductor chip 200 a recess 103 starting from the back 102 of the wafer 100 generated. 3 illustrates a modification of this method in that a plurality of recesses 103a . 103b per semiconductor chip 200 are provided, which in further process steps, in the manner already explained with the connecting material 30 be filled. Between the individual semiconductor chips 200 there is also a footbridge here 105 of wafer material in vertical extension of the scribe frame 104 ,

4 veranschaulicht eine Abwandlung des in 1 dargestellten Verfahrens, bei dem bezugnehmend auf 4a eine haftverbessernde Schicht 20 lediglich in die Aussparungen 103 der einzelnen Halbleiterchips 200 und auf die Seitenflächen der Stege 105, nicht jedoch auf die Oberseiten der zwischen den Chips 200 verbleibenden Stege 105 aufgebracht wird. 4 illustrates a modification of the in 1 illustrated method, with reference to 4a an adhesion-improving layer 20 only in the recesses 103 the individual semiconductor chips 200 and on the side surfaces of the webs 105 but not on the tops of the chips 200 remaining bars 105 is applied.

Bezugnehmend auf 4b wird bei diesem Verfahren die Rakel 400 beim Aufbringen des pastenförmigen Verbindungsmaterials 30 beabstandet zu dem Wafer 100 geführt, um so Verbindungsmaterial 30 sowohl in die Aussparungen 103 als auch auf die Oberseiten der Stege 105 aufzubringen.Referring to 4b in this process, the squeegee 400 during the application of the pasty compound material 30 spaced apart from the wafer 100 led so as connecting material 30 both in the recesses 103 as well as on the tops of the bridges 105 applied.

Ist das Verbindungsmaterial 30 so gewählt, dass es schlecht an dem Halbleitermaterial des Wafers 100 anhaftet, so fließt das Verbindungsmaterial bei einem nachfolgenden Temperschritt in Richtung der Aussparungen 103, woraus ein ausgehärtetes Verbindungsmaterial 32 resultiert, das sich über den Aussparungen 103 aufwölbt, während auf den Stegen 105 kein Verbindungsmaterial verbleibt, wie in 4c dargestellt ist.Is that connecting material 30 chosen so that it bad on the semiconductor material of the wafer 100 adheres, the bonding material flows in a subsequent annealing step in the direction of the recesses 103 , from which a hardened connecting material 32 This results in the recesses 103 bulges while on the jetties 105 no bonding material remains, as in 4c is shown.

Der Wafer 100 wird anschließend in bereits erläuterter Weise zerteilt, und die dadurch erhaltenen Halbleiterchips können unter Verwendung des Verbindungsmaterials 32 in bereits erläuterter Weise auf eine Oberfläche 301 eines Trägers 300 aufgebracht werden, wie in 4d und im Ergebnis in 4e dargestellt ist. Das aufgrund der Aufwölbung des Verbindungsmaterials 32, insbesondere eines Lotmaterials, vorhandene überschüssige Material gewährleistet eine sichere Kontaktierung des Halbleiterchips 200 auf dem Träger 300, wobei das Material beim erneuten Aufschmelzen während des Befestigungsvorganges teilweise zur Seite verdrängt wird, wie 4e zeigt.The wafer 100 is then cut in the manner already explained, and the semiconductor chips obtained thereby can by using the bonding material 32 in a manner already explained on a surface 301 a carrier 300 be applied as in 4d and as a result in 4e is shown. This is due to the bulging of the connecting material 32 , in particular a solder material, existing excess material ensures safe contacting of the semiconductor chip 200 on the carrier 300 wherein the material is partially displaced to the side during remelting during the fastening process, such as 4e shows.

5 veranschaulicht eine Abwandlung des in 4 erläuterten Verfahrens, wobei bezugnehmend auf 5a bei diesem Verfahren ein Wafer 100 verwendet wird, auf dessen Rückseite 102 ganzflächig die haftverbessernde Schicht 20 aufgebracht wurde. Wird die Rakel 400 hierbei entsprechend dem Verfahren gemäß 4 beabstandet zu dem Wafer 100 geführt, so dass auch Verbindungsmaterial 30 oberhalb der Stege 105 aufgebracht wird, und wird anschließend ein Temperschritt durchgeführt (5b), so resultiert hieraus die in 5c dargestellte Anordnung, bei der ausgehärtetes Lotmaterial 32 über die gesamte Rückseite des Wafers verteilt ist. Vorteil ist hierbei, dass durch das überstehende Verbindungsmaterial 32 nach dem Zersägen des Wafers 100 in die einzelnen Halbleiterchips 200 eine sichere elektrisch leitende Verbindung zwischen dem Halbleiterchip 200 und dem Träger 300 gewährleistet ist. 5 illustrates a modification of the in 4 explained method, with reference to 5a a wafer in this process 100 is used on the back 102 over the entire surface the adhesion-improving layer 20 was applied. Will the squeegee 400 here according to the method according to 4 spaced apart from the wafer 100 led, so that also connecting material 30 above the footbridges 105 is applied, and then an annealing step is performed ( 5b ), this results in the 5c illustrated arrangement, in the cured solder material 32 is distributed over the entire back of the wafer. The advantage here is that by the protruding connecting material 32 after sawing the wafer 100 into the individual semiconductor chips 200 a secure electrically conductive connection between the semiconductor chip 200 and the carrier 300 is guaranteed.

Eine Anordnung, die durch Zersägen des Wafers 100 gemäß 5c, und Aufbringen eines erhaltenden Halbleiterchips 200 auf einen Träger 300 erhalten wird, entspricht der in 4e dargestellten Anordnung.An arrangement made by sawing the wafer 100 according to 5c , and applying a receiving semiconductor chip 200 on a carrier 300 is obtained corresponds to the in 4e illustrated arrangement.

2020
haftverbessernde Schichtadhesion improving layer
30, 3230 32
Verbindungsmaterial, LotmaterialConnecting material, solder
100100
HalbleiterwaferSemiconductor wafer
101101
Vorderseite des Halbleiterwafersfront of the semiconductor wafer
102102
Rückseite des Halbleiterwafersback of the semiconductor wafer
103, 103A, 103B103 103A, 103B
Aussparungrecess
104104
Ritzrahmenkerf
105105
Steg aus Wafermaterialweb made of wafer material
106106
AusdampfkanäleAusdampfkanäle
200200
HalbleiterchipSemiconductor chip
202202
Umrandungborder
210210
Aktiver Bauelementbereichactive component region
300300
Trägercarrier
301301
Oberfläche des TrägersSurface of the carrier
400400
Schaber, RakelScraper, doctor

Claims (13)

Verfahren zum Aufbringen eines Halbleiterchips (200) auf einen Träger (300), das folgende Verfahrensschritte umfasst: – Bereitstellen eines Halbleiterwafers (100) mit einer Vorder- und einer Rückseite (101, 102), der eine Anzahl nebeneinander angeordneter Halbleiterchips (200) umfasst, – Herstellen wenigstens einer Aussparung (103; 103A, 103B) in den einzelnen Halbleiterchips (200) ausgehend von der Rückseite (102), – Einbringen eines Verbindungsmaterials (30), in die wenigstens eine Aussparung (130; 103A, 103B), – Zerteilen des Wafers (100) in die einzelnen Halbleiterchips (200) derart, dass auf den einzelnen Halbleiterchips (200) ein die wenigstens eine Aussparung (103; 103A, 103B) mit dem Verbindungsmaterial wenigstens teilweise umgebender Rand (202) verbleibt, – Befestigen eines der Halbleiterchips (200) an der die Aussparung (103) aufweisenden Seite unter Verwendung des Verbindungsmaterials (30) auf einem Träger (300).Method for applying a semiconductor chip ( 200 ) on a support ( 300 ), comprising the following method steps: - providing a semiconductor wafer ( 100 ) with a front and a back ( 101 . 102 ) comprising a number of juxtaposed semiconductor chips ( 200 ), - producing at least one recess ( 103 ; 103A . 103B ) in the individual semiconductor chips ( 200 ) starting from the back ( 102 ), - introducing a connecting material ( 30 ), in which at least one recess ( 130 ; 103A . 103B ), - dividing the wafer ( 100 ) into the individual semiconductor chips ( 200 ) such that on the individual semiconductor chips ( 200 ) the at least one recess ( 103 ; 103A . 103B ) with the connecting material at least partially surrounding edge ( 202 ), - fixing one of the semiconductor chips ( 200 ) at the recess ( 103 ) using the connecting material ( 30 ) on a support ( 300 ). Verfahren nach Anspruch 1, bei dem das Verbindungsmaterial ein pastenförmiges Lotmaterial oder ein elektrisch leitfähiges Klebematerial ist.The method of claim 1, wherein the bonding material a paste-shaped Solder material or an electrically conductive adhesive material. Verfahren nach Anspruch 1 oder 2, bei dem das Befestigen des Halbleiterchips (100) unter Verwendung des Verbindungsmaterials einen Temperschritt umfasst.Method according to Claim 1 or 2, in which the fixing of the semiconductor chip ( 100 ) comprises an annealing step using the bonding material. Verfahren nach Anspruch 1, 2 oder 3, bei dem das Verbindungsmaterial durch Aufbringen auf die Rückseite (102) des Wafers (100) und anschließendes Überstreichen der Rückseite (102) mit einem Schaber (40) in die wenigstens eine Aussparung (103; 103A, 103B) der einzelnen Halbleiterchips (200) eingebracht wird.The method of claim 1, 2 or 3, wherein the bonding material by application to the back ( 102 ) of the wafer ( 100 ) and then repainting the back ( 102 ) with a scraper ( 40 ) in the at least one recess ( 103 ; 103A . 103B ) of the individual semiconductor chips ( 200 ) is introduced. Verfahren nach Anspruch 4, bei dem der Schaber (40) beim Überstreichen die Rückseite (102) berührt.Method according to Claim 4, in which the scraper ( 40 ) when painting the back ( 102 ) touched. Verfahren nach Anspruch 4, bei dem der Schaber (40) beim Überstreichen der Rückseite (102) beabstandet zu der Rückseite (102) geführt wird.Method according to Claim 4, in which the scraper ( 40 ) when sweeping the back ( 102 ) spaced from the back ( 102 ) to be led. Verfahren nach einem der vorangehenden Ansprüche, bei dem nach dem Herstellen der wenigstens einen Aussparung (103; 103A, 103) und vor dem Aufbringen des Verbindungsmaterials (30) eine für das Verbindungsmaterial haftverbessernde Schicht (20) auf die Rückseite (102) des Wafers (100) aufgebracht wird.Method according to one of the preceding claims, in which after the production of the at least one recess ( 103 ; 103A . 103 ) and before applying the bonding material ( 30 ) a layer which improves the adhesion of the bonding material ( 20 ) on the back ( 102 ) of the wafer ( 100 ) is applied. Verfahren nach Anspruch 7, bei dem die haftverbessernde Schicht (20) nur in die wenigstens eine Aussparung (103; 103A, 103B) eingebracht wird.Method according to Claim 7, in which the adhesion-promoting layer ( 20 ) only in the at least one recess ( 103 ; 103A . 103B ) is introduced. Verfahren nach Anspruch 7 oder 8, bei dem die haftverbessernde Schicht (20) aus einem Metall besteht.Method according to Claim 7 or 8, in which the adhesion-improving layer ( 20 ) consists of a metal. Verfahren nach einem der vorangehenden Ansprüche, bei dem vor dem Zerteilen des Wafers (100) ein Temperschritt durchgeführt wird, um das Verbindungsmaterial (30) in einen festeren Zustand zu überführen.Method according to one of the preceding claims, in which prior to the dicing of the wafer ( 100 ) an annealing step is performed to remove the bonding material ( 30 ) in a firmer state. Verfahren nach einem der vorangehenden Ansprüche, bei dem Kanäle (106) in der Umrandung (202) der wenigstens einen Aussparung hergestellt werden, die sich ausgehend von der Aussparung (103) in lateraler Richtung erstrecken.Method according to one of the preceding claims, in which channels ( 106 ) in the border ( 202 ) of the at least one recess are produced, which starting from the recess ( 103 ) extend in a lateral direction. Halbleiterchip (200), der folgende Merkmale aufweist: – eine Vorderseite (101) und eine Rückseite (102), – wenigstens eine in die Rückseite (102) eingebrachte, von einem Rand (202) umgebene Aussparung (103), – ein in die wenigstens eine Aussparung (103) auffüllendes Verbindungsmaterial.Semiconductor chip ( 200 ), comprising: - a front side ( 101 ) and a back ( 102 ), - at least one in the back ( 102 ), from an edge ( 202 ) surrounding recess ( 103 ), - in the at least one recess ( 103 ) filling connecting material. Halbleiterchip nach Anspruch 12, bei dem das Verbindungsmaterial ein Lotmaterial oder ein elektrisch leitfähiges Klebematerial ist.A semiconductor chip according to claim 12, wherein the bonding material a solder material or an electrically conductive adhesive material.
DE10339487A 2003-08-27 2003-08-27 Method for applying a semiconductor chip to a carrier Expired - Fee Related DE10339487B4 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE10339487A DE10339487B4 (en) 2003-08-27 2003-08-27 Method for applying a semiconductor chip to a carrier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10339487A DE10339487B4 (en) 2003-08-27 2003-08-27 Method for applying a semiconductor chip to a carrier

Publications (2)

Publication Number Publication Date
DE10339487A1 true DE10339487A1 (en) 2005-03-31
DE10339487B4 DE10339487B4 (en) 2007-03-15

Family

ID=34223183

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10339487A Expired - Fee Related DE10339487B4 (en) 2003-08-27 2003-08-27 Method for applying a semiconductor chip to a carrier

Country Status (1)

Country Link
DE (1) DE10339487B4 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9030028B2 (en) 2010-07-15 2015-05-12 Infineon Technologies Austria Ag Method for manufacturing semiconductor devices having a metallisation layer
DE102014114517B4 (en) * 2013-10-09 2017-12-21 Infineon Technologies Ag Method for processing a wafer
CN114970441A (en) * 2022-06-06 2022-08-30 江苏泰治科技股份有限公司 Automatic wiring method for IC chip packaging

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373868B2 (en) 2016-01-18 2019-08-06 Infineon Technologies Austria Ag Method of processing a porous conductive structure in connection to an electronic component on a substrate

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1994023454A1 (en) * 1993-03-31 1994-10-13 Siemens Components, Inc. A pedestal lead frame for supporting a semiconductor chip
US5981360A (en) * 1996-07-17 1999-11-09 Commissariat A L'energie Atomique Assembly procedure for two structures and apparatus produced by the procedure applications to microlasers
FR2781924A1 (en) * 1998-07-30 2000-02-04 St Microelectronics Sa Procedure for assembly of integrated circuits including a stage of soldering under mechanical pressure with initial spacing of components determined by the diameter of balls of solder
US20020094604A1 (en) * 1997-10-14 2002-07-18 Masaaki Hayama Method for fabricating a multilayer ceramic substrate
DE10129346A1 (en) * 2001-06-19 2003-01-09 Infineon Technologies Ag Production of a semiconductor component e.g. transistor comprises forming recesses in a wafer from the rear side below active regions. processing the regions of wafer exposed on base of the recesses, and cutting the wafers above the lattice
DE10158754A1 (en) * 2001-11-30 2003-06-18 Osram Opto Semiconductors Gmbh Light emitting semiconductor component, uses conductive adhesive material for joining semiconductor body electrically and thermally to carrier

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD289160A5 (en) * 1989-11-13 1991-04-18 Adw Zi F. Elektronenphysik,De METHOD FOR CONTACTING SEMICONDUCTOR CHIPS
JP2992873B2 (en) * 1995-12-26 1999-12-20 サンケン電気株式会社 Semiconductor device
DE10120917C1 (en) * 2001-04-27 2002-11-28 Infineon Technologies Ag Arrangement with at least two centered stacked semiconductor chips
US7332819B2 (en) * 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1994023454A1 (en) * 1993-03-31 1994-10-13 Siemens Components, Inc. A pedestal lead frame for supporting a semiconductor chip
US5981360A (en) * 1996-07-17 1999-11-09 Commissariat A L'energie Atomique Assembly procedure for two structures and apparatus produced by the procedure applications to microlasers
US20020094604A1 (en) * 1997-10-14 2002-07-18 Masaaki Hayama Method for fabricating a multilayer ceramic substrate
FR2781924A1 (en) * 1998-07-30 2000-02-04 St Microelectronics Sa Procedure for assembly of integrated circuits including a stage of soldering under mechanical pressure with initial spacing of components determined by the diameter of balls of solder
DE10129346A1 (en) * 2001-06-19 2003-01-09 Infineon Technologies Ag Production of a semiconductor component e.g. transistor comprises forming recesses in a wafer from the rear side below active regions. processing the regions of wafer exposed on base of the recesses, and cutting the wafers above the lattice
DE10158754A1 (en) * 2001-11-30 2003-06-18 Osram Opto Semiconductors Gmbh Light emitting semiconductor component, uses conductive adhesive material for joining semiconductor body electrically and thermally to carrier

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
JAAFAR,M.A.S., DENTON,D.D., A Plated Through-Hole Interconnection Technology in Silicon. In: Journal of the Electrochemical Society, ISSN 1234-5678, 1997, Vol.144, S.2490-2495.
JAAFAR,M.A.S., DENTON,D.D., A Plated Through-Hole Interconnection Technology in Silicon. In: Journalof the Electrochemical Society, ISSN 1234-5678, 1997, Vol.144, S.2490-2495. *
Lötpastenauftrag mit Siebdruck. In: EPP Elektronik Produktion und Prüftechnik, ISSN 0943-0962, 1989, Februar, Seite 44
Lötpastenauftrag mit Siebdruck. In: EPP ElektronikProduktion und Prüftechnik, ISSN 0943-0962, 1989, Februar, Seite 44 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9030028B2 (en) 2010-07-15 2015-05-12 Infineon Technologies Austria Ag Method for manufacturing semiconductor devices having a metallisation layer
US9029200B2 (en) 2010-07-15 2015-05-12 Infineon Technologies Austria Ag Method for manufacturing semiconductor devices having a metallisation layer
US9887152B2 (en) 2010-07-15 2018-02-06 Infineon Technologies Austria Ag Method for manufacturing semiconductor devices having a metallisation layer
DE102014114517B4 (en) * 2013-10-09 2017-12-21 Infineon Technologies Ag Method for processing a wafer
US9935060B2 (en) 2013-10-09 2018-04-03 Infineon Technologies Ag Method for processing a wafer and wafer structure
CN114970441A (en) * 2022-06-06 2022-08-30 江苏泰治科技股份有限公司 Automatic wiring method for IC chip packaging
CN114970441B (en) * 2022-06-06 2023-11-28 江苏泰治科技股份有限公司 Automatic wiring method for IC chip package

Also Published As

Publication number Publication date
DE10339487B4 (en) 2007-03-15

Similar Documents

Publication Publication Date Title
DE102008035911B4 (en) Method for manufacturing an integrated circuit module
DE102008057817B4 (en) Device and method with a soldering process
DE102005049687B4 (en) Power semiconductor component in flat conductor technology with vertical current path and method for the production
DE102007025950B4 (en) Semiconductor device and its manufacturing method
DE102006037118B3 (en) Semiconductor switching module for vehicle electrical systems with a plurality of semiconductor chips, use of such a semiconductor switching module and method for producing the same
DE102008023127B4 (en) Semiconductor device and method of manufacture
DE102009016649A1 (en) A semiconductor device and method having first and second carriers
DE102008027703B4 (en) Component, modules and processes for their manufacture
DE112015005836B4 (en) POWER MODULE
DE102011113269A1 (en) Semiconductor module and method for its production
DE2442159A1 (en) PROCESS FOR JOINING FLAT SIDES TOGETHER AND COMPONENTS PRODUCED BY THE PROCESS
DE2840514A1 (en) POWER CONTROL UNIT AND METHOD OF ATTACHING THESE
DE4010370C2 (en) Process for the production of semiconductor components
DE102009034578A1 (en) Semiconductor device and method for manufacturing a semiconductor device
DE112014002322T5 (en) Semiconductor device and semiconductor device manufacturing method
DE102009006152A1 (en) Electronic component and method for producing the electronic component
DE102013101258A1 (en) Semiconductor device using diffusion soldering
EP0811667B1 (en) Method of manufacturing adhesive joints between surfaces, having good mechanical strength
DE102008039389A1 (en) Semiconductor device
DE102012201172A1 (en) Power semiconductor module with embossed base plate and method for producing a power semiconductor module with an embossed base plate
DE2324780B2 (en) METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT
DE2109191A1 (en) Semiconductor component and method for its manufacture
DE102010061573B4 (en) Method for producing a semiconductor component
DE102013114059B4 (en) Semiconductor device and method for its manufacture
DE10339487B4 (en) Method for applying a semiconductor chip to a carrier

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee