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Ein schwieriges Problem, dem sich
Platinenentwickler gegenübersehen,
ist ihr Bedarf, testbezogene Entwurfsentscheidungen zu treffen,
bevor ihr Platinenentwurf vollständig
ist. Dieser Entscheidungsprozeß ist
als Entwurf für
Testbarkeit (DFT = Design for Testability) bekannt. Das Problem
ist insofern schwierig, daß Platinenentwickler
häufig
keine Testexperten sind und daher wenig oder kein Verständnis dafür haben,
wie ihre Platinen tatsächlich getestet
werden. Sogar für
Testexperten kann es die große
Größe und Komplexität mancher
Platinen schwierig machen, die Auswirkungen von Entwurfskompromissen
im Hinblick auf das Testen zu sehen. Leider, sobald ein Entwurf
abgeschlossen ist, sind DFT-Änderungen
im Hinblick auf Neuentwurfaufwand und/oder die Auswirkung von Änderungen
auf den Entwurfsplan einer Platine schwierig zu rechtfertigen.
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Es ist die Aufgabe der vorliegenden
Erfindung, ein Verfahren zum Vorhersagen einer Platinentestabdeckung
mit verbesserten Charakteristika zu schaffen.
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Diese Aufgabe wird durch ein Verfahren
zum Vorhersagen einer Platinentestabdeckung gemäß Anspruch 1 oder 9 gelöst.
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Gemäß einem exemplarischen Ausführungsbeispiel
der Erfindung weist ein Verfahren zum Vorhersagen einer Platinentestabdeckung
folgende Schritte auf: das Aufzählen
von potentiell fehlerhaften Eigenschaften für einen Platinenentwurf; das
Bestimmen wie jede einer Anzahl von potentiellen Testtechniken an
den Platinenentwurf angewendet werden könnte und das Vorhersagen einer
Platinentestabdeckung für
eine oder mehrere Kombinationen der potentiellen Testtechniken.
Die Platinentestabdeckung wird für
eine Kombination aus potentiellen Testtechniken vorhergesagt, durch
Erzeugen einer Eigenschaftseinstufung, die anzeigt, ob eine potentielle
Testtechnik nach der potentiell fehlerhaften Eigenschaft testen
kann und durch Kombinieren von Eigenschaftseinstufungen zum Vorhersagen
einer Platinentestabdeckung für
die Kombination aus potentiellen Testtechniken für jede aufgezählte potentiell
fehlerhafte Eigenschaft.
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Gemäß einem anderen exemplarischen
Ausführungsbeispiel
der Erfindung weist ein Verfahren zum Vorhersagen einer Platinentestabdeckung
das Aufzählen
potentiell fehlerhafter Eigenschaften für einen Platinenentwurf und
das Bestimmen auf, wie jede einer Anzahl von potentiellen Testtechniken
auf den Platinenentwurf angewendet werden kann. Die Bestimmung,
wie jede potentielle Testtechnik auf den Platinenentwurf angewendet
werden kann, umfaßt eine
Aufzählung
von DFT-Merkmalen, die ermöglichen,
daß die
potentiellen Testtechniken den Platinenentwurf testen. Nachfolgend
wird eine Platinentestabdeckung für eine oder mehrere Kombinationen der
potentiellen Testtechniken und aufgezählte DFT-Merkmale vorhergesagt.
Eine Vorhersage wird durch Erzeugen einer Eigenschaftseinstufung
für jede
potentiell fehlerhafte aufgezählte
Eigenschaft durchgeführt,
die anzeigt, ob eine potentielle Testtechnik nach der potentiell
fehlerhaften Eigenschaft testen könnte. Eigenschaftseinstufungen
werden dann kombiniert, um eine Platinentestabdeckung für jede Kombination
aus potentiellen Testtechniken vorherzusagen. Für jede Platinentestabdeckungsvorhersage
und ihre entsprechende Kombination aus potentiellen Testtechniken
wird eine Liste aus DFT-Merkmalen zusammengestellt (wobei die DFT-Merkmale solche sind,
auf denen die Platinentestabdeckungsvorhersage basiert).
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Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnungen
näher erläutert. Es
zeigen:
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1 eine
fehlerhafte Grundgesamtheit und ein VENN-Diagramm von Testvorrichtungen, die
defekte Grundgesamtheit abdecken;
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2 ein
erstes exemplarisches Verfahren zum Vorhersagen einer Platinentestabdeckung;
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3 eine
exemplarische graphische Benutzerschnittstelle, durch die ein Benutzer
mit dem Verfahren aus 2 in
Wechselwirkung treten kann;
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4 ein
zweites exemplarisches Verfahren zum Vorhersagen einer Platinentestabdeckung;
und
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5 eine
exemplarische graphische Benutzerschnittstelle, durch die ein Benutzer
mit dem Verfahren aus 4 in
Wechselwirkung treten könnte.
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Neue Verfahren und Vorrichtungen
zum Charakterisieren einer Platinentestabdeckung wurden in den U.S.-Patentanmeldungen
von Parker u.a. mit dem Titel „Verfahren
und Vorrichtung zum Charakterisieren von Platinentestabdeckung" (Serien-Nr. 10/233,767
eingereicht am 3. September 2002; und Serien-Nr. 10/233,768 eingereicht
am 3. September 2002) offenbart. Diese Anmeldungen sind hierin durch
Bezugnahme für
sämtliche
Offenbarungen aufgenommen.
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Die oben durch Bezugnahme aufgenommenen
Anmeldungen basierten weitgehend auf den Annahmen, daß alle Entwurfsinformationen
einer Platine verfügbar
waren, und daß eine
Anzahl von Tests bereits für
die Platine erzeugt wurde. Testbezogene Entwurfsentscheidungen müssen jedoch üblicherweise
getroffen werden, bevor ein Entwurf einer Platine vollständig ist.
Es wäre
daher wünschenswert, wenn
bestimmte oder alle der Prinzipien, die in den oben durch Bezugnahme
aufgenommenen Patentanmeldungen offenbart sind, verwendet werden könnten, um
die Platinentestabdeckung vor der Fertigstellung des Entwurfs einer
Platine vorherzusagen. Auf diese Weise könnte ein Platinenentwickler
die Platinentestabdeckung für
verschiedene Kombinationen von Testtechniken vorhersagen und intelligente Kompromißentscheidungen
darüber
treffen, wie ein Platinenentwurf modifiziert werden sollte, um einen gewünschten
Pegel einer Testabdeckung zu erreichen.
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Definitionen
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Vor dem Beschreiben von Verfahren
und Vorrichtungen zum Charakterisieren einer Platinentestabdeckung
werden bestimmte Definitionen geliefert.
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Der Ausdruck „Platine" wird hierin verwendet, um eine Anzahl
von vergangenen, aktuellen oder zukünftigen Typen von Schaltungsanordnungen
zu bezeichnen, auf denen Komponenten befestigt oder integriert sind,
einschließlich
gedruckter Schaltungsplatinen, Mehrfachtypmodule und Silizium-In-Paket-Bauelemente.
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Eine „fehlerhafte Eigenschaft" ist eine Eigenschaft,
die inakzeptabel von einer Norm abweicht. Fehlerhafte Eigenschaften
einer Platine können
folgende umfassen, sind jedoch nicht auf dieselben beschränkt:
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- – Eine
offene Lötverbindung.
- – Eine
Lötverbindung
mit nicht ausreichendem, überschüssigem oder
falsch geformten Lötmittel (möglicherweise
mit oder ohne elektrische Anzeichen).
- – Einen
Kurzschluß,
der durch überschüssiges Lötmittel,
gebogene Stifte oder Bauelementfehlausrichtung verursacht wird.
- – Ein
totes Bauelement (z. B. eine integrierte Schaltung, die durch elektrostatisches
Entladen beschädigt
ist, oder ein eingerissener Widerstand).
- – Eine
Komponente, die falsch plaziert ist.
- – Eine
fehlende Komponente.
- – Eine
polarisierte Komponente, die um 180° gedreht ist.
- – Eine
falsch ausgerichtete Komponente (üblicherweise lateral versetzt).
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Zusammen weisen die potentiell fehlerhaften Eigenschaften
für eine
Platine eine „defekte
Grundgesamtheit" auf. 1 stellt eine solche defekte Grundgesamtheit 100 sowie
ein VENN-Diagramm für verschiedene
Testvorrichtungen dar (Tester A, Tester B und Tester C), die die
defekte Grundgesamtheit 100 abdecken. Obwohl 1 ein VENN-Diagramm aus
Testern darstellt, können
die potentiell fehlerhaften Eigenschaften, die eine defekte Grundgesamtheit 100 aufweist
(und sollten üblicherweise)
ohne Bezug darauf aufgezählt
werden, wie die potentiell fehlerhaften Eigenschaften getestet werden
könnten.
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Eine Platine kann nach einer potentiell
fehlerhaften Eigenschaft getestet werden, durch Ausführen eines „Tests". Ein Test, wie er
hierin definiert ist, ist ein Experiment einer beliebigen Komplexität, das bestanden
wird, wenn die getesteten Eigenschaften einer Komponente (oder eines
Satzes von Komponenten) und ihre zugeordneten Verbindungen alle
akzeptabel sind. Ein Test kann fehlschlagen, wenn eine getestete
Eigenschaft nicht akzeptabel ist. Ein einfacher Test kann den Wert
eines einzelnen Widerstands messen. Ein komplexer Test könnte Tausende von
Verbindungen zwischen vielen Komponenten testen. Eine „Testfolge" ist ein Test oder
eine Kombination von Tests, wobei die Sammlung derselben entworfen
ist, um eine Platine ausreichend zu testen, so daß die Platine
wahrscheinlich ihre beabsichtigten Funktionen auf dem Gebiet ausführt.
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Die Tests einer Testfolge entsprechen
einer oder mehreren „Testtechniken". Exemplarische Testtechniken
umfassen, sind jedoch nicht beschränkt auf:
Schaltungsintegrierte
Tests, Grenzabtasttests, (Boundary-Scan-Tests), TestJet-Tests, automatisierte
Röntgeninspektion
(AXI = Automated X-Ray Inspection), und eine automatisierte optische
Inspektion (AOI).
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Eine „Platinentestabdeckungsvorhersage" ist eine Vorhersage
der Qualität
von Tests, die für eine
Platine erzeugt werden können
und könnten,
die einer Kombination von potentiellen Testtechniken unterzogen
wird. Obwohl eine Platinentestabdeckungsvorhersage für eine Platine
erzeugt werden kann, deren Entwurf vollständig ist, kann eine Platinentestabdeckungsvorhersage
ferner für
eine Platine erzeugt werden (und wird vorzugsweise erzeugt), deren
Entwurf unvollständig
ist.
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Ein erstes exemplarisches
Verfahren zum Vorhersagen einer Platinentestabdeckung
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Wie in 2 dargestellt
ist, weist ein erstes exemplarisches Verfahren 200 zum
Vorhersagen einer Platinentestabdeckung folgende Schritte auf: Aufzählen 202 von
potentiell fehlerhaften Eigenschaften für einen Platinenentwurf; Bestimmen 204, wie
jede einer Anzahl von potentiellen Testtechniken auf den Platinenentwurf
angewendet werden könnte; und
Vorhersagen 206 einer Platinentestabdeckung für eine oder
mehrere Kombinationen der potentiellen Testtechniken. Die Platinentestabdeckung
wird für
eine Kombination aus potentiellen Testtechniken vorhergesagt, durch
Erzeugen
208 einer Eigenschaftseinstufung, die anzeigt,
ob eine potentielle Testtechnik nach der potentiell fehlerhaften
Eigenschaft testen könnte
und Kombinieren 210 von Eigenschaftseinstufungen, um eine
Platinentestabdeckung für
die Kombination aus potentiellen Testtechniken vorherzusagen, für jede aufgezählte potentiell fehlerhafte
Eigenschaft.
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Die aufgezählten potentiell fehlerhaften
Eigenschaften für
einen Platinenentwurf können
einige oder alle der potentiell fehlerhaften Eigenschaften umfassen,
die in den Patentanmeldungen von Parker u. a. aufgeführt sind,
die hierin durch Bezugnahme aufgenommen sind. Diese Eigenschaften
umfassen die Eigenschaften des PCOLA/SOQ-Modells (d. h. die Komponenteneigenschaften
von Vorhandensein, Korrektheit, Orientierung, Lebendigkeit und Ausrichtung
(die PCOLA-Eigenschaften)
und die Verbindungseigenschaften von Kurzschluß, Leerlauf und Qualität (die SOQ-Eigenschaften)).
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Der Platinenentwurf, aus dem potentiell
fehlerhafte Eigenschaften aufgezählt
werden, kann in logischen und physischen Entwurfsdaten verkörpert sein
oder alternativ in logischen und nichtphysischen Entwurfsdaten.
Beispiele von logischen Entwurfsdaten umfassen eine Netzliste und
eine Materialliste. Ein Beispiel von physischen Entwurfsdaten sind
die XY-Positionsdaten.
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Wenn einem Platinenentwurf bestimmte oder
alle physischen Entwurfsdaten fehlen, wird der Entwurf als unvollständig betrachtet.
Ein Entwurf kann ferner aus Mangel an Vollständigkeit von logischen Entwurfsdaten
unvollständig
sein. Eine effektive Aufzählung
der PCOLA/SOQ-Eigenschaften ist weitgehend abhängig von der Vollständigkeit
der logischen Entwurfsdaten einer Platine. Kurzschlüsse sind
insofern eine Ausnahme, daß ihre
Aufzählung häufig von
physischen Entwurfsdaten abhängt,
wie z. B. der XY-Position von Stiften und Netzen. Es ist jedoch
möglich,
eine beträchtliche
Anzahl von potentiellen Kurzschlüssen
basierend auf logischen Anzeigen von Stiftnähe aufzuzählen. Ein potentieller Kurzschluß könnte z.
B. für
die Stifte eines Zwei-Anschluß-Bauelements aufgezählt werden.
Potentielle Kurzschlüsse
könnten
ferner für
numerisch benachbarte Stifte einer Komponente aufgezählt werden
(z. B. könnten
potentielle Kurzschlüsse
zwischen Stift 5 und einem der Stifte 4 oder 6,
aber nicht zwischen den Stiften 4 und 6 aufgezählt werden).
Annahmen über
Stiftnähe
könnten
jedoch manchmal ungenau sein. Z. B. sind die Stifte 7 und 8 eines
14-Stift-Doppelreihenpakets,
obwohl dieselben numerisch benachbart sind, an gegenüberliegenden
Seiten des Pakets angeordnet und sind somit nicht benachbart. Bei
der Verwendung von bestimmten einfachen Heuristiken können die
Positionen einer großen
Anzahl von potentiellen Kurzschlüssen
ohne physische Entwurfsdaten geschätzt werden.
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3 stellt
eine exemplarische graphische Benutzerschnittstelle (GUI 300)
zum Anzeigen von Testoptionen 302, 304, 306, 308 an
einen Benutzer dar. Wie in 3 gezeigt
ist, können
die Testoptionen 302-308 auf den potentiellen Testtechniken
basieren, die durch das Verfahren aus 2 betrachtet
werden. Auf diese Weise kann die Auswahl eines Benutzers der Testoptionen 302-308 die
eine oder die mehreren Kombinationen von potentiellen Testtechniken bestimmen,
für die
eine Platinentestabdeckung vorhergesagt wird.
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Eigenschaftseinstufungen können erzeugt und
kombiniert werden, wie in den Patentanmeldungen von Parker u. a.
ausgeführt
ist, die hierin durch Bezugnahme aufgenommen sind. Beim Erzeugen von
Eigenschaftseinstufungen, wie in diesen und anderen Patentanmeldungen
offenbart ist, beziehen sich vollständig getestet, teilweise getestet
und nicht getestet nun auf „Vorhersagen" darüber, ob
eine Eigenschaft durch eine potentielle Testtechnik vollständig getestet,
teilweise getestet oder nicht getestet wird. Separate Eigenschaftseinstufungen
werden vorzugsweise für
jede Kombination aus potentiell fehlerhafter Eigenschaft und potentieller
Testtechnik erzeugt. Auf diese Weise ist es einfacher, Eigenschaftseinstufungen
für unterschiedliche Kombinationen
aus potentiellen Testtechniken zu kombinieren, ohne zuerst die individuellen
Eigenschaftseinstufungen neu erzeugen zu müssen. Wie in den bekannten Patentanmeldungen
von Parker u. a. erläutert
ist, werden Eigenschaftseinstufungen vorzugsweise unter Verwendung
einer MAX-Funktion
kombiniert, bei der zwei teilweise getestete Vorhersagen kombiniert werden,
um eine teilweise getestete Vorhersage zu ergeben (und nicht eine
vollständig
getestete Vorhersage).
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Ein zweites
exemplarisches Verfahren zum Vorhersagen einer Platinentestabdeckung
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4 stellt
ein zweites exemplarisches Verfahren 400 zum Vorhersagen
einer Platinentestabdeckung dar. Das Verfahren 400 weist
das Aufzählen 402 von
potentiell fehlerhaften Eigenschaften für einen Platinenentwurf und
das Bestimmen 404, wie jede der Anzahl von potentiellen
Testtechniken auf den Platinenentwurf angewendet werden kann, auf. Die
Bestimmung, wie jede potentielle Testtechnik auf den Platinenentwurf
angewendet werden kann, umfaßt
eine Aufzählung
der DFT-Merkmale, die die potentiellen Testtechniken zum Testen
des Platinentwurfs aktivieren. Nachfolgend wird die Platinentestabdeckung
für eine
oder mehrere Kombinationen aus potentiellen Testtechniken und aufgezählten DFT-Merkmalen vorhergesagt
406. Eine Vorhersage wird gemacht durch Erzeugen 408 einer
Eigenschaftseinstufung, die anzeigt, ob eine potentielle Testtechnik
nach der potentiell fehlerhaften Eigenschaft testen könnte, für jede aufgezählte potentiell
fehlerhafte Eigenschaft. Eigenschaftseinstufungen werden dann kombiniert
410, um eine Platinentestabdeckung für jede Kombination aus potentiellen
Testtechniken vorherzusagen. Für
jede Platinentestabdeckungsvorhersage und ihre entsprechende Kombination
aus potentiellen Testtechniken wird eine Liste aus DFT-Merkmalen
zusammengesetzt 412 (wobei die DFT-Merkmale solche sind, auf denen
die Platinentestabdeckungsvorhersage basiert).
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Das Verfahren, das in 4 dargestellt ist, ist ähnlich zu
dem Verfahren, das in 2 dargestellt ist,
außer
der Aufzählung
von DFT-Merkmalen. Bei einem bevorzugten Ausführungsbeispiel des Verfahrens
werden aufgezählte
DFT-Merkmale aus
existierenden Merkmalen des Platinenentwurfs sowie vorgeschlagene
Modifikationen an dem Platinenentwurf hergeleitet.
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Wenn z. B. eine der potentiellen
Testtechniken ein Grenzabtasttesten ist (das gemäß IEEE Standard 1149.1 durchgeführt wird),
dann können DFT-Merkmale,
die ein Grenzabtasttesten ermöglichen,
folgende umfassen, sind jedoch nicht auf dieselben beschränkt: 1)
Den Einschluß eines
integrierten Schaltungsknotens (IC-Knoten) in einer Grenzabtastkette,
2 die Einlagerung eines Testzugriffstors (TAP = Test Access Port)
in dem Entwurf einer integrierten Schaltung, und 3) eine Anforderung,
daß das TAP
einen Sondenzugriff aufweist. Wenn eine dieser Merkmale bereits
in einen Platinenentwurf eingelagert wurde, können dieselben als solche aufgezählt werden.
Wenn nicht, könnten
ICs, für
die das Grenzabtasttesten anwendbar und/oder nützlich wäre, unter Verwendung einer
Vielzahl von Heuristiken benachrichtigt werden, und dann könnten vorgeschlagene
Modifikationen an dem Platinenentwurf aufgezählt werden.
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Wenn eine der potentiellen Testtechniken TestJet-Testen
ist, dann ist ein DFT-Merkmal, das ein TestJet-Testen aktiviert,
ein Sondenzugriff zu den Knoten einer Komponente. Wenn ein Sondenzugriff auf
die Knoten einer Komponente nicht bereitgestellt wurde (entweder
beabsichtigt oder weil physische Entwurfsdaten einer Platine noch
nicht erzeugt wurden), dann kann ein Sondenzugriff auf die Knoten
einer Komponente als eine vorgeschlagene Modifikation an einem Platinenentwurf
aufgezählt
werden. Es wird darauf hingewiesen, daß „Modifikation" hierin verwendet
wird, um auf „Änderungen" an einem Platinenentwurf
sowie auf „Hinzufügungen" zu einem Platinenentwurf
hinzuweisen. Wenn ein TestJet-Testen von Komponenten einer Platine
noch berücksichtigt
werden soll, können
einige einfache Heuristiken verwendet werden, um Platinenkomponenten
zu identifizieren, die gute Kandidaten für ein TestJet-Testen sind.
Wenn z. B. eine Komponente eine digitale IC mit einem Dual-In-Line-Paket ist, ist die Komponente
ein guter Kandidat für
ein TestJet-Testen. Eine IC vom Array-Typ ist üblicherweise ein schlechter
Kandidat für
ein TestJet-Testen (d. h., aufgrund des minimalen Anschlußleitungsrahmens
innerhalb solcher Komponenten und der Wahrscheinlichkeit, daß eine interne
Masseebene den kapazitiven TestJet-Sensor blockieren würde). Ein
Pakettyp einer IC kann z. B. aus der Stiftbenennungsübereinkunft
der IC hergeleitet werden.
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Wenn eine der potentiellen Testtechniken eine
automatisierte optische Inspektion (AOI) ist, dann ist ein DFT-Merkmal,
das ein AOI-Testen aktiviert, die optische Sichtbarkeit von einem
oder mehreren Elementen des Platinenentwurfs. Abhängig von
der Komponente oder der Verbindung, die getestet werden soll, kann
eine optische Sichtbarkeit erforderlich sein für: Eine gesamte Komponente,
eine Registrierungseinkerbung einer Komponente, eine Verbindung
zwischen zwei Stiften, einen Abschnitt einer Komponente, auf den
ein überprüfter Text
(z. B. eine Teilnummer) angewendet werden soll etc.
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Wenn von einer Komponente, die in
einem Platinenentwurf gefunden wird, angenommen wird, daß dieselbe
eine höhere
Ausfallrate aufweist als andere Komponenten, dann ist ein DFT-Merkmal,
das ein besseres Testen der Komponente ermöglichen könnte, ein Sondenzugriff auf
die Knoten der Komponente. Ein solcher Sondenzugriff kann die Komponente
unter einer Vielzahl von Testtechniken leichter zu testen machen
(z. B. schaltungsinterner Test, TestJet etc.).
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Obwohl die Kombinationen der Testtechniken,
für die
eine Platinentestabdeckung vorhergesagt wird, automatisch bestimmt
werden können,
ist es häufig
vorteilhaft, potentiel le Testtechniken an einen Benutzer zu übermitteln
(z. B. angezeigt über eine
graphische Benutzerschnittstelle, ausgegeben über eine elektronische Datei
etc.). Auf diese Weise kann einem Benutzer die Option gegeben werden, seine
oder ihre gewünschten
Kombinationen der potentiellen Testtechniken auszuwählen. Eine
Platinentestabdeckung kann dann für eine Kombination aus 1) der
ausgewählten
Kombination aus potentiellen Testtechniken, und 2) allen aufgezählten DFT-Merkmalen,
die der ausgewählten
Kombination aus potentiellen Testtechniken entsprechen, vorhergesagt
werden. Alternativ können
aufgezählte
DFT-Merkmale zu einem Benutzer zusätzlich zu den potentiellen
Testtechniken übermittelt
werden, wodurch einem Benutzer ermöglicht wird, aus den potentiellen
Testtechniken und aufgezählten
DFT-Merkmalen auszuwählen. Auf
diese Weise kann eine Platinentestabdeckung für einen Platinenentwurf vorhergesagt
werden, der nur bestimmte der DFT-Merkmale eingelagert, die für eine Testtechnik
aufgezählt
wurden.
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5 stellt
eine exemplarische graphische Benutzerschnittstelle (GUI, 500) zum
Anzeigen von Testoptionen 502 an einen Benutzer dar. Die
Testoptionen 502 basieren auf potentiellen Testtechniken und
aufgezählten
DFT-Merkmalen. Wenn ein Benutzer eine oder mehrere Testoptionen 502 auswählt, wird
die Platinentestabdeckung für
die ausgewählten Testoptionen
vorhergesagt.
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Eigenschaftseinstufungsgewichtung
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Bei einem der hierin offenbarten
Verfahren können
eine Eigenschaftseinstufungen gemäß einer Gewichtungsstruktur
kombiniert sein. Beispielsweise kann die Gewichtungsstruktur mehr
Gewicht zu potentiell fehlerhaften Eigenschaften zuweisen, die kritischer
für die
Platinenoperation sind, wenn dieselben in tatsächlichen Defekten vorliegen.
Die Gewichtungsstruktur könnte
ferner mehr Gewicht zu potentiell fehlerhaften Eigenschaften zuweisen,
die wahrscheinli cher vorhanden sind als tatsächliche Defekte. Die Gewichtungsstruktur
könnte
ferner andere Formen annehmen, wie in den vorangehend erwähnten U.S.-Patentanmeldungen
von Parker u. a., Serien-Nummer 10/233,768, offenbart wurde.