New! View global litigation for patent families

DE10250818A1 - Datenempfänger und Datenempfangsverfahren - Google Patents

Datenempfänger und Datenempfangsverfahren

Info

Publication number
DE10250818A1
DE10250818A1 DE2002150818 DE10250818A DE10250818A1 DE 10250818 A1 DE10250818 A1 DE 10250818A1 DE 2002150818 DE2002150818 DE 2002150818 DE 10250818 A DE10250818 A DE 10250818A DE 10250818 A1 DE10250818 A1 DE 10250818A1
Authority
DE
Grant status
Application
Patent type
Prior art keywords
data
circuit
receiving
integration
difference
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE2002150818
Other languages
English (en)
Other versions
DE10250818B4 (de )
Inventor
In-Young Chung
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/38Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40Transmitting circuits; Receiving circuits
    • H04L25/45Transmitting circuits; Receiving circuits using electronic distributors
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/356104Bistable circuits using complementary field-effect transistors
    • H03K3/356113Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/356104Bistable circuits using complementary field-effect transistors
    • H03K3/356113Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating pulses not covered by one of the other main groups in this subclass
    • H03K5/01Shaping pulses
    • H03K5/02Shaping pulses by amplifying
    • H03K5/023Shaping pulses by amplifying using field effect transistors
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating pulses not covered by one of the other main groups in this subclass
    • H03K5/01Shaping pulses
    • H03K5/08Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating pulses not covered by one of the other main groups in this subclass
    • H03K5/22Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating pulses not covered by one of the other main groups in this subclass
    • H03K5/22Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals

Abstract

Die Erfindung bezieht sich auf einen Datenempfänger und ein Datenempfangsverfahren, wie sie insbesondere bei der Datenübertragung von Halbleiterbauelementen verwendet werden. DOLLAR A Erfindungsgemäß ist eine Integrationsverstärkungsschaltung (110) vorgesehen, die wenigstens zwei Differenzreferenzsignale (VREF/VREF) und eine Anzahl N von Datensignalen (DATAi) empfängt und Differenzen zwischen den wenigstens zwei Differenzreferenzsignalen und einem oder mehreren N Datensignale integriert und verstärkt. DOLLAR A Verwendung z. B. zur Datenübertragung zwischen Halbleiterbauelementen.

Description

  • [0001]
    Die Erfindung bezieht sich auf einen Datenempfänger und ein Datenempfangsverfahren, wie sie insbesondere für Halbleiterbauelemente, speziell Halbleiterspeicherbauelemente, verwendbar sind.
  • [0002]
    Differentielles Empfangen und/oder Übertragen von Daten ist eine Möglichkeit des Datenempfangs bzw. der Datenübertragung zwischen Halbleiterbauelementen. Diese Vorgehensweise benötigt jedoch eine vergleichsweise große Anzahl an Datenleitungen zum Empfangen/Übertragen der Daten.
  • [0003]
    Fig. 1 zeigt im Blockdiagramm einen Datenempfänger, der mit einer Einzelreferenzsignaltechnik arbeitet. Fig. 2 zeigt in einem Zeitablaufdiagramm die Pegel der Signale von Fig. 1. Wie aus den Fig. 1 und 2 ersichtlich, besitzt ein herkömmlicher Datenempfänger 10 dieses Typs eine einzelne Referenzsignalleitung 1 zum Empfangen eines Referenzsignals VREF sowie eine Anzahl N von Datenleitungen 3, 5, . . ., 7 zum Empfang einer Anzahl N von Daten DATA1, DATA2, . . ., DATAN. Der Datenempfänger 10 vergleicht das Referenzsignal VREF mit jedem Datensignal der N Datenleitungen DATA1, . . ., DATAN und detektiert die empfangenen Daten. Da jedoch der Datenempfänger 10, der diese Einzelreferenzsignaltechnik benutzt, empfindlich gegenüber Rauschen ist, ist er kaum in der Lage, Daten mit hoher Geschwindigkeit zu empfangen. Mit höherer Datenübertragungsgeschwindigkeit wird außerdem aufgrund von Übertragungsleitungsdämpfung die Datengröße geringer. Dadurch wird die Spannungsdifferenz DD1 zwischen dem Referenzsignal VREF und den Daten DATA1, . . ., DATAN verringert, so dass es schwierig wird, die empfangenen Daten exakt zu detektieren.
  • [0004]
    Fig. 3 zeigt im Blockdiagramm einen weiteren Datenempfänger 20, der eine herkömmliche Differenzsignaltechnik verwendet. Fig. 4 zeigt im Zeitablaufdiagramm die Pegel der Signale von Fig. 3. Wie aus den Fig. 3 und 4 ersichtlich, benutzt der Datenempfänger 20 eine Differenzsignaltechnik mit einer Anzahl 2N von Datenleitungen 11, 13, . . ., 15, 17, die zum Empfang einer Anzahl 2N von Daten DATAi, /DATAi, mit i = 1, . . ., N, dienen. Dabei bezeichnen DATAi und /DATAi komplementäre Daten (in den Zeichnungen ist das im Text mit "/" bezeichnete Komplement jeweils durch einen Überstrich wiedergegeben). Wenn die dem Datenempfänger 20 zugeführte Spannungsdifferenz DD2 gleich groß ist wie die dem Datenempfänger 10 zugeführte Spannungsdifferenz DD1, ergibt sich ein reduzierter Amplitudenhub der dem Datenempfänger 20 zugeführten Daten DATAi. Der Datenempfänger 20 kann daher Daten mit relativ hoher Geschwindigkeit empfangen. Jedoch ist die Anzahl an Datenleitungen beim Datenempfänger 20 um N größer als diejenige des Datenempfängers 10 mit Einzelreferenzsignaltechnik.
  • [0005]
    Die Patentschrift US 6.160.423 offenbart eine Hochgeschwindigkeitssignaltechnik. Eine exakte Detektion der empfangenen Daten ist mit dieser Technik jedoch schwierig, da die Auslösepunkte von zwei Invertern eines dort detailliert beschriebenen Empfängers aufgrund von Prozess-, Spannungs- und Temperaturschwankungen variieren. Außerdem ist es schwierig, die empfangenen Daten exakt zu detektieren, wenn die Pegel der Ausgangssignale von dortigen Komparatoren niedrig sind. Es ist folglich schwierig, mit dem dort beschriebenen Empfänger, der bei hoher Frequenz arbeitet, die empfangenen Daten exakt zu detektieren, und es kann während eines Schaltvorgangs von dortigen Schaltern ein Störimpuls auftreten. Zudem benötigt der Entwurf des Empfängers relativ viel Platz, da er von einer XOR-Verknüpfung Gebrauch macht.
  • [0006]
    Der Erfindung liegt als technisches Problem die Bereitstellung eines Datenempfängers und eines Datenempfangsverfahrens zugrunde, die ein relativ niedriges Hochfrequenzrauschen besitzen, vergleichsweise unempfindlich gegenüber Prozess-, Spannungs- oder Temperaturschwankungen sind und Daten zuverlässig detektieren können.
  • [0007]
    Die Erfindung löst dieses Problem durch die Bereitstellung eines Datenempfängers mit den Merkmalen des Anspruchs 1 sowie eines Datenempfangsverfahrens mit den Merkmalen des Anspruchs 11.
  • [0008]
    Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • [0009]
    Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
  • [0010]
    Fig. 1 ein Diagramm eines herkömmlichen Datenempfängers mit Einzelreferenzsignaltechnik,
  • [0011]
    Fig. 2 ein Zeitablaufdiagramm zur Veranschaulichung der Pegel von Signalen in Fig. 1,
  • [0012]
    Fig. 3 ein Blockdiagramm eines herkömmlichen Datenempfängers mit Differenzsignaltechnik,
  • [0013]
    Fig. 4 ein Zeitablaufdiagramm zur Veranschaulichung der Pegel von Signalen in Fig. 3,
  • [0014]
    Fig. 5 ein Blockschaltbild eines erfindungsgemäßen Datenempfängers,
  • [0015]
    Fig. 6 ein Zeitablaufdiagramm von Eingabesignalen und ein Blockschaltbild einer Integrationsverstärkungsschaltung, der diese Signale zugeführt werden,
  • [0016]
    Fig. 7 ein Schaltbild der Integrationsverstärkungsschaltung von Fig. 5,
  • [0017]
    Fig. 8 ein Schaltbild einer Signalbetriebs- und Detektionsschaltung von Fig. 5,
  • [0018]
    Fig. 9 ein Schaltbild einer Zwischenspeicher- und Halteschaltung von Fig. 5 und
  • [0019]
    Fig. 10 ein Blockschaltbild eines weiteren herkömmlichen Datenempfängers.
  • [0020]
    Fig. 5 zeigt einen erfindungsgemäßen Datenempfänger 100 mit einer Datenleitung 103, die zum Empfangen von Daten DATAi dient, und mit zwei Referenzsignalleitungen 101, 105, die zum Empfangen von Differenzreferenzsignalen VREF, /VREF dienen. In alternativen Ausführungen sind die Differenzreferenzsignale VREF, /VREF oszillierende Signale oder Gleichstrom(DC)-Signale. Der Datenempfänger 100 empfängt eine Anzahl N von Daten, mit N als einer natürlichen Zahl, z. B. N = 16, die mit einem Taktsignal CLK synchronisiert sind, gemäß eines Signalintegrationsverfahrens mit hoher Geschwindigkeit, wozu er die beiden Referenzsignalleitungen 101, 105 zum Empfangen der Differenzsignale VREF, /VREF und eine Anzahl N von Datenleitungen zum Empfangen der N Daten verwendet.
  • [0021]
    Der Datenempfänger 100 von Fig. 5 weist eine Integrationsverstärkungsschaltung 110 und eine Detektionsverstärkungsschaltung 130 auf. Die Integrationsverstärkungsschaltung 110 umfasst einen ersten Integrationsverstärkungsschaltkreis 111 und einen zweiten Integrationsverstärkungsschaltkreis 115. Die Detektionsverstärkungsschaltung 130 umfasst eine Signalbetriebs- und Detektionsschaltung 131 sowie eine Zwischenspeicher- und Halteschaltung 137.
  • [0022]
    Der erste Integrationsverstärkungsschaltkreis 111 integriert und verstärkt in Reaktion auf das Taktsignal CLK die Differenz zwischen einem ersten Referenzsignal VREF, das einem ersten Eingangsanschluss über die Signalübertragungsleitung 101 zugeführt wird, und den Daten DATAi, die einem zweiten Eingangsanschluss über die Signalübertragungsleitung 103 zugeführt werden. Dann gibt der erste Integrationsverstärkungsschaltkreis 111 abhängig vom Ergebnis ein erstes Ausgangssignal V1P und ein zweites Ausgangssignal V1N über einen ersten Ausgangsanschluss bzw. einen zweiten Ausgangsanschluss an die Signalbetriebs- und Detektionsschaltung 131 ab. Bei dem ersten Ausgangssignal V1P und dem zweiten Ausgangssignal V1N handelt es sich um Differenzsignale.
  • [0023]
    Der zweite Integrationsverstärkungsschaltkreis 115 integriert und verstärkt in Reaktion auf das Taktsignal CLK die Differenz zwischen einem zweiten Referenzsignal VREF, das einem vierten Eingangsanschluss über die Signalübertragungsleitung 105 zugeführt wird, und den Daten DATAi, die einem dritten Eingangsanschluss über die Signalübertragungsleitung 103 zugeführt werden. Dann gibt der zweite Integrationsverstärkungsschaltkreis 115 abhängig vom Ergebnis ein drittes Ausgangssignal V2P und ein viertes Ausgangssignal V2N über einen dritten bzw. einen vierten Ausgangsanschluss an die Signalbetriebs- und Detektionsschaltung 131 ab. Beim dritten Ausgangssignal V2P und vierten Ausgangssignal V2N handelt es sich um Differenzsignale.
  • [0024]
    Die Signalbetriebs- und Detektionsschaltung 131 detektiert in Reaktion auf das Taktsignal CLK die Differenz zwischen dem ersten Ausgangssignal V1P und dem zweiten Ausgangssignal V1N oder die Differenz zwischen dem dritten Ausgangssignal V2P und dem vierten Ausgangssignal V2N mittels Addieren, Deduzieren und Abtasten. Dann gibt die Signalbetriebs- und Detektionsschaltung 131 ein fünftes Ausgangssignal VOUT und ein sechstes Ausgangssignal VOUTB an die Zwischenspeicher- und Halteschaltung 137 ab. Beim fünften Ausgangssignal VOUT und sechsten Ausgangssignal VOUTB handelt es sich um Differenzsignale. In einer alternativen Ausführungsform besitzt das sechste Ausgangssignal VOUTB einen Massespannungspegel VSS, wenn das fünfte Ausgangssignal VOUT einen Speisespannungspegel VDD aufweist. Das fünfte Ausgangssignal VOUT und das sechste Ausgangssignal VOUTB haben jedoch einen Spannungshub, der nicht größer als der volle CMOS-Hub ist.
  • [0025]
    Die Zwischenspeicher- und Halteschaltung 137 puffert und hält das fünfte Ausgangssignal VOUT und das sechste Ausgangssignal VOUTB und gibt ein siebtes Ausgangssignal Q und ein achtes Ausgangssignal QB ab. Beim siebten Ausgangssignal Q und achten Ausgangssignal QB handelt es sich um Differenzsignale. Das siebte Ausgangssignal Q ist das Signal, das von den Daten DATAi detektiert wird, die der Integrationsverstärkungsschaltung 110 zugeführt werden.
  • [0026]
    Fig. 6 veranschaulicht im Zeitablaufdiagramm Eingangssignale, die der Integrationsverstärkungsschaltung 110 von Fig. 5 zugeführt werden. Wie aus Fig. 6 ersichtlich, umfassen die Signale, die der Integrationsverstärkungsschaltung 110 zugeführt werden, die Daten DATAi, mit i = 1, 2, 3, das erste Referenzsignal VREF und das zweite Referenzsignal /VREF. Die ersten und zweiten Datensignale DATA1, DATA2 entsprechen dem ersten Referenzsignal VREF bzw. dem zweiten Referenzsignal /VREF in Amplitude und Phase.
  • [0027]
    Fig. 7 zeigt eine schaltungstechnische Realisierung der Integrationsverstärkungsschaltung 110 von Fig. 5. Gemäß Fig. 7 umfasst der erste Integrationsverstärkungsschaltkreis 111 eine erste Vorladeschaltung 112 und eine erste Verstärkungsschaltung 113. Die erste Vorladeschaltung 112 beinhaltet einen ersten Kondensator C1, der zwischen eine Speisespannung VDD und einen Knoten NOD1 eingeschleift ist, und einen zweiten Kondensator C3, der zwischen die Speisespannung VDD und einen Knoten NOD2 eingeschleift ist. Des weiteren weist er PMOS- Transistoren P1 bis P3 auf, deren Gate-Elektroden mit dem Taktsignal CLK beaufschlagt werden. Der PMOS-Transistor P1 ist zwischen die Speisespannung VDD und den Knoten NOD1 eingeschleift. Der PMOS- Transistor P3 ist zwischen die Speisespannung VDD und den Knoten NOD2 eingeschleift. Der PMOS-Transistor P2 ist zwischen den Knoten NOD1 und den Knoten NOD2 eingeschleift. Die Knoten NOD1 und NOD2 werden beispielsweise in Reaktion auf eine Deaktivierung des Taktsignals CLK auf den Pegel der Speisespannung VDD vorgeladen.
  • [0028]
    Die erste Verstärkungsschaltung 113 weist einen NMOS-Transistor N1 auf, der zwischen den Knoten NOD1 und einen Knoten NOD3 eingeschleift ist und dessen Gate-Elektrode mit dem ersten Referenzsignal VREF beaufschlagt wird. Des weiteren beinhaltet sie einen NMOS- Transistor N2, der zwischen den Knoten NOD2 und den Knoten NOD3 eingeschleift ist und dessen Gate-Elektrode mit dem Datensignal DATAi beaufschlagt wird. Eine erste Stromquelle 114 ist zwischen den Knoten NOD3 und eine Massespannung VSS eingeschleift und bildet eine Stromsenke für den Knoten NOD3 in Richtung der Massespannung VSS. Das erste Ausgangssignal V1P ist das Ausgangssignal des Knotens NOD2, und das zweite Ausgangssignal V1N ist das Ausgangssignal des Knotens NOD1.
  • [0029]
    Der zweite Integrationsverstärkungsschaltkreis 115 umfasst eine zweite Vorladeschaltung 116 und eine zweite Verstärkungsschaltung 117. Die zweite Vorladeschaltung 116 beinhaltet einen dritten Kondensator C5, der zwischen die Speisespannung VDD und einen Knoten NOD5 eingeschleift ist, und einen vierten Kondensator C7, der zwischen die Speisespannung VDD und einen Knoten NOD4 eingeschleift ist. Des weiteren weist sie PMOS-Transistoren P4, P5, P6 auf, deren Gate-Elektroden mit dem Taktsignal CLK beaufschlagt werden. Der PMOS-Transistor P4 ist zwischen die Speisespannung VDD und den Knoten NOD5 eingeschleift. Der PMOS-Transistor P6 ist zwischen die Speisespannung VDD und den Knoten NOD4 eingeschleift. Der PMOS-Transistor P5 ist zwischen den Knoten NOD4 und den Knoten NOD5 eingeschleift. Die Knoten NOD4 und NOD5 werden beispielsweise in Reaktion auf eine Deaktivierung des Taktsignals CLK auf den Pegel der Speisespannung VDD vorgeladen.
  • [0030]
    Die zweite Verstärkungsschaltung 117 weist einen NMOS-Transistor N4 auf, der zwischen den Knoten NOD4 und einen Knoten NOD6 eingeschleift ist und dessen Gate-Elektrode mit dem zweiten Referenzsignal /VREF beaufschlagt wird. Des weiteren weist sie einen NMOS- Transistor N3 auf, der zwischen den Knoten NOD5 und den Knoten NOD6 eingeschleift ist und dessen Gate-Elektrode mit dem Datensignal DATAi beaufschlagt wird. Eine zweite Stromquelle 118 ist zwischen den Knoten NOD6 und die Massespannung VSS eingeschleift und dient als Stromsenke für den Knoten NOD6 in Richtung der Massespannung VSS. Das dritte Ausgangssignal V2P und das vierte Ausgangssignal V2N sind das Ausgangssignal des Knotens NOD4 bzw. des Knotens NOD5.
  • [0031]
    Die Betriebsweise dieser Integrationsverstärkungsschaltung wird nachfolgend unter Bezugnahme auf die Fig. 6 und 7 erläutert. Wenn beispielsweise der Pegel des ersten Referenzsignals VREF höher als der Signalpegel des Datensignals DATAi ist, integriert und verstärkt der erste Integrationsverstärkungsschaltkreis 111 die Differenz zwischen dem Pegel des ersten Differenzsignals VREF und dem Signalpegel des Datensignals DATAi. Dann gibt der erste Integrationsverstärkungsschaltkreis 111 das zweite Ausgangssignal V1N und das erste Ausgangssignal V1P derart ab, dass das erste Ausgangssignal V1P einen höheren Signalpegel als das zweite Ausgangssignal V1N aufweist.
  • [0032]
    Wenn der Pegel des ersten Referenzsignals VREF niedriger als der Signalpegel des Datensignals DATAi ist, integriert und verstärkt der erste Integrationsverstärkungsschaltkreis 111 die Differenz zwischen dem Pegel des ersten Referenzsignals VREF und dem Signalpegel des Datensignals DATAi. Dann gibt der erste Integrationsverstärkungsschaltkreis 111 das erste Ausgangssignal V1P und das zweite Ausgangssignal V1N derart ab, dass das zweite Ausgangssignal V1N einen höheren Signalpegel als das erste Ausgangssignal V1P aufweist.
  • [0033]
    Wenn der Pegel des ersten Referenzsignals VREF gleich groß wie der Pegel des Datensignals DATAi ist, gibt der erste Integrationsverstärkungsschaltkreis 111 das erste Ausgangssignal V1P und das zweite Ausgangssignal V1N mit gleichem Signalpegel ab.
  • [0034]
    Wenn andererseits der Pegel des zweiten Referenzsignals /VREF höher als der Signalpegel des Datensignals DATAi ist, integriert und verstärkt der zweite Integrationsverstärkungsschaltkreis 115 die Differenz zwischen dem Pegel des zweiten Referenzsignals /VREF und dem Signalpegel des Datensignals DATAi. Dann gibt der zweite Integrationsverstärkungsschaltkreis 115 das vierte Ausgangssignal V2N und das dritte Ausgangssignal V2P dergestalt ab, dass das dritte Ausgangssignal V2P einen niedrigeren Signalpegel aufweist als das vierte Ausgangssignal V2N.
  • [0035]
    Wenn der Pegel des zweiten Referenzsignals /VREF niedriger als der Signalpegel des Datensignals DATAi ist, integriert und verstärkt der zweite Integrationsverstärkungsschaltkreis 115 die Differenz zwischen dem Pegel des zweiten Referenzsignals VREF und dem Signalpegel des Datensignals DATAi. Der zweite Integrationsverstärkungsschaltkreis 115 gibt dann das vierte Ausgangssignal V2N und das dritte Ausgangssignal V2P derart ab, dass das dritte Ausgangssignal V2P einen höheren Signalpegel aufweist als das vierte Ausgangssignal V2N.
  • [0036]
    Wenn dagegen der Pegel des zweiten Referenzsignals /VREF gleich groß wie der Signalpegel des Datensignals DATAi ist, gibt der zweite Integrationsverstärkungsschaltkreis 115 das dritte Ausgangssignal 2VP und das vierte Ausgangssignal V2N mit demselben Signalpegel ab.
  • [0037]
    Fig. 8 zeigt eine schaltungstechnische Realisierung der Signalbetriebs- und Detektionsschaltung 131 von Fig. 5. Wie aus Fig. 8 ersichtlich, umfasst die Signalbetriebs- und Detektionsschaltung 131 in diesem Fall eine Vorladeschaltung 133 und eine Detektionsschaltung 135.
  • [0038]
    Die Vorladeschaltung 133 weist PMOS-Transistoren P11 und P14 auf, deren Gate-Elektroden vom Taktsignal CLK beaufschlagt werden. Der PMOS-Transistor P11 und ein weiterer PMOS-Transistor P12 sind parallel zwischen die Speisespannung VDD und einen Knoten NOD11 eingeschleift, während ein weiterer PMOS-Transistor P13 und der PMOS- Transistor P14 parallel zwischen die Speisespannung VDD und einen Knoten NOD12 eingeschleift sind. Außerdem ist der PMOS-Transistor P12 mit seiner Gate-Elektrode an den Knoten NOD12 angeschlossen, und der PMOS-Transistor P13 ist mit seiner Gate-Elektrode an den Knoten NOD11 angeschlossen. Zwischen den Knoten NOD11 und die Massespannung VSS sind NMOS-Transistoren N11 und N17 seriell eingeschleift. Die Gate-Elektrode des NMOS-Transistors N11 ist mit dem Knoten NOD12 verbunden. Die Gate-Elektrode des NMOS-Transistors N17 wird vom Taktsignal CLK beaufschlagt. Ein NMOS-Transistor N12 und ein NMOS-Transistor N22 sind seriell zwischen den Knoten NOD12 und die Massespannung VSS eingeschleift. Die Gate-Elektrode des NMOS-Transistors N12 ist mit dem Knoten NOD11 verbunden. Die Gate-Elektrode des NMOS-Transistors N22 wird vom Taktsignal CLK beaufschlagt. Das fünfte Ausgangssignal VOUT ist das Ausgangssignal des Knotens NOD11, und das sechste Ausgangssignal VOUTB ist das Ausgangssignal des Knotens NOD12.
  • [0039]
    Beispielsweise lädt die Vorladeschaltung 133 die Knoten NOD11 und NOD12 in Reaktion auf eine Deaktivierung des Taktsignals CLK auf den Pegel der Speisespannung VDD vor.
  • [0040]
    Die Detektionsschaltung 135 weist einen NMOS-Transistor N13 und einen NMOS-Transistor N18 auf, die seriell zwischen den Knoten NOD11 und einen Knoten NOD13 eingeschleift sind. Die Gate-Elektrode des NMOS-Transistors N13 wird vom ersten Ausgangssignal V1P beaufschlagt, während die Gate-Elektrode des NMOS-Transistors N18 vom Taktsignal CLK beaufschlagt wird. Ein NMOS-Transistor N14 und ein NMOS-Transistor N19 sind seriell zwischen den Knoten NOD12 und den Knoten NOD13 eingeschleift. Die Gate-Elektrode des NMOS-Transistors N14 wird vom dritten Ausgangssignal V2P beaufschlagt, während die Gate-Elektrode des NMOS-Transistors N19 vom Taktsignal CLK beaufschlagt wird.
  • [0041]
    Des weiteren sind ein NMOS-Transistor N16 und ein NMOS-Transistor N21 seriell zwischen den Knoten NOD12 und einen Knoten NOD14 eingeschleift. Die Gate-Elektrode des NMOS-Transistors N16 wird vom zweiten Ausgangssignal V1N beaufschlagt, während die Gate-Elektrode des NMOS-Transistors N21 vom Taktsignal CLK beaufschlagt wird. Ein NMOS-Transistor N15 und ein NMOS-Transistor N20 sind seriell zwischen den Knoten NOD11 und den Knoten NOD14 eingeschleift. Die Gate-Elektrode des NMOS-Transistors N15 wird vom vierten Ausgangssignal V2N beaufschlagt, während die Gate-Elektrode des NMOS-Transistors N20 vom Taktsignal CLK beaufschlagt wird. Ein NMOS-Transistor N23 ist zwischen den Knoten NOD13 und die Massespannung VSS eingeschleift. An die Gate-Elektrode des NMOS-Transistors N23 wird eine Vorspannung BIAS angelegt. Ein NMOS-Transistor N24 ist zwischen den Knoten NOD14 und die Massespannung VSS eingeschleift. An die Gate-Elektrode des NMOS-Transistors N24 wird ebenfalls die Vorspannung BIAS angelegt. Die NMOS-Transistoren N 23 und N24 bilden Stromquellen.
  • [0042]
    Fig. 9 zeigt eine schaltungstechnische Realisierung der Zwischenspeicher- und Halteschaltung 137 von Fig. 5. Wie daraus ersichtlich, wird das fünfte Ausgangssignal VOUT an einen Inverter IN2 angelegt, dessen Ausgangsanschluss NOD33 mit der Gate-Elektrode eines NMOS- Transistors N33 verbunden ist. Das sechste Ausgangssignal VOUTB wird an einen Inverter IN1 angelegt, dessen Ausgangsanschluss NOD31 mit der Gate-Elektrode eines NMOS-Transistors N34 verbunden ist. Ein Inverter IN3 ist zwischen den Ausgangsanschluss bzw. Knoten NOD31 und die Gate-Elektrode eines PMOS-Transistors P31 eingeschleift. Zwischen den Ausgangsanschluss bzw. Knoten NOD33 und die Gate-Elektrode eines PMOS-Transistors P32 ist ein Inverter IN4 eingeschleift. Außerdem sind beide PMOS-Transistoren P31 und P33 parallel zwischen die Speisespannung VDD und einen Knoten NOD35 eingeschleift. Jeder der beiden NMOS-Transistoren N31 und N33 ist zwischen den Knoten NOD35 und die Massespannung VSS eingeschleift. Die Gate-Elektroden des PMOS-Transistors P33 und des NMOS-Transistors 31 sind mit einem Knoten NOD37 verbunden.
  • [0043]
    Jeder der beiden PMOS-Transistoren P32 und P34 ist zwischen die Speisespannung und den Knoten NOD37 eingeschleift. Jeder der beiden NMOS-Transistoren N32 und N34 ist zwischen den Knoten NOD37 und die Massespannung VSS eingeschleift. Die Gate-Elektroden des PMOS-Transistors P34 und des NMOS-Transistors N32 sind mit dem Knoten NOD35 verbunden. Das siebte Ausgangssignal Q bildet das Ausgangssignal des Knotens NOD35, und das achte Ausgangssignal QB bildet das Ausgangssignal des Knotens NOD37. Beim siebten Ausgangssignal Q und achten Ausgangssignal QB handelt es sich um komplementäre Signale. Das siebte und achte Ausgangssignal Q, QB der Zwischenspeicher- und Halteschaltung 137 weisen volle CMOS-Digitalsignalpegel auf.
  • [0044]
    Die Betriebsweise des Datenempfängers wird nachfolgend unter Bezugnahme auf die Fig. 6 und 9 beschrieben, wobei zusätzlich angenommen sei, dass die Knoten NOD4 und NOD5 in Fig. 7 und die Knoten NOD11 und NOD12 in Fig. 8 in Reaktion auf eine Deaktivierung des Taktsignals CLK auf den Pegel der Speisespannung VDD vorgeladen werden. Das erste Referenzsignal und das zweite Referenzsignal werden mit VREF bzw. /VREF bezeichnet.
  • [0045]
    Der Datenempfänger 100 detektiert das erste Datensignal DATA1, dessen Logikpegel in einem Zeitintervall T1 von Fig. 6 niedrig ist, in folgender Weise. Die Differenz zwischen dem ersten Datensignal DATA1 und dem ersten Referenzsignal VREF ist kleiner als zwischen dem ersten Datensignal DATA1 und dem zweiten Referenzsignal /VREF. Wenn daher das Taktsignal CLK aktiviert ist, arbeitet der zweite Integrationsverstärkungsschaltkreis 115 von Fig. 7 dominierender als der erste lntegrationsverstärkungsschaltkreis 111. Folglich integriert und verstärkt der zweite Integrationsverstärkungsschaltkreis 115 die Differenz zwischen dem ersten Datensignal DATA1 und der zweiten Referenzspannung NREF und gibt dann entsprechend der Differenz das dritte Ausgangssignal V2P und das vierte Ausgangssignal V2N ab.
  • [0046]
    Somit empfängt die zweite Verstärkungsschaltung 117 von Fig. 7 das zweite Referenzsignal /VREF und das erste Datensignal DATA1, integriert und verstärkt deren Differenz und gibt das dritte Ausgangssignal V2P und das vierte Ausgangssignal V2N entsprechend der Differenz ab. In diesem Fall ist der Pegel des dritten Ausgangssignals V2P niedriger als derjenige des vierten Ausgangssignals V2N.
  • [0047]
    Wenn das Taktsignal CLK und die Vorspannung BIAS aktiviert sind, gibt die Detektionsschaltung 135 von Fig. 8 das sechste Ausgangssignal VOUTB mit dem Pegel der Speisespannung VDD und das fünfte Ausgangssignal VOUT mit dem Pegel der Massespannung VSS in Reaktion auf das dritte Ausgangssignal V2P bzw. das vierte Ausgangssignal V2N ab. Das fünfte Ausgangssignal VOUT und das sechste Ausgangssignal VOUTB sind Differenzsignale und haben keine vollen CMOS-Pegel.
  • [0048]
    Da der NMOS-Transistor N33 der Zwischenspeicher- und Halteschaltung 137 von Fig. 9 in Reaktion auf das vom Inverter IN2 invertierte, fünfte Ausgangssignal VOUT leitend geschaltet wird, nimmt das siebte Ausgangssignal Q niedrigen Logikpegel an. Daher wird das erste Datensignal DATA1, dessen Logikpegel niedrig ist, vom Datenempfänger 100 als niedrig detektiert. Mit anderen Worten empfängt die Detektionsverstärkungsschaltung 130 das zweite Referenzsignal /VREF und das erste Datensignal DATA1 und detektiert das zugeführte erste Datensignal DATA1 als Ergebnis einer Addition, Subtraktion, Abtastung und Zwischenspeicherung.
  • [0049]
    Der Datenempfänger 100 detektiert das zweite Datensignal DATA2, dessen Logikpegel im Zeitintervall T1 von Fig. 6 hoch ist, auf folgende Weise. Die Differenz zwischen dem zweiten Datensignal DATA2 und dem ersten Referenzsignal VREF ist höher als zwischen dem zweiten Datensignal DATA2 und dem zweiten Referenzsignal /VREF. Wenn daher das Taktsignal CLK aktiviert ist, arbeitet der erste Integrationsverstärkungsschaltkreis 111 von Fig. 7 dominierender als der zweite Integrationsverstärkungsschaltkreis 115.
  • [0050]
    Die erste Verstärkungsschaltung 113 von Fig. 7 empfängt folglich das zweite Datensignal DATA2 und das erste Referenzsignal VREF und integriert und verstärkt deren Differenz. Sie gibt dann das erste Ausgangssignal V1P und das zweite Ausgangssignal V1N entsprechend der Differenz ab. In diesem Fall ist der Pegel des ersten Ausgangssignals V1P niedriger als derjenige des zweiten Ausgangssignals V1N.
  • [0051]
    Wenn das Taktsignal CLK und die Vorspannung BIAS aktiviert sind, gibt die Detektionsschaltung 135 von Fig. 8 normalerweise das fünfte Ausgangssignal VOUT auf dem Pegel der Speisespannung VDD und das sechste Ausgangssignal VOUTB auf dem Pegel der Massespannung VSS in Reaktion auf das erste Ausgangssignal V1P bzw. das zweite Ausgangssignal V1N ab. In einigen Fällen kann es sein, dass das fünfte Ausgangssignal VOUT und das sechste Ausgangssignal VOUTB nicht den vollen Spannungshub aufweisen. Daher kann es sein, dass der Pegel des fünften Ausgangssignals VOUT niedriger als der Pegel der Speisespannung VDD ist, und der Pegel des sechsten Ausgangssignals VOUTB ist eventuell höher als der Pegel der Massespannung VSS. In einer weiteren alternativen Ausführungsform sind das fünfte Ausgangssignal VOUT und das sechste Ausgangssignal VOUTB Differenzsignale.
  • [0052]
    Da der NMOS-Transistor 34 der Zwischenspeicher- und Halteschaltung 137 von Fig. 9 in Reaktion auf das vom Inverter IN1 invertierte, sechste Ausgangssignal VOUTB leitend geschaltet wird, gelangt das achte Ausgangssignal QB des Knotens NOD37 auf niedrigen Logikpegel. Da jedoch der PMOS-Transistor P31 durch das sechste Ausgangssignal VOUTB leitend geschaltet wird, gelangt das siebte Ausgangssignal Q des Knotens NOD35 auf hohen Logikpegel. Das siebte und achte Ausgangssignal Q, QB der Zwischenspeicher- und Halteschaltung 137 weisen volle CMOS-Digitalsignalpegel auf. Daher wird das zweite Datensignal DATA2, dessen Logikwert hoch ist, vom Datenempfänger 100 als hoch detektiert.
  • [0053]
    Außerdem detektiert der Datenempfänger 100 das dritte Datensignal DATA3, dessen Logikpegel im Zeitintervall T1 von Fig. 6 hoch ist, in der gleichen Weise wie das zweite Datensignal DATA2. Die Detektion dieses dritten Datenwertes DATA3, dessen Logikpegel hoch ist, braucht daher hier nicht nochmals erläutert werden.
  • [0054]
    Der Datenempfänger 100 detektiert den ersten und dritten Datenwert DATA1, DATA3, deren Logikpegel in einem Zeitintervall T2 von Fig. 6 hoch sind, in folgender Weise. Die zweite Verstärkungsschaltung 117 von Fig. 7 arbeitet dominierender als die erste Verstärkungsschaltung 113, und der Pegel des dritten Ausgangssignals V2P der zweiten Verstärkungsschaltung 117 ist höher als der Pegel des vierten Ausgangssignals V2N.
  • [0055]
    Es ist daher bevorzugt, dass das sechste Ausgangssignal VOUTB von Fig. 8 in Reaktion auf das dem NMOS-Transistor N14 zugeführte, dritte Ausgangssignal auf den Pegel der Massespannung VSS heruntergezogen wird und das fünfte Ausgangssignal VOUT den Pegel der Speisespannung VDD beibehält. Es kann jedoch sein, dass das fünfte Ausgangssignal VOUT und das sechste Ausgangssignal VOUTB nicht den vollen Spannungshub haben. Als Ergebnis gibt die Signalbetriebs- und Detektionsschaltung 131 das fünfte Ausgangssignal VOUT mit dem Pegel der Speisespannung VDD und das sechste Ausgangssignal VOUTB mit dem Pegel der Massespannung VSS an die Zwischenspeicher- und Halteschaltung 137 ab.
  • [0056]
    Der NMOS-Transistor N34 der Zwischenspeicher- und Halteschaltung 137 von Fig. 9 wird in Reaktion auf das Ausgangssignal des Inverters IN1 leitend geschaltet und zieht das achte Ausgangssignal QB auf den Pegel der Massespannung VSS herunter. Der PMOS-Transistor P31 wird in Reaktion auf das Ausgangssignal des Inverters (N3 leitend geschaltet und zieht das siebte Ausgangssignal QB auf den Pegel der Speisespannung VDD hoch. Daher werden der erste oder dritte Datenwert DATA1, DATA3, dessen Logikpegel im Zeitintervall T2 hoch ist, durch den Datenempfänger 100 als hoch detektiert.
  • [0057]
    Der Datenempfänger 100 detektiert den zweiten Datenwert DATA2, dessen Logikpegel im Zeitintervall T2 von Fig. 6 niedrig ist, in folgender Weise. Die erste Verstärkungsschaltung 113 von Fig. 7 arbeitet dominierender als die zweite Verstärkungsschaltung 117, und der Pegel des ersten Ausgangssignals V1P der ersten Verstärkungsschaltung 113 ist höher als derjenige des zweiten Ausgangssignals V1N.
  • [0058]
    Dadurch wird das fünfte Ausgangssignal VOUT von Fig. 8 auf den Pegel der Massespannung VSS in Reaktion auf das dem NMOS-Transistor N13 zugeführte, erste Ausgangssignal V1P heruntergezogen, und das sechste Ausgangssignal VOUTB behält den Pegel der Speisespannung VDD bei. Dabei haben das fünfte Ausgangssignal VOUT und das sechste Ausgangssignal VOUTB normalerweise keine gegenüber dem vollem CMOS-Hub höheren Spannungshübe.
  • [0059]
    Als Ergebnis gibt die Signalbetriebs- und Detektionsschaltung 131 das sechste Ausgangssignal VOUTB mit dem Pegel der Speisespannung VDD und das fünfte Ausgangssignal VOUT mit dem Pegel der Massespannung VSS an die Zwischenspeicher- und Halteschaltung 137 ab. Wenn das fünfte Ausgangssignal VOUT nicht den vollen Spannungshub aufweist, liegt es auf niedrigem Pegel.
  • [0060]
    Der NMOS-Transistor N33 der Zwischenspeicher- und Halteschaltung 137 von Fig. 9 wird in Reaktion auf das Ausgangssignal des Inverters IN2 leitend geschaltet und zieht das siebte Ausgangssignal Q auf den Pegel der Massespannung VSS herunter. Der PMOS-Transistor P32 wird in Reaktion auf das Ausgangssignal des Inverters IN4 leitend geschaltet und zieht das achte Ausgangssignal QB auf den Pegel der Speisespannung VDD hoch. Dadurch wird der zweite Datenwert DATA2, dessen Logikpegel im Zeitintervall T2 niedrig ist, vom Datenempfänger 100 als niedrig detektiert.
  • [0061]
    Fig. 10 zeigt im Blockschaltbild einen weiteren erfindungsgemäßen Datenempfänger 200, der ungeradzahlige Datensignale empfängt. Eine Integrationsverstärkungsschaltung 110A und ein Detektionsverstärker 130A des Datenempfängers 200 detektieren den N-ten Datenwert, während eine Integrationsverstärkungsschaltung 110B und ein Detektionsverstärker 130B des Empfängers 200 den (N-1)-ten Datenwert detektieren. Dazu beinhalten sie jeweils zwei Integrationsverstärkungsschaltkreise 111A und 115A bzw. 111B und 115B, die in ihrer Struktur und Betriebsweise den beiden Integrationsverstärkungsschaltkreisen 111 und 115 von Fig. 7 entsprechen können. Der Detektionsverstärker 130A von Fig. 10 kann ebenfalls in seinem Aufbau und in seiner Betriebsweise dem Detektionsverstärker 130 von Fig. 5 entsprechen. Die Betriebsweise des Empfängers 200 ist daher unter Berücksichtigung der Betriebsweise des Datenempfängers 100 von Fig. 5 ohne weiteres verständlich.
  • [0062]
    Der Detektionsverstärker 130A von Fig. 10 tastet die Ausgangssignale des Integrationsverstärkungsschaltkreises 110A in Reaktion auf ein Taktsignal CLK ab und verstärkt sie und detektiert ungeradzahlige Datenwerte Q_OD des Datensignals DATAi, das über die Datenleitung 103 zugeführt wird, und gibt diese ab. Der Detektionsverstärker 130B von Fig. 10 tastet die Ausgangssignale des Integrationsverstärkungsschaltkreises 110B in Reaktion auf das invertierte Taktsignal CLKB ab und verstärkt diese und detektiert geradzahlige Datenwerte Q_EV des Datensignals DATAi, das über die Datenleitung 103 zugeführt wird, und gibt diese ab. Der Detektionsverstärker 130B kann in seinem Aufbau wiederum dem Detektionsverstärker 130 von Fig. 5 entsprechen. Eine detaillierte weitere Erläuterung des Datenempfängers 200 von Fig. 10 ist daher nicht erforderlich.
  • [0063]
    Der Datenempfänger 100 oder 200 gemäß der Erfindung empfängt somit Daten und Differenzreferenzsignale und detektiert Daten in einer stabilen Weise mittels Signalintegration. Er ist daher in der Lage, Daten mit hoher Geschwindigkeit unter Verwendung einer Differenzsignaltechnik und je einer Datenleitung für jeden Datenwert zu detektieren. Wenn der herkömmliche, mit Differenzsignaltechnik arbeitende Datenempfänger beispielsweise sechzehn Datenwerte gleichzeitig mit hoher Geschwindigkeit empfangen soll, benötigt er zweiunddreißig Signalleitungen. Demgegenüber benötigt der erfindungsgemäße Datenempfänger hierfür nur sechzehn Datenleitungen und zwei Differenzreferenzsignalleitungen.
  • [0064]
    Der erfindungsgemäße Datenempfänger weist außerdem einen relativ niedrigen Stromverbrauch auf und benötigt wenig Entwurfsfläche. Da der erfindungsgemäße Datenempfänger synchron zum Taktsignal arbeitet, kann er Daten mit hoher Frequenz und in stabiler Weise detektieren. Außerdem kann er die Daten auch dann exakt detektieren, wenn die Differenz zwischen Pegeln von Signalen, die der Integrationsverstärkungsschaltung zugeführt werden, relativ klein sind oder Prozess-, Spannungspegel- oder Temperaturschwankungen auftreten.
  • [0065]
    Wie oben erläutert, sind folglich der erfindungsgemäße Datenempfänger, der eine Signalintegrationstechnik verwendet, und das erfindungsgemäße Datenempfangsverfahren in der Lage, Hochfrequenzrauschen zu reduzieren, das erzeugt wird, wenn Daten mit hoher Geschwindigkeit detektiert werden. Außerdem können der erfindungsgemäße Datenempfänger und das erfindungsgemäße Datenempfangsverfahren, welche Signale integrieren und verstärken, die über zwei Referenzsignalleitungen und eine Datenleitung für jeden Datenwert zugeführt werden; und Daten detektieren, die Daten präzise mit hoher Geschwindigkeit unter Verwendung der Differenzsignaltechnik unabhängig von Prozess-, Spannungspegel- oder Temperaturschwankungen detektieren.
  • [0066]
    Zusätzlich zu den in den Fig. 5 und 10 veranschaulichten Ausführungsformen sind weitere Ausführungsformen des erfindungsgemäßen Datenempfängers möglich. So sind außer den exemplarisch gezeigten Realisierungen für den Fachmann auch noch andere Realisierungen für die jeweilige Integrationsverstärkungsschaltung 110, 110A, 110B der Fig. 5, 7 und 10 möglich. Dies gilt analog für die Signalbetriebs- und Detektionsschaltung 131 und die Zwischenspeicher- und Halteschaltung 137, für die nur beispielhaft die schaltungstechnischen Realisierungen in den Fig. 5 und 8 bzw. 5 und 9 angegeben sind.
  • [0067]
    Es ist des weiteren zu erwähnen, dass die oben beschriebenen, exemplarischen Ausführungsformen auf spezielle, zu identifizierende Logikpegel und Polaritäten, negativ (N) und positiv (P), Bezug nehmen, es versteht sich jedoch für den Fachmann, dass funktionell gleichartige Schaltungsauslegungen mit den entgegengesetzten Logikpegeln und/oder Polaritäten realisierbar sind.

Claims (17)

1. Datenempfänger, gekennzeichnet durch eine Integrationsverstärkungsschaltung (110, 110A, 110B) zum Empfangen von wenigstens zwei Differenzsignalen (VREF, /VREF) und einer Anzahl N von Datensignalen (DATAi) und zum Integrieren und Verstärken von Differenzen zwischen den wenigstens zwei Differenzsignalen einerseits und einem oder mehreren der N Datensignale andererseits.
2. Datenempfänger nach Anspruch 1, weiter dadurch gekennzeichnet, dass
die Integrationsverstärkungsschaltung wenigstens ein erstes und wenigstens ein zweites Differenzsignal (V1N, V1P, V2N, V2P) abgibt und
eine Detektionsverstärkungsschaltung (130, 130A, 130B) vorgesehen ist, welche das wenigstens eine erste und das wenigstens eine zweite Differenzsignal empfängt und die Differenz des wenigstens einen ersten und des wenigstens einen zweiten Differenzsignals detektiert, um den Datenwert eines oder mehrerer der N Datensignale zu detektieren.
3. Datenempfänger nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Integrationsverstärkungsschaltung die Differenz zwischen einem über eine erste Signalübertragungsleitung zugeführten, ersten Referenzsignal und den über eine dritte Signalübertragungsleitung zugeführten N Datensignalen oder die Differenz zwischen einem über eine zweite Signalübertragungsleitung zugeführten, zweiten Referenzsignal und den N Datenleitungen in Reaktion auf ein Taktsignal CLK integriert und verstärkt und wenigstens ein erstes und wenigstens ein zweites Differenzsignal abgibt.
4. Datenempfänger nach Anspruch 2 oder 3, weiter dadurch gekennzeichnet, dass die Integrationsverstärkungsschaltung einen ersten Integrationsverstärkungsschaltkreis (111) zum Integrieren und Verstärken der Differenz zwischen einem ersten Referenzsignal und den N Datensignalen und Abgeben wenigstens eines ersten Differenzsignals in Reaktion auf ein Taktsignal und einen zweiten Integrationsverstärkungsschaltkreis (115) zum Integrieren und Verstärken der Differenz zwischen einem zweiten Referenzsignal und den N Datensignalen und Abgeben wenigstens eines zweiten Differenzsignals in Reaktion auf das Taktsignal umfasst und die Detektionsverstärkungsschaltung in Reaktion auf das Taktsignal arbeitet, wobei das erste und das zweite Referenzsignal Differenzsignale sind.
5. Datenempfänger nach Anspruch 4, weiter dadurch gekennzeichnet, dass das erste Referenzsignal einem ersten Eingangsanschluss des ersten Integrationsverstärkungsschaltkreises über eine erste Signalübertragungsleitung zugeführt wird und das zweite Referenzsignal einem ersten Eingangsanschluss des zweiten Integrationsverstärkungsschaltkreises über eine zweite Signalübertragungsleitung zugeführt wird, während eines oder mehrere der N Datensignale einem jeweiligen zweiten Eingangsanschluss des ersten und des zweiten Integrationsverstärkungsschaltkreises über eine dritte Signalübertragungsleitung zugeführt werden.
6. Datenempfänger nach Anspruch 4 oder 5, weiter dadurch gekennzeichnet,
dass der erste Integrationsverstärkungsschaltkreis folgende Elemente enthält:
- eine erste Vorladeschaltung (112) zum Vorladen des Pegels des ersten Differenzsignals auf den Pegel einer ersten Speisespannung (VDD) in Reaktion auf einen ersten Zustand des Taktsignals und
- eine erste Verstärkungsschaltung (113) zum Integrieren und Verstärken der Differenz zwischen dem ersten Referenzsignal und einem oder mehreren der N Datensignale und Abgeben des ersten Differenzsignals in Reaktion auf einen zweiten Zustand des Taktsignals,
und der zweite Integrationsverstärkungsschaltkreis folgende Elemente enthält:
- eine zweite Vorladeschaltung (116) zum Vorladen des Pegels des zweiten Differenzsignals auf den Pegel der ersten Speisespannung in Reaktion auf den ersten Zustand des Taktsignals und
- eine zweite Verstärkungsschaltung (117) zum Integrieren und Verstärken der Differenz zwischen dem zweiten Differenzsignal und einem oder mehreren der N Datensignale und Abgeben des zweiten Differenzsignals in Reaktion auf den zweiten Zustand des Taktsignals.
7. Datenempfänger nach einem der Ansprüche 4 bis 6, weiter dadurch gekennzeichnet, dass die Detektionsverstärkungsschaltung folgende Elemente enthält:
- eine Detektionsschaltung (131) zum Detektieren und Verstärken der Differenz des ersten Differenzsignals oder der Differenz des zweiten Differenzsignals und Abgeben wenigstens eines dritten Differenzsignals (VOUT, VOUTB) und
- eine Zwischenspeicherschaltung (137) zum Zwischenspeichern des dritten Differenzsignals, wobei das dritte Differenzsignal auf den Pegel der ersten Speisespannung in Reaktion auf den ersten Zustand des Taktsignals und auf einen CMOS-Pegel in Reaktion auf den zweiten Zustand des Taktsignals vorgeladen wird.
8. Datenempfänger nach Anspruch 2, dadurch gekennzeichnet, dass
die Integrationsverstärkungsschaltung eine erste Integrationsverstärkungsschaltung (110A) zum Integrieren und Verstärken der Differenz zwischen wenigstens zwei Differenzreferenzsignalen und den N Datensignalen und Abgeben wenigstens eines ersten Differenzsignals oder wenigstens eines zweiten Differenzsignals in Reaktion auf ein Taktsignal und eine zweite Integrationsverstärkungsschaltung (110B) zum Integrieren und Verstärken der Differenz zwischen den wenigstens zwei Differenzreferenzsignalen und den N Datensignalen und Abgeben wenigstens eines dritten Differenzsignals oder wenigstens eines vierten Differenzsignals in Reaktion auf das Taktsignal umfasst und
die Detektionsverstärkungsschaltung eine erste Detektionsverstärkungsschaltung (130A) zum Detektieren und Verstärken der Differenz des ersten Differenzsignals oder der Differenz des zweiten Differenzsignals und Detektieren ungeradzahliger Datenwerte der N Datensignale in Reaktion auf das Taktsignal und eine zweite Detektionsverstärkungsschaltung (130B) zum Detektieren und Verstärken der Differenz des dritten Differenzsignals oder der Differenz des vierten Differenzsignals und Detektieren geradzahliger Datenwerte der N Datensignale in Reaktion auf ein invertiertes Taktsignal umfasst.
9. Datenempfänger nach einem der Ansprüche 2 bis 8, weiter dadurch gekennzeichnet, dass die wenigstens zwei Differenzreferenzsignale Gleichstromsignale oder oszillierende Signale sind.
10. Datenempfänger nach einem der Ansprüche 2 bis 9, weiter dadurch gekennzeichnet, dass eines oder mehrere der N Datensignale einpolige Signale sind.
11. Datenempfangsverfahren, gekennzeichnet durch folgende Schritte:
a) Integrieren und Verstärken der Differenz zwischen wenigstens zwei Differenzreferenzsignalen (VREF, /VREF) und einer Anzahl von N von Datensignalen (DATAi) und Abgeben wenigstens eines ersten Differenzsignals oder wenigstens eines zweiten Differenzsignals in Reaktion auf ein Taktsignal (CLK) und
b) Detektieren und Verstärken der Differenz des wenigstens einen ersten Differenzsignals oder der Differenz des wenigstens einen zweiten Differenzsignals und Detektieren eines oder mehrerer der N Datensignale in Reaktion auf das Taktsignal.
12. Datenempfangsverfahren nach Anspruch 11, weiter dadurch gekennzeichnet, dass der Schritt α folgende Teilschritte umfasst:
1. Vorladen der Pegel des wenigstens einen ersten Differenzsignals und des wenigstens einen zweiten Differenzsignals auf einen ersten Speisespannungspegel (VDD) in Reaktion auf einen ersten Zustand des Taktsignals und
2. Integrieren und Verstärken der Differenz zwischen den wenigstens zwei Differenzreferenzsignalen und einem oder mehreren der N Datensignale und Abgeben des wenigstens ersten Differenzsignals oder wenigstens einen zweiten Differenzsignals in Reaktion auf einen zweiten Zustand des Taktsignals.
13. Datenempfangsverfahren nach Anspruch 11 oder 12, weiter dadurch gekennzeichnet, dass die zwei Differenzreferenzsignale, die im Schritt a empfangen werden, Gleichstromsignale oder oszillierende Signale sind.
14. Datenempfangsverfahren nach einem der Ansprüche 11 bis 13, weiter dadurch gekennzeichnet, dass das oder die einen oder mehreren der N Datensignale, die im Schritt α empfangen werden, einpolige Signale sind.
15. Datenübertragungsverfahren nach einem der Ansprüche 11 bis 14, weiter dadurch gekennzeichnet, dass die wenigstens zwei Differenzreferenzsignale über eine erste Signalübertragungsleitung bzw. eine zweite Signalübertragungsleitung in Reaktion auf ein Taktsignal zugeführt werden und die N Datensignale über eine dritte Signalübertragungsleitung zugeführt werden.
16. Datenempfangsverfahren nach einem der Ansprüche 11 und 13 bis 15, weiter dadurch gekennzeichnet, dass der Schritt α folgende Teilschritte umfasst:
1. Vorladen der Pegel des wenigstens einen ersten Differenzsignals und des wenigstens einen zweiten Differenzsignals auf einen ersten Speisespannungspegel in Reaktion auf einen ersten Zustand des Taktsignals und
2. Integrieren und Verstärken der Differenz zwischen einem ersten der wenigstens zwei Differenzreferenzsignale und einem oder mehreren der N Datensignale und Abgeben des wenigstens einen ersten Differenzsignals in Reaktion auf einen zweiten Zustand des Taktsignals und/oder Integrieren und Verstärken der Differenz zwischen einem zweiten der wenigstens zwei Differenzreferenzsignale und einem oder mehreren der N Datensignale und Abgeben des wenigstens einen zweiten Differenzsignals.
17. Datenempfangsverfahren nach einem der Ansprüche 11 bis 16, weiter dadurch gekennzeichnet, dass der Schritt b) folgende Teilschritte umfasst:
1. Detektieren und Verstärken der Differenz des wenigstens einen ersten Differenzsignals oder der Differenz des wenigstens einen zweiten Differenzsignals und Abgeben wenigstens eines dritten Differenzsignals und
2. Vorladen des wenigstens einen dritten Differenzsignals auf den ersten Speisespannungspegel in Reaktion auf den ersten Zustand des Taktsignals und Abgeben des wenigstens einen dritten Differenzsignals mit CMOS-Pegel in Reaktion auf den zweiten Zustand des Taktsignals.
DE2002150818 2001-10-23 2002-10-23 Datenempfänger und Datenempfangsverfahren Expired - Fee Related DE10250818B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20010065448A KR100468717B1 (ko) 2001-10-23 2001-10-23 신호적분을 이용하는 데이터 리시버 및 데이터 수신 방법
KR2001-0065448 2001-10-23

Publications (2)

Publication Number Publication Date
DE10250818A1 true true DE10250818A1 (de) 2003-06-26
DE10250818B4 DE10250818B4 (de) 2007-09-06

Family

ID=19715332

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2002150818 Expired - Fee Related DE10250818B4 (de) 2001-10-23 2002-10-23 Datenempfänger und Datenempfangsverfahren

Country Status (4)

Country Link
US (1) US6819146B2 (de)
JP (1) JP4091401B2 (de)
KR (1) KR100468717B1 (de)
DE (1) DE10250818B4 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061282B2 (en) * 2004-02-05 2006-06-13 Integrated Technology Express Inc. Differential signal pairs generator
KR100532507B1 (ko) * 2004-03-05 2005-11-30 삼성전자주식회사 안정된 출력 스윙 폭과 안정된 지연 시간을 가지는 증폭회로
KR100782305B1 (ko) 2006-01-09 2007-12-06 삼성전자주식회사 3개의 전송선의 차동신호화에 의한 데이터 신호 송수신장치 및 송수신 방법
KR100744141B1 (ko) 2006-07-21 2007-07-24 삼성전자주식회사 싱글 엔디드 신호 라인의 가상 차동 상호 연결 회로 및가상 차동 신호 방식
KR101147360B1 (ko) 2010-08-31 2012-05-23 매그나칩 반도체 유한회사 버퍼링 회로 및 이를 구비하는 반도체 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355391A (en) * 1992-03-06 1994-10-11 Rambus, Inc. High speed bus system
DE4427972C1 (de) * 1994-08-08 1995-07-27 Siemens Ag Integrierbare Taktrückgewinnungsschaltung
US5488322A (en) * 1994-08-29 1996-01-30 Kaplinsky; Cecil H. Digital interface circuit with dual switching points for increased speed
DE19654221B4 (de) * 1996-12-23 2005-11-24 Telefonaktiebolaget Lm Ericsson (Publ) Leitungsanschlußschaltkreis
US6160423A (en) * 1998-03-16 2000-12-12 Jazio, Inc. High speed source synchronous signaling for interfacing VLSI CMOS circuits to transmission lines

Also Published As

Publication number Publication date Type
JP2003188927A (ja) 2003-07-04 application
US6819146B2 (en) 2004-11-16 grant
US20030076134A1 (en) 2003-04-24 application
KR20030034494A (ko) 2003-05-09 application
DE10250818B4 (de) 2007-09-06 grant
KR100468717B1 (ko) 2005-01-29 grant
JP4091401B2 (ja) 2008-05-28 grant

Similar Documents

Publication Publication Date Title
US6211716B1 (en) Baseline wander compensation circuit and method
US6320406B1 (en) Methods and apparatus for a terminated fail-safe circuit
US5140179A (en) Master-slave type flip-flop circuit
US4785200A (en) Self correcting single event upset (SEU) hardened CMOS register
US4394587A (en) CMOS Differential comparator with hysteresis
US6826390B1 (en) Receiver, transceiver circuit, signal transmission method, and signal transmission system
US4763023A (en) Clocked CMOS bus precharge circuit having level sensing
US6633188B1 (en) Sense amplifier-based flip-flop with asynchronous set and reset
US6232810B1 (en) Flip-flop
US5086236A (en) Synchronizing circuit of two clock signals
US5528185A (en) CMOS strobed comparator with programmable hysteresis
US5959492A (en) High speed differential driver circuitry and methods for implementing the same
US6507224B1 (en) High speed input receiver for generating pulse signal
US4663701A (en) Voltage level shifter
US5504782A (en) Current mode transmitter and receiver for reduced RFI
US6614371B2 (en) Synchronous data serialization circuit
US6060909A (en) Compound domino logic circuit including an output driver section with a latch
US4820939A (en) Finite metastable time synchronizer
US6429692B1 (en) High speed data sampling with reduced metastability
US5585747A (en) High speed low power sense amplifier
US6225826B1 (en) Single ended domino compatible dual function generator circuits
EP0692872A2 (de) Abtastbare durch einen Einphasen-Takt betätigbare Verriegelungsschaltung
US6583400B2 (en) Multichannel receiver circuit for parallel reception
US4611183A (en) Digital decorrelating random data generator
US6492836B2 (en) Receiver immune to slope-reversal noise

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H04L 2502

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140501