DE10211933C1 - Verfahren und Anordnung zur Erkennung von möglichen Angriffen auf die Schlüsselgenerierung digitaler Schlüssel - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren zur Erkennung von Angriffen auf die Erzeugung digitaler Schlüssel, bei dem Daten in zumindest zwei parallelen Verarbeitungsströmen geführt werden, wobei der erste Verarbeitungsstrom eine Bitfolge erzeugt und der zweite Verarbeitungsstrom Störungen des ersten Verarbeitungsstroms erkennt und signalisiert, und eine Schaltungsanordnung, bestehend aus einer ersten Teilschaltung und einer zweiten Teilschaltung. Die beiden Teilschaltungen sind über eine erste und eine zweite Verbindung verbunden, wobei die erste Teilschaltung mittels eines Bitfolgeerzeugungsgliedes in zeitlicher Folge eine erste Bitfolge erzeugt, die über die erste Verbindung der zweiten Teilschaltung zugeführt wird und die erste Teilschaltung ein erstes Bitauswahlglied aufweist, das aus der ersten Bitfolge ein Bit auswählt.

Description

Die Erfindung betrifft ein Verfahren zur Erkennung von An­ griffen auf die Erzeugung digitaler Schlüssel, bei dem Daten in zumindest zwei parallelen Verarbeitungsströmen geführt werden, wobei der erste Verarbeitungsstrom eine Bitfolge er­ zeugt und der zweite Verarbeitungsstrom Störungen des ersten Verarbeitungsstroms erkennt und signalisiert, und eine Schal­ tungsanordnung, bestehend aus einer ersten Teilschaltung und einer zweiten Teilschaltung. Die beiden Teilschaltungen sind über eine erste und eine zweite Verbindung verbunden, wobei die erste Teilschaltung mittels eines Bitfolgeerzeugungsglie­ des in zeitlicher Folge eine erste Bitfolge erzeugt, die über die erste Verbindung der zweiten Teilschaltung zugeführt wird und die erste Teilschaltung ein erstes Bitauswahlglied auf­ weist, das aus der ersten Bitfolge ein Bit auswählt.

Digitale Daten sicherheitsrelevanter digitaler Anwendungen werden durch digitale Schlüsselworte verschlüsselt. Je höher das Sicherheitsbedürfnis der Anwendung ist, desto öfter wer­ den neue Schlüssel zur Verschlüsselung generiert. Diese Schlüssel werden automatisch in digitalen Schaltungen nach definierten Algorithmen ständig neu erzeugt. Gelingt einem Angreifer ein Angriff auf das Schlüsselerzeugungssystem, so erhält dieser die Möglichkeit die Verschlüsselung zu manipu­ lieren oder auszuschalten und so Klartextdaten zur weiteren Analyse zu verwenden.

Ein Schlüsselerzeugungssystem kann bestehen aus z. B. einem Bitfolgeerzeugungsglied, einem Bitauswahlglied, einem Multi­ plexer und einem Schieberegister. Die in Fig. 1 als Schal­ tungsanordnung (1) dargestellte Schaltung zeigt ein solches Schlüsselerzeugungssystem. Dabei erzeugt ein erster Verarbei­ tungsstrom in Schaltungsanordnung (1) eine Bitfolge. Diese Bitfolge entsteht, indem jedes erzeugte Bit in ein Schiebere­ gister eingelesen und für jeden Takt in dem Schieberegister um eine Position weitergeschoben wird.

Das in Teilschaltung (1) dargestellte Schlüsselerzeugungssy­ stem kann in der Form erweitert werden, daß das erwähnte Schieberegister als Polynomialschieberegister ausgeführt ist, wobei das "höchstwertige" Bit an vorbestimmten Stellen im Schieberegister mittels eines XOR-Glieds in das Schieberegi­ ster rückgekoppelt wird.

Mögliche Angriffe auf ein solches Schlüsselerzeugungssystem sind, z. B. durch den Einsatz von Nadeln auf die Verbindungs­ leitungen zwischen den einzelnen Bauteilen, die Informationen auf diesen Leitungen auf einem bestimmten Wert zu halten. Ein anderes Angriffsszenario wäre die Abschaltung des Taktgebers der Schaltung. Durch diese Angriffe kann eine Erzeugung oder eine Übernahme neuer Schlüssel in das Schieberegister verhin­ dert werden und so eine Generierung eines neuen Schlüssels unterbunden werden.

Um solche Angriffe zu erkennen, könnte nun eine parallele Schaltungsanordnung mit gleichem Aufbau und gleicher Funktion realisiert werden und die Ausgangssignale der beiden Schal­ tungen miteinander verglichen werden. Weichen die beiden Aus­ gangssignale voneinander ab, ist das ein Hinweis auf einen Fehler oder eine Störung in der Schaltung. Auch ist das ein Hinweis auf einen möglichen Angriff auf die Schaltung.

Um dies zu realisieren, wird jedoch der doppelte Platz benö­ tigt, als er für eine einfache Schaltungsausführung erforder­ lich wäre.

Alternativ kann ein aus der Druckschrift DE 41 36 960 A1 be­ kanntes Verfahren zum seriellen Vergleich von Elementen aus Bitströmen herangezogen werden. Dabei werden die als Ver­ gleichsgrundlage dienenden Daten in ein weiteres Schieberegi­ ster geladen, wobei der Inhalt des Schieberegisters nach dem Anlegen eines Taktes, beginnend mit dem Inhalt der Zelle des höchstwertigen Bits verglichen wird. Nachteilig daran ist, daß noch immer ein zu hoher Schaltungsaufwand erforderlich ist, da zur Erstellung der Vergleichsschaltung ein Schiebere­ gister erforderlich ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsan­ ordnung und ein Verfahren zu realisieren, das das Schlüsse­ lerzeugungssystem auf Fehler und Störungen überwacht, auftre­ tende Störungen feststellt und einen deutlich geringeren Platzbedarf erfordert als parallele, gleich ausgestattete und gleich ausgeführte Schaltungsanordnungen.

Diese Aufgabe wird durch das in Patentanspruch 1 vorgeschla­ gene Verfahren und die Maßnahmen des Patentanspruch 6 er­ füllt.

Es ist ein Verfahren vorgeschlagen, bei dem die Daten in zu­ mindest zwei parallelen Verarbeitungsströmen geführt werden. Dabei erzeugt der erste Verarbeitungsstrom eine Bitfolge. Diese Bitfolge entsteht, indem jedes erzeugte Bit in ein Schieberegister eingelesen und für jeden Takt in dem Schiebe­ register um eine Position weiterverlagert wird. Ein erzeugtes Bit wird dabei bei seiner Entstehung an eine parallele Schal­ tungsanordnung übergeben und in dieser für eine definierte Anzahl von Takten, z. B. m-Takten, gespeichert.

Nach dem Ablauf von m-Takten hat das Bit die Stelle "m" des Schieberegisters erreicht. An dieser Stelle "m" besitzt das Schieberegister einen Ausgang, der mit einer Vergleichsein­ richtung verbunden ist. Ebenso nach m-Takten übergibt die zweite Schaltungsanordnung das gespeicherte Bit an die Ver­ gleichseinrichtung der zweiten Teilschaltung, d. h. es liegen zum gleichen Zeitpunkt die beiden Bit an der Vergleichsein­ richtung an. Zu diesem Zeitpunkt erhält die Vergleichsein­ richtung ein Signal das sie veranlaßt die Werte an ihren bei­ den Eingängen miteinander zu vergleichen.

Im Falle einer störungsfreien Verarbeitung gleichen sich die Werte dieser beiden Bits, und die Vergleichseinrichtung gibt keinen Alarm. Ist in einer der beiden Schaltungen eine Stö­ rung aufgetreten, möglicherweise durch einen bewußt herbeige­ führten Angriff, unterscheiden sich die beiden Bit an der Vergleichseinrichtung zum Zeitpunkt "m", und die Vergleich­ seinrichtung gibt ein Signal zur Alarmgenerierung ab.

Dieses Verfahren überwacht bzw. beobachtet immer nur den Wert eines Bits in einer parallelen Schaltung zum Zeitpunkt "m". Eine vorteilhafte Ausgestaltung der Erfindung schlägt vor, diesen Vergleich an mehr Stellen der Bitfolge, bzw. des Schieberegisters und für mehr Bits durchzuführen. Die paral­ lele Schaltungsanordnung (2) wäre dann entsprechend öfter auszuführen.

Für einen Angreifer bietet sich nun noch die Möglichkeit, den generierten Alarm durch einen Nadelangriff an die Ausgangs­ leitung der Vergleichseinrichtung zu unterbinden. Dies kann durch eine weitere vorteilhafte Ausgestaltung der Erfindung dadurch verhindert werden, daß eine zweite Vergleichseinrich­ tung die jeweils invertierten Bits zum Zeitpunkt "m" ver­ gleicht und im Falle einer Differenz zwischen diesen beiden Bits einen Alarm bzw. ein Signal zur Alarmgenerierung abgibt.

Eine weitere Ausgestaltung verhindert einen Angriff in vor­ teilhafter Weise dadurch, daß bei monotonen Bitfolgen, die nur die Werte "1" oder "0" beinhalten ebenfalls ein Alarmsi­ gnal abgegeben wird.

Eine vorteilhafte Ausgestaltung der Erfindung sieht erfin­ dungsgemäß den Vergleich eines Bits nach m-Takten an der Stelle "m" eines Schieberegisters vor, auch wenn dieses als Polynomialschieberegister ausgeführt ist. Dazu ist erfin­ dungsgemäß die Teilschaltung (2) um ein XOR-Glied, einen Mul­ tiplexer und eine ODER-Verknüpfung erweitert.

Hierbei übernimmt das XOR-Glied die gleiche Aufgabe wie die zur Rückkopplung des höchstwertigen Bits zuständigen XOR- Glieder des Polynomialschieberegisters. Ziel dabei ist es, das "höchstwertige" Bit in der parallelen Teilschaltung (2) in gleicher Weise wirken zu lassen, wie es dies in Teilschal­ tung (1) innerhalb des Polynomialschieberegisters bewerkstel­ ligt.

Die weiteren zusätzlichen Bauteile wie der Multiplexer und das ODER-Glied dienen dazu, die Übernahme des "höchstwerti­ gen" Bits zum richtigen Takt sicherzustellen.

Im weiteren sei die Erfindung unter Bezugnahme auf die Figu­ ren und anhand eines Ausführungsbeispiels näher erläutert.

Es zeigen:

Fig. 1 Schaltungsanordnung ohne Polynomialverknüpfung am Schieberegister,

Fig. 2 Schaltungsanordnung mit Polynomialverknüpfung am Schieberegister.

Fig. 1 zeigt dabei die parallele Anordnung der Teilschaltung 1 und Teilschaltung 2, wobei die Teilschaltung 1 besteht aus:

• - einem Bitfolgeerzeugungsglied 1.1
• - einem Bitauswahlglied 1.2
• - einem Multiplexer 1.3
• - einem Schieberegister 1.4
• - einem ersten Schaltungsausgang 1.5
• - und einem zweiten Schaltungsausgang 1.6.

Die Teilschaltung 2 besteht aus

• - einer Aktivierungseinrichtung 2.1
• - einem Zählglied 2.2
• - einem Speicher-Flip-Flop 2.3
• - einer Vergleichseinrichtung 2.4
• - einem ersten Schaltungseingang 2.5
• - einem zweiten Schaltungseingang 2.6
• - und einem Schaltungsausgang 2.7.

Das Bitfolgeerzeugungsglied 1.1 erzeugt zum Takt "0" ein Bit. Dieses wird über den ersten Ausgang 1.1.1 des Bitfolgeerzeu­ gungsglieds 1.1 und den Ausgang 1.5 der ersten Teilschaltung 1 über den ersten Schaltungseingang 2.5 der zweiten Teil­ schaltung 2 an den Zwischenspeicher 2.3 an dessen erstem Ein­ gang 2.3.1 übergeben und in diesem gespeichert.

Parallel zu der Speicherung im Zwischenspeicher 2.3 wird das Bit über das Bitauswahlglied 2.1 an das Zählglied 2.2 weiter­ gegeben und dort ein Zähler zurückgesetzt. Parallel dazu wird in der ersten Teilschaltung 1 das Bit über das Bitauswahl­ glied 1.2 an den Multiplexer 1.3 weitergegeben, der dies an das Schieberegister 1.4 weitergibt. Die beiden Bitauswahl­ glieder 2.1 und 1.2 gehen zur Bitauswahl nach dem gleichen Algorithmus vor. Mit jedem Takt der Schaltung wird das Bit um eine Stufe in dem Schieberegister 1.4 weitergeschoben.

Zur Überprüfung des Schieberegisterinhalts an der Stelle "m" nach m-Takten ist an der Stelle "m" des Schieberegisters 1.4 ein Ausgang 1.4.2 des Schieberegisters 1.4 mit dem Schal­ tungsausgang 1.6 verbunden, der wiederum mit dem Schaltungs­ eingang 2.6 der zweiten Teilschaltung 2 verbunden ist. Dieser Schaltungseingang 2.6 der Teilschaltung 2 stellt wiederum ei­ nen dritten Eingang 2.4.3 der Vergleichseinrichtung 2.4 dar.

Das Zählglied 2.2 enthält, z. B. durch die Produktion vorge­ geben, eine Information über die Zahl der Takte "m". Erreicht die Schaltung den Takt "m", gibt das Zählglied 2.2 ein Signal an den Zwischenspeicher 2.3 und an die Vergleichseinrichtung 2.4, wobei der Zwischenspeicher über seinem zweiten Eingang 2.3.2 veranlaßt wird, daß gespeicherte Bit über seinen Aus­ gang 2.3.3 an die Vergleichseinrichtung 2.4 auszugeben. An dieser Vergleichseinrichtung 2.4 stehen zum Zeitpunkt des Taktes "m" die folgenden Bits an:

• 1. Der Inhalt des Schieberegisters 1.4 an der Stelle "m" am dritten Eingang 2.4.3 der Vergleichseinrichtung 2.4,
• 2. das gespeicherte Bit aus dem Zwischenspeicher 2.3 am zweiten Eingang der Vergleichseinrichtung 2.4.2 und
• 3. ein Startsignal für die Vergleichseinrichtung 2.4, jetzt zu vergleichen, aus dem Zählglied 2.2 am Eingang 2.4.1 der Vergleichseinrichtung.

Sollten durch irgendeinen Angriff oder eine Störung in der Teilschaltung 1 oder in der Teilschaltung 2 die beiden Bits an den Eingängen 2.4.2 und 2.4.3 unterschiedlich sein, so gibt die Vergleichseinrichtung 2.4 am Ausgang 2.4.4 ein Si­ gnal aus, das wiederum am Ausgang der Teilschaltung 2.2.7 an­ liegt. Dieser Ausgang bzw. das am Schaltungsausgang 2.7 der Teilschaltung 2 anliegende Signal kann im weiteren zur Gene­ rierung eines Alarms oder zur Abschaltung der gesamten Teil­ schaltung 1 und 2 dienen.

Ist das Schlüsselerzeugungssystem wie in Fig. 2 und Teil­ schaltung 1 mit einem Polynomialschieberegister ausgestattet, so wird nach den Positionen "j" und "h" über eine XOR- Einrichtung das "höchstwertige" Bit des Polynomialschiebere­ gisters in das Schieberegister rückgekoppelt. Der besonderen Eigenschaft dieser Schaltungsanordnung wird in der erfin­ dungsgemäßen Teilschaltung 2 in Fig. 2 entsprechend Rechnung getragen. Dazu wird die Teilschaltung 2 der Fig. 2 gegenüber der Teilschaltung 2 in Fig. 1 um folgende Komponenten erwei­ tert:

• - ein dritter Schaltungseingang 2.8
• - ein XODER-Glied 2.9
• - einen Multiplexer 2.10
• - ein ODER-Glied 2.11.

Die Erzeugung des Bits erfolgt dabei analog zu Teilschaltung 1 in Fig. 1. Durch das XODER-Glied nach der Stelle "j" im Polynomialschieberegister wird das Bit bis zum Takt "m" ver­ ändert. Diese Veränderung muß in der Vergleichsschaltung, Teilschaltung 2, nachvollzogen werden.

Dazu wird das höchstwertige Bit aus dem Polynomialschiebere­ gister an einem dritten Schaltungsausgang 1.8 der ersten Teilschaltung 1 und über einen dritten Schaltungseingang 2.8 der zweiten Teilschaltung 2 aus-, bzw. eingelesen.

Die Aufgabe des XODER-Gliedes 2.9 der Teilschaltung 2 ist es, gleich wirksam dem XODER-Glied innerhalb des Polynomialschie­ beregisters zu wirken. Um dies sicherzustellen, wird das "höchstwertige" Bit am ersten Eingang 2.9.1 des XODER-Gliedes 2.9 in das XODER-Glied 2.9 eingelesen. Parallel dazu erfolgt die Rückkopplung des gespeicherten Bits aus dem Zwischenspei­ cher 2.3 über dessen Ausgang 2.3.3 an den zweiten Eingang 2.9.2 des zweiten XODER-Gliedes 2.9.

Das Zählglied 2.2 wird um einen Ausgang 2.2.4 erweitert. Die­ ser Ausgang zählt nicht nur jeden "nullten" oder jeden "m­ ten" Takt, sondern dieser Ausgang zählt nun den Takt "j". Da­ mit verfügt das Zählglied für jeden vorbestimmten Zeitpunkt über einen definierten Ausgang, der mit einem Oder-Glied zu­ sammengefaßt an den Zwischenspeicher als Schaltimpuls überge­ ben wird.

Zum Takt "j" wird der Zwischenspeicher 2.3 über das ODER- Glied 2.11 und den Multiplexer 2.10 zum Einlesen des Bits aus dem XODER-Glied 2.9 aufgefordert. Dieses Bit verbleibt in dem Zwischenspeicher 2.3, bis der Takt "m" erreicht ist. Zum Zeitpunkt des Taktes "m" erfolgt dann der Vergleich in der Vergleichseinrichtung 2.4 analog zur Teilschaltung 2 der Fig. 1.

Claims (19)

1. Verfahren, bei dem Daten in zumindest zwei parallelen Ver­ arbeitungsströmen geführt werden, wobei ein erster Verarbei­ tungsstrom eine Bitfolge erzeugt, und ein zweiter Verarbei­ tungsstrom Störungen des ersten Verarbeitungsstromes erkennt und signalisiert, dadurch gekennzeichnet, daß jedes im ersten Verarbeitungsstrom erzeugte Bit in ein Schie­ beregister eingelesen wird, und parallel an den zweiten Ver­ arbeitungsstrom übergeben wird und dort für eine Zeit von m- Takten gespeichert und nach dem Erreichen des "m-ten" Taktes mit dem Wert an der Stelle "m" der erzeugten Bitfolge des er­ sten Verarbeitungsstromes verglichen wird.

2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, daß bei Ungleichheit der Werte ein Signal abgegeben wird.

3. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß ein Vergleich von mehr als einem Bit erfolgt.

4. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß der invertierte Wert des für m-Takte gespeicherten Bits mit dem invertierten Wert des an der Stelle "m" der Bit­ folge des ersten Verarbeitungsstroms liegenden Bits verglichen wird.

5. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß die erzeugte Bitfolge niemals aus gleichen Werten, zu­ sammengesetzt ist.

6. Verfahren nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß die Bitfolge des ersten Verarbeitungsstroms um eine Po­ lynomverknüpfung erweitert wird.

7. Schaltungsanordnung bestehend aus einer ersten Teil­ schaltung (1) und einer zweiten Teilschaltung (2), die über eine erste und zweite Verbindung (1.5-2.5 und 1.6-­ 2.6) verbunden sind, wobei die erste Teilschaltung (1) mittels eines Bitfolgeerzeugungsgliedes (1.1) in zeitli­ cher Folge eine erste Bitfolge erzeugt, die über die er­ ste Verbindung (1.5-2.5) der zweiten Teilschaltung (2) zugeführt wird und die erste Teilschaltung (1) ein er­ stes Bitauswahlglied (1.2) aufweist, das aus der ersten Bitfolge ein Bit auswählt und die zweite Teilschaltung (2) ein zweites Bitauswahlglied (2.1) aufweist, das aus der ersten Bitfolge jeweils das selbe Bit auswählt wie das erste Bitauswahlglied (1.2), wobei in der zweiten Teilschaltung (2) das ausgewählte Bit in einem Zwischen­ speicher (2.3) gespeichert und nach Ablauf einer ersten vorbestimmten Zeit an einem zweiten Eingang (2.4.2) ei­ ner Vergleichseinrichtung (2.4) anliegt, wobei in der ersten Teilschaltung (1) das ausgewählte Bit einem Bit­ folgewandler (1.9) zugeführt wird, der eine zweite Bit­ folge vorbestimmter Länge erzeugt, wobei nach Ablauf der ersten vorbestimmten Zeit das ausgewählte Bit an einer ersten vorbestimmten Stelle der zweiten Bitfolge steht, und über die zweite Verbindung (1.6-2.6) an einem er­ sten Eingang (2.4.3) der Vergleichseinrichtung (2.4) an­ liegt.

8. Schaltungsanordnung nach Patentanspruch 7, da­ durch gekennzeichnet, daß in einem Zählglied (2.2) die erste vorbestimmte Zeit ab­ läuft und bei Beginn der ersten vorbestimmten Zeit das Zählglied den Zwischenspeicher (2.3) veranlasst das Bit zu speichern und nach Ablauf der ersten vorbestimmten Zeit das Zählglied (2.2) die Vergleichseinrichtung (2.4) veranlasst, die an deren ersten und zweiten Eingängen (2.4.2 und 2.4.3) anliegenden Bit miteinander zu ver­ gleichen.

9. Schaltungsanordnung nach einem der vorhergehenden Pa­ tentansprüche, dadurch gekennzeich­ net, daß der Zwischenspeicher immer nur ein Bit speichert.

10. Schaltungsanordnung nach einem der vorhergehenden Pa­ tentansprüche, dadurch gekennzeich­ net, daß der Zwischenspeicher (2.3) durch ein Speicher Flip-Flop realisiert ist.

11. Schaltungsanordnung nach einem der vorhergehenden Pa­ tentansprüche, dadurch gekennzeich­ net, daß der Bitfolgewandler (1.9) aus einem Multiplexer (1.3) und einem Schieberegister (1.4) aufge­ baut ist.

12. Schaltungsanordnung nach einem der vorhergehenden Pa­ tentansprüche, dadurch gekennzeich­ net, daß der Bitfolgewandler (1.9) um eine Po­ lynomverknüpfung erweitert ist.

13. Schaltungsanordnung nach einem der vorhergehenden Pa­ tentansprüche, dadurch gekennzeich­ net, daß die Polynomverknüpfung ein höchstwer­ tiges Bit des Bitfolgewandlers (1.9) an einer zweiten vorbestimmten Stelle in die Bitfolge zurückführt.

14. Schaltungsanordnung nach den Patentansprüchen 12-13, dadurch gekennzeichnet, daß die Polynomverknüpfung das höchstwertige Bit des Bitfol­ gewandlers (1.9) an einer dritten vorbestimmten Stelle in die Bitfolge zurückführt.

15. Schaltungsanordnung nach Patentanspruch 12 bis 14, dadurch gekennzeichnet, daß die Zurückführung des höchstwertigen Bits über ein X- Oder Glied erfolgt.

16. Schaltungsanordnung nach den Patentansprüchen 12 bis 15, dadurch gekennzeichnet, daß das höchstwertige Bit des Bitfolgewandlers (1.9) über eine dritte Verbindung (1.8-2.8) der zweiten Teil­ schaltung zugeführt wird und in der zweiten Teilschal­ tung (2) das selbe Bit zu einer zweiten vorbestimmten Zeit über einen Rückkoppler (2.12) in den Zwischenspei­ cher abgelegt wird.

17. Schaltungsanordnung nach Patentanspruch 16, da­ durch gekennzeichnet, daß der Rückkoppler (2.12) aus einem X-Oder Glied (2.9) und ei­ nem Multiplexer (2.10) besteht und in gleicher Weise das höchstwertige Bit dem Zwischenspeicher (2.3) zuführt, wie es in der Polynomverknüpfung des Bitfolgewandlers (1.9) der Bitfolge zugeführt wird, wobei über den Multi­ plexer (2.10) des Rückkopplers (2.12) auch das Bit zu Beginn der ersten vorbestimmten Zeit in den Zwischen­ speicher überführt wird.

18. Schaltungsanordnung nach Patentanspruch 16-17, da­ durch gekennzeichnet, daß das Zählglied (2.2) nach einer zweiten und dritten vorbe­ stimmten Zeit den Zwischenspeicher veranlasst das an ei­ nem Ausgang (2.10.3) des Rückkopplers anliegende Bit zu speichern.

19. Schaltungsanordnung nach Patentanspruch 18, dadurch ge­ kennzeichnet, daß die Ausgänge (2.2.3, 2.2.4, 2.2.5) des Zählglieds (2.2) einem Oder-Glied (2.11) zugeführt wer­ den, das den Zwischenspeicher veranlaßt, das an einem Ausgang (2.10.3) des Rückkopplers anliegende Bit zu speichern.