DE10202274A1 - Integrated semiconductor circuit especially for power electronics has alternating conductivity doping types from drift region across double tubs to substrate - Google Patents
Integrated semiconductor circuit especially for power electronics has alternating conductivity doping types from drift region across double tubs to substrateInfo
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Abstract
Description
Die Erfindung betrifft eine integrierte Halbleiterschaltungsanordnung gemäß dem Oberbegriff von Anspruch 1. The invention relates to an integrated Semiconductor circuit arrangement according to the preamble of claim 1.
Bei der Weiterentwicklung der Technologie integrierter Schaltkreise wird besonders Augenmerk gelegt unter anderem auf die Erzielung immer höherer Integrationsdichten und auf die Verbesserung der Funktionszuverlässigkeit der integrierten Halbleiterschaltungsanordnungen in den Anwendungen. Dies trifft insbesondere auch auf den Bereich der sogenannten Leistungshalbleiterelektronik zu. Ein besonderes Problem in diesem Bereich ist die Notwendigkeit der elektrischen Isolation von Bereichen der Halbleiterschaltungsanordnung, welche im Hinblick auf die ihnen zugeführten elektrischen Potenziale große Unterschiede aufweisen. Integrated in the advancement of technology Circuits are given special attention among other things on achieving ever higher integration densities and on improving the operational reliability of the integrated semiconductor circuit arrangements in the applications. This also applies to the area of so-called Power semiconductor electronics too. A special problem in this area is the need for electrical Isolation of areas of the semiconductor circuit arrangement, which with regard to the electrical potentials supplied to them show great differences.
So ist es zum Beispiel im Bereich der Leistungshalbleiterelektronik notwendig, Steuerkreise, welche massebezogen arbeiten und welche deshalb als Low-Side der Schaltungsanordnung bezeichnet werden, von denjenigen Schaltungsbereichen zu isolieren, welche nicht massebezogen arbeiten und welche deshalb als sogenannte High-Side der integrierten Halbleiterschaltungsanordnung bezeichnet werden. For example, in the area of Power semiconductor electronics necessary, control circuits which are ground-related work and which therefore as low-side of the Circuit arrangement are referred to by those circuit areas isolate which are not mass related and which are therefore as the so-called high-side of the integrated Semiconductor circuit arrangement are referred to.
Zur Erzielung derartiger Isolationsmechanismen wurden sogenannte Doppelwannenisolationsstrukturen vorgesehen, welche ein erstes oder inneres Dotierwannengebiet und ein zweites oder äußeres Dotierwannengebiet aufweisen und in welche eine jeweilige Halbleiterbauelementeanordnung mit jeweils mindestens einem Halbleiterbauelement mit einem entsprechenden Driftgebiet eingebettet ist. Diese Anordnung befindet sich dann in einem entsprechenden Halbleitersubstratbereich eingebettet. Das Vorsehen einer derartigen Doppelwannenisolationsstruktur gewährleistet zum Einen die erforderliche Isolation oder Plasmaisolation des jeweiligen Bauelements oder der Halbleiterbauelementeanordnung und insbesondere des jeweiligen Hochinjektionsbauelements, auch in Bezug auf Leckströme. Die Doppelnatur der Isolationswannenstruktur ist notwendig, um im Betrieb aufgrund von Streuinduktivitäten gegebenenfalls auftretende transiente Ströme ebenfalls aufzunehmen und abzuschotten. Diese Doppelnatur ist also auch notwendig, um im Betrieb die Spannungsisolation von transienten Über- und Unterspannungen zu gewährleisten, bei denen die Spannung an dem einen oder anderen Anschluss des umgebenen Bauelementes oder der Bauelementanordnung durch den Einfluss der Lastinduktivität oder von Streuinduktivitäten über die Zwischenkreisspannung ansteigen bzw. unter die Masse abfallen kann. To achieve such isolation mechanisms so-called double-tub insulation structures are provided, which a first or inner doping well region and a second or have outer doping well region and into which one respective semiconductor component arrangement with each at least one semiconductor component with a corresponding one Drift area is embedded. This arrangement is then in a corresponding semiconductor substrate area embedded. The provision of such On the one hand, double-tub insulation structure ensures the required insulation or plasma isolation of the respective component or the Semiconductor component arrangement and in particular the respective high-injection component, also with regard to leakage currents. The double nature of the insulation tray structure is necessary to possibly in operation due to leakage inductances occurring transient currents and foreclose. This dual nature is also necessary in order to Operation the voltage isolation of transient over and To ensure undervoltage, in which the voltage on the one or other connection of the surrounding component or the component arrangement by the influence of Load inductance or of leakage inductances over the DC link voltage may rise or drop below ground.
Bekannte Doppelwannenisolationsstrukturen, wie sie zum Beispiel aus der DE 199 06 384 A1 bekannt ist, sind aber auf bestimmte Halbleiterbauelementetypen und zusätzlich auf bestimmte Anschlusskonfigurationen in Bezug auf das zugrunde liegende Halbleitersubstrat beschränkt. Des Weiteren sind häufig zusätzliche Hochspannungsisolationen in Bezug auf die Anschlussmetallisierungen erforderlich, weil die Natur der bekannten Doppelwannenisolationsstrukturen bestimmte Anschlussgeometrien der Halbleiterbauelementeanordnungen in den Driftzonen erzwingt. Known double-tub insulation structures, such as for Example is known from DE 199 06 384 A1, but are based on certain types of semiconductor devices and additionally certain connection configurations related to that horizontal semiconductor substrate limited. Furthermore are often additional high voltage insulation in relation to the Connection metallizations required because of the nature of the known double-tub insulation structures Connection geometries of the semiconductor component arrangements in the Forces drift zones.
Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiterschaltungsanordnung und insbesondere eine integrierte Halbleiteranordnung für niedrig und hoch injizierende Low-Side- und High-Side-Bauelemente mit niedriger und hoher Spannungsfestigkeit zu schaffen, welche bei steigenden Integrationsdichten besonders flexibel und gleichwohl zuverlässig und geschützt einsetzbar ist. The invention has for its object an integrated Semiconductor circuit arrangement and in particular one integrated semiconductor device for low and high injecting Low-side and high-side components with low and high To create dielectric strength, which with increasing Integration densities are particularly flexible and nevertheless reliable and can be used protected.
Die Aufgabe wird bei einer gattungsgemäßen integrierten Halbleiterschaltungsanordnung erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung sind Gegenstand der abhängigen Unteransprüche. The task is integrated in a generic Semiconductor circuit arrangement according to the invention by characterizing features of claim 1 solved. advantageous Developments of the integrated Semiconductor circuitry are the subject of the dependent Dependent claims.
Die gattungsgemäße integrierte Halbleiterschaltungsanordnung weist mindestens eine mindestens ein Halbleiterbauelement aufweisende Halbleiterbauelementeanordnung auf, welche mit einem Driftgebiet in einer Halbleitersubstratbereich vorgesehen ist, wobei zwischen dem Driftgebiet und dem Halbleitersubstratbereich zur elektrischen Isolation der jeweiligen Halbleiterbauelementeanordnung und/oder der jeweiligen Halbleiterbauelemente selbst eine Doppelwannenisolationsstruktur mit einem ersten oder inneren Dotierwannengebiet und einem zweiten oder äußeren Dotierwannengebiet vorgesehen ist. The generic integrated semiconductor circuit arrangement has at least one at least one semiconductor component having semiconductor device arrangement, which with a drift area in a semiconductor substrate area is provided, being between the drift area and the Semiconductor substrate area for electrical insulation of the respective Semiconductor component arrangement and / or the respective Semiconductor components themselves have a double well insulation structure with a first or inner doping well region and one second or outer doping region is provided.
Die erfindungsgemäße integrierte Halbleiterschaltungsanordnung ist dadurch gekennzeichnet, dass die Abfolge der Leitungstypen oder Leitfähigkeitstypen des Driftgebiets, des sich anschließenden inneren Dotierwannengebiets, des sich daran anschließenden äußeren Dotierwannengebiets und des sich daran anschließenden Halbleitersubstratbereichs alternierend zwischen einem ersten Leitungstyp oder Leitfähigkeitstyp und einem zweiten Leitungstyp oder Leitfähigkeitstyp ausgebildet ist. The integrated according to the invention Semiconductor circuit arrangement is characterized in that the sequence of Conduction types or conductivity types of the drift area, the adjoining inner doping well area, the adjoining outer doping well area and the adjoining semiconductor substrate region alternately between a first conduction type or conductivity type and a second conductivity type or conductivity type is.
Es ist somit eine grundlegende Idee der vorliegenden Erfindung, im Gegensatz zum Stand der Technik die Abfolge der Leitungstypen oder Leitfähigkeitstypen des Driftgebiets, des sich anschließenden inneren Dotierwannengebiets, des sich anschließenden äußeren Dotierwannengebiets und des sich daran anschließenden Halbleitersubstratbereichs abwechselnd zwischen einem ersten Leitungs- oder Leitfähigkeitstyp und einem zweiten Leitungs- oder Leitfähigkeitstyp auszubilden, so dass jeweils paarweise benachbarte Materialbereiche unterschiedliche Leitungstypen oder Leitfähigkeitstypen besitzen und dass zwischen Driftgebiet und Substrat sowie zwischen innerer Dotierwanne und Substrat immer mindestens ein sperrender pn- Übergang liegt, egal welche Polarität die angelegte Spannung besitzt. Durch diese Maßnahmen wird zum Einen erreicht, dass eine elektrische Isolation des innen liegenden Driftgebiets zum außen liegenden Halbleitersubstratbereichs auf besonders einfache Art und Weise gewährleistet werden kann. Des Weiteren ist durch die alternierende Abfolge der Leitungstypen oder Leitfähigkeitstypen eine besonders flexible Gestaltung der Ausbildung der Halbleiterbauelemente der Halbleiterbauelementeanordnungen im Inneren der Driftzonen oder Driftgebiete möglich. War beim Stand der Technik die Realisierbarkeit eines n-Kanal-IGBT äußerst problematisch oder unmöglich, so ist gemäß dem erfindungsgemäßen Vorgehen diese Beschränkung aufgehoben. Des Weiteren fallen auch die beim Stand der Technik bestehenden geometrischen Einschränkungen im Hinblick auf das Ausbilden der Halbleiterbauelementeanordnung weg, insbesondere in Bezug auf die Anschlussmetallisierungen und deren elektrischer Isolation. It is therefore a basic idea of the present Invention, in contrast to the prior art, the sequence of Conduction types or conductivity types of the drift area, the adjoining inner doping well area, the adjoining outer doping trough area and the attached to it subsequent semiconductor substrate region alternately between a first line or conductivity type and one to train the second conductivity or conductivity type so that adjacent material areas in pairs have different line types or conductivity types and that between drift area and substrate as well as between inner Doping well and substrate always at least one blocking pn- The transition is no matter what polarity the applied voltage has. On the one hand, these measures ensure that electrical insulation of the inner drift area to the outside semiconductor substrate area in particular simple way can be guaranteed. Of Another is the alternating sequence of line types or conductivity types a particularly flexible design the formation of the semiconductor devices Semiconductor component arrangements inside the drift zones or Drift areas possible. Was the state of the art Feasibility of an n-channel IGBT extremely problematic or impossible, this is the procedure according to the invention Restriction removed. Furthermore, the status of the Technology existing geometric constraints with regard on the formation of the semiconductor component arrangement, especially with regard to the connection metallizations and their electrical insulation.
Die Wirkungsweise der Doppelwanne im Hinblick auf ihre Spannungsisolationseigenschaften kann man sich anschaulich wie bei einer Reihenschaltung zwei entgegengesetzt gerichteter Dioden vorstellen (antiserielle Schaltung). Auf diese Weise befindet sich zwischen Driftgebiet und Substrat sowie zwischen innerer Dotierwanne und Substrat immer mindestens ein sperrender pn-Übergang, egal welche Polarität die angelegte Spannung besitzt. Ihre Plasmaisolationseigenschaften erreicht die Doppelwanne dagegen durch die hohe Dotierung ihrer beiden Einzelwannen. The operation of the double tub in terms of their Voltage insulation properties can be clearly seen as in a series connection two oppositely directed Introduce diodes (anti-serial circuit). In this way is between drift area and substrate as well at least one between the inner doping well and the substrate blocking pn transition, no matter what polarity the applied Has tension. Your plasma isolation properties achieved the double tub, on the other hand, due to the high doping of both of them Individual wells.
Die ersten und zweiten Leitungstypen oder Leifähigkeitstypen können jeweils vom n-Typ und/oder vom p-Typ sein, so dass sich in Bezug auf das Driftgebiet, die inneren und äußeren Dotierwannengebiete sowie den Halbleitersubstratbereich eine Abfolge npnp oder pnpn ergibt, wobei aber gegebenenfalls vorzusehende Lückenbereiche zwischen den Dotierwannengebieten hier nicht berücksichtigt sind. The first and second line types or conductivity types can each be of the n-type and / or of the p-type, so that themselves in terms of the drift area, the inner and outer Doping well regions and the semiconductor substrate region a Sequence npnp or pnpn results, but if necessary to be provided gap areas between the doping well areas are not considered here.
Dass diese npnp- bzw. pnpn-Struktur, die stark an einen Thyristor erinnert, sich aber nicht wie ein Thyristor verhält, liegt an der hohen Dotierung der beiden Isolationswannen, die deutlich höher ist als die des Driftgebiets bzw. des Substrats. That this npnp or pnpn structure is strongly related to one Thyristor remembers, but does not behave like a thyristor, is due to the high doping of the two isolation troughs is significantly higher than that of the drift area or Substrate.
Das Driftgebiet und der Halbleitersubstratbereich weisen unterschiedliche Leitungstypen oder Leitfähigkeitstypen auf. The drift area and the semiconductor substrate area point different line types or conductivity types.
Die Dotierwannengebiete weisen jeweils einen Bodenbereich sowie Seitenwandbereiche auf. The doping well areas each have a bottom area as well as side wall areas.
Gemäß einer vorteilhaften Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist der Bodenbereich jeweils als vergrabene Schicht ausgebildet. According to an advantageous embodiment of the Integrated semiconductor circuit arrangement according to the invention is the Bottom area each formed as a buried layer.
Bei einer anderen Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung sind Seitenwandbereiche als Abfolge von Implantations- und/oder Diffusionsgebieten ausgebildet. In another embodiment of the invention Integrated semiconductor circuit arrangement Sidewall areas as a sequence of implantation and / or Diffusion areas formed.
Alternativ dazu oder zusätzlich können Seitenwandbereiche als Abfolge von entsprechend gefüllten und/oder ausdiffundierten Graben- oder Trenchstrukturen ausgebildet sein. Alternatively or additionally, side wall areas can be used as Sequence of appropriately filled and / or diffused Trench or trench structures can be formed.
Gerade im Bereich der Leistungshalbleiterelektronik ist es vorgesehen, dass das Driftgebiet und/oder der Halbleitersubstratbereich vergleichsweise niedrig dotiert ausgebildet sind. It is especially in the area of power semiconductor electronics provided that the drift area and / or the Semiconductor substrate region formed comparatively low doped are.
Dies ist erforderlich, um die vergleichsweise hohen Spannungen über den Schaltern bzw. zwischen den High-Side- und Low- Side-Bauelementen aufzunehmen. This is necessary to keep the comparatively high Voltages across the switches or between the high-side and low Side components to record.
Bei einer anderen Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass das erste und/oder das zweite Dotierwannengebiet vergleichsweise hoch dotiert ausgebildet sind. Dadurch wird insbesondere die Isolationswirkung der Doppelwannenisolationsstruktur auf besonders zuverlässiger Art und Weise realisiert. Die Wirkungsweise der Doppelwanne im Hinblick auf ihre Spannungsisolationseigenschaften kann man sich anschaulich wie die Reihenschaltung zweier entgegengesetzt gerichteter Dioden vorstellen (antiserielle Schaltung). Auf diese Weise befindet sich zwischen Driftgebiet und Substrat sowie zwischen innerer Dotierwanne und Substrat immer mindestens ein sperrender pn-Übergang, egal welche Polarität die angelegte Spannung besitzt. Ihre Plasmaisolationseigenschaften erreicht die Doppelwanne dagegen durch die hohe Dotierung ihrer beiden Einzelwannen. In another embodiment of the invention integrated semiconductor circuit arrangement it is provided that the first and / or the second doping well region are comparatively highly doped. This will especially the insulation effect of the Double tub insulation structure in a particularly reliable manner realized. The operation of the double tub in terms of their Voltage insulation properties can be seen clearly like the series connection of two oppositely directed Introduce diodes (anti-serial circuit). In this way is between drift area and substrate as well at least one between the inner doping well and the substrate blocking pn transition, no matter what polarity the applied Has tension. Your plasma isolation properties achieved the double tub, on the other hand, through the high doping of their two Individual wells.
Zwar können die Dotierwannengebiete materiell direkt zueinander benachbart ausgebildet werden. Die Isolationswirkung wird dadurch nicht beeinträchtigt. Besonders vorteilhaft ist es jedoch, dass zwischen dem ersten Dotierwannengebiet und dem zweiten Dotierwannengebiet ein Abstands- oder Lückenbereich derart vorgesehen ist, dass sich die ersten und zweiten Dotierwannengebiete materiell nicht unmittelbar berühren. Vielmehr wird ein materieller Bereich im Lückenbereich oder Abstandsbereich vorgesehen, welcher vorzugsweise aus demselben Material gebildet wird wie das Driftgebiet selbst oder welcher mit dem gleichen Dotiermaterial dotiert ist wie das Substrat. Durch diese Maßnahme wird erreicht, dass neben der elektrischen Isolation im Hinblick auf Leckströme oder neben der Plasmaisolation auch transient auftretende Spannungs- und/oder Stromspitzen aufgenommen und gegenüber dem Rest der integrierten Halbleiterschaltungsanordnung isoliert werden können. The doping trough areas can be materially direct are formed adjacent to each other. The insulation effect will not affected. It is particularly advantageous however, that between the first doping well region and the second doping well area a spacing or gap area is provided such that the first and second Do not touch the doping well areas directly. Rather, a material area in the gap area or Distance range provided, which is preferably the same Material is formed like the drift area itself or which is doped with the same doping material as that Substrate. This measure ensures that in addition to the electrical insulation with regard to leakage currents or in addition the plasma isolation also transient voltage voltages and / or current peaks and compared to the rest of the integrated semiconductor circuit arrangement are isolated can.
Im Bereich der Leistungshalbleiterelektronik treten diese transienten Spannungs- und/oder Stromspitzen aufgrund vorliegender induktiver Lasten und/oder Streuinduktivitäten beim Schalten oder Umschalten von Strömen und/oder Stromlasten auf und können, falls sie nicht von einem sperrenden pn-Übergang aufgenommen werden und an andere Bereiche, insbesondere Niedrigspannungsbereiche, der integrierten Halbleiterschaltungsanordnung übertragen werden, dort zu unerwünschten Strömen im Halbleiter und damit zu temporären oder bleibenden Funktionsstörungen führen. These occur in the field of power semiconductor electronics transient voltage and / or current peaks due to existing inductive loads and / or leakage inductances at Switching or switching over of currents and / or current loads and, if not from a blocking pn junction to be included and to other areas, in particular Low voltage areas, the integrated Semiconductor circuit arrangement are transmitted, there to undesirable currents in the Semiconductors and therefore temporary or permanent Cause malfunctions.
Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung sind eine erste Halbleiterbauelementeanordnung und eine zweite Halbleiterbauelementeanordnung vorgesehen, wobei insbesondere die erste Halbleiterbauelementeanordnung einem Hochspannungsbereich und/oder die zweite Halbleiterbauelementeanordnung einem Niederspannungsbereich der integrierten Halbleiterschaltungsanordnung zugeordnet sind und/oder diese zumindest zum Teil bilden. Durch diese Maßnahme können also Hochspannungsbereiche in der Leistungselektronik mit den entsprechenden sie steuernden Niedrigspannungsbereichen innerhalb eines gemeinsamen integrierten Schaltkreises ausgebildet werden, ohne dass es aufgrund der sich unterscheidenden Betriebspontenzialbereiche zu gegenseitigen und negativen Beeinflussungen und Funktionsstörungen kommt. In a particularly preferred embodiment of the Integrated semiconductor circuit arrangement according to the invention a first semiconductor device arrangement and a second Semiconductor component arrangement provided, in particular the first semiconductor component arrangement one High voltage range and / or the second Semiconductor component arrangement a low-voltage area of the integrated Semiconductor circuit arrangement are assigned and / or this form at least in part. With this measure you can High voltage areas in power electronics with the corresponding low voltage ranges controlling them formed within a common integrated circuit be without it being different due to the Operational areas to mutual and negative Interferences and malfunctions come.
Bei einer besonders vorteilhaften Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass direkt benachbarte Halbleiterbauelementeanordnung in Bezug auf ihre äußeren Dotierwannengebiete mindestens einen gemeinsamen Seitenwandbereich aufweisen. In a particularly advantageous embodiment of the Integrated semiconductor circuit arrangement according to the invention it provided that immediately adjacent Semiconductor component arrangement with respect to their outer doping well regions have at least one common side wall region.
Bei einer weiter bevorzugten Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass eine einem Schalterbereich und/oder einem High-Side-Bereich zugewiesene erste Halbleiterbauelementeanordnung als mindestens ein Halbleiterbauelement und insbesondere als mindestens ein Hochspannungs- und/oder Hochinjektionshalbleiterbauelement einen IGBT, einen Bipolartransistor, ein MOS-Transistor und/oder dergleichen aufweist, insbesondere in lateraler Bauweise. Dies sind insbesondere diejenigen Bauelemente, die als Hochspannungs- und/oder Hochinjektionsbauelemente im Schalterbereich und/oder High-Side-Bereich von integrierten Halbleiterschaltungsanordnungen der Leistungselektronik Verwendung finden. In a further preferred embodiment of the Integrated semiconductor circuit arrangement according to the invention provided that a switch area and / or a High-side area assigned first Semiconductor component arrangement as at least one semiconductor component and especially as at least one high voltage and / or High-injection semiconductor component an IGBT, a bipolar transistor, has a MOS transistor and / or the like, especially in a lateral design. These are the ones in particular Components used as high voltage and / or High-injection components in the switch area and / or high-side area from integrated semiconductor circuit arrangements of Find power electronics use.
Bei einer anderen bevorzugten Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass eine einem Ansteuerbereich und/oder einem Low-Side-Bereich der Halbleiterschaltungsanordnung zugewiesene Halbleiterbauelementeanordnung als mindestens ein Halbleiterbauelement und insbesondere als mindestens ein Niederspannungshalbleiterbauelement einen Bipolartransistor, einen MOS- Transistor und/oder dergleichen aufweist, insbesondere in lateraler Bauweise. In another preferred embodiment of the Integrated semiconductor circuit arrangement according to the invention provided that a control area and / or a Low-side area of the semiconductor circuit arrangement assigned semiconductor component arrangement as at least one Semiconductor component and in particular as at least one Low-voltage semiconductor component a bipolar transistor, a MOS Has transistor and / or the like, in particular in lateral construction.
Es ist besonders vorteilhaft, wenn das äußere Dotierwannengebiet nicht kontaktiert, insbesondere floatend ausgebildet ist. It is particularly advantageous if the outside Dopant well region not contacted, in particular designed to be floating is.
Vorteilhafter Weise ist die erfindungsgemäße integrierte Halbleiterschaltungsanordnung als Halbbrückentreiber, als Single-Chip-Inverter und/oder dergleichen ausgebildet. The integrated device according to the invention is advantageously integrated Semiconductor circuit arrangement as a half-bridge driver, as Single-chip inverter and / or the like is formed.
Vorteilhafter Weise ist es ferner vorgesehen, dass das vorgesehene Low-Side-Bauelement und High-Side-Bauelemente, insbesondere Low-Side- und High-Side-Schalter und/oder -Ansteuerungen auf einem gemeinsamen Chip monolithisch integriert ausgebildet sind. It is also advantageously provided that the intended low-side component and high-side component, in particular low-side and high-side switches and / or Controls integrated monolithically on a common chip are trained.
Diese und weitere Aspekte der vorliegenden Erfindung werden
anhand der nachfolgenden Bemerkungen näher erläutert:
Im Zuge des allgemeinen Trends zur Systemintegration wird
auch bei High-Side-Applikationen, zum Beispiel bei
Halbbrückentreibern, Single-Chip-Invertern, über eine monolithische
Integration der High- und Low-Side-Ansteuerbausteine sowie
der Leistungstransistoren nachgedacht. Unter anderem müssen
folgende Anforderungen von einer entsprechenden HVIC-
Technologie erfüllt sein:
- - Gewährleistung einer Spannungsfestigkeit von mindestens 600 V sollte gegeben sein.
- - Das typische transiente Über- bzw. Unterschwingen des Lastknotens über die Versorgungsspannung bzw. unter Masse darf zu keiner nachteiligen Beeinflussung der beteiligten IC-Bauelemente führen (Eigenverträglichkeit).
- - Das Ladungsträgerplasma von Hochinjektionsbauelementen wie zum Beispiel IGBTs darf sich nicht unkontrolliert auf dem Chip ausbreiten (Eigenverträglichkeit).
- - Die Technologie sollte möglichst billig sein, damit entsprechende Produkte am Markt bestehen können.
In the course of the general trend towards system integration, high-side applications, for example half-bridge drivers, single-chip inverters, are also considering a monolithic integration of the high- and low-side control components and the power transistors. Appropriate HVIC technology must meet the following requirements, among others:
- - A voltage stability of at least 600 V should be guaranteed.
- - The typical transient overshoot or undershoot of the load node above the supply voltage or below ground must not have any adverse effects on the IC components involved (self-compatibility).
- - The charge carrier plasma of high-injection components such as IGBTs must not spread out on the chip in an uncontrolled manner (self-compatibility).
- - The technology should be as cheap as possible so that corresponding products can exist on the market.
Bisher wurde dabei wie folgt verfahren:
- a) Der klassische Ansatz, um die genannten technischen Probleme zu lösen, besteht in der Verwendung eines dielektrisch isolierten Ausgangsmaterialws, z. B. von Silicon-On-Insulator-(SOI-)Wafern, bei denen die aktiven Bauelemente an der Chip-Oberfläche durch eine vergrabene isolierende Schicht wie zum Beispiel Buried-Oxide (BOX) vom restlichen Silizium-Substrat isoliert sind und bei denen tiefe dielektrisch aufgefüllte Trenches verwendet werden, um diese Bauelemente lateral voneinander zu isolieren. Da das Ausgangsmaterial sehr teuer ist, sind auch fertig prozessierte Wafer nicht kostengünstig. Typischerweise kosten derartige Wafer zweimal soviel wie Wafer, die in einer konventionellen Junction Isolation-(JI-)Technologie hergestellt sind.
- b) Es wurde auch vorgeschlagen, eine JI-Technologie mit
einer doppelten und entgegengesetzt dotierten PN-
Isolationswanne zu verwenden. Diese erfüllt zwar die
wirtschaftlichen Anforderungen, hat aber auf der
anderen Seite folgende Nachteile:
- - Für die Realisierung eines bevorzugten n-Kanal IGBTs ist ein n-Substrat erforderlich, dass an das Versorgungspotential angeschlossen sein muss. Letzteres ist ungünstig, da sich zum Einen die Masse als Bezugspontential weltweit eingebürgert hat und da zum Anderen mit EMV-Problemen zu rechnen ist, wenn ICs mit unterschiedlichen Bezugssystemen aneinander angeschlossen werden.
- - Wählt man stattdessen ein p-Substrat, um die Systemmasse als Bezugspotential verwenden zu können, so lässt sich nur ein p-Kanal IGBT realisieren, der über deutlich schlechtere Kurzschlusseigenschaften als ein n-Kanal IGBT verfügt.
- - Das Gate des IGBTs lässt sich nur über eine Leitung anschließen, welche über den Kollektor (hohe Spannung) geführt werden muss, und erfordert deshalb eine HV- Isolation der Metallisierung.
- - Da der Kollektor am Rand der Isolationsdoppelwanne liegt, benötigt der IGBT einen zusätzlichen Rand zu benachbarten Bauelementen und insbesondere zu seinen Ansteuerbauelementen, um die hohe Kollektorspannung abzubauen (Randabschluss).
- - Ein transientes Überschwingen (Unterschwingen) führt bei einem n-Kanal-Low-Side-IGBT (p-Kanal-High-Side) zwangsläufig zu einer Minoritätsträgerinjektion ins Substrat, was zu EMV-Problemen oder auch zu Funktionsstörungen benachbarter Bauelemente führen kann.
- a) The classic approach to solving the above technical problems is to use a dielectric isolated starting material, e.g. B. of silicon-on-insulator (SOI) wafers, in which the active components on the chip surface are isolated from the rest of the silicon substrate by a buried insulating layer such as Buried Oxide (BOX), and in which deep dielectric filled trenches can be used to laterally isolate these components from each other. Since the starting material is very expensive, even processed wafers are not inexpensive. Typically, such wafers cost twice as much as wafers made using conventional junction isolation (JI) technology.
- b) It has also been proposed to use JI technology with a double and oppositely doped PN isolation well. Although this meets the economic requirements, it has the following disadvantages:
- - To implement a preferred n-channel IGBT, an n-substrate is required that must be connected to the supply potential. The latter is unfavorable because, on the one hand, the mass has become established as a reference potential worldwide and, on the other hand, EMC problems can be expected if ICs with different reference systems are connected to one another.
- - If you choose a p-substrate instead to be able to use the system ground as reference potential, you can only implement a p-channel IGBT that has significantly poorer short-circuit properties than an n-channel IGBT.
- - The gate of the IGBT can only be connected via a line that has to be led through the collector (high voltage) and therefore requires HV insulation of the metallization.
- - Since the collector lies on the edge of the double insulation trough, the IGBT needs an additional edge to neighboring components and in particular to its control components in order to reduce the high collector voltage (edge termination).
- - In the case of an n-channel low-side IGBT (p-channel high-side), transient overshoot (undershoot) inevitably leads to a minority carrier injection into the substrate, which can lead to EMC problems or malfunctions of neighboring components.
Die Erfindung besteht u. a. in einer verbesserten Struktur
einer JI-Technologie mit doppelten und entgegengesetzt
dotierten PN-Wannen. Sie weist damit folgende Vorteile auf:
- - Billige Technologie, da JI-Technologie.
- - Realisierbarkeit eines n-Kanal-IGBT auf einem an Masse angeschlossenen p-Substrat.
- - Keine HV-Isolation der Metallisierung erforderlich, da der Emitter/Gate-Komplex am Rand und der Kollektor im Zentrum der Isolationswanne zuliegen kommt.
- - Spannungsfestigkeit auch gegen transientes Über- bzw. Unterschwingen des Lastknotens (keine Minoritätsträgerinjektion ins Substrat).
- - Cheap technology because JI technology.
- - Realizability of an n-channel IGBT on a p-type substrate connected to ground.
- - No HV insulation of the metallization required, since the emitter / gate complex comes to the edge and the collector is located in the center of the insulation trough.
- - Dielectric strength also against transient overshoot or undershoot of the load node (no minority carrier injection into the substrate).
Grundlegende Aspekte der Erfindung sind also:
- a) eine optimierte JI-Struktur,
- b) die Verwendung einer floatenden (nicht angeschlossenen) n-Wanne und
- c) dass kein flächenintensiver Randabschluss für HV- Bauelemente erforderlich ist.
- a) an optimized JI structure,
- b) the use of a floating (not connected) n-tub and
- c) that no area-intensive edge termination is required for HV components.
Die Erfindung wird anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert. The invention is based on a schematic drawing the basis of preferred embodiments explained in more detail.
Fig. 1 zeigt eine erste Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung am Beispiel eines Low-Side- Schalters und einer Low-Side-Ansteuerung. Fig. 1 shows a first embodiment of the semiconductor integrated circuit device according to the invention the example of a low-side switch and a low-side driver.
Fig. 2 zeigt eine zweite Ausführungsform der erfindungsmäßen Halbleiterschaltungsanordnung am Beispiel eines High-Side-Schalters und einer High-Side-Ansteuerung. Fig. 2 shows a second embodiment of the inventive semiconductor integrated circuit device using the example of a high-side switch and a high side drive.
Fig. 3 zeigt in schematischer Form eine mögliche Anwendung der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung. Fig. 3 shows a possible application of the semiconductor integrated circuit device according to the invention in schematic form.
Bei den nachfolgend beschriebenen Ausführungsformen der erfindungsgemäßen Halbleiterschaltungsanordnung gemäß den Fig. 1 bis 3 bezeichnen identische Bezugszeichen gleiche oder gleichwirkende Strukturen oder Komponenten, ohne dass in jedem Fall ihres Auftretens eine detaillierte Beschreibung wiederholt wird. In the embodiments of the semiconductor circuit arrangement according to the invention described in FIGS. 1 to 3 described below, identical reference numerals designate the same or equivalent structures or components, without a detailed description being repeated in each case of their occurrence.
Um die Motivation der Erfindung deutlich zu machen, wird auf Fig. 3 verwiesen, welche einen Teil einer möglichen Anwendung der erfindungsgemäßen integrierten Halbleiterschaltungseinrichtung zeigt. Ziel dieser sogenannten Halbbrückenanordnung aus Fig. 3 ist es, die Last III mit Hilfe der Schalter Ia und IIa abwechselnd mit der Masse und der Zwischenkreisspannung 600 V zu verbinden und auf diese Weise die Last III zu steuern. Die Ansteuerschaltungen Ib und IIb dienen dabei zur Ansteuerung (Ein- und Ausschalten) der Schalter Ia und IIa. In order to make the motivation of the invention clear, reference is made to FIG. 3, which shows part of a possible application of the integrated semiconductor circuit device according to the invention. The aim of this so-called half-bridge arrangement from FIG. 3 is to connect the load III alternately to the ground and the intermediate circuit voltage 600 V with the aid of the switches Ia and IIa and in this way to control the load III. The control circuits Ib and IIb serve to control (switch on and off) the switches Ia and IIa.
In diesem Zusammenhang werden auch die Begriffe "Low-Side" und "High-Side" deutlich. "Low-Side" kennzeichnet die Schalter und Ansteuerbauelemente, die massebezogen arbeiten, d. h. an Masse angeschlossen sind. "High-Side" charakterisiert die Schalter und Ansteuerbauelemente, die nicht massebezogen, sondern bezogen auf die Zwischenkreisspannung 600 V oder bezogen auf den geschalteten Lastknoten arbeiten. In this context, the terms "low-side" and "high-side" clearly. "Low-Side" characterizes the Switches and control components that work in a mass-related manner, d. H. are connected to ground. "High-Side" characterizes the Switches and control components that are not mass-related, but based on the DC link voltage 600 V or work in relation to the switched load node.
Grundsätzlich sind nun zwischen den beteiligten
Schaltungsteilen Ia, Ib, IIa, IIb zwei verschiedene Arten von
Isolationen zu gewährleisten. Auf der einen Seite müssen die stark
unterschiedlichen Spannungen gegeneinander isoliert werden
("Spannungsisolation"). Dies betrifft zum Beispiel die
Isolation von Ia und Ib gegen IIa und IIb, aber auch die
Isolation des Kollektors von Ia gegen Ib und gegen das Gate und den
Emitter von Ia. Auf der anderen Seite muss das
Ladungsträgerplasma jedes Hochinjektionsbauelements von den restlichen
Bauelementen ferngehalten werden ("Plasmaisolation"). Dies
betrifft insbesondere die Schalter Ia und IIa, aber u. U. auch
das ein oder andere Bauelement der Ansteuerung Ib und IIb.
Basically, two different types of insulation must now be ensured between the circuit parts Ia, Ib, IIa, IIb involved. On the one hand, the very different voltages must be isolated from each other ("voltage isolation"). This applies, for example, to the isolation of Ia and Ib from IIa and IIb, but also to the isolation of the collector from Ia to Ib and from the gate and emitter of Ia. On the other hand, the charge carrier plasma of each high-injection component must be kept away from the remaining components ("plasma isolation"). This applies in particular to switches Ia and IIa, but u. U. also one or the other component of the control Ib and IIb.
Fig. 1 zeigt in schematischer und geschnittener Seitenansicht eine erste Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung 100 am Beispiel eines Low-Side-Schalters und einer Low-Side-Ansteuerung. Vorgesehen ist dabei im Rahmen einer ersten Halbleiterbauelementeanordnung 10' ein Schalter- und/oder High-Side-Bereich, Hochspannungsbereich und/oder Hochinjektionsbereich. Die zweite Halbleiterbauelementeanordnung 20' bezeichnet dagegen einen Ansteuer-, Low-Side- und/oder Niedrigspannungsbereich der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung 100. Fig. 1 shows a first embodiment in a schematic and sectional side view of the semiconductor integrated circuit device 100 of the invention the example of a low-side switch and a low-side driver. A switch and / or high-side area, high-voltage area and / or high-injection area is provided in the context of a first semiconductor component arrangement 10 '. The second semiconductor device assembly 20 'on the other hand refers to a actuation, low-side and / or low-voltage region of the semiconductor integrated circuit 100 according to the invention.
Zugrunde gelegt ist der Ausführungsform der Fig. 1 ein Halbleitersubstratbereich 1, welcher in der in Fig. 1 gezeigten Ausführungsform durch ein p-Substrat von vergleichsweise niedriger Dotierung gebildet wird. An den Halbleitersubstratbereich 1 schließt sich eine Materialschicht 2' in Form einer n-dotierten Epitaxieschicht an. Diese n-dotierte Epitaxieschicht 2' bildet die Grundlage für die auszubildende Driftzonen 2 der Ausführungsform der Fig. 1. Dieses Driftgebiet 2, welches in der Ausführungsform der Fig. 1 ausschließlich für die erste Halbleiterbauelementeanordnung 10' des High- Side-Bereichs ausgebildet ist, wird durch Abkappselung im Materialbereich 2', nämlich der n-Epitaxieschicht, mittels der vorzusehenden Doppelwannenisolationsstruktur 30 realisiert. The embodiment of FIG. 1 is based on a semiconductor substrate region 1 which, in the embodiment shown in FIG. 1, is formed by a p-substrate of comparatively low doping. A material layer 2 'in the form of an n-doped epitaxial layer adjoins the semiconductor substrate region 1 . This n-type epitaxial layer 2 'forms the basis for the trainee drift region 2 of the embodiment of FIG. 1. This drift region 2, which in the embodiment of Fig. 1 solely for the first semiconductor device assembly 10' is formed of the high-side region, is realized by encapsulation in the material region 2 ', namely the n-epitaxial layer, by means of the double-tub insulation structure 30 to be provided.
In der Ausführungsform der Fig. 1 besitzt die Doppelwannenisolationsstruktur 30 ein erstes oder inneres Dotierwannengebiet 8, welches vollständig, nämlich mit seinem Bodenbereich 8b und seinen Seitenwandbereichen 8s, in der n- Epitaxieschicht liegt. Des Weiteren ist ein zweites oder äußeres Dotierwannengebiet 9 vorgesehen, deren Bodenbereich 9b noch im Halbleitersubstratbereich 1 vergraben ausgebildet ist. Die Seitenwandbereiche 8s und 9s der ersten und zweiten oder inneren und äußeren Dotierwannengebiete 8 und 9 reichen vom Oberflächenbereich 2a' der n-Epitaxieschicht bis zum jeweiligen Bodenbereich 8b bzw. 9b. Zwischen den ersten und zweiten oder inneren bzw. äußeren Dotierwannengebieten 8 bzw. 9 ist ein n-dotierter Materialbereich der n-Epitaxieschicht 2' als Lückenbereich oder Abstandsbereich 31 vorgesehen. In the embodiment of FIG. 1, the double well insulation structure 30 has a first or inner doping well region 8 , which lies completely, namely with its bottom region 8 b and its side wall regions 8 s, in the n-epitaxial layer. Furthermore, a second or outer doping trough region 9 is provided, the bottom region 9 b of which is still buried in the semiconductor substrate region 1 . The side wall regions 8 s and 9 s of the first and second or inner and outer doping trough regions 8 and 9 extend from the surface region 2 a 'of the n-epitaxial layer to the respective base region 8 b and 9 b, respectively. An n-doped material region of the n-epitaxial layer 2 'is provided as a gap region or spacing region 31 between the first and second or inner or outer doping trough regions 8 or 9 .
Im Oberflächenbereich 2a des Driftgebiets 2 im inneren der ersten oder inneren Dotierwanne 8 ist als erstes Halbleiterbauelement 10 der ersten Halbleiterbauelementeanordnung 10' ein lateral ausgebildeter IGBT mit entsprechenden Dotier- und Anschlussgebieten vorgesehen, welche über entsprechende Metallisierungen eine Annode A oder einen Kollektor, eine Kathode K oder einen Emitter bzw. ein entsprechendes Gate G definieren, wobei die Kathode K oder der Emitter und die Gateelektrode G über ein n+-Gebiet 5 und ein p-Bodygebiet 4 angeordnet sind, wogegen die Annode A oder der Kollektor des IGBT 10 oberhalb eines p-Gebiets 6 vorgesehen ist. Dieses p-Gebiet für den Annodenanschluss A oder den Kollektoranschluss ist eingebettet in eine n-dotierte Pufferschicht 6n. Zwischen dem n-Puffer 6 und dem p-Bodygebiet 5 ist eine Kombination aus Ausgleichsschichten oder Kompensationsschichten 3n und 3p vorgesehen. In the surface region 2 a of the drift region 2 in the interior of the first or inner doping trough 8 , a laterally formed IGBT with corresponding doping and connection regions is provided as the first semiconductor component 10 of the first semiconductor component arrangement 10 ′, which via appropriate metallizations has an annode A or a collector, a cathode Define K or an emitter or a corresponding gate G, the cathode K or the emitter and the gate electrode G being arranged over an n + region 5 and a p-body region 4 , whereas the anode A or the collector of the IGBT 10 is arranged above a p-region 6 is provided. This p-region for the anode connection A or the collector connection is embedded in an n-doped buffer layer 6 n. Between the n-buffer 6 and the p-body region 5 , a combination of compensation layers or compensation layers 3 n and 3 p is provided.
Auf der linken Seite der Fig. 1 ist der sogenannte Niedrigspannungsbereich oder der Ansteuerbereich und/oder die Low- Side der erfindungsgemäßen Halbleiterschaltungsanordnung 100 dargestellt, welcher von einer Abfolge von zweiten Halbleiterbauelementen 20 der zweiten Halbleiterbauelemente 20' gebildet sein kann. Es kann sich hier um die Abfolge aus PMOS-, NMOS-, PNP- und/oder NPN-Bipolartransistor handeln sowie um andere aktive oder passive Bauelemente, die üblicherweise in IC-Technologien verwendet werden. Dargestellt ist hier der Einfachheit halber ein PMOS-Transistor. On the left side of FIG. 1, the so-called low-voltage range or the control range and / or the low-side of the semiconductor circuit arrangement 100 according to the invention is shown, which can be formed by a sequence of second semiconductor components 20 of the second semiconductor components 20 '. This can be the sequence of PMOS, NMOS, PNP and / or NPN bipolar transistors as well as other active or passive components that are usually used in IC technologies. For the sake of simplicity, a PMOS transistor is shown here.
Bei der Ausführungsform der Fig. 1 sind die Seitenwandbereiche 8s und 9s als Abfolgen von Dotierbereichen und Diffusionsbereichen 8d bzw. 9d in vertikaler Richtung ausgebildet und angeordnet. In the embodiment of FIG. 1, the side wall regions 8 s and 9 s are designed and arranged as a sequence of doping regions and diffusion regions 8 d and 9 d in the vertical direction.
Fig. 2 zeigt einen zu Fig. 1 ähnlichen Aufbau für eine andere Ausführungsform der erfindungsgemäßen Halbleiterschaltungsanordnung 100 am Beispiel eines High-Side-Schalters und einer High-Side-Ansteuerung. FIG. 2 shows a structure similar to FIG. 1 for another embodiment of the semiconductor circuit arrangement 100 according to the invention using the example of a high-side switch and a high-side control.
Ein Unterschied zur Ausführungsform der Fig. 1 besteht darin, dass anstelle des Ausbildens der Seitenwandbereiche 8s und 9s für die ersten und zweiten Dotiergebiete 8 bzw. 9 keine Implantations- und Diffusionstechnik verwendet sind, sondern, dass hier ein Trench 8t mit einer entsprechenden Füllung versehen wurde. A difference from the embodiment of Fig. 1 is that s and 9 s, instead of forming the side wall portions 8 is used for the first and second doping regions 8 and 9, no implantation and diffusion technique, but that there is a trench 8 t with a appropriate filling was provided.
Ein weiterer Unterschied zur Ausführungsform der Fig. 1
besteht darin, dass der auf der linken Seite der Fig. 2 und
der Fig. 1 liegende Ansteuerbereich oder die Low-Side der
erfindungsgemäßen Halbleiterschaltungsanordnung 100 ebenfalls
in eine Doppelwannenisolationsstruktur 30 eingebettet ist.
Dies dient zur Gewährleistung der Spannungsisolation der
dargestellten High-Side Ansteuerung vor transienten Über- bzw.
Unterspannungen. Zur Platzeinsparung weisen die beiden
benachbarten Doppelwannenstrukturen 30 der ersten und der
zweiten Halbleiterbauelementeanordnung 10' und 20' in Bezug auf
ihre äußeren Dotierwannengebiete 9 einen gemeinsamen
Seitenwandbereich 9s auf, so dass die erste und die zweite
Halbleiterbauelementeanordnung 10' bzw. 20' zum Erreichen einer
besonders hohen Integrationsdichte besonders dicht benachbart
zueinander ausgebildet werden können.
Bezugszeichenliste
1 Halbleitersubstratbereich, p+-Substrat
2 Driftgebiet, n-Epitaxischicht
2a Oberflächenbereich
2' Materialbereich, n-Epitaxischicht
2a- Oberflächenbereich
3n n-Ausgleichsschicht
3p p-Wannenbereich
4 p-Bodybereich
5 n+-Gebiet
6 p-Gebiet
6n Pufferschicht
8 erstes Dotierwannengebiet, p+-Wanne
8b Bodenbereich
8d Diffusionsgebiete
8s Seitenwandbereich
8t Trenchstrukturen
9 zweites Dotierwannengebiet, n+-Wanne
9b Bodenbereich
9d Diffusionsgebiete
9s Seitenwandbereich
9t Trenchstrukturen
10 erstes Halbleiterbauelement
10' erste Halbleiterbauelementeanordnung
20 zweites Halbleiterbauelement
20' zweite Halbleiterbauelementeanordnung
30 Doppelwannenisolationsstruktur
31 Lückenbereich, Abstandsbereich
100 integrierte Halbleiterbauelementeanordnung
A Annode, Kollektor
G Gate
K Katode, Emitter
Ia Low-Side-Schalter, z. B. IGBT mit Freilaufdiode
Ib Low-Side-Ansteuerung, Niedervoltbauelemente,
wie z. B. aus üblichen IC-Technologien
IIa High-Side-Schalter, z. B. IGBT mit
Freilaufdiode
IIb High-Side-Ansteuerung, Niedervoltbauelemente,
wie z. B. aus üblichen IC-Technologien
III Last, üblicherweise eine induktive Last z. B.
eines Motors
Another difference from the embodiment in FIG. 1 is that the control region or the low side of the semiconductor circuit arrangement 100 according to the invention, which is located on the left-hand side of FIG. 2 and FIG. 1, is likewise embedded in a double-well insulation structure 30 . This serves to ensure the voltage isolation of the high-side control shown before transient overvoltages or undervoltage. To save space, the two adjacent double well structures 30 of the first and second semiconductor component arrangement 10 'and 20 ' have a common side wall region 9s with respect to their outer doping well regions 9 , so that the first and second semiconductor component arrangement 10 'and 20 ' to achieve a particularly high integration density can be formed particularly close to each other. REFERENCE NUMERALS 1: semiconductor substrate region, p + substrate
2 drift area, n-epitaxial layer
2 a surface area
2 'material area, n-epitaxial layer
2 a surface area
3 n n leveling layer
3 p p-tub area
4 p-body area
5 n + area
6 p area
6 n buffer layer
8 first doping well region, p + well
8 b floor area
8 d diffusion areas
8 s side wall area
8 t trench structures
9 second doping well region, n + well
9 b floor area
9 d diffusion areas
9 s side wall area
9 t trench structures
10 first semiconductor component
10 'first semiconductor component arrangement
20 second semiconductor device
20 'second semiconductor component arrangement
30 double tub insulation structure
31 gap area, distance area
100 integrated semiconductor device arrangement
A annode, collector
G gate
K cathode, emitter
Ia low-side switch, e.g. B. IGBT with free-wheeling diode
Ib low-side control, low-voltage components such. B. from conventional IC technologies
IIa high-side switch, e.g. B. IGBT with free-wheeling diode
IIb high-side control, low-voltage components, such as B. from conventional IC technologies
III load, usually an inductive load z. B. an engine
Claims (17)
dass der erste Leitungstyp oder Leitfähigkeitstyp ein n-Typ ist und
dass der zweite Leitungstyp oder Leitfähigkeitstyp ein p- Typ ist. 2. Integrated semiconductor circuit arrangement according to claim 1, characterized in that
that the first conduction type or conductivity type is an n type and
that the second conduction type or conductivity type is a p-type.
dass der erste Leitungstyp oder Leitfähigkeitstyp ein p-Typ ist und
dass der zweite Leitungstyp oder Leitfähigkeitstyp ein n- Typ ist. 3. Integrated semiconductor circuit arrangement according to claim 1, characterized in that
that the first conduction type or conductivity type is a p-type and
that the second conduction type or conductivity type is an n type.
dass eine erste Halbleiterbauelementeanordnung (10') und eine zweite Halbleiterbauelementeanordnung (20') vorgesehen sind und
dass insbesondere die erste Halbleiterbauelementeanordnung (10') einen Schalter-, High-Side- und/oder Hochspannungsbereich und/oder die zweite Halbleiterbauelementeanordnung (20') einem Ansteuer-, Low-Side- und/oder Niedrigspannungsbereich der integrierten Halbleiterschaltungsanordnung (100) zugeordnet sind oder diese zumindest zum Teil bilden. 12. Integrated semiconductor circuit arrangement according to one of the preceding claims, characterized in that
that a first semiconductor component arrangement ( 10 ') and a second semiconductor component arrangement ( 20 ') are provided and
that in particular the first semiconductor component arrangement ( 10 ') is assigned a switch, high-side and / or high-voltage region and / or the second semiconductor component arrangement ( 20 ') is a control, low-side and / or low-voltage region of the integrated semiconductor circuit arrangement ( 100 ) are or at least partially form them.
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Legal Events
| Date | Code | Title | Description |
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| OP8 | Request for examination as to paragraph 44 patent law | ||
| R016 | Response to examination communication | ||
| R018 | Grant decision by examination section/examining division | ||
| R020 | Patent grant now final |
Effective date: 20130328 |
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| R082 | Change of representative | ||
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |