DE102020201997A1 - VERTICAL FIN FIELD EFFECT TRANSISTOR, FIN FIELD EFFECT TRANSISTOR ARRANGEMENT AND METHOD OF FORMING A VERTICAL FIN FIELD EFFECT TRANSISTOR - Google Patents

VERTICAL FIN FIELD EFFECT TRANSISTOR, FIN FIELD EFFECT TRANSISTOR ARRANGEMENT AND METHOD OF FORMING A VERTICAL FIN FIELD EFFECT TRANSISTOR Download PDF

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Abstract

Ein vertikaler Fin-Feldeffekttransistor wird bereitgestellt. Der vertikale Fin-Feldeffekttransistor (100) weist eine Halbleiter-Finne (14), einen n-dotierten Sourcebereich (30), einen n-dotierten Drainbereich, ein vertikal zwischen dem Sourcebereich (30) und dem Drainbereich angeordnetes n-dotiertes Kanalgebiet in der Halbleiter-Finne (14), mindestens einen dem Kanalgebiet horizontal benachbarten Gatebereich (24), ein Gatedielektrium (32), welches den Gatebereich (24) vom Kanalgebiet elektrisch isoliert, wobei eine Grenzfläche zwischen dem Gatedielektrikum (32) und dem Kanalgebiet und/oder das Gatedielektrium (32) negative Grenzflächenladungen aufweist, einen p-dotierten Gate-Abschirmbereich (16) unter dem Gatebereich (24), welcher eine horizontale Längsachse aufweist, die sich in einer ersten Richtung erstreckt, einen Sourceanschluss (28), welcher elektrisch leitend mit dem Sourcebereich (30) verbunden ist, und einen elektrisch leitfähigen Bereich (18, 20), welcher den p-dotierten Gate-Abschirmbereich (16) mit dem Sourceanschluss (28) elektrisch leitend verbindet, wobei der elektrisch leitfähige Bereich (18, 20) einen horizontalen langgestreckten Bereich (18) mit einer Längsachse aufweist, die sich in einer zweiten Richtung erstreckt, die verschieden ist von der ersten Richtung.A vertical fin field effect transistor is provided. The vertical fin field effect transistor (100) has a semiconductor fin (14), an n-doped source region (30), an n-doped drain region, an n-doped channel region arranged vertically between the source region (30) and the drain region in the Semiconductor fin (14), at least one gate region (24) horizontally adjacent to the channel region, a gate dielectric (32) which electrically isolates the gate region (24) from the channel region, with an interface between the gate dielectric (32) and the channel region and / or the gate dielectric (32) has negative interface charges, a p-doped gate shielding region (16) below the gate region (24) which has a horizontal longitudinal axis which extends in a first direction, a source terminal (28) which is electrically conductive with the source region (30) is connected, and an electrically conductive region (18, 20) which electrically connects the p-doped gate shielding region (16) to the source terminal (28) h conductively connects, the electrically conductive region (18, 20) having a horizontally elongated region (18) with a longitudinal axis which extends in a second direction which is different from the first direction.

Description

Die Erfindung betrifft einen vertikalen Fin-Feldeffekttransistor (FinFET), eine Fin-Feldeffekttransistor-Anordnung und ein Verfahren zum Bilden eines vertikalen Fin-Feldeffekttransistors.The invention relates to a vertical fin field effect transistor (FinFET), a fin field effect transistor arrangement and a method for forming a vertical fin field effect transistor.

Für die Anwendung von Halbleitern mit breitem Bandabstand (z.B. SiC oder GaN) in der Leistungselektronik kommen typischerweise Leistungs-MOSFETs mit vertikalem Kanalgebiet zum Einsatz. Das Kanalgebiet ist dabei in einem Graben (Trench) gebildet, so dass diese Art von MOSFET auch als Trench-MOSFET (TMOSFET) bezeichnet wird. Durch geeignete Wahl von Geometrie und Dotierungskonzentrationen von Epitaxie-, Kanal- und Abschirmbereichen können ein relativ niedriger Einschaltwiderstand und eine relativ hohe Durchbruchspannung erzielt werden.For the application of semiconductors with a wide band gap (e.g. SiC or GaN) in power electronics, power MOSFETs with a vertical channel area are typically used. The channel region is formed in a trench, so that this type of MOSFET is also referred to as a trench MOSFET (TMOSFET). A relatively low switch-on resistance and a relatively high breakdown voltage can be achieved through a suitable choice of geometry and doping concentrations of epitaxial, channel and shielding areas.

Ein Kanalwiderstand des TMOSFETs ist bestimmt durch die Ladungsträgerverteilung im Kanal und deren Mobilität. Diese beiden Größen werden maßgeblich durch Grenzflächenladungen an einer Grenzfläche zwischen dem Halbleitermaterial im Kanalgebiet und dem Gatedielektrikum bzw. durch Ladungen im Gatedielektrikum und durch die Kanaldotierung bestimmt.A channel resistance of the TMOSFET is determined by the charge carrier distribution in the channel and their mobility. These two variables are largely determined by interface charges at an interface between the semiconductor material in the channel region and the gate dielectric or by charges in the gate dielectric and by the channel doping.

Gemäß dem Stand der Technik weist ein Leistungs-Trench-MOSFET eine tiefe p+ Implantation als Abschirmbereich und einen Trench auf, welche periodisch abwechselnd zu einem Zellenfeld aus mehreren einzelnen MOSFETs, die auch als Zellen bezeichnet werden, zusammengesetzt werden. Proportionen von Trench, p+ Abschirmbereich und einem dazwischen gebildeten, mittels eines isolierten Gates schaltbaren Kanalgebiet ergeben sich aus Forderungen, einen möglichst geringen Einschaltwiderstand, eine möglichst niedrige maximale Feldbelastung am Gatedielektrikum, einen möglichst geringen Sättigungsstrom im Kurzschlussfall und eine möglichst hohe Durchbruchspannung zu erzielen. Ein Abstand zwischen gleichartigen Strukturen benachbarter MOSFETs (Pitch) ist dabei begrenzt durch die technischen Möglichkeiten, den Trench zu bilden, die verschiedenen Gebiete zu kontaktieren und die p+ Implantation zu realisieren.According to the prior art, a power trench MOSFET has a deep p + implantation as a shielding area and a trench, which are periodically alternately assembled to form a cell field from a plurality of individual MOSFETs, which are also referred to as cells. The proportions of trench, p + shielding area and a channel area formed between them and switchable by means of an insulated gate result from requirements to achieve the lowest possible switch-on resistance, the lowest possible field load on the gate dielectric, the lowest possible saturation current in the event of a short circuit and the highest possible breakdown voltage. A distance between similar structures of neighboring MOSFETs (pitch) is limited by the technical possibilities of forming the trench, contacting the different areas and realizing the p + implantation.

Der Zell-Pitch ist maßgeblich bestimmt durch den p+ Abschirmbereich, da zu seiner Herstellung Hochenergie-Implantationen benötigt werden, die wiederum eine ausreichend dicke Maske voraussetzen. Die Dicke dieser Maske limitiert die kleinste Dimension, welche geöffnet werden kann, und darüber den Zell-Pitch.The cell pitch is largely determined by the p + shielding area, since high-energy implantations are required for its production, which in turn require a sufficiently thick mask. The thickness of this mask limits the smallest dimension that can be opened and above that the cell pitch.

Es wird ein vertikaler Fin-Feldeffekttransistor mit den Merkmalen gemäß dem Hauptanspruch bereitgestellt. In verschiedenen Ausführungsbeispielen wird ein vertikaler Fin-Feldeffekttransistor bereitgestellt, der einen kleineren Zell-Pitch aufweist. Dabei kann mindestens ein vergrabener Abschirmbereich (z.B. als mindestens eine vergrabene Schicht) bereitgestellt sein, der (bzw. die) unter einem Gatebereich des FinFETs angeordnet sein kann. Der Abschirmbereich kann in verschiedenen Ausführungsbeispielen als p-dotierter Bereich in einen n-dotierten Spreadingbereich (der z.B. als eine Epitaxieschicht gebildet sein kann) hineinimplantiert sein.A vertical fin field effect transistor is provided with the features according to the main claim. In various exemplary embodiments, a vertical fin field effect transistor is provided which has a smaller cell pitch. In this case, at least one buried shielding region (e.g. as at least one buried layer) can be provided, which (or those) can be arranged under a gate region of the FinFET. In various exemplary embodiments, the shielding region can be implanted as a p-doped region into an n-doped spreading region (which can be formed, for example, as an epitaxial layer).

Der Abschirmbereich kann in verschiedenen Ausführungsbeispielen direkt unterhalb des Trenches und/oder neben dem Trench, parallel und/oder in einem Winkel zum Trench stehend, in Kontakt mit dem Trench oder in einem Abstand zum Trench ausgeführt sein, solange er regelmäßig oder unregelmäßig unterbrochen ist, um einen n-dotierten Leitpfad durch den Abschirmbereich hindurch bereit zu stellen.In various embodiments, the shielding area can be implemented directly below the trench and / or next to the trench, parallel and / or at an angle to the trench, in contact with the trench or at a distance from the trench, as long as it is interrupted regularly or irregularly, to provide an n-doped conduction path through the shielding area.

Ein Flächenverhältnis von dem p-dotierten Abschirmbereich zu dem n-dotierten Spreadingbereich, Dotierungen der Bereiche und eine geometrische Anordnung sowie ein Abstand - sofern vorhanden - des Abschirmgebiets vom Trench können in verschiedenen Ausführungsbeispielen einen Kompromiss aus Abschirmung (Begrenzung des maximalen Felds im Gate-Dielektrikum) und Leitfähigkeit bei niedrigen Drain-Spannungen (relevant für einen Einschaltwiderstand, auch ON-Widerstand oder RON genannt) und bei hohen Drain-Spannungen (relevant für einen Kurzschlussstrom) bestimmen.An area ratio of the p-doped shielding area to the n-doped spreading area, doping of the areas and a geometric arrangement as well as a distance - if any - of the shielding area from the trench can be a compromise between shielding (limitation of the maximum field in the gate dielectric ) and conductivity at low drain voltages (relevant for an on-resistance, also called ON resistance or R ON ) and at high drain voltages (relevant for a short-circuit current).

Ein Anschluss der vergrabenen Schicht(en) kann in verschiedenen Ausführungsbeispielen mittels einer so genannten „Superzelle“ an einem Ende (oder an beiden Enden) eines aus mehreren FinFETS bestehenden Zellenfeldes bereitgestellt sein bzw. werden (z.B. auf ähnliche Weise, wie es gegenwärtig für Gateanschlüsse praktiziert wird), oder beispielsweise mittels tiefer, bis zu der/den vergrabenen Schicht/en reichender elektrisch leitfähiger, z.B. p-implantierter Gebiete, die in regelmäßigen oder unregelmäßigen Abständen einen Anschluss (beispielsweise an Sourcepotential) ermöglichen. Geschieht dies in einem Winkel (zum Beispiel 90°) zu der Richtung, in der die Trenches periodisch fortgesetzt sind, so ist der Zell-Pitch nicht durch die Justage oder minimale Öffnung der tiefen Implantation begrenzt.In various exemplary embodiments, a connection of the buried layer (s) can be or can be provided by means of a so-called “super cell” at one end (or at both ends) of a cell field consisting of a plurality of FinFETS (for example in a manner similar to that currently used for gate connections is practiced), or for example by means of deep, electrically conductive, for example p-implanted regions reaching as far as the buried layer (s), which allow a connection (for example to source potential) at regular or irregular intervals. If this happens at an angle (for example 90 °) to the direction in which the trenches are periodically continued, the cell pitch is not limited by the adjustment or minimal opening of the deep implantation.

Dementsprechend wird in verschiedenen Ausführungsbeispielen ein FinFET bereitgestellt, bei dem ein sehr kleiner Zell-Pitch realisierbar ist. Das kann dazu führen, dass der Einschaltwiderstand des 3D-Power-FinFETs deutlich geringer ist als bei einem konventionellen MOSFET oder MISFET auf Basis von Siliziumcarbid (SiC) oder Galliumnitrid (GaN), was wiederum zu geringeren Verlusten während eines Betriebs des gesamten FinFETs führt.Accordingly, in various exemplary embodiments, a FinFET is provided in which a very small cell pitch can be achieved. This can mean that the on-resistance of the 3D power FinFET is significantly lower than that of a conventional MOSFET or MISFET based on silicon carbide (SiC) or gallium nitride (GaN), which in turn leads to lower losses during operation of the entire FinFET.

Zusammenfassend wird in verschiedenen Ausführungsbeispielen ein vertikaler FinFET, z.B. ein 3D-Leistungs-FinFET, bereitgestellt, bei welchem der Einschaltwiderstand durch die Verringerung des Kanalwiderstandes und des Zellpitches deutlich niedriger ist als bei einem konventionellen MOSFET oder MISFET auf Basis von SiC oder GaN. Daraus resultieren geringere Verluste im Betrieb des gesamten Bauteils.In summary, in various exemplary embodiments, a vertical FinFET, for example a 3D power FinFET, is provided in which the switch-on resistance is significantly lower than with a conventional MOSFET or MISFET based on SiC or GaN due to the reduction in the channel resistance and the cell pitch. This results in lower losses in the operation of the entire component.

Strukturen, Dimensionen, Dotierungen und Grenzflächenladungen am Gateoxid sowie entsprechende Strukturen für die Abschirmung des Gateoxid können in verschiedenen Ausführungsbeispielen denen entsprechen, die unten ausgeführt sind.Structures, dimensions, dopings and interface charges on the gate oxide as well as corresponding structures for the shielding of the gate oxide can correspond in various exemplary embodiments to those set out below.

Ferner wird ein Verfahren bereitgestellt, einen solchen FinFET zu bilden, mit den Merkmalen gemäß dem Nebenanspruch, wobei eine relative Positionierung des Trenches und der Abschirmstruktur in verschiedenen Ausführungsbeispielen selbstjustiert erfolgen kann. Das bedeutet, dass bei einfacher Herstellung eine hohe relative Positionierungsgenauigkeit erzielbar ist.Furthermore, a method is provided for forming such a FinFET, having the features according to the independent claim, wherein a relative positioning of the trench and the shielding structure can take place in a self-adjusted manner in various exemplary embodiments. This means that a high relative positioning accuracy can be achieved with simple manufacture.

Weiterbildungen der Aspekte sind in den Unteransprüchen und der Beschreibung dargelegt. Ausführungsformen der Erfindung sind in den Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen:

  • 1A eine schematische perspektivische Ansicht eines vertikalen FinFETs gemäß verschiedenen Ausführungsbeispielen;
  • 1B eine schematische Querschnittsansicht eines vertikalen FinFETs bzw. einer FinFET-Anordnung gemäß verschiedenen Ausführungsbeispielen;
  • 1C eine schematische perspektivische Vorderansicht (links) und eine schematische perspektivische Rückansicht (rechts) eines vertikalen FinFETs bzw. einer FinFET-Anordnung gemäß verschiedenen Ausführungsbeispielen;
  • 2A eine Veranschaulichung von Schwellspannungen in FinFETs in Abhängigkeit von einer Kanaldotierungskonzentration und einer Grenzflächenladung;
  • 2B eine Veranschaulichung von Einschaltwiderständen in FinFETs in Abhängigkeit von einer Kanaldotierungskonzentration und einer Grenzflächenladung;
  • 3A eine Stromdichte und eine kumulierte Stromdichte in Abhängigkeit von einem Abstand von einer SiC/Oxid Grenzfläche in einem FinFET;
  • 3B eine Stromdichte und eine kumulierte Stromdichte in Abhängigkeit von einem Abstand von einer SiC/Oxid Grenzfläche in einem FinFET gemäß verschiedenen Ausführungsbeispielen;
  • 3C eine Elektronenmobilität, eine Elektronendichte und eine Leitfähigkeit in Abhängigkeit von einem Abstand von einer SiC/Oxid Grenzfläche in einem FinFET;
  • 3D eine Elektronenmobilität, eine Elektronendichte und eine Leitfähigkeit in Abhängigkeit von einem Abstand von einer SiC/Oxid Grenzfläche in einem FinFET gemäß verschiedenen Ausführungsbeispielen;
  • 4A bis 4G eine schematische Veranschaulichung eines Verfahrens zum Bilden eines vertikalen FinFETs bzw. einer FinFET-Anordnung gemäß verschiedenen Ausführungsbeispielen;
  • 5 eine schematische perspektivische Vorder- und Rückseitenansicht eines FinFETs bzw. einer FinFET-Anordnung gemäß verschiedenen Ausführungsbeispielen; und
  • 6 ein Ablaufdiagramm eines Verfahrens zum Bilden eines vertikalen FinFETs gemäß verschiedenen Ausführungsbeispielen.
Further developments of the aspects are set out in the subclaims and the description. Embodiments of the invention are shown in the figures and explained in more detail in the description below. Show it:
  • 1A a schematic perspective view of a vertical FinFET in accordance with various embodiments;
  • 1B a schematic cross-sectional view of a vertical FinFET or a FinFET arrangement in accordance with various exemplary embodiments;
  • 1C a schematic perspective front view (left) and a schematic perspective rear view (right) of a vertical FinFET or a FinFET arrangement in accordance with various exemplary embodiments;
  • 2A an illustration of threshold voltages in FinFETs as a function of a channel doping concentration and an interfacial charge;
  • 2 B an illustration of on-resistance in FinFETs as a function of a channel doping concentration and an interfacial charge;
  • 3A a current density and a cumulative current density as a function of a distance from a SiC / oxide interface in a FinFET;
  • 3B a current density and a cumulative current density as a function of a distance from a SiC / oxide interface in a FinFET according to various exemplary embodiments;
  • 3C electron mobility, electron density, and conductivity as a function of a distance from a SiC / oxide interface in a FinFET;
  • 3D an electron mobility, an electron density and a conductivity as a function of a distance from a SiC / oxide interface in a FinFET according to various exemplary embodiments;
  • 4A until 4G a schematic illustration of a method for forming a vertical FinFET or a FinFET arrangement in accordance with various exemplary embodiments;
  • 5 a schematic perspective front and rear side view of a FinFET or a FinFET arrangement in accordance with various exemplary embodiments; and
  • 6th a flowchart of a method for forming a vertical FinFET according to various embodiments.

In 1A, 1C und 5 ist jeweils eine schematische perspektivische Ansicht eines vertikalen FinFETs 100 gemäß verschiedenen Ausführungsbeispielen dargestellt, in 1B ist eine schematische Querschnittsansicht eines vertikalen FinFETs 100 und in 4A bis 4G eine schematische Veranschaulichung eines Verfahrens zum Bilden eines vertikalen FinFETs bzw. einer FinFET-Anordnung gemäß verschiedenen Ausführungsbeispielen gezeigt. In 1C und 5 ist jeweils links eine Ansicht einer Vorderseite des vertikalen FinFETs 100 gezeigt, und rechts eine Ansicht einer Rückseite des vertikalen FinFETs 100, also des gegenüber der linken Ansicht um 180° gedrehten FinFETs 100. In 1B, 1C, 4F, 4G und 5 ist der vertikale FinFET 100 jeweils mit benachbarten weiteren FinFETs 100, bzw. Teilen davon, dargestellt, welche gemeinsam eine FinFET-Anordnung 200 bilden.In 1A , 1C and 5 each shows a schematic perspective view of a vertical FinFET 100 in accordance with various exemplary embodiments, in FIG 1B FIG. 14 is a schematic cross-sectional view of a vertical FinFET 100 and FIG 4A until 4G a schematic illustration of a method for forming a vertical FinFET or a FinFET arrangement in accordance with various exemplary embodiments is shown. In 1C and 5 a view of a front side of the vertical FinFET 100 is shown on the left, and a view of a rear side of the vertical FinFET 100, that is to say of the FinFET 100 rotated by 180 ° with respect to the left view, is shown on the right 1B , 1C , 4F , 4G and 5 the vertical FinFET 100 is shown with adjacent further FinFETs 100 or parts thereof, which together form a FinFET arrangement 200.

Der vertikale Fin-Feldeffekttransistor 100 kann eine n-dotierte Halbleiter-Finne 14 (kurz: Finne) aufweisen, welche sich oberhalb eines n-dotierten Driftbereichs 10, 12 des FinFETs erstrecken kann und in welcher sich ein Kanalgebiet befinden kann. Oberhalb und/oder in einem oberen Ende der Finne 14 kann sich ein n-dotierter Sourcebereich 30 befinden. Der vertikale Fin-Feldeffekttransistor 100 kann ferner mindestens einen dem Kanalgebiet horizontal benachbarten Gatebereich 24 und einen p-dotierten Gate-Abschirmbereich 16 aufweisen.The vertical fin field effect transistor 100 can be an n-doped semiconductor fin 14th (short: fin), which are located above an n-doped drift region 10 , 12th of the FinFET and in which a channel region can be located. Above and / or in an upper end of the fin 14th can be an n-doped source region 30th are located. The vertical fin field effect transistor 100 can furthermore at least one gate region horizontally adjacent to the channel region 24 and a p-doped gate shield region 16 exhibit.

Der Driftbereich 10, 12 kann ein n-dotiertes Driftgebiet 10 und ein n-dotiertes Ausbreitungsgebiet (Spreadinggebiet) 12 aufweisen. Eine Dotierungskonzentration kann in verschiedenen Ausführungsbeispielen im Spreadinggebiet 12 höher sein als im darunter angeordneten Driftgebiet 10, und höher sein als im darüber angeordneten n-Kanalgebiet in der Halbleiter-Finne 14. Bei einem Ausführungsbeispiel können die Dotierungen zum Beispiel 1016 cm-3 im Driftgebiet 10, 1017 cm-3 im Spreadinggebiet 12 und 4·1016 cm-3 im Kanalgebiet in der Finne 14 sein.The drift area 10 , 12th can be an n-doped drift region 10 and an n-doped spreading area 12th exhibit. One In various exemplary embodiments, doping concentration can be in the spreading area 12th higher than in the drift area below 10 , and higher than in the n-channel region arranged above it in the semiconductor fin 14th . In one embodiment, the dopings can be 10 16 cm -3 in the drift region, for example 10 , 10 17 cm -3 in the spreading area 12th and 4 · 10 16 cm -3 in the canal area in the fin 14th be.

Das Spreadinggebiet 12 kann in verschiedenen Ausführungsbeispielen Teilgebiete mit unterschiedlichen Dotierungskonzentrationen aufweisen. Beispielsweise kann das Spreadinggebiet 12, wie in 1A dargestellt, diejenige n-dotierte Schicht bilden, in welcher der mindestens eine p-dotierte Gate-Abschirmbereich 16 ausgebildet ist, und ferner oberhalb der n-dotierten Schicht mit dem mindestens einen Gate-Abschirmbereich 16 angeordnet sein, wobei in der n-dotierten Schicht (in welcher der Gate-Abschirmbereich 16 gebildet ist) die Dotierungskonzentration anders sein kann als in dem darüberliegenden Teilgebiet des Spreadinggebiets 12. Beispielsweise kann eines der Teilgebiete des Spreadinggebiets 12 unterhalb des Gate-Abschirmbereichs 16 ausgebildet sein, wie beispielsweise in 1B dargestellt, wobei die Dotierungskonzentration anders sein kann als in dem darüberliegenden Teilgebiet des Spreadinggebiets 12.The spreading area 12th can have subregions with different doping concentrations in various exemplary embodiments. For example, the spreading area 12th , as in 1A shown, which form that n-doped layer in which the at least one p-doped gate shielding region 16 is formed, and further above the n-doped layer with the at least one gate shielding region 16 be arranged, wherein in the n-doped layer (in which the gate shielding region 16 is formed) the doping concentration can be different than in the overlying sub-area of the spreading area 12th . For example, one of the sub-areas of the spreading area 12th below the gate shielding area 16 be designed, for example in 1B shown, wherein the doping concentration can be different than in the overlying sub-area of the spreading area 12th .

Das n-dotierte Halbleitermaterial des Driftbereichs 10, 12 und der Finne 14 kann als epitaktisch aufgewachsenes Material bereitgestellt sein bzw. werden, z.B. aufgewachsen auf einem Substrat, ggf. mit zwischen dem Driftbereich 10, 12 und dem Substrat angeordneter Pufferschicht. Auf einer Rückseite des Substrats kann ein Drainkontakt angeordnet sein. Substrat, Drainkontakt und ggf. Pufferschicht können auf bekannte oder im Wesentlichen bekannte Weise hergestellt sein.The n-doped semiconductor material of the drift region 10 , 12th and the Finn 14th can be provided as an epitaxially grown material, for example grown on a substrate, possibly with between the drift region 10 , 12th and the buffer layer disposed on the substrate. A drain contact can be arranged on a rear side of the substrate. The substrate, drain contact and optionally buffer layer can be produced in a known or essentially known manner.

Im Ausführungsbeispiel aus 1A ist horizontal benachbart zur Finne 14, bzw. zwischen zwei Finnen 14, der Gatebereich 24 gebildet, welcher von der Finne 14 durch ein Gatedielektrium 32 isoliert sein kann. In 1B, 1C, 4F, 4G und 5 sind jeweils zwei benachbarte Gatebereiche 24 benachbarter FinFETs 100 dargestellt. In 4G ist dargestellt, dass der Gatebereich 24 von einem darüber angeordneten Sourceanschluss 28 mittels eines weiteren Dielektrikums 26 elektrisch isoliert sein kann. Der Gatebereich 24 kann ein leitfähiges Material aufweisen, beispielsweise Poly-Silizium. In verschiedenen Ausführungsbeispielen kann an dessen Oberfläche mittels Re-Oxidation das weitere Dielektrikum 26 als Isolierung zum Sourceanschluss 28 gebildet werden.In the exemplary embodiment from 1A is horizontally adjacent to the fin 14th , or between two fins 14th , the gate area 24 formed, which by the Finn 14th through a gate dielectric 32 can be isolated. In 1B , 1C , 4F , 4G and 5 are two adjacent gate areas 24 of neighboring FinFETs 100 shown. In 4G is shown that the gate area 24 from a source connection arranged above 28 by means of another dielectric 26th can be electrically isolated. The gate area 24 can comprise a conductive material, for example polysilicon. In various exemplary embodiments, the further dielectric can be re-oxidized on its surface 26th as insulation to the source connection 28 are formed.

An einer Grenzfläche zwischen dem Gatedielektrikum 32 und dem Kanalgebiet, bzw. im Gatedielektrikum 32 selbst, können negative Grenzflächenladungen vorliegenAt an interface between the gate dielectric 32 and the channel area, or in the gate dielectric 32 even, negative interfacial charges can be present

Eigenschaften eines FinFETS mit einer solchen Gestaltung 100 sind in 2A und 2B und in 3A bis 3D dargestellt.Properties of a FinFET with such a design 100 are in 2A and 2 B and in 3A until 3D shown.

In 2A sind in einem Schaubild 200 Schwellspannungen Vt in FinFETs veranschaulicht in Abhängigkeit von einer Kanaldotierungskonzentration und einer Grenzflächenladung, 2B zeigt in einem Schaubild 202 eine Veranschaulichung von Einschaltwiderständen in FinFETs in Abhängigkeit von einer Kanaldotierungskonzentration und einer Grenzflächenladung, 3A zeigt eine Stromdichte (oben) und eine kumulierte Stromdichte (unten) in Abhängigkeit von einem Abstand von einer SiC/Oxid Grenzfläche in einem FinFET für den Fall von p Kanaldotierung und positiver Grenzflächenladung (Quadrant I in 2A und 2B) wie sie gemäß dem Stand der Technik für einen TMOSFET verwendet wird, 3B zeigt eine Stromdichte und eine kumulierte Stromdichte in Abhängigkeit von einem Abstand von der SiC/Oxid Grenzfläche in einem FinFET für den Fall von n Kanaldotierung und negativer Grenzflächenladung (Quadrant III in 2A und 2B) gemäß verschiedenen Ausführungsbeispielen, 3C zeigt die zu 3A entsprechende Elektronenmobilität, Elektronendichte und Leitfähigkeit in Abhängigkeit von einem Abstand von der SiC/Oxid Grenzfläche, und 3D zeigt die zu 3B entsprechende Elektronenmobilität, Elektronendichte und Leitfähigkeit in Abhängigkeit von einem Abstand von einer SiC/Oxid Grenzfläche.In 2A are in a graph 200 Illustrated threshold voltages Vt in FinFETs as a function of a channel doping concentration and an interfacial charge, 2 B shows in a graph 202 an illustration of on-resistance in FinFETs as a function of a channel doping concentration and an interface charge, 3A shows a current density (top) and a cumulative current density (bottom) as a function of a distance from a SiC / oxide interface in a FinFET for the case of p-channel doping and positive interface charge (quadrant I in 2A and 2 B) as it is used according to the state of the art for a TMOSFET, 3B shows a current density and a cumulative current density as a function of a distance from the SiC / oxide interface in a FinFET for the case of n channel doping and negative interface charge (quadrant III in 2A and 2 B) according to different embodiments, 3C shows the to 3A corresponding electron mobility, electron density and conductivity as a function of a distance from the SiC / oxide interface, and 3D shows the to 3B corresponding electron mobility, electron density and conductivity as a function of a distance from a SiC / oxide interface.

Der Kanalwiderstand kann signifikant verringert werden, wenn von einem p-dotierten Inversionskanal, wie er gemäß dem Stand der Technik verwendet wird und in 2A und 2B jeweils auf der rechten Seite und in 3A und 3C dargestellt ist, zu einem n-dotiertem Akkumulationskanal übergegangen wird, welcher in 2A und 2B jeweils auf der linken Seite und in 3B und 3D dargestellt ist.The channel resistance can be significantly reduced if a p-doped inversion channel, as used according to the prior art and in FIG 2A and 2 B respectively on the right side and in 3A and 3C is shown, a transition is made to an n-doped accumulation channel, which in 2A and 2 B respectively on the left and in 3B and 3D is shown.

In 2B ist eine Größe eines ON-Widerstands, also für einen FinFET im eingeschalteten Zustand, symbolisch dargestellt für ein Parameterfeld von Kanaldotierungen und Grenzflächenladungen des FinFETs mit 300 nm breiten Finnen und einem Zell-Pitch von 800 nm. Wird als Gateoxid ein in Stickoxidatmosphäre getempertes Siliziumdioxid verwendet (wie beim Stand der Technik), wird ein Inversionskanal mit positiver Grenzflächenladung gebildet. Das entspricht dem Kreis 36 im ersten Quadranten (rechts oben) in 2A und 2B. Wird stattdessen ein Akkumulationskanal mit positiver Grenzflächenladung gebildet (Kreis 34 im vierten Quadranten links oben), reduziert sich der ON-Widerstand um ca. einen Faktor zwei. Allerdings haben FinFETs mit n-Kanal Dotierung und positiver Grenzflächenladung eine Schwellspannung < 0 V, wie in 2A links oben im vierten Quadranten zu sehen ist. Dies hängt damit zusammen, dass positive Grenzflächenladungen die Schwellspannung zu kleineren Werten hin verschiebt. Durch die Wahl eines Gatedielektrikums oder Gatedielektrikum-Stapels oder einer geeigneten Vor- oder Nach-Behandlungsmethode kann eine Grenzfläche Kanal-Halbleitermaterial/Gatedielektrikum mit negativen Grenzflächenladungen erzeugt werden oder können negative Ladungen ins Gatedielektrikum eingebaut werden.In 2 B is a size of an ON resistance, i.e. for a FinFET in the switched-on state, symbolically represented for a parameter field of channel doping and interface charges of the FinFET with 300 nm wide fins and a cell pitch of 800 nm. A silicon dioxide annealed in a nitrogen oxide atmosphere is used as the gate oxide (as in the prior art), an inversion channel with a positive interfacial charge is formed. That corresponds to the circle 36 in the first quadrant (top right) in 2A and 2 B . If instead an accumulation channel with a positive interface charge is formed (circle 34 in the fourth quadrant on the top left), the ON resistance is reduced by a factor of around two. However, FinFETs have with n-channel doping and positive interfacial charge have a threshold voltage <0 V, as in 2A can be seen at the top left in the fourth quadrant. This is related to the fact that positive interfacial charges shift the threshold voltage towards lower values. By choosing a gate dielectric or a gate dielectric stack or a suitable pre- or post-treatment method, a channel semiconductor material / gate dielectric interface can be generated with negative interface charges or negative charges can be built into the gate dielectric.

Das kann dazu führen, dass Kombinationen aus Grenzflächenladungen und Kanaldotierungen ermittelbar sind, die sowohl eine geeignete positive Schwellspannung (z.B. 3 V, schwarze Linie in 2B) als auch einen geringeren ON-Widerstand liefern als ein FinFET mit einer SiC/Gatedielektrikum Grenzfläche gemäß dem Stand der Technik. Diese Kombinationen sind beispielsweise im zweiten und dritten Quadranten sowohl für Inversion (zweiter Quadrant) als auch für Akkumulation (dritter Quadrant) auffindbar, z.B. entlang der schwarzen Linie im zweiten bzw. dritten Quadranten.This can mean that combinations of interfacial charges and channel dopings can be determined which both have a suitable positive threshold voltage (e.g. 3 V, black line in 2 B) and also provide a lower ON resistance than a FinFET with a SiC / gate dielectric interface according to the prior art. These combinations can be found, for example, in the second and third quadrants for both inversion (second quadrant) and for accumulation (third quadrant), for example along the black line in the second and third quadrant, respectively.

Insbesondere FinFETs, die dem dritten Quadranten zuzuordnen sind, z.B. mit Parametern, die durch die beiden Sterne 38 dort markiert sind, weisen die oben beschriebenen Vorteile auf. Beim FinFET 100 gemäß verschiedenen Ausführungsbeispielen können die Grenzflächenladungen und die Kanaldotierungskonzentration gemäß den im dritten Quadranten dargestellten Simulationsergebnissen unter Berücksichtigung der gewünschten Schwellspannung gewählt werden, z.B. für 3 V entlang der schwarzen Linie.In particular FinFETs, which can be assigned to the third quadrant, for example with parameters that are defined by the two stars 38 are marked there have the advantages described above. In the case of the FinFET 100 according to various exemplary embodiments, the interface charges and the channel doping concentration can be selected according to the simulation results shown in the third quadrant, taking into account the desired threshold voltage, for example for 3 V along the black line.

Als Gatedielektrikum 32 kann in verschiedenen Ausführungsbeispielen ein deponiertes Oxid (HTO = Hochtemperaturoxid (engl. high temperature oxide)), welches mit einem 850°C O2-Vortempern und einem 1300°C N2-Tempern nachbehandelt wurde, oder ein HTO, das für drei Stunden bei 1150°C in N2O nachbehandelt wurde, verwendet werden. As a gate dielectric 32 can, in various exemplary embodiments, a deposited oxide (HTO = high temperature oxide), which has been post-treated with an 850 ° CO 2 pre-tempering and a 1300 ° CN 2 tempering, or an HTO that has been post-treated for three hours at 1150 ° C in N 2 O can be used.

Gemäß einem weiteren Ausführungsbeispiel weist das Gatedielektrikum 32 einen Schichtstapel auf aus einem Hochtemperaturoxid, welches mit NO nachbehandelt wurde und z.B. eine Dicke von 20 nm aufweist, und einer Si3N4-Schicht, z.B. mit einer Dicke von 40 nm, auf.According to a further exemplary embodiment, the gate dielectric 32 a stack of layers of a high-temperature oxide which has been aftertreated with NO and has, for example, a thickness of 20 nm, and a Si 3 N 4 layer, for example with a thickness of 40 nm.

Wie oben erwähnt ist ein Grund für die Verringerung des ON-Widerstands die Ladungsträgerverteilung im Kanal und deren Mobilität. Dies wird anschaulich anhand eines Vergleichs von Stromdichten für Inversionskanäle (3A, 3C) und Akkumulationskanäle (3B, 3D) mit jeweils 3 V Schwellspannung im Querschnitt der Finne 14.As mentioned above, one reason for the reduction in ON resistance is the carrier distribution in the channel and its mobility. This is illustrated by a comparison of current densities for inversion channels ( 3A , 3C ) and accumulation channels ( 3B , 3D ) each with 3 V threshold voltage in the cross section of the fin 14th .

Während die Stromdichte im Inversionskanal (3A, 3C) ausschließlich in den ersten 5-10 nm zur SiC/Gate-Oxid Grenzfläche getragen wird, also nur dort signifikante Werte annimmt, geht die Stromverteilung im Akkumulationskanal (3B, 3D) viel tiefer in die Finne 14 hinein. Dort ist, wie in 3C und 3D unten zu sehen ist, die Leitfähigkeit deutlich höher. Somit ergibt sich eine höhere Leitfähigkeit im Kanal, der sich nahezu über die gesamte Finnenbreite wC (siehe 1C) erstreckt.While the current density in the inversion channel ( 3A , 3C ) is carried only in the first 5-10 nm to the SiC / gate-oxide interface, i.e. only assumes significant values there, does the current distribution in the accumulation channel ( 3B , 3D ) much deeper into the fin 14th into it. There is how in 3C and 3D can be seen below, the conductivity is significantly higher. This results in a higher conductivity in the channel, which extends over almost the entire fin width wC (see 1C ) extends.

Der p-dotierte Gate-Abschirmbereich 16 kann so unter dem Gatebereich 24 angeordnet sein, dass bei vertikaler Projektion der Gate-Abschirmbereich 16 zumindest teilweise (wie in 1A beispielhaft dargestellt), beispielsweise größtenteils, fast vollständig oder vollständig (wie beispielhaft in 1B, 1C, 4F, 4G und 5 dargestellt), z.B. mit mindestens 50%, mindestens 60%, mindestens 70%, mindestens 80%, mindestens 90% oder mindestens 95% seiner projizierten Fläche, innerhalb einer vom Gatedielektrikum 32 begrenzten Fläche liegt. Der Gate-Abschirmbereich 16 kann dazu dienen, das Gatedielektrikum 32 am Trenchboden vor zu großen elektrischen Feldern abzuschirmen.The p-doped gate shielding area 16 can so under the gate area 24 be arranged that, with vertical projection, the gate shielding area 16 at least partially (as in 1A shown by way of example), for example largely, almost completely or completely (as exemplified in 1B , 1C , 4F , 4G and 5 shown), for example with at least 50%, at least 60%, at least 70%, at least 80%, at least 90% or at least 95% of its projected area, within one of the gate dielectric 32 limited area. The gate shielding area 16 can serve as the gate dielectric 32 shield against excessive electrical fields at the bottom of the trench.

Der p-dotierte Gate-Abschirmbereich 16 kann in verschiedenen Ausführungsbeispielen vom Gatebereich 24 (bzw. dem Gatedielektrikum 32) beabstandet angeordnet sein, wie beispielhaft in 1A dargestellt. In einem solchen Fall kann sich ein Teilbereich des Spreadinggebiets 12 zwischen dem p-dotierten Gate-Abschirmbereich 16 und dem Gatebereich 24 (bzw. dem Gatedielektrikum 32) befinden.The p-doped gate shielding area 16 can in different embodiments from the gate area 24 (or the gate dielectric 32 ) be arranged at a distance, as exemplified in 1A shown. In such a case, a part of the spreading area 12th between the p-doped gate shielding region 16 and the gate area 24 (or the gate dielectric 32 ) are located.

Der p-dotierte Gate-Abschirmbereich 16 kann in verschiedenen Ausführungsbeispielen mit Kontakt zum Gatedielektrikum 32 angeordnet sein, wie beispielhaft in 1B, 1C, 4F, 4G und 5 dargestellt.The p-doped gate shielding area 16 can in various embodiments with contact to the gate dielectric 32 be arranged, as exemplified in 1B , 1C , 4F , 4G and 5 shown.

Allgemein kann der p-dotierte Gate-Abschirmbereich 16 direkt unterhalb und/oder neben, parallel und/oder in einem Winkel zum Trench (d.h. zum darin ausgebildeten Gatebereich 24) stehend, in Kontakt mit oder in einem Abstand zum Trench ausgeführt sein, solange der p-dotierte Gate-Abschirmbereich 16 regelmäßig oder unregelmäßig unterbrochen ist, um einen n-dotierten Leitpfad, d.h. ein Teilgebiet des Spreadinggebiets 12, welches einen zusammenhängenden elektrisch leitenden Pfad durch den p-dotierten Gate-Abschirmbereich 16 bildet, bereit zu stellen.In general, the p-doped gate shielding region 16 directly below and / or next to, parallel and / or at an angle to the trench (ie to the gate region formed therein 24 ) standing, in contact with or at a distance from the trench, as long as the p-doped gate shielding region 16 is interrupted regularly or irregularly to an n-doped conduction path, ie a sub-area of the spreading area 12th , which has a continuous electrically conductive path through the p-doped gate shielding region 16 forms to provide.

Der p-dotierte Gate-Abschirmbereich 16 kann in verschiedenen Ausführungsbeispielen für einen einzelnen FinFET 100 aus mehreren Abschnitten gebildet sein, zwischen welchen sich Abschnitte des n-dotierten Spreadinggebiets 12 befinden können. In verschiedenen Ausführungsbeispielen kann für einen einzelnen FinFET der p-dotierte Gate-Abschirmbereich 16 einteilig gebildet sein, mit dazu benachbarten Abschnitten des n-dotierten Spreadinggebiets 12. Die FinFET-Anordnung 200 kann eine Mehrzahl von p-dotierten Gate-Abschirmbereichen 16 aufweisen, und eine Mehrzahl von Abschnitten des n-dotierten Spreadinggebiets 12, welche derart in einer Schicht (siehe 1A, 1B, 1C, 4F, 4G) oder in einer Mehrzahl von Schichten (z.B. zwei Schichten, siehe 5) angeordnet sein können, dass sowohl eine Gate-Abschirmung als auch ein vertikaler Stromfluss durch die Schicht(en) ermöglicht sind.The p-doped gate shielding area 16 can be formed in various exemplary embodiments for a single FinFET 100 from a plurality of sections, between which sections of the n-doped spreading region are located 12th can be located. In various exemplary embodiments, the p-doped gate shielding region can be used for a single FinFET 16 be formed in one piece, with adjacent sections of the n-doped spreading region 12th . The FinFET arrangement 200 may have a plurality of p-doped gate shielding regions 16 have, and a plurality of sections of the n-doped spreading region 12th which in one layer (see 1A , 1B , 1C , 4F , 4G) or in a plurality of layers (e.g. two layers, see 5 ) can be arranged so that both gate shielding and vertical current flow through the layer (s) are enabled.

Ein Flächenverhältnis von p-dotiertem Gate-Abschirmbereich 16 zu n-dotiertem Spreadinggebiet 12, deren Dotierungen und geometrische Anordnung sowie eine Dicke d des p-dotierten Gate-Abschirmbereichs 16 können, wie oben erläutert, den Kompromiss aus Abschirmung und Leitfähigkeit bei niedrigen und hohen Drain-Spannungen bestimmen.An area ratio of p-doped gate shield area 16 to n-doped spreading area 12th , their doping and geometric arrangement as well as a thickness d of the p-doped gate shielding region 16 can, as explained above, determine the compromise between shielding and conductivity at low and high drain voltages.

Ein Anschluss des p-dotierten Gate-Abschirmbereichs 16 kann über eine „Superzelle“ am Ende des Zellenfeldes erfolgen, und/oder über elektrisch leitfähige Bereiche 18, 20, z.B. tiefe p-implantierte Gebiete, die in regelmäßigen oder unregelmäßigen Abständen einen Anschluss (beispielsweise an Sourcepotential) ermöglichen. Das ist beispielhaft in 1A, 1C und 5 gezeigt.One connection of the p-doped gate shielding region 16 can take place via a “super cell” at the end of the cell field and / or via electrically conductive areas 18th , 20th , for example deep p-implanted regions that allow a connection (for example to source potential) at regular or irregular intervals. This is exemplary in 1A , 1C and 5 shown.

Sind die elektrisch leitfähigen Bereiche 18, 20 in einem Winkel zu den Trenches/Gatebereichen 24 angeordnet, so ist der Zell-Pitch nicht durch die Justage oder minimale Öffnung für den tiefen Implantationsprozess begrenzt und somit ein sehr kleiner Zell-Pitch realisierbar.Are the electrically conductive areas 18th , 20th at an angle to the trenches / gate areas 24 arranged, the cell pitch is not limited by the adjustment or minimal opening for the deep implantation process and thus a very small cell pitch can be achieved.

In 1A, 1C und 5 sind Ausführungsbeispiele dargestellt, bei denen die elektrisch leitfähigen Bereiche 18, 20 in einem Winkel von 90° zu den Trenches angeordnet sind: ein horizontaler langgestreckter Bereich 18 des elektrisch leitfähigen Bereichs 18, 20 kann eine Längsachse aufweisen, die in einem Winkel (hier: 90°) zu den Trenches angeordnet ist, und senkrechte langgestreckte Bereiche 20 des elektrisch leitfähigen Bereichs 18, 20), die sich von dem horizontalen langgestreckten Bereich 18 zu dem Sourceanschluss 28 (welcher der Übersichtlichkeit halber in 1A, 1B, 1C, und 5 weggelassen ist und nur in 4G dargestellt ist) erstrecken können, sind in einer Richtung senkrecht zu den Trenches periodisch fortgesetzt. Eine minimale Breite der elektrisch leitfähigen Bereiche 18, 20, welche beispielsweise mittels p-Implantation gebildet sein bzw. werden können, kann von der Lithographie bestimmt sein. Über die Abstände zwischen den elektrisch leitfähigen Bereichen 18, 20 (insbesondere der senkrechten langgestreckten Bereiche 20) zueinander kann ein Kompromiss aus p-Anschlusswiderstand zu effektiver Kanalfläche (und damit ON-Widerstand) bestimmt werden.In 1A , 1C and 5 Embodiments are shown in which the electrically conductive areas 18th , 20th are arranged at an angle of 90 ° to the trenches: a horizontal elongated area 18th of the electrically conductive area 18th , 20th can have a longitudinal axis which is arranged at an angle (here: 90 °) to the trenches, and perpendicular elongated areas 20th of the electrically conductive area 18th , 20th ) extending from the horizontal elongated area 18th to the source connection 28 (which for the sake of clarity in 1A , 1B , 1C , and 5 is omitted and only in 4G is shown), are periodically continued in a direction perpendicular to the trenches. A minimum width of the electrically conductive areas 18th , 20th which are or can be formed, for example, by means of p-implantation, can be determined by the lithography. About the distances between the electrically conductive areas 18th , 20th (especially the vertical elongated areas 20th ) to each other, a compromise between p-terminal resistance and effective channel area (and thus ON resistance) can be determined.

Eine weitere Möglichkeit den Zell-Pitch zu verkleinern, wird bereitgestellt, indem die p-dotierten Gate-Abschirmbereiche 16 nicht zwischen den Finnen 14 gebildet werden, sondern darunter. Dafür kann eine selbstjustierende Abschirmstruktur verwendet werden.Another possibility of reducing the cell pitch is provided by the p-doped gate shielding regions 16 not between the Finns 14th be formed, but underneath. A self-adjusting shield structure can be used for this.

Da die p-dotierten Gate-Abschirmbereiche 16 insbesondere den Finnenboden und die Ecken der Trenches schützen sollen und somit zu diesen justiert werden müssen, kann dieselbe Maske für Trenchbildung und Abschirmungsimplantation verwendet werden.As the p-doped gate shielding areas 16 In particular, if the fin base and the corners of the trenches are to be protected and therefore have to be adjusted to these, the same mask can be used for trench formation and shield implantation.

Ein solcher Herstellungsprozess ist in 4A bis 4G beispielhaft dargestellt.Such a manufacturing process is in 4A until 4G shown as an example.

4A: Zunächst werden ein n-dotiertes Driftgebiet 10, ein n-dotiertes Spreadinggebiet 12 (welches eine Mehrzahl unterschiedlich dotierter Teilgebiete aufweisen kann) und ein n-dotiertes Gebiet (aus welchem später die Finne 14 gebildet wird) bereitgestellt, z.B. mittels Epitaxie. In verschiedenen Ausführungsbeispielen kann die Finne 14 in das Spreadinggebiet 12 hineinragen. Sinnvolle Dotierungskonzentrationen können zum Beispiel 1016 cm-3 im Driftgebiet 10, 1017 cm-3 im Spreadinggebiet 12 und 4·1016 cm-3 im Kanalgebiet in der Finne 14 sein. Danach folgt ein flächiger n-Kontakt (Sourcebereich 30), z.B. mit einer Dotierungskonzentration von z.B. 1019 cm-3, der entweder in das Kanalgebiet implantiert wird oder auch als epitaktische Schicht bereitgestellt wird. 4B: Danach werden Trenches 42 mittels eines Ätzprozesses unter Verwendung einer strukturierten Maske 40 (z.B. Oxid-Hartmaske) hergestellt mit Breiten von ca. 800 nm und einer Tiefe von ca. 1,4 µm, welche entweder bis in das Spreadinggebiet 12 hineinreichen oder davor stoppen. Während des Prozesses kann ein Teil der Maske 40 abgetragen werden. 4C: Die verbleibende restliche Dicke von ca. 800 nm kann als Implantationsmaske verwendet werden und so eine selbstjustierte Implantation des Gate-Abschirmbereichs 16 durch den Trench 42 ermöglicht werden. Eine Implantationstiefe im Trench 42 von ca. 500 nm und eine Dotierung von 5·1019 cm-3 können mit einer 0° Implantation erreicht werden. 4D: Anschließend kann die Maske 40 entfernt werden und durch abwechselnde Oxidation und Oxidätzung der Trench 42 lateral vergrößert werden, so dass am Ende nur noch Finnen 14 zwischen den Trenches 42 übrigbleiben. Die Ätzung der oxidierten Bereiche entfernt zugleich auch die oxidierten p-implantierten Bereiche 52 auf der Waferoberfläche und an der Trenchseitenwand, welche unerwünscht sind (4E). Das Gatedielektrikum 32 und das Gate 24 können mitsamt der Isolationsschicht 26 in den Trench 42 eingebracht werden, beispielsweise mittels Poly-Silizium Deposition, Poly-Silizium Rückätzung und Poly-Silizium Re-Oxidation durchgeführt werden, oder beispielsweise mittels eines Damascene-Prozesses, und zuletzt können der Vorderseitenkontakt 28 und ein Rückseitenkontakt gebildet werden (4G). Dazu wurde zuvor das Oxid oberhalb des Sourcebereichs 30 entfernt. 4A : First, an n-doped drift region 10 , an n-doped spreading area 12th (which can have a plurality of differently doped subregions) and an n-doped region (from which later the fin 14th is formed) provided, for example by means of epitaxy. In various embodiments, the fin 14th into the spreading area 12th protrude. Sensible doping concentrations can be, for example, 10 16 cm -3 in the drift region 10 , 10 17 cm -3 in the spreading area 12th and 4 · 10 16 cm -3 in the canal area in the fin 14th be. This is followed by a flat n-contact (source area 30th ), for example with a doping concentration of for example 10 19 cm -3 , which is either implanted into the channel region or is also provided as an epitaxial layer. 4B : After that will be trenches 42 by means of an etching process using a structured mask 40 (e.g. oxide hard mask) manufactured with widths of approx. 800 nm and a depth of approx. 1.4 µm, which either extend into the spreading area 12th reach in or stop in front of it. During the process can be part of the mask 40 be removed. 4C : The remaining remaining thickness of approx. 800 nm can be used as an implantation mask and thus a self-aligned implantation of the gate shielding area 16 through the trench 42 be made possible. A depth of implantation in the trench 42 of approx. 500 nm and a doping of 5 · 10 19 cm -3 can be achieved with a 0 ° implantation. 4D : Then the mask 40 be removed and by alternating oxidation and oxide etching of the trench 42 laterally enlarged so that in the end only fins are left 14th between the trenches 42 left over. The etching of the oxidized areas also removes the oxidized p-implanted areas at the same time 52 on the wafer surface and on the trench sidewall, which are undesirable ( 4E) . The gate dielectric 32 and the gate 24 can together with the insulation layer 26th into the trench 42 can be introduced, for example by means of polysilicon deposition, polysilicon etching back and polysilicon re-oxidation, or for example by means of a Damascene process, and finally the front-side contact 28 and a rear contact can be formed ( 4G) . For this purpose, the oxide was previously placed above the source area 30th removed.

1B zeigt eine Querschnittsdarstellung der finalen FinFET-Zelle 100 mit abgerundeten Finnen 14 und dem p-dotierten Gate-Abschirmbereich 16 mit einer Dotierungskonzentration von 5·1019 cm-3, die lateral in einem Gauss- und vertikal in einem exponentiellen Profil ausläuft. 1B FIG. 10 shows a cross-sectional view of the final FinFET cell 100 with rounded fins 14th and the p-doped gate shield region 16 with a doping concentration of 5 · 10 19 cm -3 , which tapers laterally in a Gaussian and vertically in an exponential profile.

Um eine noch bessere Abschirmung und insbesondere einen höheren Widerstand bei hohen Drain-Spannungen und damit einen geringeren Kurzschlussstrom zu gewährleisten können, können beide oben genannten Ansätze miteinander kombiniert werden. Ein Ausführungsbeispiel dazu ist in 5 dargestellt.In order to be able to ensure even better shielding and, in particular, a higher resistance at high drain voltages and thus a lower short-circuit current, the two approaches mentioned above can be combined with one another. An embodiment for this is in 5 shown.

Ein zusätzlicher p-dotierter Gate-Abschirmbereich 56 (z.B. als eine zusätzliche vergrabene p-Schicht) kann in Kontakt zu den in die Trenches hineinimplantierten p-dotierten Gate-Abschirmbereichen 16 stehen und von diesen elektrisch leitend kontaktiert werden, sodass die Abschirmungswirkung unterhalb des Kanals aus einer Kombination der p-dotierten Gate-Abschirmbereiche 16 und des zusätzlichen p-dotierten Gate-Abschirmbereichs 56 bereitgestellt wird.An additional p-doped gate shielding area 56 (eg as an additional buried p-layer) can be in contact with the p-doped gate shielding regions implanted into the trenches 16 stand and are contacted by these in an electrically conductive manner, so that the shielding effect below the channel consists of a combination of the p-doped gate shielding regions 16 and the additional p-doped gate shielding region 56 provided.

Somit kann beispielsweise eine Gesamttiefe der Abschirmstruktur in vertikaler Richtung von 1.2 µm erreicht werden, indem 600 nm Trenchimplantation (der p-dotierte Gate-Abschirmbereich 16) mit 600 nm zusätzlicher vergrabener Schicht (der zusätzliche p-dotierte Gate-Abschirmbereich 56) miteinander kombiniert werden, ohne dass der Zell-Pitch vergrößert werden muss.Thus, for example, a total depth of the shielding structure in the vertical direction of 1.2 μm can be achieved by using 600 nm trench implantation (the p-doped gate shielding region 16 ) with 600 nm additional buried layer (the additional p-doped gate shielding area 56 ) can be combined with each other without having to increase the cell pitch.

Um Justageprobleme zu vermeiden, kann der zusätzliche p-dotierte Gate-Abschirmbereich 56 dabei in einer Richtung periodisch fortgesetzt sein, die unterschiedlich ist zu der Richtung, in der die Trenches (bzw. die Gates 24) periodisch fortgesetzt sind.To avoid adjustment problems, the additional p-doped gate shielding area 56 be periodically continued in a direction that is different from the direction in which the trenches (or the gates 24 ) are continued periodically.

Anschaulich beschrieben wird im Ausführungsbeispiel aus 5 ein FinFET bereitgestellt, bei welchem die Abschirmstruktur 16, 56 als ein dreidimensionales Gitter aus p-dotierten Bereichen 16, 56 bereitgestellt ist, durch welches hindurch n-dotierte Bereiche 12 derart miteinander verbunden sind, dass sich mindestens ein leitender Kanal (pro FinFET 100) vertikal durch die p-dotierten Bereiche 16, 56 hindurch erstreckt.It is clearly described in the exemplary embodiment from 5 a FinFET is provided in which the shield structure 16 , 56 as a three-dimensional grid of p-doped areas 16 , 56 is provided through which n-doped regions 12th are connected to one another in such a way that at least one conductive channel (per FinFET 100) extends vertically through the p-doped regions 16 , 56 extends therethrough.

6 ist ein Ablaufdiagramm 600 eines Verfahrens zum Bilden eines vertikalen FinFETs gemäß verschiedenen Ausführungsbeispielen. 6th is a flow chart 600 of a method for forming a vertical FinFET according to various embodiments.

Das Verfahren kann aufweisen: ein Bilden mehrerer Gräben in einem n-dotierten Halbleiterbereich, derart, dass jeweils zwischen zwei der Gräben eine Halbleiter-Finne mit einem n-dotierten Kanalgebiet gebildet wird, welche sich zwischen einem n-dotierten Driftbereich und einem n-dotierten Sourcebereich erstreckt (610), ein p-Dotieren von Halbleiterbereichen im n-dotierten Halbleiterbereich zum Bilden p-dotierter Abschirmbereiche vor oder nach dem Bilden der Gräben, wobei die p-dotierten Abschirmbereiche so angeordnet werden, dass sie sich unter den Gräben befinden (620), ein Bilden jeweils eines Gatebereichs (24) in den Gräben elektrisch isoliert vom n-dotierten Halbleiterbereich (630), ein Bilden eines elektrisch leitfähigen Bereichs, welcher sich von dem p-dotierten Gate-Abschirmbereich bis zu einer Oberfläche des n-dotierten Halbleiterbereichs erstreckt, wobei der elektrisch leitfähige Bereich einen horizontalen langgestreckten Bereich mit einer Längsachse aufweist, die sich in einer zweiten Richtung erstreckt, die verschieden ist von der ersten Richtung (640), und ein Bilden eines Sourceanschlusses über dem n-dotierten Halbleiterbereich, wobei der Sourceanschluss mit dem elektrisch leitfähigen Bereich elektrisch leitend verbunden ist (650).The method may include: forming a plurality of trenches in an n-doped semiconductor region in such a way that a semiconductor fin with an n-doped channel region is formed between two of the trenches, which is located between an n-doped drift region and an n-doped one Source region extends (610), a p-doping of semiconductor regions in the n-doped semiconductor region for forming p-doped shielding regions before or after the formation of the trenches, wherein the p-doped shielding regions are arranged in such a way that they are located under the trenches (620 ), each forming a gate area ( 24 ) in the trenches electrically isolated from the n-doped semiconductor area ( 630 ), forming an electrically conductive region extending from the p-doped gate shielding region to a surface of the n-doped semiconductor region, the electrically conductive region having a horizontally elongated region with a longitudinal axis extending in a second direction which is different from the first direction ( 640 ), and forming a source connection over the n-doped semiconductor region, the source connection being connected in an electrically conductive manner to the electrically conductive region (650).

Claims (10)

Vertikaler Fin-Feldeffekttransistor (100), aufweisend: • eine Halbleiter-Finne (14); • einen n-dotierten Sourcebereich (30); • einen n-dotierten Driftbereich (10, 12); • ein vertikal zwischen dem Sourcebereich (30) und dem Driftbereich (10, 12) angeordnetes n-dotiertes Kanalgebiet in der Halbleiter-Finne (14); • mindestens einen dem Kanalgebiet horizontal benachbarten Gatebereich (24); • ein Gatedielektrium (32), welches den Gatebereich (24) vom Kanalgebiet elektrisch isoliert, wobei eine Grenzfläche zwischen dem Gatedielektrikum (32) und dem Kanalgebiet und/oder das Gatedielektrikum (32) negative Grenzflächenladungen aufweist; • einen p-dotierten Gate-Abschirmbereich (16) unter dem Gatebereich (24), welcher eine horizontale Längsachse aufweist, die sich in einer ersten Richtung erstreckt, • einen Sourceanschluss (28), welcher elektrisch leitend mit dem Sourcebereich (30) verbunden ist; und • einen elektrisch leitfähigen Bereich (18, 20), welcher den p-dotierten Gate-Abschirmbereich (16) mit dem Sourceanschluss (28) elektrisch leitend verbindet; • wobei der elektrisch leitfähige Bereich (18, 20) einen horizontalen langgestreckten Bereich (18) mit einer Längsachse aufweist, die sich in einer zweiten Richtung erstreckt, die verschieden ist von der ersten Richtung.Vertical fin field effect transistor (100), comprising: • a semiconductor fin (14); • an n-doped source region (30); • an n-doped drift region (10, 12); • an n-doped channel region arranged vertically between the source region (30) and the drift region (10, 12) in the semiconductor fin (14); • at least one gate region (24) horizontally adjacent to the channel region; • a gate dielectric (32) which electrically isolates the gate region (24) from the channel region, an interface between the gate dielectric (32) and the channel region and / or the gate dielectric (32) having negative interface charges; • a p-doped gate shielding region (16) below the gate region (24), which has a horizontal longitudinal axis which extends in a first direction, • a source connection (28) which is electrically conductively connected to the source region (30) ; and • an electrically conductive region (18, 20) which connects the p-doped gate shielding region (16) to the source terminal (28) in an electrically conductive manner; • wherein the electrically conductive area (18, 20) has a horizontally elongated area (18) with a longitudinal axis which extends in a second Direction that is different from the first direction. Vertikaler Fin-Feldeffekttransistor (100) gemäß Anspruch 1, wobei das Gatedielektrikum eine Mehrzahl von Schichten aufweist und die negativen Grenzflächenladungen an einer der Grenzflächen der Mehrzahl von Schichten aufweist.Vertical fin field effect transistor (100) according to Claim 1 wherein the gate dielectric has a plurality of layers and has the negative interface charges at one of the interfaces of the plurality of layers. Vertikaler Fin-Feldeffekttransistor (100) gemäß Anspruch 2, wobei der vertikale langgestreckte Bereich (20) horizontal benachbart zum Gatebereich (24) quer zu einer Längsachse des Gatebereichs (24) angeordnet ist.Vertical fin field effect transistor (100) according to Claim 2 wherein the vertical elongated region (20) is arranged horizontally adjacent to the gate region (24) transversely to a longitudinal axis of the gate region (24). Vertikaler Fin-Feldeffekttransistor (100) gemäß Anspruch 2 oder 3, wobei der vertikale langgestreckte Bereich (20) horizontal benachbart zu einem ersten Ende, und optional zu einem zweiten Ende, des Gatebereichs (24) angeordnet ist.Vertical fin field effect transistor (100) according to Claim 2 or 3 wherein the vertical elongate region (20) is arranged horizontally adjacent to a first end, and optionally to a second end, of the gate region (24). Vertikaler Fin-Feldeffekttransistor (100) gemäß einem der Ansprüche 1 bis 4, ferner aufweisend: einen zusätzlichen p-dotierten Gate-Abschirmbereich (56) unter dem p-dotierten Gate-Abschirmbereich (16), welcher eine horizontale Längsachse aufweist, die sich in einer dritten Richtung erstreckt, wobei die dritte Richtung optional verschieden ist von der ersten Richtung, und wobei der zusätzliche p-dotierte Gate-Abschirmbereich (56) in Kontakt ist mit dem p-dotierten Gate-Abschirmbereich (16), wobei optional die dritte Richtung gleich der zweiten Richtung ist.Vertical fin field effect transistor (100) according to one of the Claims 1 until 4th , further comprising: an additional p-doped gate shielding region (56) below the p-doped gate shielding region (16) having a horizontal longitudinal axis extending in a third direction, the third direction optionally being different from that first direction, and wherein the additional p-doped gate shielding region (56) is in contact with the p-doped gate shielding region (16), the third direction optionally being the same as the second direction. Vertikaler Fin-Feldeffekttransistor (100) gemäß einem der Ansprüche 1 bis 5, wobei der Gate-Abschirmbereich (16) so unter dem Gatebereich (24) angeordnet ist, dass bei vertikaler Projektion der Gate-Abschirmbereich (16) zumindest teilweise innerhalb einer vom Gatedielektrikum (32) begrenzten Fläche liegt.Vertical fin field effect transistor (100) according to one of the Claims 1 until 5 wherein the gate shielding region (16) is arranged below the gate region (24) such that, when projected vertically, the gate shielding region (16) lies at least partially within an area delimited by the gate dielectric (32). Vertikaler Fin-Feldeffekttransistor (100) gemäß einem der Ansprüche 1 bis 6, wobei der Driftbereich (10, 12) aufweist: ein n-dotiertes Driftgebiet (10); und mindestens ein Spreadinggebiet (12), welches über dem Driftgebiet (10) angeordnet ist und höher n-dotiert ist als das Driftgebiet (10).Vertical fin field effect transistor (100) according to one of the Claims 1 until 6th wherein the drift region (10, 12) comprises: an n-doped drift region (10); and at least one spreading region (12) which is arranged above the drift region (10) and is more n-doped than the drift region (10). Vertikaler Fin-Feldeffekttransistor (100) gemäß einem der Ansprüche 1 bis 7, wobei die Halbleiter-Finne (14) Siliziumcarbid und/oder Galliumnitrid aufweist.Vertical fin field effect transistor (100) according to one of the Claims 1 until 7th , wherein the semiconductor fin (14) comprises silicon carbide and / or gallium nitride. Fin-Feldeffekttransistor-Anordnung (200), aufweisend: eine Mehrzahl von vertikalen Fin-Feldeffekttransistoren (100) gemäß einem der Ansprüche 1 bis 8, welche nebeneinander derart angeordnet sind, dass ihre p-dotierten Gate-Abschirmbereiche (16) parallel zueinander sind, und mindestens einen durchgehenden horizontalen langgestreckten Bereich, der aus jedem der Mehrzahl von vertikalen Fin-Feldeffekttransistoren (100) einen der Gate-Abschirmbereiche (16) aufweist.Fin field effect transistor arrangement (200) comprising: a plurality of vertical fin field effect transistors (100) according to one of the Claims 1 until 8th which are arranged next to one another in such a way that their p-doped gate shielding regions (16) are parallel to one another, and at least one continuous, horizontal elongated region which comprises one of the gate shielding regions (16 ) having. Verfahren zum Bilden eines vertikalen Fin-Feldeffekttransistors, aufweisend: • Bilden mehrerer Gräben, die sich in einem n-dotierten Halbleiterbereich mit ihrer Längsachse in einer ersten Richtung erstrecken, derart, dass jeweils zwischen zwei der Gräben eine Halbleiter-Finne mit einem n-dotierten Kanalgebiet gebildet wird, welche sich zwischen einem n-dotierten Driftbereich und einem n-dotierten Sourcebereich erstreckt (610); • p-Dotieren von Halbleiterbereichen im n-dotierten Halbleiterbereich zum Bilden p-dotierter Abschirmbereiche vor oder nach dem Bilden der Gräben, wobei die p-dotierten Abschirmbereiche so angeordnet werden, dass sie sich unter den Gräben befinden (620); • Bilden jeweils eines Gatebereichs in den Gräben elektrisch isoliert vom n-dotierten Halbleiterbereich (630); • Bilden eines elektrisch leitfähigen Bereichs, welcher sich von dem p-dotierten Gate-Abschirmbereich bis zu einer Oberfläche des n-dotierten Halbleiterbereichs erstreckt, wobei der elektrisch leitfähige Bereich einen horizontalen langgestreckten Bereich mit einer Längsachse aufweist, die sich in einer zweiten Richtung erstreckt, die verschieden ist von der ersten Richtung (640); und • Bilden eines Sourceanschlusses über dem n-dotierten Halbleiterbereich, wobei der Sourceanschlusses mit dem elektrisch leitfähigen Bereich elektrisch leitend verbunden ist (650).A method of forming a vertical fin field effect transistor, comprising: • Forming a plurality of trenches, which extend in an n-doped semiconductor region with their longitudinal axis in a first direction, in such a way that a semiconductor fin with an n-doped channel region is formed between two of the trenches, which is located between an n-doped one Drift region and an n-doped source region extending (610); • p-doping of semiconductor regions in the n-doped semiconductor region for forming p-doped shielding regions before or after the formation of the trenches, the p-doped shielding regions being arranged in such a way that they are located under the trenches (620); • Forming a gate region in each case in the trenches, electrically insulated from the n-doped semiconductor region (630); • Forming an electrically conductive region which extends from the p-doped gate shielding region to a surface of the n-doped semiconductor region, the electrically conductive region having a horizontally elongated region with a longitudinal axis which extends in a second direction, which is different from the first direction (640); and • Forming a source connection over the n-doped semiconductor region, the source connection being connected in an electrically conductive manner to the electrically conductive region (650).
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