DE102014117897A1 - Verfahren zur Herstellung von optoelektronischen Modulen und Anordnung mit einem solchen Modul - Google Patents

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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147—Copper [Cu] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract

Das Verfahren ist zur Herstellung einer Mehrzahl von optoelektronischen Modulen (1) eingerichtet und umfasst die Schritte: A) Bereitstellen eines metallischen Trägerverbunds (20) mit einer Mehrzahl von Trägereinheiten (2), B) Aufbringen eines Logikchips (3) mit je wenigstens einem integrierten Schaltkreis auf die Trägereinheiten (2), C) Aufbringen von Emitterbereichen (4) zur Strahlungserzeugung, die einzeln elektrisch ansteuerbar sind, D) Abdecken der Emitterbereiche (4) und der Logikchips (3) mit einem Schutzmaterial (5), E) Umspritzen der Emitterbereiche (4) und der Logikchips (3), sodass ein Vergusskörper (6) entsteht, der die Trägereinheiten (2) und die Logikchips (3) und die Emitterbereiche (4) miteinander verbindet, F) Entfernen des Schutzmaterials (5) und Aufbringen von elektrischen Leiterbahnen (7) auf die Oberseiten der Logikchips (3) sowie auf eine Vergusskörperoberseite (60), und G) Zerteilen des Trägerverbunds (20) zu den Modulen

Description

  • Es wird ein Verfahren zur Herstellung von optoelektronischen Modulen angegeben. Darüber hinaus wird eine Anordnung angegeben, die ein solches Modul umfasst.
  • Eine zu lösende Aufgabe besteht darin, ein optoelektronisches Modul anzugeben, das eine hohe Flächendichte von einzeln adressierbaren Emitterbereichen aufweist.
  • Diese Aufgabe wird unter anderem durch ein Verfahren und durch eine Anordnung mit den Merkmalen der unabhängigen Patentansprüche gelöst. Bevorzugte Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
  • Gemäß zumindest einer Ausführungsform ist das Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Modulen eingerichtet. Die Module sind insbesondere zur Emission von elektromagnetischer Strahlung, speziell von sichtbarem Licht, gestaltet. Zum Beispiel dient das Modul als Beleuchtungseinrichtung in der Allgemeinbeleuchtung oder im Fahrzeugbereich, etwa als adaptiver Frontscheinwerfer in einem Kfz.
  • Gemäß zumindest einer Ausführungsform wird ein metallischer Trägerverbund bereitgestellt. Metallisch bedeutet, dass der Trägerverbund eines oder mehrere Metalle oder eine oder mehrere Legierungen aufweist oder hieraus besteht. Zum Beispiel handelt es sich bei dem Trägerverbund um ein Metallblech, das metallische Beschichtungen an Hauptseiten aufweisen kann.
  • Gemäß zumindest einer Ausführungsform weist der Trägerverbund eine Mehrzahl von Trägereinheiten auf. Dabei ist es möglich, dass der Trägerverbund erst im Laufe des Verfahrens physikalisch zu den Trägereinheiten strukturiert wird. Mit anderen Worten kann der anfangs bereitgestellte Trägerverbund noch eine unstrukturierte, lediglich fiktiv in die Trägereinheiten unterteilte Komponente sein.
  • Gemäß zumindest einer Ausführungsform wird auf je eine der Trägereinheiten je einer oder mehrere Logikchips aufgebracht. Der Logikchip beinhaltet bevorzugt einen oder mehrere integrierte Schaltkreise. Bei dem Logikchip handelt es sich beispielsweise um einen Ansteuerchip, einen Adresschip und/oder um einen Speicherchip. Insbesondere wird der Logikchip auf die zugehörige Trägereinheit aufgeklebt oder aufgelötet.
  • Gemäß zumindest einer Ausführungsform werden je mehrere Emitterbereiche auf die Trägereinheiten aufgebracht. Die Emitterbereiche basieren bevorzugt auf einem Halbleitermaterial wie AlInGaN oder AlInGaP oder AlInGaAs. Insbesondere handelt es sich bei den Emitterbereichen um Leuchtdiodenbereiche. Die Emitterbereiche sind zu einer Strahlungserzeugung eingerichtet, insbesondere zur Erzeugung von sichtbarem Licht wie farbigem Licht, etwa blaues Licht, oder mischfarbigem Licht wie weißes Licht. Es ist möglich, dass die Logikchips und die Emitterbereiche in einem einzigen Verfahrensschritt an den Trägereinheiten aufgebracht werden. Alternativ können die Logikchips vor den Emitterbereichen, oder auch umgekehrt, montiert werden.
  • Gemäß zumindest einer Ausführungsform sind die Emitterbereiche oder Gruppen von Emitterbereichen jeweils elektrisch einzeln ansteuerbar. Mit anderen Worten kann es sich bei den Emitterbereichen um Bildpunkte, auch als Pixel bezeichnet, handeln.
  • Gemäß zumindest einer Ausführungsform werden die Emitterbereiche und/oder die Logikchips mit einem Schutzmaterial teilweise oder, bevorzugt, vollständig abgedeckt. Bei dem Schutzmaterial kann es sich um eine Folie handeln, die zusammenhängend über dem gesamten Trägerverbund aufgebracht wird. Alternativ können als Schutzmaterial Opferschichten wie Fotolacke dienen. Entsprechende Opferschichten können lokal und gezielt nur auf die Emitterbereiche und die Logikchips beschränkt sein. Das Schutzmaterial kann direkt auf die Emitterbereiche und/oder die Logikchips aufgebracht werden.
  • Gemäß zumindest einer Ausführungsform wird das mindestens eine Schutzmaterial lediglich an Oberseiten der Emitterbereiche und/oder der Logikchips aufgebracht, wobei diese Oberseiten den Trägerseiten abgewandt sind. Insbesondere bleiben Seitenflächen der Emitterbereiche und/oder der Logikchips sowie nicht von den Emitterbereichen und den Logikchips bedeckte Bereiche der Trägereinheiten frei von dem Schutzmaterial.
  • Gemäß zumindest einer Ausführungsform erfolgt ein Umhüllen und/oder Umspritzen der Emitterbereiche und/oder der Logikchips. Durch dieses Umspritzen wird ein Vergusskörper erzeugt. Ein Material des Vergusskörpers ist beispielsweise ein thermoplastischer Kunststoff oder auch ein Epoxid oder ein Silikon.
  • Gemäß zumindest einer Ausführungsform werden durch den Vergusskörper die Trägereinheiten, die Emitterbereiche und die Logikchips miteinander verbunden. Das heißt, durch den Vergusskörper sind die Trägereinheit, die Emitterbereiche und die Logikchips mechanisch fest miteinander gekoppelt, sodass sich diese Komponenten im bestimmungsgemäßen Gebrauch des fertig hergestellten Moduls nicht voneinander lösen. Bei dem Vergusskörper kann es sich um die oder um eine der Hauptkomponenten handeln, die das Modul mechanisch stützt und trägt.
  • Gemäß zumindest einer Ausführungsform wird das Schutzmaterial teilweise oder vollständig entfernt. Somit ist das Schutzmaterial bevorzugt in den fertig hergestellten Modulen nicht mehr vorhanden. Weiterhin bevorzugt werden beim Entfernen des Schutzmaterials die Oberseiten der Emitterbereiche und der Logikchips freigelegt, insbesondere vollständig freigelegt.
  • Gemäß zumindest einer Ausführungsform werden elektrische Leiterbahnen auf den Oberseiten der Emitterbereiche und der Logikchips sowie auf einer den Trägereinheiten abgewandten Vergusskörperoberseite des Vergusskörpers gebildet. Diese Leiterbahnen werden beispielsweise über ein Aufdampfen oder ein Galvanisieren oder fotolithographisch erzeugt. Bei den Leiterbahnen handelt es sich bevorzugt um metallische Leiterbahnen. Über die Leiterbahnen ist insbesondere eine elektrische Verbindung zwischen dem Logikchip und elektrischen Kontaktstellen zu einer externen elektrischen Kontaktierung des Moduls hergestellt.
  • Gemäß zumindest einer Ausführungsform wird der Trägerverbund, insbesondere samt dem Vergusskörper, zu den einzelnen Modulen zerteilt. Das Zerteilen umfasst bevorzugt ein Sägen.
  • In mindestens einer Ausführungsform ist das Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Modulen eingerichtet und weist die folgenden Schritte auf, bevorzugt in der angegebenen Reihenfolge:
    • A) Bereitstellen eines metallischen Trägerverbunds mit einer Mehrzahl von Trägereinheiten,
    • B) Aufbringen je zumindest eines Logikchips mit je wenigstens einem integrierten Schaltkreis auf die Trägereinheiten,
    • C) Aufbringen je mehrerer Emitterbereiche, die auf einem Halbleitermaterial basieren und zur Strahlungserzeugung eingerichtet sind und einzeln elektrisch ansteuerbar sind, auf die Trägereinheiten oder auf den auf den Trägereinheiten aufgebrachten Logikchips,
    • D) Abdecken der Emitterbereiche und der Logikchips mit einem Schutzmaterial, sodass den Trägereinheiten abgewandte Oberseiten der Emitterbereiche und/oder der Logikchips teilweise oder vollständig von dem Schutzmaterial bedeckt werden,
    • E) Umspritzen der Emitterbereiche und/oder der Logikchips, sodass ein Vergusskörper entsteht, der die Trägereinheiten, die Emitterbereiche und die Logikchips mechanisch miteinander verbindet,
    • F) Entfernen des Schutzmaterials und Aufbringen von elektrischen Leiterbahnen auf eine den Trägereinheiten abgewandte Vergusskörperoberseite des Vergusskörpers sowie auf die Oberseiten zumindest der Logikchips und optional auch der Emitterbereiche, und
    • G) Zerteilen des Trägerverbunds zu den Modulen.
  • Mit dem hier beschriebenen Verfahren können hochkompakte Module mit integrierten CMOS-ICs und mit einzeln adressierbaren Emitterbereichen, monochrom oder auch RGB, insbesondere für Leuchtdiodenpixel etwa für adaptive Frontscheinwerfer hergestellt werden. Die Logikchips dienen dabei einer Ansteuerung der Emitterbereiche und üben optional weitere Funktionen aus etwa als Datenbuseinheit, Stromtreiber oder Speicher.
  • Gemäß zumindest einer Ausführungsform ist der Trägerverbund mindestens in den Verfahrensschritten A) bis F) zusammenhängend, einstückig und frei von Durchbrüchen. Das heißt, in Draufsicht auf den Trägerverbund gesehen, ist dieser in den genannten Verfahrensschritten dann lückenlos. Dies schließt nicht aus, dass der Trägerverbund Bereiche mit einer reduzierten Dicke aufweisen kann, wobei auch in diesen Bereichen die Dicke jeweils größer als Null ist.
  • Gemäß zumindest einer Ausführungsform dienen die Trägereinheiten in den fertig hergestellten Modulen als Wärmesenke. Mit anderen Worten sind die Trägereinheiten dann zu einer Entwärmung und/oder Wärmespreizung eingerichtet. Zu diesem Zweck ist ein Hauptmaterial der Trägereinheiten bevorzugt ein thermisch gut leitendes Metall oder eine Metalllegierung, bevorzugt mit Kupfer oder Aluminium.
  • Gemäß zumindest einer Ausführungsform handelt es sich bei den fertig hergestellten Modulen um oberflächenmontierbare Bauteile, sogenannte SMT-Bauteile. Das heißt, die fertig hergestellten Module sind dann bevorzugt elektrisch und/oder mechanisch ausschließlich an einer einzigen Hauptseite kontaktierbar. Insbesondere sind elektrische Kontaktstellen zu einer externen elektrischen Kontaktierung des Moduls ausschließlich an der Vergusskörperoberseite erzeugt. Alternativ können elektrische Kontaktstellen zur externen elektrischen Kontaktierung, insbesondere ausschließlich, an einer Trägerunterseite vorhanden sein. Die Trägerunterseite ist dabei dem Vergusskörper abgewandt.
  • Gemäß zumindest einer Ausführungsform weist der Verfahrensschritt G) den Teilschritt des Strukturierens der Trägereinheiten von den Logikchips abgewandten Trägerunterseiten her durch eine Material abtragende Methode auf. Bei dieser Material abtragenden Methode handelt es sich bevorzugt um ein Ätzen oder um eine Laserbehandlung. Bei diesem Strukturieren von den Trägerunterseiten her ist es möglich, dass die Trägereinheiten stellenweise durchdrungen werden, sodass also in Draufsicht gesehen stellenweise ein Material der Trägereinheiten vollständig entfernt wird.
  • Gemäß zumindest einer Ausführungsform umfasst der Verfahrensschritt G) das Durchtrennen des Vergusskörpers. Dieser Verfahrensschritt erfolgt bevorzugt nach dem Strukturieren der Trägereinheiten. Weiterhin erfolgt das Durchtrennen des Vergusskörpers bevorzugt in Trennbereichen zwischen benachbarten Trägereinheiten. Dabei können die Trennbereiche frei oder im Wesentlichen von einem Material des Trägerverbunds und/oder der Trägereinheiten sein. Hierdurch ist etwa bei einem Sägeprozess eine hohe Sägegeschwindigkeit erzielbar, da kein oder kein signifikanter Metallanteil durchtrennt werden muss.
  • Gemäß zumindest einer Ausführungsform werden im Verfahrensschritt G) die Trägereinheiten so strukturiert, dass in dem fertig hergestellten Modul die Emitterbereiche und die Logikchips je eineindeutig auf einer Trägerinsel angebracht sind. Das heißt, jedem Logikchip und jedem Emitterbereich ist dann genau eine Trägerinsel zugeordnet. Die Trägerinseln sind dabei aus einem Material der Trägereinheiten gebildet, wobei die Trägereinheiten je eine Mehrzahl der Trägerinseln aufweisen. Die Trägerinseln, die bevorzugt alle innerhalb einer gemeinsamen Ebene liegen, sind voneinander beabstandet, insbesondere in Draufsicht gesehen.
  • Gemäß zumindest einer Ausführungsform haben die Trägereinheiten in dem fertig hergestellten Modul keine elektrische Funktion. Damit können die Trägereinheiten ausschließlich zu einer Wärmeabfuhr und/oder zu einer mechanischen Kontaktierung des Moduls eingerichtet sein.
  • Gemäß zumindest einer Ausführungsform, wobei die Trägereinheiten in Trägerinseln unterteilt sind, haben alle Trägerinseln oder zumindest diejenigen Trägerinseln, auf denen sich die Emitterbereiche und die Logikchips befinden, keine elektrische Funktion. Über diese nicht elektrisch funktionalisierten Emitterbereiche kann eine Wärmesenke und eine mechanische Kontaktierbarkeit gewährleistet sein.
  • Gemäß zumindest einer Ausführungsform haben die Trägerinseln und/oder die zusammenhängende, nicht in Inseln unterteilte Trägereinheit eine elektrische Funktion. Beispielsweise sind dann die Trägereinheit und/oder die Trägerinseln dazu eingerichtet, auf ein gemeinsames elektrisches Potential gelegt zu werden, etwa als gemeinsamer Erdkontakt, auch als Common Ground bezeichnet.
  • Gemäß zumindest einer Ausführungsform erfolgt eine elektrische Ansteuerung der Emitterbereiche ausschließlich über den Logikchip des entsprechenden Moduls. Dies kann bedeuten, dass eine Bestromung der zugehörigen Emitterbereiche von dem Logikchip geregelt wird. Beispielsweise ist ein Anodenkontakt oder ein Kathodenkontakt der Emitterbereiche durch den Logikchip angesteuert.
  • Gemäß zumindest einer Ausführungsform werden der Trägerverbund und/oder die Trägereinheiten vor dem Schritt E) von einer ersten Hauptseite her strukturiert, insbesondere geätzt. Bei diesem ersten Strukturieren werden der Trägerverbund und/oder die Trägereinheiten bevorzugt nur unvollständig durchdrungen, sodass der Trägerverbund als durchgehende, löcherfreie Schicht erhalten bleibt. Diese Strukturierung erfolgt bevorzugt von derjenigen Hauptseite her, auf der die Logikchips und die Emitterbereiche aufgebracht sind oder später aufgebracht werden.
  • Gemäß zumindest einer Ausführungsform erfolgt eine Strukturierung des Trägerverbunds und/oder der Trägereinheiten von einer zweiten Hauptseite her, bei der es sich bevorzugt um die den Logikchips abgewandte Trägerunterseite handelt. In diesem zweiten Strukturierungsschritt können Löcher, Ausnehmungen und/oder Unterbrechungen in dem Trägerverbund und/oder in den Trägereinheiten geformt werden.
  • Gemäß zumindest einer Ausführungsform erfolgen die Strukturierungsschritte durch ein Ätzen. Alternativ ist auch ein Sägen oder eine Laserstrukturierung möglich.
  • Gemäß zumindest einer Ausführungsform sind die Emitterbereiche ausschließlich auf einer der zugehörigen Trägereinheit abgewandten Oberseite des korrespondierenden Logikchips aufgebracht. Das heißt, in Draufsicht gesehen stehen dann die Emitterbereiche nicht über den Logikchip über. In dieser Anordnung ist es möglich, dass die Emitterbereiche nicht in unmittelbarem Kontakt zu dem Vergusskörper stehen.
  • Gemäß zumindest einer Ausführungsform sind die Oberseiten der Logikchips mit einer elektrischen Kontaktstruktur versehen. Insbesondere weist die elektrische Kontaktstruktur eine Vielzahl elektrischer Kontakte auf. Dabei ist es möglich, dass pro Emitterbereich an der Oberseite je einer oder zwei oder mehr als zwei elektrische Kontakte vorhanden sind. Die entsprechenden elektrischen Kontakte werden von den zugehörigen Emitterbereichen, in Draufsicht gesehen, bevorzugt vollständig überdeckt. Zwischen den Emitterbereichen und den elektrischen Kontakten kann hinsichtlich der elektrischen Funktion eine eineindeutige Zuordnung gegeben sein.
  • Gemäß zumindest einer Ausführungsform sind Leuchtdiodenchips vorhanden. Die Leuchtdiodenchips umfassen alle oder zumindest mehrere der Emitterbereiche. Die Leuchtdiodenchips stellen dabei bevorzugt eine mechanisch handhabbare Einheit dar. Beispielsweise sind die Leuchtdiodenchips als Ganzes in einem Pick-and-place-Prozess handhabbar. Die Leuchtdiodenchips sind dabei bevorzugt elektrisch und optisch in die einzelnen Emitterbereiche unterteilt.
  • Gemäß zumindest einer Ausführungsform schließt die Vergusskörperoberseite bündig mit den Oberseiten der Logikchips und/oder der Emitterbereiche ab, in Richtung weg von den Trägereinheiten. Alternativ ist es möglich, dass die Emitterbereiche und/oder die Logikchips die Vergusskörperoberseite überragen, in Richtung weg von den Trägereinheiten.
  • Gemäß zumindest einer Ausführungsform weisen die Emitterbereiche eine mittlere laterale Ausdehnung, in Richtung parallel zur Vergusskörperoberseite, von mindestens 2 µm oder 5 µm oder 10 µm auf. Alternativ oder zusätzlich liegt diese mittlere laterale Ausdehnung bei höchstens 250 µm oder 50 µm oder 20 µm.
  • Gemäß zumindest einer Ausführungsform weisen die fertig hergestellten Module jeweils mindestens 16 oder 64 oder 256 einzeln ansteuerbare Emitterbereiche auf. Alternativ oder zusätzlich liegt die Zahl der Emitterbereiche pro Modul bei höchstens 106 oder 104 oder 103. Bevorzugt sind in Draufsicht mindestens 2 × 2 oder 4 × 4 Emitterbereiche vorhanden.
  • Gemäß zumindest einer Ausführungsform sind die Emitterbereiche zur Erzeugung von blauem Licht gestaltet. Es ist möglich, dass den Emitterbereichen ein Leuchtstoff zur teilweisen oder vollständigen Umwandlung des blauen Lichts nachgeordnet ist, sodass insbesondere weißes Licht erzeugt wird. Dabei können alle Emitterbereiche im Rahmen der Herstellungstoleranzen gleich gestaltet sein und zur Emission von Strahlung im selben Spektralbereich eingerichtet sein. Alternativ ist es möglich, dass unterschiedlich farbig emittierende Emitterbereiche vorhanden sind, insbesondere Emitterbereiche, die rotes Licht emittieren, solche, die blaues Licht emittieren, und solche, die grünes Licht emittieren. Emittieren alle Emitterbereiche Licht derselben Farbe, zum Beispiel blaues Licht oder ultraviolettes Licht, so können den Emitterbereichen unterschiedliche Leuchtstoffe insbesondere zur Erzeugung von blauem, grünem und/oder rotem Licht zugeordnet sein. Mit verschiedenfarbig emittierenden Emitterbereichen lässt sich ein RGB-Modul erzeugen.
  • Darüber hinaus wird eine Anordnung angegeben. Die Anordnung umfasst eines oder mehrere der optoelektronischen Module, die mit einem Verfahren gemäß einer oder mehrerer der oben genannten Ausführungsformen hergestellt sind. Merkmale für die Anordnung sind daher auch für das optoelektronische Modul sowie für das Verfahren offenbart und umgekehrt.
  • In mindestens einer Ausführungsform umfasst die Anordnung eines oder mehrere der optoelektronischen Module. Weiterhin weist die Anordnung eine oder mehrere Leiterplatten auf. Bei den Leiterplatten handelt es sich zum Beispiel um Metallkernplatinen oder gedruckte Leiterplatten, kurz PCB. Es ist möglich, dass es sich bei der Leiterplatte um eine flexible Leiterplatte handelt. An der Leiterplatte können weitere, nicht zu dem Modul gehörige Logikchips angebracht sein oder über die Leiterplatte mit dem Modul verbunden sein.
  • Die mindestens eine Leiterplatte ist elektrisch mittelbar oder unmittelbar mit elektrischen Kontaktstellen des Moduls verbunden. Dabei ist die Leiterplatte bevorzugt nur mit genau einer Hauptseite des optoelektronischen Moduls kontaktiert. Elektrisch unmittelbare Verbindung kann bedeuten, dass sich zwischen der Leiterplatte und der elektrischen Kontaktstelle des Moduls dann nur ein elektrisches Verbindungsmittel wie ein Lot oder ein elektrisch leitfähiger Kleber befindet.
  • Gemäß zumindest einer Ausführungsform der Anordnung weist die Leiterplatte einen Durchbruch auf. Mit anderen Worten ist die Leiterplatte mit einem Loch versehen, sodass das Loch in Draufsicht gesehen ringsum von einem Material der Leiterplatte umgeben ist. Der Durchbruch weist in Draufsicht gesehen bevorzugt kleinere Abmessungen auf als das zugehörige Modul. Das Modul ist dazu eingerichtet, durch den Durchbruch hindurch Strahlung zu emittieren.
  • Gemäß zumindest einer Ausführungsform ist die Leiterplatte ausschließlich an einer der Trägereinheit abgewandten Oberseite des Moduls angebracht. Alternativ hierzu ist es möglich, dass zusätzlich zu dieser an der Oberseite angebrachten Leiterplatte eine zusätzliche Wärmesenke an der gegenüberliegenden Hauptseite befestigt ist.
  • Gemäß zumindest einer Ausführungsform sind die Leiterplatte und das Modul in Draufsicht gesehen nebeneinander auf einer Wärmesenke angeordnet.
  • Nachfolgend werden ein hier beschriebenes Verfahren und eine hier beschriebene Anordnung unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein.
  • Es zeigen:
  • 1 und 5 schematische Darstellungen von hier beschriebenen Verfahren zur Herstellung von hier beschriebenen optoelektronischen Modulen,
  • 3, 4 und 6 schematische Darstellungen von hier beschriebenen optoelektronischen Modulen, die mit hier beschriebenen Verfahren hergestellt sind, und
  • 2, 7 und 8 schematische Darstellungen von hier beschriebenen Anordnungen mit optoelektronischen Modulen, die mit hier beschriebenen Verfahren hergestellt sind.
  • In 1 ist in schematischen Schnittdarstellungen ein Verfahren zur Herstellung von optoelektronischen Modulen 1 gezeigt. Gemäß 1A wird ein Trägerverbund mit Trägereinheiten 2 bereitgestellt. Zur Vereinfachung der Darstellung ist in 1 nur eine einzige Trägereinheit 2 des Trägerverbunds gezeichnet. Die Trägereinheit 2 ist für ein einziges Modul 1 vorgesehen.
  • Die Trägereinheit 2 sowie der nicht näher dargestellte Trägerverbund sind aus einem Metallblech gebildet. Die Trägereinheit 2 und somit der Trägerverbund weisen ein Kernmaterial 25 auf, das ein Metall ist. Beispielsweise handelt es sich bei dem Kernmaterial 25 um Kupfer oder Aluminium. Das Kernmaterial 25 ist beidseitig mit einer Beschichtung 26 versehen, etwa aus NiAu. Die Beschichtung 26 kann aus mehreren Teilschichten, die bevorzugt allesamt metallische Schichten sind, zusammengesetzt sein.
  • Auf die Trägereinheit 2 wird ein Logikchip 3, beispielsweise ein CMOS-IC, aufgebracht, insbesondere mittels Löten oder Kleben. Ferner werden mehrere Leuchtdiodenchips 40 angebracht. Jeder der Leuchtdiodenchips 40 ist zu einer Strahlungserzeugung, etwa von blauem Licht, vorgesehen. Die Leuchtdiodenchips 40 emittieren Strahlung beispielsweise über eine gesamte oder nahezu über eine gesamte der Trägereinheit 2 abgewandte Oberseite. Damit stellen die Leuchtdiodenchips 40 jeweils auch einen Emitterbereich 4 dar. Zur Vereinfachung der Darstellung weist das Modul 1, wie in 1 illustriert, nur zwei der Leuchtdiodenchips 40 auf. Bevorzugt sind wesentlich mehr als zwei Leuchtdiodenchips 40 und Emitterbereiche 4 vorhanden. Es ist möglich, dass die Leuchtdiodenchips 40 in Draufsicht gesehen um die Logikchips 3 herum angeordnet sind.
  • Abweichend von der Darstellung ist es möglich, dass das Modul 1 mehrere verschiedene Logikchips 3 umfasst. Auch können weitere, nicht Strahlung emittierende Halbleiterchips, etwa Schutzdioden gegen Schäden vor elektrostatischen Entladungen, nicht gezeichnet, vorhanden sein.
  • Die Beschichtung 26 wird beispielsweise fotolithografisch strukturiert und nachfolgend werden, etwa mittels Ätzen, Vertiefungen 28 in die Trägereinheit 2 geformt. Die Vertiefungen 28 werden in diesem Verfahrensstadium lediglich von einer Hauptseite her ausgebildet, sodass das Kernmaterial 25 an der gegenüberliegenden Hauptseite nicht oder im Wesentlichen nicht abgetragen wird.
  • In 1B ist gezeigt, dass über den Leuchtdiodenchips 40 sowie dem Logikchip 3 ein temporäres Schutzmaterial 5 aufgebracht wird. Bei dem Schutzmaterial 5 handelt es sich beispielsweise um eine durchgehende Folie. Anschließend wird ein Vergusskörper 6 erzeugt. Aufgrund des Schutzmaterials 5 bleiben Oberseiten des Logikchips 3 sowie der Leuchtdiodenchips 40, die der Trägereinheit 2 abgewandt sind, frei von einem Material des Vergusskörpers 6. Diese Art des Erzeugens des Vergusskörpers 6 wird auch als folienunterstütztes Spritzgießen, englisch film-assisted molding, bezeichnet. Durch den Vergusskörper 6, der eine der Trägereinheit 2 abgewandte Vergusskörperoberseite 60 aufweist, sind die Trägereinheit 2, die Leuchtdiodenchips 40 und der Logikchip 3 unmittelbar und fest miteinander mechanisch verbunden.
  • Der Vergusskörper 6 füllt dabei die Vertiefungen 28 vollständig aus und greift in die Vertiefungen 28 hinein. Anders als in 1B gezeichnet, kann anstelle einer Folie für das Schutzmaterial 5 auch eine Opferschicht verwendet werden. Eine solche Opferschicht ist beispielsweise aus einem Fotolack gebildet, der gezielt auf die Oberseiten der Leuchtdiodenchips 40 sowie des Logikchips 3 aufgebracht wird.
  • Gemäß 1C ist die Schutzschicht 5 wieder vollständig entfernt, sodass die Oberseiten der Leuchtdiodenchips 40 sowie des Logikchips 3 freiliegen. Hierdurch liegen auch elektrische Kontaktstrukturen 34 an der Oberseite des Logikchips 3 frei. Entsprechende Kontaktstrukturen, nicht gezeichnet, sind an den Oberseiten der Leuchtdiodenchips 40 vorhanden.
  • Nachfolgend werden elektrische Leiterbahnen 7 an der Vergusskörperoberseite 60, an den Oberseiten der Leuchtdiodenchips 40 sowie des Logikchips 3 erzeugt. Über diese Leiterbahnen 7 wird eine elektrische Verschaltung zwischen den Leuchtdiodenchips 40 und dem Logikchip 3 erreicht. Somit sind die Leuchtdiodenchips 40 einzeln und elektrisch unabhängig voneinander mittels des Logikchips 3 ansteuerbar und betreibbar.
  • Weiterhin wird eine elektrische Durchkontaktierung 72 durch den Vergusskörper 6 hin zu der Trägereinheit 2 erzeugt. Die Trägerinseln 22b, auf denen die Leuchtdiodenchips 40 sowie der Logikchip 3 angebracht sind, weisen keine elektrische Funktion auf und sind lediglich zu einer mechanischen Befestigung des Moduls 1 und zu einer Wärmeableitung eingerichtet. Alternativ hierzu können die Trägerinseln 22b als gemeinsamer Erdkontakt, auch als Common Ground bezeichnet, oder als anderer elektrischer Kontakt insbesondere auf demselben elektrischen Potential eingerichtet sein.
  • Die Trägerinsel 22a, an der sich die Durchkontaktierung 72 befindet, ist zu einer elektrischen Kontaktierung des Moduls 1 eingerichtet. Hierbei ist der Schnittdarstellung in 1D lediglich eine solche Trägerinsel 22a mit einer Durchkontaktierung 72 gezeigt. Bevorzugt sind mehrere solcher Trägerinseln 22a vorhanden.
  • In 1D ist gezeigt, dass von einer Trägerunterseite her, die den Leuchtdiodenchips 40 sowie dem Logikchip 3 abgewandt ist, ein weiterer Ätzschritt erfolgt. In Bereichen der Trägerunterseite, die nicht von der Beschichtung 26 bedeckt sind, wird das Kernmaterial 25 entfernt, sodass stellenweise an der Unterseite der Vergusskörper 6 freigelegt wird. Hierdurch entstehen mehrere Trägerinseln 22a, 22b, die voneinander beabstandet sind und die nicht unmittelbar elektrisch miteinander verbunden sind.
  • In 2 ist in einer Schnittdarstellung eine Anordnung 10 gezeigt. Die Anordnung 10 umfasst ein optoelektronisches Modul 1, etwa wie in Verbindung mit 1 erläutert. Das Modul 1 ist auf einer Leiterplatte 9 aufgebracht. Die Leiterplatte 9 beinhaltet einen Metallkern 91, der an einer dem Modul 1 zugewandten Seite stellenweise freigelegt sein kann. Zu einer elektrischen, mechanischen und thermischen Kontaktierung des Moduls 1 an der Leiterplatte 9 sind Leiterbahnen 7 an der Leiterplatte 9 vorhanden. Zwischen dem Metallkern 91 und den Leiterbahnen 7 kann sich optional eine elektrische Isolationsschicht 92 befinden. Ein Verbindungsmittel zwischen der Leiterplatte 9 und dem Modul 1, beispielsweise ein Lot, ist in 2 nicht gezeichnet. Über die Leiterbahnen 7 können entweder nur Inseln der Trägereinheit mit Durchkontaktierungen oder auch zusätzlich Inseln mit den Leuchtdiodenchips und/oder mit dem Logikchip angesteuert werden. Die Inseln mit den Leuchtdiodenchips und/oder mit dem Logikchip können dabei über diese Leiterbahnen 7 auf ein gemeinsames Erdpotential gelegt sein.
  • Der Logikchip 3 sowie die Emitterbereiche 4 sind ohne Bonddrähte kontaktierbar. Das Modul 1 kann also frei von Bonddrähten sein, sodass eine besonders kompakte, flache und kostengünstige Herstellung ermöglicht ist.
  • In der Draufsicht gemäß 3A sowie in der Schnittdarstellung gemäß 3B ist ein weiteres Ausführungsbeispiel des optoelektronischen Moduls 1 illustriert. Bei diesem Modul 1 dient die Trägereinheit 2, die zu mehreren der Trägerinseln 22 strukturiert ist, lediglich zu einer mechanischen Befestigung und zu einer Entwärmung des Moduls 1. An der Oberseite des Logikchips 3, die der Trägereinheit 2 abgewandt ist, sind elektrische Kontaktstellen 8 zu einer externen elektrischen Kontaktierung des Moduls 1 angebracht. Alternativ dazu können sich die Kontaktstellen 8 auch in Draufsicht gesehen seitlich neben dem Logikchip 3 befinden und mit dem Logikchip 3 über Leiterbahnen an der Trägeroberseite 60 verbunden sein.
  • Im Übrigen entspricht das Ausführungsbeispiel gemäß 3 dem Modul 1, wie in Verbindung mit 1 gezeichnet. Somit ist gemäß der 3A, 3B keine Trägerinsel vorhanden, die mittels einer Durchkontaktierung mit dem Logikchip 3 verbunden ist.
  • In 4, siehe die Draufsicht in 4A und die Schnittdarstellung in 4B, ist ein weiteres Ausführungsbeispiel des Moduls 1 illustriert. Die Trägereinheit 2 ist einstückig ausgebildet und nicht zu Trägerinseln strukturiert. Hauptseiten der Trägereinheit 2 sind eben geformt und parallel zueinander ausgerichtet. Optional vorhandene Beschichtungen der Trägereinheit 2 sind zur Vereinfachung nicht gezeichnet.
  • Über ein Verbindungsmittel 23, beispielsweise eine gesinterte oder gelötete Zwischenverbindung, ist der Logikchip 3 an der Trägereinheit 2 befestigt. Diese Befestigung erfolgt beispielsweise über ein CuSn-Lot und/oder über Diffusionslöten. Bei der Trägereinheit 2 handelt es sich etwa um ein Substrat mit oder aus Cu, MoCu und/oder WCu.
  • An der Oberseite des Logikchips 3 ist eine Vielzahl von elektrischen Kontaktstrukturen 34 vorhanden. Auf diese Kontaktstrukturen 34 sind mehrere Leuchtdiodenchips 40 aufgebracht. Die Leuchtdiodenchips 40 sind dabei in eine Vielzahl von elektrisch einzeln ansteuerbaren Emitterbereichen 4 unterteilt, wobei die Leuchtdiodenchips 40 bevorzugt als eine einzige Einheit mechanisch handhabbar sind.
  • In 4A sind die Emitterbereiche 4 durch Gitternetzlinien symbolisiert. Die Emitterbereiche 4 sind deckungsgleich zu den zugehörigen Kontaktstrukturen 34 angeordnet, in Draufsicht gesehen. Insbesondere sind jedem der Emitterbereiche 4 ein oder zwei der Kontaktstrukturen 34 zugeordnet. Ist den Emitterbereichen 4 jeweils nur eine Kontaktstruktur 34 zugeordnet, so können die Leuchtdiodenchips 40 über eine gemeinsame Kathode verfügen.
  • Bei dieser Anordnung sind die Leuchtdiodenchips 4 und somit die Emitterbereiche 4 von dem Vergusskörper 6 beabstandet. In Richtung weg von der Trägereinheit 2 überragen die Kontaktstrukturen 34 sowie die Leuchtdiodenchips 4 den Vergusskörper 6. Eine Herstellung des Moduls 1, wie in 4 gezeigt, erfolgt bevorzugt analog zu dem Verfahren, wie zu 1 erläutert.
  • Über die Leiterbahnen 7 sind randständige elektrische Kontaktstellen 8 mit dem Logikchip 3 verbunden. Es besteht bevorzugt keine unmittelbare elektrische Verbindung zwischen den einzelnen Emitterbereichen 4 und den Kontaktstellen 8, mit Ausnahme einer eventuell vorhandenen, gemeinsamen Elektrode wie einer gemeinsamen Kathode.
  • Die Trägereinheit 2, wie in 4 gezeigt, ist bevorzugt mechanisch starr. Hierdurch ist ein mechanisch stabiles Modul erreichbar.
  • In den Schnittdarstellungen der 5 ist ein Herstellungsverfahren für ein solches Modul 1, wie in 4 illustriert, gezeigt. Der Verfahrensschritt gemäß 5A erfolgt dabei analog zu 1A. Der Vergusskörper 6 sowie die Leiterbahnen 7 werden also erzeugt, wie in Verbindung mit 1 erläutert. Benachbarte Trägereinheiten 2 des Trägerverbunds 20 sind durch die Vertiefungen 28 in den Trennbereichen S voneinander separiert. Bei einem Vereinzeln zu den Modulen 1 wird dadurch, insbesondere bei einem Sägen, lediglich der Vergusskörper 6 durchtrennt. Durch das Ätzen von der Unterseite her ist die metallische Komponente in den Trennbereichen S zuvor durch Ätzen bevorzugt vollständig entfernt. Durch die nur geringe Breite der Trennbereiche S ist eine hohe Flächenausnutzung des Trägerverbunds 20 realisierbar.
  • Abweichend von 5B ist es möglich, zu einem Modul analog zu 4B zu gelangen, bei dem Seitenflächen des Vergusskörpers 6 und der Trägereinheit 2 bündig miteinander abschließen. Dies ist durch ein gemeinsames Zerteilen, etwa mittels Sägen, des Trägerverbunds zusammen mit dem Vergusskörper möglich. Bei dem Bauteil, wie in 5B gezeigt, steht dagegen in seitlicher Richtung der Vergusskörper 6 über die Trägereinheit 2 über. Die Vertiefungen 28 können an den zerteilten Trägereinheiten 2 erkennbar sein.
  • Bei der Ausführungsform des Moduls 1, wie in 6 dargestellt, steht die Trägereinheit 2 seitlich über den Vergusskörper 6 über, ebenso wie das Verbindungsmittel 23. Dies ist beispielsweise dadurch erreicht, dass der Vergusskörper 6 in eine Vielzahl von einzelnen, in Draufsicht gesehen inselförmigen Bereichen um die jeweiligen Logikchips 3 herum gespritzt wird, sodass dann kein Vergusskörpermaterial nachträglich entfernt werden muss.
  • Der Vergusskörper 6 wird jedoch bevorzugt einstückig über alle Trägereinheiten 2 des Trägerverbunds 20 hinweg erzeugt. Durch den mechanisch stabilisierenden Vergusskörper 6 können dann die Trägereinheiten insgesamt noch als eine einzige Einheit handhabbar sein, selbst wenn der Trägerverbund bereits vereinzelt ist. Dies kann auch in allen anderen Ausführungsbeispielen des Verfahrens der Fall sein.
  • Bei der Anordnung 10 gemäß 7 weist die Leiterplatte 9, bei der es sich beispielsweise um eine gedruckte Leiterplatte, kurz PCB, handelt, einen Durchbruch 19 auf. Der Durchbruch 19 reicht vollständig durch die Leiterplatte 9 hindurch. Das Modul 1, beispielsweise ein Modul wie in Verbindung mit 4 oder 5 erläutert, ist derart an der Leiterplatte 9 montiert, dass eine Strahlung R von den Emitterbereichen durch den Durchbruch 90 hindurch emittiert werden kann. Ein Verbindungsmittel zwischen den Kontaktstellen 8 an der Leiterplatte 9 sowie an dem Modul 1 ist nicht gezeigt.
  • Bei der Anordnung 10, siehe die Draufsicht in 8A und die Schnittdarstellung in 8B, befindet sich die Leiterplatte 9 teilweise seitlich neben dem Modul 1, in Draufsicht gesehen. Bei der Leiterplatte 9 handelt es sich teilweise oder auch vollständig um eine flexible Leiterplatte. Insbesondere ist die Leiterplatte 9 ein sogenanntes Starrflex-PCB, also eine Leiterplatte, die sowohl flexible als auch starre Bereiche aufweist. Das Modul 1 sowie die Leiterplatte 9 sind auf einem gemeinsamen Kühlkörper 19 aufgebracht, der etwa aus Aluminium oder aus Kupfer geformt ist oder der eine Metallkernplatine ist.
  • Auf der Leiterplatte 9 sind optional weitere elektrische Bauteile 95, bevorzugt in SMD-Bauweise, angebracht. Über solche weiteren Bauteile 95 ist etwa eine Ansteuerung und Adressierung des Moduls 1 möglich. Die Leiterplatte 9 steht ausschließlich in Verbindung mit einer dem Kühlkörper 19 abgewandten Oberseite des Moduls 1.
  • Ein solcher Kühlkörper 19 kann auch in allen anderen Ausführungsbeispielen vorhanden sein, insbesondere auch bei der Anordnung 10, wie in 7B gezeigt. Gemäß 7B stünde dann der Kühlkörper 19 nicht unbedingt in direkter Verbindung mit der Leiterplatte 9.
  • Bei den Leuchtdiodenchips 40 kann es sich, wie auch in allen anderen Ausführungsbeispielen, um sogenannte Dünnschicht-Leuchtdiodenchips handeln. Solche Leuchtdiodenchips sind frei von einem Aufwachssubstrat für eine Halbleiterschichtenfolge.
  • Die hier beschriebene Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.
  • Bezugszeichenliste
    • 1
    optoelektronisches Modul
    20
    Trägerverbund
    2
    Trägereinheit
    22
    Trägerinsel
    23
    Verbindungsmittel
    25
    Kernmaterial
    26
    Beschichtung
    28
    Vertiefung
    3
    Logikchip
    34
    elektrische Kontaktstruktur
    4
    Emitterbereich
    40
    Leuchtdiodenchip
    5
    Schutzmaterial
    6
    Vergusskörper
    60
    Vergusskörperoberseite
    7
    elektrische Leiterbahn
    72
    elektrische Durchkontaktierung
    8
    elektrische Kontaktstelle
    9
    Leiterplatte
    91
    Metallkern
    92
    Isolationsschicht
    94
    Durchbruch
    95
    elektronisches Bauteil
    19
    Kühlkörper
    10
    Anordnung
    R
    Strahlung
    S
    Trennbereich

Claims (15)

  1. Verfahren, mit dem eine Mehrzahl von optoelektronischen Modulen (1) hergestellt wird, mit den Schritten: A) Bereitstellen eines metallischen Trägerverbunds (20) mit einer Mehrzahl von Trägereinheiten (2), B) Aufbringen je zumindest eines Logikchips (3) mit je wenigstens einem integrierten Schaltkreis auf die Trägereinheiten (2), C) Aufbringen je mehrerer Emitterbereiche (4), die auf einem Halbleitermaterial basieren und zur Strahlungserzeugung eingerichtet sind und einzeln elektrisch ansteuerbar sind, auf die Trägereinheiten (2) oder auf die auf den Trägereinheiten (2) angebrachten Logikchips (3), D) Abdecken der Emitterbereiche (4) und der Logikchips (3) mit einem Schutzmaterial (5), sodass den Trägereinheiten (2) abgewandte Oberseiten der Emitterbereiche (4) und/oder der Logikchips (3) von dem Schutzmaterial (5) bedeckt werden, E) Umspritzen der Emitterbereiche (4) und der Logikchips (3), sodass ein Vergusskörper (6) entsteht, der zumindest die Trägereinheiten (2) und die Logikchips (3) miteinander verbindet, F) Entfernen des Schutzmaterials (5) und Aufbringen von elektrischen Leiterbahnen (7) zumindest auf die Oberseiten der Logikchips (3) sowie auf eine den Trägereinheiten (2) abgewandte Vergusskörperoberseite (60) des Vergusskörpers (6), und G) Zerteilen des Trägerverbunds (20) zu den Modulen.
  2. Verfahren nach dem vorhergehenden Anspruch, bei dem die Verfahrensschritte A) bis G) in der angegebenen Reihenfolge durchgeführt werden, wobei der Trägerverbund (2) zumindest in den Schritten A) bis F) zusammenhängend, einstückig und frei von Durchbrüchen ist, und wobei die Trägereinheiten (2) in den fertig hergestellten Modulen (1) je als Wärmesenke dienen.
  3. Verfahren nach einem der vorhergehenden Ansprüche, bei dem elektrische Kontaktstellen (8) zu einem externen elektrischen Anschließen des Moduls (1) ausschließlich an der Vergusskörperoberseite (60) erzeugt werden.
  4. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Verfahrensschritt G) die folgenden Teilschritte aufweist: G1) Strukturieren der Trägereinheiten (2) von den Logikchips (3) abgewandten Trägerunterseiten her durch eine materialabtragende Methode, und G2) nachfolgend Durchtrennen des Vergusskörpers (6) in Trennbereichen (S) zwischen benachbarten Trägereinheiten (2).
  5. Verfahren nach dem vorhergehenden Anspruch, bei dem die Trennbereiche (S) frei von einem Material des Trägerverbunds (20) und der Trägereinheiten (2) sind.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei im Verfahrensschritt G) die Trägereinheiten (2) so strukturiert werden, dass in dem fertig hergestellten Modul (1) die Emitterbereiche (4) und die Logikchips (3) je eineindeutig auf einer Trägerinsel (22) angebracht sind, wobei die Trägereinheiten (2) je eine Mehrzahl der Trägerinseln (22) aufweisen und die Trägerinseln (22) voneinander beabstandet sind.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei in dem fertig hergestellten Modul (1) die Trägereinheiten (2) insgesamt oder zumindest die Trägerinseln (22), auf denen sich die Emitterbereiche (4) und der Logikchip (3) befinden, keine elektrische Funktion haben, und wobei eine elektrische Ansteuerung der Emitterbereiche (4) ausschließlich über den Logikchip (3) des entsprechenden Moduls (1) erfolgt.
  8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Trägerverbund (20) und/oder die Trägereinheiten (2) vor dem Schritt E) von einer ersten Hauptseite her und nach dem Schritt F) von einer zweiten Hauptseite her geätzt werden, wobei durch die beiden Ätzschritte zusammengenommen die Trägereinheiten (2) strukturiert werden.
  9. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Emitterbereiche (4) ausschließlich auf einer der zugehörigen Trägereinheit (2) abgewandten Oberseite des Logikchips (3) aufgebracht werden, wobei die Oberseite des Logikchips (3) mit einer elektrischen Kontaktstruktur (34) versehen ist, sodass deckungsgleich zu den Emitterbereichen (4) an der Oberseite je mindestens ein elektrischer Kontakt pro Emitterbereich (4) vorhanden ist.
  10. Verfahren nach dem vorhergehenden Anspruch, bei dem mehrere oder alle Emitterbereiche (4) Teil eines Leuchtdiodenchips (40) sind, wobei der Leuchtdiodenchip (40) eine mechanische Einheit bildet und optisch sowie elektrisch in die Emitterbereiche (4) unterteilt ist.
  11. Verfahren nach einem der vorhergehenden Ansprüche, bei dem, in Richtung weg von den Trägereinheiten (2), die Vergusskörperoberseite (60) bündig mit den Oberseiten der Logikchips (3) abschließend erzeugt wird, wobei die Emitterbereiche (4), in Richtung weg von den Trägereinheiten (2), die Vergusskörperoberseite (60) überragen.
  12. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Emitterbereiche (4) je eine mittlere laterale Ausdehnung, in Richtung parallel zu der Vergusskörperoberseite (60), zwischen einschließlich 5 µm und 50 µm aufweisen, wobei zwischen einschließlich 64 und 104 der Emitterbereiche pro fertigem Modul (1) vorhanden sind, und wobei die Emitterbereiche (4) im Betrieb des Moduls (1) sichtbares Licht erzeugen, das zumindest blaues Licht umfasst.
  13. Anordnung (10) mit – mindestens einem optoelektronischen Modul (1), das mit einem Verfahren nach einem der vorhergehenden Ansprüche hergestellt ist, und – mindestens einer Leiterplatte (9), wobei die Leiterplatte (9) elektrisch unmittelbar mit elektrischen Kontaktstellen (8) des Moduls (1) verbunden ist.
  14. Anordnung (10) nach dem vorhergehenden Anspruch, bei der die Leiterplatte (9) an einer der Trägereinheit (2) abgewandten Oberseite des Moduls (1) angebracht ist, wobei die Leiterplatte (9) einen Durchbruch (94) aufweist, sodass die Emitterbereiche (4) im Betrieb durch den Durchbruch (94) hindurch Strahlung (R) emittieren.
  15. Anordnung (10) nach einem der Ansprüche 13 oder 14, wobei es sich bei der Leiterplatte (9) um eine flexible Leiterplatte handelt.
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