DE102011004320B4 - Verfahren zur Herstellung komplementärer Transistoren mit Metallgateelektrodenstrukturen mit großem ε und epitaktisch hergestellten Halbleitermaterialien in den Drain- und Sourcebereichen - Google Patents

Verfahren zur Herstellung komplementärer Transistoren mit Metallgateelektrodenstrukturen mit großem ε und epitaktisch hergestellten Halbleitermaterialien in den Drain- und Sourcebereichen

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DE102011004320B4 DE102011004320.9A DE102011004320A DE102011004320B4 DE 102011004320 B4 DE102011004320 B4 DE 102011004320B4 DE 102011004320 A DE102011004320 A DE 102011004320A DE 102011004320 B4 DE102011004320 B4 DE 102011004320B4
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Abstract

Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst:
Bilden einer ersten Gateelektrodenstruktur über einem ersten Halbleitergebiet und einer zweiten Gateelektrodenstruktur über einem zweiten Halbleitergebiet, wobei die erste und die zweite Gateelektrodenstruktur ein Platzhaltermaterial und eine Umhüllung mit einer dielektrischen Deckschicht und Seitenwandabstandshalterstrukturen aufweisen;
Bilden eines verformungsinduzierenden Halbleitermaterials in dem ersten Halbleitergebiet, während das zweite Halbleitergebiet mit einer ersten Hartmaskenschicht abgedeckt ist;
Entfernen der ersten Hartmaskenschicht von zumindest dem zweiten Halbleitergebiet mit einem Materialabtragungsprozess mit einem deutlich unterschiedlichen Ätzverhalten zu der Umhüllung;
Bilden einer Halbleiterlegierung auf dem zweiten Halbleitergebiet, während das erste Halbleitergebiet mit einer zweiten Hartmaskenschicht abgedeckt ist;
Entfernen der zweiten Hartmaskenschicht mit einem deutlich unterschiedlichen Ätzverhalten zu der Umhüllung; und
Ersetzen des Platzhaltermaterials der ersten und der zweiten Gateelektrodenstruktur durch zumindest ein metallenthaltendes Elektrodenmaterial.

Description

  • Gebiet der vorliegenden Erfindung
  • Generell betrifft die vorliegende Erfindung die Herstellung modernster integrierter Schaltungen mit komplementären Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, die eine Metallgateelektrodenstruktur mit großem ε in Verbindung mit epitaktisch aufgewachsenen Materialien, etwa verformungsinduzierende Halbleiterlegierungen, die in den Drain- und Sourcebereichen ausgebildet sind, aufweisen.
  • Beschreibung des Stands der Technik
  • Die Herstellung moderner integrierter Schaltungen, etwa von CPUs, Speicherbauelementen, ASICs (anwendungsspezifischen integrierten Schaltungen) und dergleichen, macht es notwendig, eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau herzustellen, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen repräsentieren, die das Leistungsverhalten der integrierten Schaltungen ganz wesentlich beeinflussen. Gegenwärtig wird eine Vielzahl an Messtechnologien eingesetzt, wobei viele Arten komplexer Schaltungen mit Feldeffekttransistoren die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche aus stark dotierten Gebieten, die als Drain- und Sourcegebiete bezeichnet werden, und einem leicht dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt u. a. von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine ebene Transistorarchitektur – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird.
  • Gegenwärtig werden die meisten integrierten Schaltungen auf der Grundlage von Silizium hergestellt auf Grund dessen nahezu unbegrenzter Verfügbarkeit, auf Grund der gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und auf Grund der Erfahrung, die über die letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die große Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen sind die günstigen Eigenschaften einer Silizium/Siliziumgrenzfläche, die eine zuverlässige elektrische Trennung unterschiedlicher Siliziumgebiete voneinander ermöglichen. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und ermöglicht daher das Ausführen nachfolgender Hochtemperaturprozesse, wie sie etwa in Ausheizprozessen erforderlich sind, um Dotierstoffe zu aktivieren und um Kristallschäden auszuheilen, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
  • Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als ein Basismaterial für Gateisolationsschichten in Feldeffekttransistoren verwendet, die die Gateelektrode, die häufig aus Polysilizium hergestellt ist, von dem Siliziumkanalgebiet trennt. Im Zuge des stetigen Verbesserns des Bauteilverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets kontinuierlich verringert, um die Schaltgeschwindigkeit und den Durchlassstrom zu verbessern. Da das Transistorverhalten u. a. durch die Spannung gesteuert ist, die der Gateelektrode zugeführt wird, um die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zu invertieren, um damit den gewünschten Durchlassstrom bei einer vorgegebenen Versorgungsspannung bereitzustellen, ist ein gewisser Grad an kapazitiver Kopplung erforderlich, die durch den Kondensator geschaffen wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es zeigt sich, dass eine Verringerung der Kanallänge für eine ebene Transistorkonfiguration eine größere kapazitive Kopplung in Verbindung mit komplexen lateralen und vertikalen Dotierstoffprofilen in den Drain- und Sourcegebieten notwendig macht, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer ausgeprägten Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und somit mit einer geringen Schwellwertspannung zeigen eine exponentielle Zunahme der Leckströme auf Grund der erforderlichen erhöhten kapazitiven Kopplung der Gateelektrode an das Kanalgebiet. D. h., konventioneller Weise wird die Dicke der Siliziumdioxidschicht entsprechend verringert, um die erforderliche Kapazität zwischen der Gateelektrode und dem Kanalgebiet zu erreichen. Beispielsweise erfordert eine Kanallänge von ungefähr 0,08 μm ein Gatedielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm. Die relativ hohen Leckströme, die durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxid-Gateisolationsschicht hervorgerufen werden, können daher Werte bei einer Oxiddicke im Bereich von 1 bis 2 nm erreichen, die nicht mehr mit den Anforderungen für viele Arten von Schaltungen verträglich sind.
  • Aus diesem Grunde wurden neue Strategien entwickelt, um die Einschränkungen zu überwinden, die durch die hohen Leckströme durch äußerst dünne siliziumoxidbasierte Gateisolationsschichten auferlegt werden. Eine vielversprechende Vorgehensweise ist das Ersetzen der konventionellen dielektrischen Materialien zumindest teilweise durch dielektrische Materialien mit einer Dielektrizitätskonstante, die deutlich größer ist als die Dielektrizitätskonstante siliziumdioxidbasierter Materialien. Beispielsweise werden dielektrische Materialien, die auch als dielektrische Materialien mit großem ε bezeichnet werden, mit einer Dielektrizitätskonstante von 10,0 oder deutlich höher, beispielsweise von Hafniumoxid, Zirkonoxid und dergleichen. Zusätzlich zum Vorsehen des dielektrischen Materials mit großem ε in den Gateisolationsschichten können auch geeignete metallenthaltende Materialien eingebaut werden, da die benötigten Werte für die Austrittsarbeit für p-Kanaltransistoren und n-Kanaltransistoren nicht mehr auf der Grundlage standardmäßiger Polysilizium-Gatematerialien in Verbindung mit den dielektrischen Materialien mit großem ε erreicht werden können. Dazu werden geeignete metallenthaltende Materialien so vorgesehen, dass die empfindlichen dielektrischen Materialien mit großem ε abgedeckt werden und als eine Quelle für den Einbau einer geeigneten Metallsorte, etwa Lanthan, Aluminium und dergleichen dienen, um damit in geeigneter Weise die Austrittsarbeit für n- bzw. p-Kanaltransistoren einzustellen. Auf Grund der Anwesenheit eines metallenthaltenden leitenden Materials wird ferner die Erzeugung einer Verarmungszone, wie sie typischerweise in polysiliziumbasierten Elektrodenmaterialien auftritt, im Wesentlichen vermieden.
  • Der Vorgang der Herstellung einer komplexen Gateelektrodenstruktur auf der Grundlage eines dielektrischen Materials mit großem ε erfordert eine moderat komplexe Prozesssequenz, um eine geeignete Austrittsarbeit für die Transistoren unterschiedlicher Leitfähigkeitsart einzustellen und auch auf Grund der Tatsache, dass die dielektrischen Materialien mit großem ε typischerweise sehr empfindlich sind, wenn sie gewissen Prozessbedingungen unterworfen werden, etwa hohen Temperaturen in Anwesenheit von Sauerstoff und dergleichen. Daher wurden unterschiedliche Vorgehensweisen entwickelt, wovon eine, die als Austauschgateverfahren bezeichnet wird, die Bearbeitung der Halbleiterbauelemente mit einem gewissen Grad an Kompatibilität zu standardmäßigen Prozesstechniken beinhaltet, wobei das typische Elektrodenmaterial Polysilizium in einer sehr fortgeschrittenen Fertigungsphase durch geeignete Metalle ersetzt wird, um die Austrittsarbeit der unterschiedlichen Transistoren einzustellen und um ein gut leitendes Elektrodenmetall bereitzustellen.
  • Zusätzlich zu dem Vorsehen komplexer Gateelektrodenstrukturen kann das Transistorverhalten wesentlich verbessert werden, indem eine Verformung in dem Kanalgebiet zumindest einer Transistorart, etwa in p-Kanaltransistoren, erzeugt wird. Es ist gut bekannt, dass das Bereistellen einer kompressiven Verformung entlang der Stromflussrichtung in einem Siliziumkanalgebiet mit standardmäßiger kristalliner Struktur zu einer höheren Beweglichkeit von Löchern in dem Kanalgebiet führt, wodurch auch der Durchlassstrom des p-Kanaltransistors erhöht wird. Aus diesem Grunde wurden viele verformungsinduzierende Mechanismen entwickelt, wobei eine vielversprechende Vorgehensweise auf der Grundlage einer verformungsinduzierenden Halbleiterlegierung beruht, die in dem aktiven Gebiet von p-Kanaltransistoren nach der Strukturierung der Gateelektrodenstruktur eingebettet wird. Dazu werden Aussparungen in dem aktiven Gebiet lateral benachbart zu den Gateelektrodenstrukturen hergestellt und diese Aussparungen werden nachfolgend mit einer verformungsinduzierenden Halbleiterlegierung wieder aufgefüllt, etwa einem Silizium/Germanium-Material, das in einem verformten Zustand aufgewachsen wird, der wiederum eine gewünschte kompressive Verformung in dem Kanalgebiet hervorruft. Das verformungsinduzierende Silizium/Germanium-Material kann auf der Grundlage selektiver epitaktischer Aufwachstechniken abgeschieden werden, in denen Prozessparameter so eingestellt werden, dass eine signifikante Materialabscheidung auf kristalline Siliziumbereiche beschränkt ist, während eine Materialablagerung auf dielektrischen Oberflächenbereichen unterdrückt ist. Um ein unerwünschtes Materialwachstum auf den Gateelektrodenstrukturen zu vermeiden, muss das Polysiliziummaterial zuverlässig zumindest während des selektiven epitaktischen Aufwachsprozesses eingeschlossen werden. Zu diesem Zweck werden die Gateelektrodenstrukturen typischerweise mit einem dielektrischen Deckmaterial, etwa Siliziumnitridmaterial versehen, und es wird eine Siliziumnitridabstandshalterschicht typischerweise so vorgesehen, dass n-Kanaltransistoren abgedeckt werden, während die Siliziumnitridabstandshalterschicht in Seitenwandabstandshalterelemente an der Gateelektrodenstruktur des p-Kanaltransistors strukturiert wird, wobei in der gleichen Ätzsequenz auch die entsprechenden Aussparungen in dem aktiven Gebiet des p-Kanaltransistors erzeugt werden.
  • Da das dielektrische Deckmaterial in einer späteren Fertigungsphase entfernt werden muss, d. h. während des Austauschgateverfahrens, um das Platzhalterpolysiliziummaterial freizulegen, wobei dies typischerweise durch Ausführen eines komplexen Einebnungsprozesses auf der Grundlage von CMP-(chemisch-mechanische Polier-)Rezepten erfolgt, können diese Unsymmetrien, die während des gesamten Prozessablaufs im Hinblick auf die Einwirkung auf die dielektrischen Deckschichten von p-Kanaltransistoren und n-Kanaltransistoren eingeführt werden, zu ausgeprägten Fluktuationen beim Ausführen des Austauschgateverfahrens führen. Beispielsweise führt eine deutlich unterschiedliche Dicke der dielektrischen Deckschicht, die durch einen Einbau des verformungsinduzierenden Halbleitermaterials selektiv in dem p-Kanaltransistor hervorgerufen werden kann, zu ausgeprägten Unregelmäßigkeiten beim Freilegen des Polysiliziummaterials während des Austauschgateverfahrens. Beispielsweise können kleinste Siliziumnitridreste oder andere dielektrische Reste, die noch auf der Oberseite des Siliziummaterials in einigen Gateelektrodenstrukturen vorhanden sind, zu einem unvollständigen Entfernen des Polysiliziummaterials führen, wodurch die Eigenschaften der resultierenden Metallgateelektrodenstrukturen mit großem ε deutlich verändert werden.
  • Bei einer weiteren Verringerung der gesamten Transistorabmessungen üben leistungssteigernde Mechanismen, etwa das verformungsinduzierende Halbleiterlegierungsmaterial, das in den p-Kanaltransistoren vorgesehen wird, eine zunehmend größere Wirkung auf das gesamte Transistorleistungsverhalten aus. Daher wird die Effizienz für die Verformungserzeugung in den p-Kanaltransistoren typischerweise erhöht, beispielsweise durch Erhöhen der Germaniumkonzentration, durch Verringern des lateralen Abstandes des verformungsinduzierenden Silizium/Germanium-Materials von dem Kanalgebiet und dergleichen, wobei jedoch derartige Effizienz steigernde Mechanismen nicht für n-Kanaltransistoren verfügbar sind, oder derartige Mechanismen sind wesentlich ineffizienter. Es wurde daher vorgeschlagen, die Eigenschaften von n-Kanaltransistoren zu verbessern, indem eine Halbleiterlegierung, beispielsweise auf der Grundlage einer Silizium/Phosphorzusammensetzung, vorgesehen wird, um insgesamt für bessere elektronische Eigenschaften, beispielsweise im Hinblick auf die Leitfähigkeit und dergleichen, zu sorgen. Dazu können selektive epitaktische Aufwachstechniken während einer geeigneten Fertigungsphase angewendet werden, wodurch gegenwärtig verfügbare Prozessstrategien zu noch größeren Unregelmäßigkeiten zwischen n-Kanaltransistoren und p-Kanaltransistoren führen, beispielsweise durch das Anwenden eines Austauschgateverfahrens, wenn das Platzhaltermaterial effizient freigelegt werden soll.
  • Die DE 10 2006 015 090 A1 beschreibt die Herstellung von Transistoren mit unterschiedlichen verformungsinduzierenden Halbleitermaterialien, wobei die Gateelektrodenstrukturen in einer frühen Fertigungsphase erzeugt werden.
  • Die US 6 261 887 B1 beschreibt Transistoren, in denen eine erhabene Drain- und Source-Architektur durch das epitaktische Aufwachsen entsprechender Siliziummaterialien in den unterschiedlichen Transistoren hergestellt wird, wobei die Gateelektrodenstrukturen in einer späteren Fertigungsphase hergestellt werden. Zu diesem Zweck wird zunächst die Platzhalter-Gateelektrodenstruktur zwar mit einer Deckschicht aber ohne Seitenwandabstandshalterstruktur bereitgestellt, die erst später abwechselnd aus jeweils einer entsprechenden Hartmaskenschicht hergestellt wird.
  • Im Hinblick auf die zuvor beschriebene Situation ist es die Aufgabe der vorliegenden Erfindung Fertigungstechniken und Halbleiterbauelemente bereitzustellen, in denen ein verformungsinduzierendes Halbleitermaterial effizient in p-Kanaltransistoren eingebaut wird, wohingegen eine geeignete Halbleiterlegierung in die n-Kanaltransistoren eingebaut wird, während eines oder oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert wird.
  • Überblick über die vorliegende Erfindung
  • Generell stellt die vorliegende Erfindung Fertigungstechniken bereit, in denen das Leistungsvermögen komplementärer Transistoren, d. h. von n-Kanaltransistoren und p-Kanaltransistoren, verbessert wird, indem geeignete Halbleiterlegierungen für jede Transistorart vorgesehen werden, wobei dennoch ein hoher Grad an Symmetrie im Prozessablauf beispielsweise im Hinblick auf das Einkapseln von Gateelektrodenstrukturen vor dem Ausführen eines Austauschgateverfahrens eingerichtet wird, wodurch Ungleichmäßigkeiten der resultierenden Transistorelemente verringert werden. Dazu werden geeignete Hartmaskenschichten aufgebracht, um damit den Einbau eines verformungsinduzierenden Halbleitermaterials in den p-Kanaltransistoren zu ermöglichen, wobei dies beispielsweise auf der Grundlage beliebig geeigneter Aussparungen stattfindet, während der n-Kanaltransistor effizient abgedeckt wird, woran sich eine weitere Prozesssequenz anschließt, in der der p-Kanaltransistor effizient abgedeckt wird mittels eines geeigneten Hartmaskenmaterials, während eine gewünschte Halbleiterlegierung in dem n-Kanaltransistor erzeugt wird. In anderen Fällen wird die vorgeschriebene Reihenfolge der Prozesssequenzen vertauscht, wobei dennoch der verbesserte symmetrische Prozessablauf erreicht wird. Die Hartmaskenschichten, die zum selektiven Bereitstellen der gewünschten Halbleiterlegierungen die für komplementären Transistoren angewendet werden, besitzen ein deutlich unterschiedliches Ätzverhalten, beispielsweise im Vergleich zu jeglichen dielektrischen Deckschichten oder Schichtsystemen, die für das effiziente Einkapseln der Gateelektrodenstrukturen verwendet werden. Somit können die entsprechenden Hartmaskenmaterialien effizient in Bezug auf die Gateelektrodenstrukturen entfernt werden, ohne dass im Wesentlichen die Integrität der Umhüllung unnötig beeinflusst wird. Daher kann die weitere Bearbeitung auf der Grundlage eines im Wesentlichen symmetrischen Aufbaus zumindest der eingekapselten Gateelektrodenstrukturen weitergeführt werden, wodurch somit eine höhere Prozessgleichmäßigkeit beim Ausführen eines Austauschgateverfahrens erreicht wird.
  • Die Aufgabe der vorliegenden Erfindung wird speziell durch ein Verfahren nach Anspruch 1 gelöst.
  • In einigen anschaulichen Ausführungsformen umfasst die erste Halbleiterlegierung Silizium und/oder Germanium und/oder Zinn, während die zweite Halbleiterlegierung Phosphor enthält.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1i schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Bereitstellung von Halbleiterlegierungen selektiv in n-Kanaltransistoren und p-Kanaltransistoren zeigen, wobei ein verbessertes Hartmaskenschema gemäß anschaulicher Ausführungsformen angewendet wird.
  • Detaillierte Beschreibung
  • Die vorliegende Erfindung stellt Fertigungstechniken bereit, in denen komplexe Metallgateelektrodenstrukturen mit großem ε auf der Grundlage eines Austauschgateverfahrens hergestellt werden, wobei zusätzlich Halbleiterlegierungen selektiv für n-Kanaltransistoren und p-Kanaltransistoren bereitgestellt werden, ohne dass die weitere Bearbeitung insbesondere das Freilegen und Ersetzen eines Polysiliziummaterials oder eines anderen Platzhaltermaterials der Gateelektrodenstrukturen in einer sehr fortgeschrittenen Fertigungsphase unnötig beeinflusst wird. Dazu wird ein Hartmaskenmaterial angewendet, in welchem ein hoher Grad an „Symmetrie” im Hinblick auf die Einwirkung reaktiver Ätzatmospähre auf die eingekapselte Gateelektrodenstruktur erreicht wird, um damit eine höhere Gleichmäßigkeit der resultierenden Bauteilkonfiguration beim Ausführen eines Austauschgateverfahrens zu erreichen. Beispielsweise zeigt die Dicke der dielektrischen Deckschicht oder des Deckschichtsystems eine bessere Gleichmäßigkeit während des gesamten Prozesses im Vergleich zu konventionellen Strategien, wodurch eine verbesserte Gleichmäßigkeit beim Freilegen des Platzhaltergateelektrodenmaterials erreicht wird. Die dielektrische Deckschicht mit der verbesserten Gleichmäßigkeit im Hinblick auf n-Kanaltransistoren und p-Kanaltransistoren kann ferner in komplexen Kontaktschemata verwendet werden, in denen selbstjustierte Kontaktelemente vor dem Ausführen eines Austauschgateverfahrens herzustellen sind.
  • In anderen anschaulichen Ausführungsformen werden die dielektrischen Deckschichten während einer beliebigen geeigneten Fertigungsphase vor dem Fertigstellen der grundlegenden Transistorkonfiguration entfernt, wenn die Anwesenheit der dielektrischen Deckschicht während oder vor dem Ausführen des Austauschgateverfahrens nicht notwendig ist. Auch in diesem Falle führt die verbesserte Gleichmäßigkeit, die durch das Hartmaskenschema mit der verbesserten Ätzselektivität erreicht wird, zu einer insgesamt verbesserten Prozesseffizienz und somit können jegliche Transistorschwankungen in komplexen komplementären Transistoren verringert werden.
  • Das Hartmaskenschema beruht in einigen anschaulichen Ausführungsformen auf einem Siliziumdioxidmaterial, wodurch das Anwenden selektiver Ätzrezepte zur Herstellung von Aussparungen in nicht maskierten aktiven Gebieten von Transistoren und das Einsetzen als eine effiziente Abscheidemaske möglich sind. Beim Herstellen von Aussparungen, beispielsweise in p-Kanaltransistoren, kann etwa Wasserstoffbromid in plasmaunterstützten Ätzrezepten angewendet werden, um das Siliziummaterial freiliegender aktiver Gebiete zu entfernen, wodurch ein unerwünschter Materialverlust der dielektrischen Deckschicht der nicht maskierten Gateelektrodenstrukturen vermieden wird. Nach der Herstellung der Aussparung und nach dem selektiven Abscheiden des verformungsinduzierenden Halbleitermaterials in den Aussparungen kann das Hartmaskenmaterial auf der Grundlage sehr selektiver Ätzrezepte entfernt werden, so dass nach dem Abtragen des Maskenmaterials die Gateelektrodenstrukturen weiterhin eine sehr ähnliche Konfiguration insbesondere in Hinsicht auf die Dicke der dielektrischen Deckschichten besitzen. Daraufhin wird eine weitere Hartmaskenschicht aufgebracht, um selektiv eine zweite Halbleiterlegierung herzustellen, beispielsweise zur Verbesserung des Leistungsverhaltens der n-Kanaltransistoren, indem ein geeignetes Material, beispielsweise ein Silizium/Phosphor-Material abgeschieden wird, das für bessere elektronische Eigenschaften sorgt. Ferner kann das Material in Vertiefungen abgeschieden werden, wenn dies als geeignet erachtet wird, die ebenfalls auf der Grundlage des Hartmaskenmaterials ohne unnötige Beeinflussung der dielektrischen Deckschicht erzeugt werden können, wobei weiterhin andere Transistoren zuverlässig durch die verbleibende bewahrte Hartmaskenschicht abgedeckt sind. Daraufhin wird die weitere Hartmaskenschicht effizient abgetragen, wie dies auch zuvor beschrieben ist. Folglich kann die Bearbeitung des Halbleiterbauelements auf der Grundlage besserer Prozessbedingungen fortgesetzt werden, d. h. auf der Grundlage sehr gleichmäßiger Gateelektrodenstapel, wodurch eine verbesserte Gleichmäßigkeit der endgültigen Eigenschaften der komplementären Transistoren erreicht wird.
  • Zum Beispiel kann das dielektrische Deckmaterial während einer beliebigen geeigneten Fertigungsphase, beispielsweise vor dem Fertigstellen der grundlegenden Transistorstruktur entfernt werden, wenn die Anwesenheit der dielektrischen Deckschichten während der weiteren Bearbeitung nicht mehr erforderlich ist. In anderen anschaulichen Ausführungsformen werden die dielektrischen Deckschichten effizient auf der Grundlage eines Materialabtragungsprozesses, etwa eines Polierprozesses, in einer sehr fortgeschrittenen Fertigungsphase abgetragen, d. h. nach der Fertigstellung der grundlegenden Transistorstruktur, wenn ein Austauschgateverfahren angewendet wird. In diesem Falle werden die dielektrischen Deckschichten effizient als Stoppmaterialien in anschaulichen Ausführungsformen verwendet, in denen ein Kontaktprozess vor dem eigentlichen Ersetzen des Platzhaltermaterials der Gateelektrodenstrukturen durch ein komplexes Materialsystem angewendet wird. Beispielsweise können die dielektrischen Deckmaterialien ein selektives Entfernen eines dielektrischen Zwischenschichtmaterials ermöglichen, um damit Drain- und Sourcebereiche in einer selbstjustierten Weise freizulegen, wodurch die Möglichkeit geschaffen wird, ein geeignetes Kontaktmetall abzuscheiden, ohne dass komplexe Lithographieprozesse erforderlich sind, wie sie typischerweise in komplexen Halbleiterbauelementen angewendet werden.
  • In einigen anschaulichen Ausführungsformen wird die Strukturierung der Hartmaskenmaterialien auf der Grundlage einer plasmaunterstützten Ätztechnik bewerkstelligt, um damit die Materialerosion zu verringern, die typischerweise durch nasschemische Ätzrezepte hervorgerufen wird, so dass eine unerwünschte Materialerosion in Isolationsstrukturen und dergleichen vermieden wird.
  • Mit Bezug zu den 1a bis 1i werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einer Fertigungsphase, in der Gateelektrodenstrukturen 160a, 160b auf entsprechenden aktiven Gebieten 102a, 102b vorgesehen sind. Die aktiven Gebiete 102a, 102b sind als Halbleitergebiete zu verstehen, die in einer Halbleiterschicht 102 ausgebildet sind, die wiederum über einem Substrat 101 angeordnet ist, das ein geeignetes Trägermaterial repräsentiert, um darauf oder darüber ein Halbleitermaterial herzustellen. Es sollte beachtet werden, dass die Halbleiterschicht 102, die aus einem geeigneten Basismaterial, etwa Silizium aufgebaut ist, eine im Wesentlichen zusammenhängende Halbleitermaterialschicht in einer Anfangsphase des Fertigungsprozesses darstellt und in eine Vielzahl aktiver Gebiete oder Halbleitergebiete, etwa die Gebiete 102a, 102b, durch Vorsehen entsprechender Isolationsgebiete oder Strukturen 102c unterteilt ist. Die Isolationsstruktur 102c kann in Form einer flachen Grabenisolation in komplexen Anwendungen bereitgestellt werden. In der gezeigten Ausführungsform entspricht das aktive Gebiet 102a, einem p-Kanaltransistor, während das aktive Gebiet 102b einem n-Kanaltransistor des Bauelements 100 entspricht. Generell ist ein aktives Gebiet als ein Halbleitergebiet zu verstehen, in und über welchem ein oder mehrere Transistoren herzustellen sind. Der Einfachheit halber ist in der gezeigten Ausführungsform ein Transistor jeweils in den aktiven Gebieten 102a, 102b zu erzeugen.
  • In dieser Fertigungsphase besitzen die Gateelektrodenstrukturen 160a, 160b im Wesentlichen den gleichen Aufbau und weisen eine dielektrische Schicht 161 auf, etwa ein siliziumdioxidbasiertes Material und dergleichen, woran sich ein Platzhalterelektrodenmaterial 162, etwa ein Siliziummaterial in amorphem und/oder polykristallinem Zustand anschließt. Ferner ist eine dielektrische Deckschicht oder ein Schichtsystem 164 über dem Platzhaltermaterial 162 ausgebildet und enthält in einigen anschaulichen Ausführungsformen zumindest einen deutlichen Anteil an Siliziumnitridmaterial. Es sollte beachtet werden, dass weitere Materialschichten, etwa Siliziumdioxid und dergleichen, ebenfalls in der Schicht oder dem Schichtsystem 164 eingebaut sein können. Des weiteren ist ein Abstandshalter oder eine Beschichtungsstruktur 163 an Seitenwänden des Elektrodenmaterials 162 und auf freiliegenden Bereichen der aktiven Gebiete 102a, 102b ausgebildet.
  • Wie zuvor erläutert ist, beträgt in komplexen Halbleiterbauelementen eine Gatelänge, d. h. in 1a die horizontale Erstreckung des Platzhaltermaterials 162 an einer Grenzfläche zwischen dem Material 162 und dem Material 161, 30 nm und weniger, wodurch komplexe elektronische Eigenschaften der Gateelektrodenstrukturen 160a, 160b erforderlich sind, die durch das Ersetzen zumindest des Materials 162 in einer sehr fortgeschrittenen Fertigungsphase erreicht werden.
  • Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Vor oder nach der Herstellung der Isolationsstruktur 102c, was unter Anwendung komplexer Lithographie-, Ätz-, Abscheide-, Einebnungs- und Ausheiztechniken erfolgt, wird die grundlegende Dotierung, etwa eine Wannendotierung, in die aktiven Gebiete 102a, 102b auf der Grundlage einer geeigneten Implantationssequenz in Verbindung mit einer zugehörigen Maskierungsstrategie eingebaut. Daraufhin werden geeignete Materialien, etwa das dielektrische Material 161, das Platzhaltermaterial 162 und ein oder mehrere Materialschichten für die Deckschicht 164 aufgebracht, beispielsweise auf der Grundlage gut etablierter Oxidations- und Abscheidetechniken. Es sollte beachtet werden, dass weitere Opfermaterialien, etwa ARC-(antireflektierende Beschichtungs-)Materialien, weitere Hartmaskenmaterialien und dergleichen vorgesehen werden können, um die komplexe Strukturierungssequenz auszuführen, die häufig zwei unterschiedliche Lithographieschritte erforderlich macht, um ein entsprechendes Maskenmaterial zu strukturieren und schließlich die Deckschichtsysteme 164, die dann als eine Hartmaske zum Strukturieren der Gateelektrodenstrukturen 160a, 160b verwendet werden, so dass diese die gewünschten lateralen Abmessungen besitzen. Dazu werden komplexe Ätztechniken angewendet. Daraufhin wird die Beschichtung 163 hergestellt durch Anwenden von Oxidationstechniken und dergleichen. In dieser Fertigungsphase besitzt die Deckschicht 164 eine Dicke von ungefähr 20 bis 50 nm, wobei dies von den Prozess- und Bauteilerfordernissen abhängt.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einer Prozessphase, in der eine Hartmaskenschicht 103 über den Gateelektrodenstrukturen 160a, 160b und über den aktiven Gebieten 102a, 102b ausgebildet ist. In einer anschaulichen Ausführungsform ist die Hartmaskenschicht 103 aus einem Siliziumdioxidmaterial aufgebaut, das auf der Grundlage gut etablierter plasmaunterstützter CVD(chemische Dampfabscheide-)Techniken, durch thermisch aktivierte CVD-Prozesse und dergleichen hergestellt wird. Beispielsweise wird die Hartmaskenschicht 103 mit einer Dicke von ungefähr 15 bis 30 nm vorgesehen, wobei auch andere Werte ausgewählt werden können, wenn dies als geeignet erachtet wird. In der gezeigten Ausführungsform sind zusätzliche Seitenwandabstandshalter an Seitenwänden der Gateelektrodenstrukturen 160a, 160b ausgebildet und sind aus einem geeigneten Material, etwa Siliziumnitrid aufgebaut, so dass für eine verbesserte Integrität der Gateelektrodenstrukturen 160a, 160b beim Strukturieren und Entfernen der Hartmaskenschicht 103 gesorgt ist. Die Abstandshalter 169 können durch Abscheiden eines geeigneten Abstandshaltermaterials, etwa einer Siliziumnitridschicht, hergestellt werden, was auf der Grundlage thermisch aktivierter CVD, plasmaunterstützter CVD, einer Kombination davon, Mehrschicht-Abscheidetechniken und dergleichen bewerkstelligt werden kann. Daraufhin wird ein geeigneter anisotroper Ätzprozess ausgeführt, wobei die Beschichtung 163 als ein effizientes Ätzstoppmaterial dient. Zu diesem Zweck können gut etablierte plasmaunterstützte Ätzrezepte eingesetzt werden.
  • 1c zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, unterliegt das Bauelement 100 der Einwirkung einer Ätzsequenz 106, die zumindest anfänglich auf der Grundlage einer geeigneten Ätzmaske 107, etwa einer Lackmaske, angewendet wird. Während der Ätzsequenz 106 wird folglich anfänglich die Hartmaskenschicht 103 so strukturiert, dass entsprechende Abstandshalter 103a an Seitenwänden der Gateelektrodenstruktur 106a erzeugt werden, während die Schicht 103 über dem aktiven Gebiet 102b und auch über einem Teil des Isolationsgebiets 102c bewahrt wird. Wie zuvor erläutert ist, können zu diesem Zweck äußerst selektive Ätzrezepte während der Sequenz 106 angewendet werden, so dass die Integrität der Deckschicht 164 der Gateelektrodenstruktur 160a nicht unnötig während des Strukturierens der Hartmaskenschicht 103 beeinflusst wird und auch nicht nachfolgend während des weiteren Ätzschrittes der Sequenz 106, wenn in das aktive Gebiet 102a hineingeätzt wird. Zu diesem Zweck kann eine unterschiedliche Ätzchemie ausgewählt werden, um effizient in das aktive Gebiet 102a zu ätzen, wodurch Aussparungen 104 darin erzeugt werden. In einigen anschaulichen Ausführungsformen werden die Aussparungen 104 in einer im Wesentlichen „schachtelartigen” Form bereitgestellt, wie dies durch 104r angegeben ist, wobei die schachtelartige Form auf Grund der anisotropen Natur des entsprechenden Ätzprozesses erreicht wird. In diesem Falle ist der laterale Abstand der Aussparung 104r von einem Kanalgebiet 153 im Wesentlichen durch die Abstandshalter 103a, 169 und die wirksame laterale Ätzrate während des entsprechenden anisotropen Ätzprozesses bestimmt. In anderen anschaulichen Ausführungsformen wird zusätzlich oder alternativ zum Anwenden eines im Wesentlichen anisotropen plasmaunterstützten Ätzrezepts ein gewisser Grad an Unterätzung eingerichtet, beispielsweise unter Anwendung eines isotropen Ätzrezepts in Form von plasmaunterstützten Ätztechniken, nasschemischen Ätzchemien und dergleichen. In einigen anschaulichen Ausführungsformen wird ein gut gesteuerter Grad an Unterätzung erreicht, indem ein kristallographisch isotropes Ätzrezept, etwa mit TMAH (Tetramethylammoniumhydroxid) und dergleichen angewendet wird, in denen gewisse Kristallebenen, etwa (111) Ebenen, als effiziente Ätzstoppebenen dienen. Für eine standardmäßige Kristallkonfiguration des aktiven Gebiets 102a, d. h. für eine (100) Oberflächenorientierung und einer Orientierung der <110> Kristallachse entlang der Stromflussrichtung in 1c entlang der horizontalen Richtung wird eine im Wesentlichen sigmaförmige Aussparung in einer gut steuerbaren Weise geschaffen, wie dies durch 104s angegeben ist. In noch anderen anschaulichen Ausführungsformen wird ein einzelner nasschemischer Ätzprozess angewendet, um die Aussparung 104 zu erzeugen. Auf Grund der hohen Ätzselektivität des entsprechenden Ätzschrittes zur Aussparung 104 wird eine unerwünschte Materialerosion der Schicht 164 vermieden.
  • 1d zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine verformungsinduzierende Halbleiterlegierung 151a in den Aussparungen 104 durch Anwenden geeigneter selektiver epitaktischer Aufwachstechniken hergestellt. In einem selektiven epitaktischen Aufwachsprozess werden die Prozessparameter, etwa Gasflussraten, Temperatur und dergleichen, geeignet so festgelegt, dass eine Materialabscheidung auf kristallinen Oberflächenbereichen mit geeigneter Kristallkonfiguration in Gang gesetzt wird, während eine ausgeprägte Materialabscheidung auf anderen Oberflächenbereichen, etwa dielektrischen Materialien, effizient unterdrückt wird. Dazu werden geeignete Reinigungsrezepte typischerweise angewendet, um natürliche Oxide zu entfernen und daraufhin wird die eigentliche Abscheidung in Gang gesetzt. Es sollte beachtet werden, dass die Hartmaske 103, obwohl ein gewisser Grad an Materialerosion während der Reinigungsprozesse stattfinden kann, dennoch zuverlässig das aktive Gebiet 102b abdeckt. Andererseits wird die Einwirkung auf das Polysiliziummaterial 162 in der Gateelektrodenstruktur 160a durch die selektive Abscheideatmosphäre im Wesentlichen durch die Deckschicht 164 und den Abstandshalter 103a unterdrückt.
  • In einigen anschaulichen Ausführungsformen wird das verformungsinduzierende Halbleitermaterial 151a in Form eines Silizium/Germanium-Materials vorgesehen, während in anderen Fällen zusätzliche oder alternativ zur Germaniumsorte eine weitere Sorte mit größeren kohärenten Radius, etwa in Form von Zinn, eingebaut wird, wodurch ein gewünschter verformter Zustand geschaffen wird, ohne dass äußerst hohe Konzentrationen der nicht-Siliziumsorte erforderlich sind. Beispielsweise wird eine Silizium/Germaniumlegierung mit einer Germaniumkonzentration von bis zu 30 bis 35 Atomprozent auf der Grundlage gut etablierter selektiver Abscheiderezepte vorgesehen, ohne dass die Dichte an Gitterdefekten unerwünscht ansteigt. In anderen Fällen werden andere Behandlungen ausgeführt, um die Germaniumkonzentration in dem Material 151a zu erhöhen, wodurch insgesamt die Verformungsübertragung in das aktive Gebiet 102a verbessert wird. In ähnlicher Weise wird eine Silizium/Germanium/Zinn oder eine Silizium/Zinn-Legierung hergestellt, indem geeignete Vorstufenmaterialien, etwa Zinnhydrid und dergleichen bereitgestellt werden. Es sollte beachtet werden, dass die Konzentration der nicht-Siliziumsorte in dem Material 151a beispielsweise entlang der Tiefe variiert werden kann, indem in geeigneter Weise die Abscheideatmosphäre gesteuert wird, wenn ein graduelles Konzentrationsprofil in dem Material 151a als geeignet erachtet wird. Ferner kann eine Oberfläche 151s des Materials 151a an einer geeigneten Höhe angeordnet werden, beispielsweise kann ein gewisser Grad an Überhöhung, wie dies durch die gestrichelte Linie angegeben ist, eingerichtet werden, wenn dies für die weitere Bearbeitung des Bauelements 100 als geeignet erachtet wird.
  • In noch anderen anschaulichen Ausführungsformen wird das Material 151a in Form eines in-situ-dotierten Materials vorgesehen, d. h. beim Abscheiden des Materials 151a während des selektiven epitaktischen Aufwachsprozesses wird auch eine Dotierstoffsorte, etwa Bor, in die resultierende Gitterstruktur eingebaut, wodurch eine gewünschte hohe Dotierstoffkonzentration erreicht wird, ohne dass aufwendige Aktivierungsausheizprozesse in einer späteren Phase erforderlich sind.
  • 1e zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase gemäß einigen anschaulichen Ausführungsformen, in denen die Hartmaskenschicht 103 von dem aktiven Gebiet 102b entfernt ist. Wie zuvor erläutert ist, ist typischerweise eine Vielzahl an Reinigungsschritten vor und nach dem Bilden des Materials 151a erforderlich, die zunehmend zu einem gewissen Grad an Materialerosion in der Schicht 103 und möglicherweise auch in dem Abstandshalter 103a beitragen. Um gleichmäßige Prozessbedingungen für die weitere Bearbeitung zu schaffen, wird daher die Schicht beispielsweise durch sehr selektive nasschemische Reinigungsrezepte oder plasmaunterstützte Ätzprozesse entfernt. Zu diesem Zweck wird in einigen anschaulichen Ausführungsformen eine Ätzmaske (nicht gezeigt) über dem aktiven Gebiet 102a hergestellt, wenn der Abstandshalter 103a beizubehalten ist. In anderen Fällen wird ein nicht-maskierter Ätzprozess angewendet, wodurch ebenfalls effizient der Abstandshalter 103a abgetragen wird. Wie zuvor erläutert ist, ist der entsprechende Materialabtragungsprozess sehr selektiv im Hinblick auf die Deckschicht 164, wodurch eine unerwünschte Materialerosion darin vermieden wird. In ähnlicher Weise können auch die Abstandshalter 169 die Integrität der Gateelektrodenstrukturen 160a, 160b beim Entfernen der Schicht 103 möglicherweise in Verbindung mit dem Abstandshalter 103a bewahren.
  • 1f zeigt schematisch das Halbleiterbauelement in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine weitere Hartmaskenschicht 105 über dem aktiven Gebiet 102a und somit über der Gateelektrodenstruktur 160a ausgebildet. Ferner ist ein entsprechender Abstandshalter 105b, der aus der Schicht 105 hergestellt ist, an Seitenwänden der Gateelektrodenstruktur 160b ausgebildet. Zu diesem Zweck wird ein geeignetes Hartmaskenmaterial, beispielsweise ein Siliziumdioxidmaterial, das für eine ausgeprägte Ätzselektivität sorgt, wie dies zuvor erläutert ist, abgeschieden, wie dies ebenfalls zuvor mit Bezug zu 1b beschrieben ist. Daraufhin wird ein geeigneter Strukturierungsprozess angewendet, wie dies ebenfalls zuvor erläutert ist, wodurch der Abstandshalter 105b geschaffen wird, während die Schicht 105 über dem aktiven Gebiet 102a bewahrt wird. Wie zuvor beschrieben ist, kann in einigen Fällen der Abstandshalter 103a vorhanden sein, während in anderen Fällen die Schicht 105 direkt auf dem Abstandshalter 169 an der Gateelektrodenstruktur 160a hergestellt wird. Nach dem Entfernen einer Ätzmaske, etwa einer Lackmaske (nicht gezeigt), geht die weitere Bearbeitung weiter, indem das Bauelement 100 für einen weiteren selektiven epitaktischen Aufwachsprozess vorbereitet wird. In anderen Fällen werden Vertiefungen oder Aussparungen 106 in dem aktiven Gebiet 102b erzeugt, wenn dies für die weitere Bearbeitung als geeignet erachtet wird. Die Aussparungen bzw. Vertiefungen 106 können typischerweise auf der Grundlage geeignet gewählter Prozessparameter hergestellt werden, beispielsweise durch Auswählen einer geeigneten Tiefe, die typischerweise sich von einer Tiefe der zuvor hergestellten Aussparungen und somit der Tiefe des Halbleitermaterials 151a in dem aktiven Gebiet 102a unterscheidet. Zu diesem Zweck wird ein geeignetes Ätzrezept angewendet, wie dies auch zuvor mit Bezug zu 1c beschrieben ist, wenn auf die Aussparungen 104 Bezug genommen wird.
  • 1g zeigt schematisch das Bauelement 100 nach dem Ende eines weiteren selektiven epitaktischen Aufwachsprozesses, in welchem eine weitere Halbleiterlegierung 151b in und über dem aktiven Gebiet 102b hergestellt wird. Zu diesem Zweck wurden gut etablierte Abscheiderezepte angewendet, um das Material 151b so zu erzeugen, dass es die gewünschten Eigenschaften besitzt. In einigen anschaulichen Ausführungsformen umfasst das Material 151b Phosphor in Verbindung mit Silizium, wobei eine Konzentration des Phosphors mindestens 0,5 Atomprozent oder mehr beträgt. In diesem Falle werden verbesserte elektronische Eigenschaften, beispielsweise im Hinblick auf die Gesamtleitfähigkeit, erreicht, da der Phosphor auch als ein effizientes Dotierstoffmaterial dient. In einigen anschaulichen Ausführungsformen wird das Material 151b auf dem aktiven Gebiet 102b hergestellt, wodurch eine erhabene Drain- und Sourcekonfiguration geschaffen wird, ohne dass die Herstellung der Aussparungen 106 erforderlich ist. In anderen Fällen wird das Material 151b in den Aussparungen 106 so hergestellt, dass dieses sich bis zu einer gewünschten Höhe erstreckt, wobei nach Bedarf eine variierende Materialzusammensetzung entlang der gesamten Dicke des Materials 151b vorgesehen werden kann. Beispielsweise kann ein Silizium/Phosphormaterial in die Aussparungen 106 eingebaut werden, um damit eine gewisse Zugverformungskomponente auf Grund des kleineren kovalenten Radius des Phosphors im Vergleich zum Silizium zu erhalten. In anderen Fällen wird ein effizienter verformungsinduzierender Effekt erreicht, indem zusätzlich oder alternativ Kohlenstoff in die Aussparungen 106 eingebaut wird, während an eine gewissen Höhe einer Silizium/Phosphormaterialzusammensetzung aufgebracht wird.
  • Wie zuvor beschrieben wird, kann die Integrität der Gateelektrodenstruktur 160b durch die Deckschicht 164 und den Abstandshalter 105b bewahrt werden, während die Gateelektrodenstruktur 160a und das aktive Gebiet 102a weiterhin zuverlässig durch den bewahrten Bereich der Maskenschicht 105 abgedeckt sind. Daraufhin wird die Maskenschicht 105 möglicherweise in Verbindung mit dem Abstandshalter 105b und möglicherweise in Verbindung mit dem Abstandshalter 103a, wenn dieser noch vorhanden ist, auf der Grundlage eines sehr selektiven Ätzrezepts entfernt.
  • 1h zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, weisen die Gateelektrodenstrukturen 160a, 160b eine weitere Abstandshalterstruktur 165, die beispielsweise aus Siliziumnitrid, Siliziumdioxid und dergleichen aufgebaut ist, auf, so dass für eine bessere Ummantelung des Materials 162 gesorgt ist und auch eine geeignete maskierende Wirkung während jeglicher Implantationsprozesse erreicht wird, wenn derartige Prozesse erforderlich sind, um Drain- und Sourcegebiete 152 zu erhalten, die ein gewünschtes laterales und vertikales Dotierstoffprofil besitzen. Die Drain- und Sourcegebiete 152 in Verbindung mit der Halbleiterlegierung 151a liefern somit die gewünschten elektronischen Eigenschaften eines Transistors 150a, während die Drain- und Sourcegebiete 152 in Verbindung mit dem Material 151b die gewünschten Eigenschaften eines Transistors 150b bereitstellen. Wie zuvor angegeben ist, repräsentieren die Transistoren 150a, 150b komplementäre Transistoren, so dass die Drain- und Sourcegebiete dieser Transistoren zueinander inverse Leitfähigkeitsarten besitzen.
  • Des weiteren wird ein dielektrisches Zwischenschichtmaterial 120 so vorgesehen, dass es die Gateelektrodenstrukturen 160a, 160b lateral einschließt und somit die Transistoren 150a, 150b während der weiteren Bearbeitung passiviert. Das dielektrische Material 120 kann zwei oder mehr einzelne Materialschichten, etwa als Schicht 122, beispielsweise in Form eines Siliziumnitridmaterials, und als Schicht 121, etwa in Form von Siliziumdioxid und dergleichen, aufweisen.
  • Das in 1h gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozessstrategien hergestellt werden. Nach dem Vorsehen des Materials 151b und dem Entfernen der Schicht 105 (siehe 1g) werden die Drain- und Sourcegebiete 152 in Verbindung mit der Abstandshalterstruktur 165 unter Anwendung eines geeigneten Prozessschemas eingerichtet. Z. B. werden komplexe Implantationstechniken in Verbindung mit zugehörigen Maskierungsschemata angewendet. Nach dem Einbau jeglicher erforderlicher Dotierstoffsorten wird das endgültige Dotierstoffprofil eingerichtet, indem beispielsweise ein oder mehrerer Ausheizprozesse ausgeführt werden, wenn eine Aktivierung der Dotierstoffsorten und eine Rekristallisierung von durch Implantation hervorgerufenen Schäden erforderlich sind. Daraufhin wird in einigen Fällen (nicht gezeigt) ein Metallsilizid in den Drain- und Sourcegebieten 152 hergestellt, während in anderen Fällen die Bearbeitung fortgesetzt wird, indem die dielektrische Schicht 120 abgeschieden wird, was durch CVD, Aufschleudertechniken und dergleichen bewerkstelligt wird. Daraufhin wir die resultierende Oberfläche ggf. eingeebnet, indem ein Abtragungsprozess 107 angewendet wird, in welchem ein CMP-Prozess und dergleichen Anwendung findet. Während einer abschließenden Phase des Abtragungsprozesses 107 werden auch die Deckschichten 164 freigelegt und schließlich werden diese entfernt, wodurch eine Oberfläche 162s der Platzhaltermaterialien 162 freigelegt wird. Wie zuvor erläutert ist, kann auf Grund der verbesserten Gleichmäßigkeit der Deckschichten 164 in den Transistoren 150a, 150b auch ein sehr gleichmäßiges Prozessergebnis während des Abtragungsprozesses 107 erhalten werden, ohne dass übermäßige Nachpolierzeiten erforderlich sind, die ansonsten zusätzliche prozessabhängige Prozessungleichmäßigkeiten hervorrufen.
  • In anderen anschaulichen Ausführungsformen (nicht gezeigt) geht die Bearbeitung weiter, indem die dielektrische Schicht 120 in Anwesenheit der Deckschicht 164 so strukturiert wird, dass ein Teil der Source- und Draingebiete 152 in den Transistoren 150a, 150b freigelegt wird, um selbstjustierte Kontaktelemente zu erzeugen, die eine Verbindung zu den Drain- und Sourcegebieten 152 herstellen, wobei bei Bedarf ein Metallsilizid ebenfalls vorgesehen werden kann, um den gesamten Reihenwiderstand der Transistoren 150a, 150b weiter zu verringern. Daraufhin kann die Bearbeitung fortgesetzt werden, indem der Abtragungsprozess 107 so ausgeführt wird, dass die verbleibenden Deckschichten 164 entfernt werden, um somit die Oberflächen 162s freizulegen, wie dies zuvor erläutert ist.
  • 1i zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird ein Austauschgateverfahren angewendet, um die Gateelektrodenstrukturen 160a, 160b mit besseren elektronischen Eigenschaften zu versehen. Dazu wird in einigen anschaulichen Ausführungsformen beim Freilegen des Platzhaltermaterials 162 (siehe 1h) ein gut etabliertes hoch selektives Ätzrezept angewendet, um das Polysiliziummaterial möglicherweise mit einem darunter liegenden dielektrischen Material zu entfernen, woran sich ein weiterer Aufwachsprozess eines Oxidmaterials bei Bedarf anschließen und daraufhin die Abscheidung eines dielektrischen Materials mit großem ε 166 erfolgen kann. Daraufhin werden geeignete Prozessstrategien angewendet, um Austrittsarbeitsmetalle, etwa Lanthan, Aluminium und dergleichen, möglicherweise in Verbindung mit Materialien, etwa Titannitrid, Tantalnitrid und dergleichen, aufzubringen, wie dies zum Einstellen einer geeigneten Austrittsarbeit für die Gateelektrodenstrukturen 160a bzw. 160b erforderlich ist. Beispielsweise werden Materialien oder Materialsysteme 167a, 167b aufgebracht und geeignet strukturiert, wenn dies erforderlich ist, woran sich eine weitere Abscheidung eines Elektrodenmetalls 168 anschließt, etwa in Form von Aluminium, Aluminiumlegierungen und dergleichen, was auf der Grundlage einer beliebigen geeigneten Abscheidetechnik bewerkstelligt werden kann. Daraufhin wird überschüssiges Material abgetragen, beispielsweise durch CMP, wobei vor oder nach dem Entfernen von überschüssigen Material weitere Wärmebehandlungen ausgeführt werden können, um die Gateelektrodenstrukturen 160a, 160b thermisch zu stabilisieren und um eine gewünschte Diffusion der Austrittsarbeitsmetallsorte in Gang zu setzen.
  • Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken bereit, in denen Halbleiterlegierungen für n-Kanaltransistoren und p-Kanaltransistoren auf der Grundlage individuell strukturierter Hartmaskenschichten bereitgestellt werden, die für eine bessere Gleichmäßigkeit während der weiteren Bearbeitung und insbesondere während eines Austauschgateverfahrens sorgen. Folglich kann das Leistungsverhalten von p-Kanaltransistoren und n-Kanaltransistoren individuell in genauer Weise auf der Grundlage einer entsprechenden Halbleiterlegierung eingestellt werden, die in einigen anschaulichen Ausführungsformen für p-Kanaltransistoren in Form eines verformungsinduzierenden Halbleitermaterials vorgesehen wird, das sich bis zu einer gewünschten Tiefe 1511 erstreckt, während der n-Kanaltransistor eine geeignete Halbleiterlegierung zur Leistungssteigerung erhält, indem beispielsweise Phosphor eingebaut wird, wobei bei Bedarf eine individuell eingestellte Tiefe verwendet wird. In einigen anschaulichen Ausführungsformen ist eine Tiefe 151d der Halbleiterlegierung, die in dem n-Kanaltransistor ausgebildet ist, geringer als die entsprechende Tiefe 151t der verformungsinduzierenden Halbleiterlegierung. Es sollte beachtet werden, dass die oben beschriebene Prozesssequenz auch in umgekehrter Reihenfolge im Hinblick auf das Bereitstellen der Halbleiterlegierungen 151a, 151b ausgeführt werden kann, ohne dass insgesamt die verbesserte Gleichmäßigkeit der resultierenden Transistoren 150a, 150b negativ beeinflusst wird.

Claims (7)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden einer ersten Gateelektrodenstruktur über einem ersten Halbleitergebiet und einer zweiten Gateelektrodenstruktur über einem zweiten Halbleitergebiet, wobei die erste und die zweite Gateelektrodenstruktur ein Platzhaltermaterial und eine Umhüllung mit einer dielektrischen Deckschicht und Seitenwandabstandshalterstrukturen aufweisen; Bilden eines verformungsinduzierenden Halbleitermaterials in dem ersten Halbleitergebiet, während das zweite Halbleitergebiet mit einer ersten Hartmaskenschicht abgedeckt ist; Entfernen der ersten Hartmaskenschicht von zumindest dem zweiten Halbleitergebiet mit einem Materialabtragungsprozess mit einem deutlich unterschiedlichen Ätzverhalten zu der Umhüllung; Bilden einer Halbleiterlegierung auf dem zweiten Halbleitergebiet, während das erste Halbleitergebiet mit einer zweiten Hartmaskenschicht abgedeckt ist; Entfernen der zweiten Hartmaskenschicht mit einem deutlich unterschiedlichen Ätzverhalten zu der Umhüllung; und Ersetzen des Platzhaltermaterials der ersten und der zweiten Gateelektrodenstruktur durch zumindest ein metallenthaltendes Elektrodenmaterial.
  2. Verfahren nach Anspruch 1, wobei Abdecken des zweiten Halbleitergebiets umfasst: Bilden eines ersten Maskenmaterials über dem ersten und dem zweiten Halbleitergebiet und Entfernen des ersten Maskenmaterials selektiv von dem ersten Halbleitergebiet durch Ausführen eines Ätzprozesses und Verwenden der dielektrischen Deckschicht als ein Ätzstoppmaterial.
  3. Verfahren nach Anspruch 2, wobei Bilden des ersten Maskenmaterials umfasst: Bilden eines Siliziumdioxidmaterials.
  4. Verfahren nach Anspruch 1, wobei Abdecken des ersten Halbleitergebiets umfasst: Bilden eines zweiten Maskenmaterials über dem ersten und dem zweiten Halbleitergebiet und Entfernen des zweiten Maskenmaterials selektiv von dem zweiten Halbleitergebiet durch Ausführen eines Ätzprozesses und Verwenden der dielektrischen Deckschicht als ein Ätzstoppmaterial.
  5. Verfahren nach Anspruch 1, wobei die dielektrische Deckschicht und die Seitenwandabstandshalterstruktur aus Siliziumnitrid aufgebaut sind.
  6. Verfahren nach Anspruch 1, wobei Bilden des verformungsinduzierenden Halbleitermaterials umfasst: selektives Abscheiden eines Materials, das Silizium und/oder Germanium und/oder Zinn enthält.
  7. Verfahren nach Anspruch 1, wobei Bilden einer Halbleiterlegierung auf dem zweiten Halbleitergebiet umfasst: Bilden einer silizium- und phosphorenthaltenden Legierung.
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