DE102010046506B4 - Flash-Speicher mit hemisphärischen Floating-Gates und Verfahren zu dessen Herstellung - Google Patents

Flash-Speicher mit hemisphärischen Floating-Gates und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE102010046506B4
DE102010046506B4 DE102010046506.2A DE102010046506A DE102010046506B4 DE 102010046506 B4 DE102010046506 B4 DE 102010046506B4 DE 102010046506 A DE102010046506 A DE 102010046506A DE 102010046506 B4 DE102010046506 B4 DE 102010046506B4
Authority
DE
Germany
Prior art keywords
floating gates
curved
hemispherical
gate
control gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102010046506.2A
Other languages
English (en)
Other versions
DE102010046506A1 (de
Inventor
Sanh Tang
Krishna K. Parat
Haitao Liu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Intel Corp
Original Assignee
Micron Technology Inc
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc, Intel Corp filed Critical Micron Technology Inc
Publication of DE102010046506A1 publication Critical patent/DE102010046506A1/de
Application granted granted Critical
Publication of DE102010046506B4 publication Critical patent/DE102010046506B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Verfahren, umfassend:
Bilden von hemisphärischen Floating-Gates (22) eines Speicherzellenarrays in einem Flash-Speicher, wobei jedes hemisphärische Floating-Gate (22) eine gekrümmte Oberfläche gegenüberliegend einem Steuer-Gate (30) und eine flache Oberfläche gegenüberliegend einem darunterliegenden Substrat aufweist,
Bilden eines Zwischenschicht-Dielektrikums (28) zwischen jedem der hemisphärischen Floating-Gates (22) und dem Steuer-Gate (30), wobei das Zwischenschicht-Dielektrikum (28) eine gekrümmte Unterseite und eine gekrümmte Oberseite aufweist,
Bilden eines Steuer-Gates (30) mit einer gekrümmten Unterseite gegenüberliegend den hemisphärischen Floating-Gates (22), mit einer flachen Grabenisolation (14) zwischen benachbarten Speicherzellen,
wobei die Oberseite jedes hemisphärischen Floating-Gates (22) um die gesamte Peripherie herum gekrümmt ist.

Description

  • Hintergrund
  • Dies bezieht sich im Allgemeinen auf Flash-Speicher.
  • Flash-Speicher sind Halbleiter-Speicher mit einem Floating-Gate und einem Steuer-Gate über dem Floating-Gate. Die Ladungsansammlung auf dem Floating-Gate kann durch das Steuer-Gate gesteuert werden, um die Zelle in einen von mindestens zwei Zuständen zu programmieren.
  • Da insbesondere die Gerätegrößen immer kleiner werden, wird kapazitives Koppeln zwischen benachbarten Gates in einem Array von Speicherelementen ein immer wichtigeres Thema. Kapazitives Koppeln hat zur Folge, dass die Geräte langsamer werden. Allgemein ist ein Vorteil der Größenreduzierung, dass die Kosten sinken, aber ein anderer Vorteil ist typischerweise eine Verbesserung bei der Geschwindigkeit. Daher kann Gate-Kopplung ein größeres Problem werden, wenn die Gate-Größe und der Abstand zwischen Floating-Gates von benachbarten Speicherzellen verringert wird.
  • Aus der US 2006/0001077 A1 ist ein Flash-Speicher mit geteiltem Gate bekannt. Das dabei vorgesehene Floating-Gate umfasst eine horizontale Oberfläche parallel zu einer Hauptfläche eines Substrats, eine vertikale Oberfläche senkrecht zu der Hauptfläche des Substrats und eine gekrümmte Oberfläche, welche sich zwischen der horizontalen und der vertikalen Oberfläche erstreckt. Ein Steuer-Gate ist über der gekrümmten Oberfläche des Floating-Gates in einem Gebiet gebildet, welches durch einen Winkelbereich von weniger als 90° zwischen einer Erstreckungslinie der horizontalen Oberfläche und einer Erstreckungslinie der vertikalen Oberfläche definiert ist. Aus der US 2004/0264246 A1 ist ferner ein nicht flüchtiger Halbleiterspeicher bekannt, in welchem ein Floating-Gate auf einer Gate-Isolationsschicht vorgesehen ist. Das Floating-Gate besitzt einen im Wesentlichen dreieckigen Querschnitt.
  • Darüber hinaus ist aus der DE 10 2004 043 517 A1 ein Transistorkörper aus Halbleitermaterial bekannt, der auf einer Hauptoberfläche eines Halbleiterkörpers zwischen STI-Isolierungen angeordnet ist. Diese werden mit einer gerundeten oder gekrümmten Oberseite versehen. Floating-Gate-Elektroden werden auf der Oberseite angeordnet und durch ein Tunnel-Dielektrikum, das im gesamten primären Tunnelbereich einschließlich des gekrümmten Bereich im Wesentlichen die gleiche geringe Dicke aufweist, elektrisch von den Halbleitermaterial isoliert.
  • Ferner offenbart die US 2002/0195645 A1 ein Verfahren zum Herstellen einer Halbleitervorrichtung. Die Halbleitervorrichtung umfasst eine erste Halbleiterschicht, welche einen unteren Bereich eines Floating-Gates auf einer isolierenden Tunnelschicht darstellt, die auf einem Halbleitersubstrat gebildet ist. In der ersten Halbleiterschicht, der isolierenden Tunnelschicht und dem Halbleitersubstrat sind Isolationsvertiefungen gebildet, in welchen eine Isolationsschicht ausgebildet wird. Eine zweite Halbleiterschicht wird als oberer Bereich des Floating-Gates auf der ersten Halbleiterschicht gebildet. Die zweite Halbleiterschicht besitzt einen Verlängerungsabschnitt, welcher sich in laterale Richtung erstreckt, so dass eine Schichtdicke kontinuierlich von einem Vorrichtungsausbildungsgebiet zu der Isolationsschicht abnimmt.
  • In US 2007/0126046 A1 ist eine Speicherzelle mit Floating-Gates, welche eine gekrümmte Oberfläche aufweisen, offenbart. Die Floating-Gates der Speicherzelle sind entlang ihres Querschnitts gekrümmt, insbesondere ist eine Seitenfläche der Floating-Gates gekrümmt.
  • US 2007/0290274 A1 offenbart eine Speicherzelle mit gekrümmten Floating-Gates, wobei eine Krümmung im Querschnitt der Floating-Gates offenbart ist.
  • KR 10 2004 0008510 A offenbart eine Halbleitervorrichtung, die eine Polysiliziumschicht mit hemisphärischem Profil aufweist.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Herstellung von Flash-Speichern mit erhöhter Speicherdichte zu ermöglichen. Diese Aufgabe wird durch die nebengeordneten Ansprüche gelöst. Bevorzugte Ausführungsformen sind in den Unteransprüchen-beschrieben.
  • Figurenliste
    • 1 ist eine vergrößerte Querschnittsansicht einer erfindungsgemäßen Ausführungsform bei einer frühen Stufe der Herstellung;
    • 2 ist eine vergrößerte Querschnittsansicht bei einer darauffolgenden Stufe in Übereinstimmung mit einer Ausführungsform;
    • 3 ist eine vergrößerte Querschnittsansicht bei einer Stufe, darauffolgend zu derjenigen, die in 2 gezeigt ist, in Übereinstimmung mit einer Ausführungsform;
    • 4 ist eine idealisierte Querschnittsansicht einer erfindungsgemäßen Ausführungsform;
    • 5a ist eine Querschnittsansicht eines nicht erfindungsgemäßen Beispiels, aufgenommen im Allgemeinen entlang der Linie 5-5 in 4;
    • 5b ist eine Querschnittsansicht, aufgenommen im Allgemeinen entlang der Linie 5-5 in 4, bei einer anderen erfindungsgemäßen Ausführungsform; und
    • 6 ist eine Abbildung einer frühen Herstellungsstufe für eine Ausführungsform.
  • Ausführliche Beschreibung
  • In Übereinstimmung mit einigen Ausführungsformen kann kapazitives Koppeln zwischen einem Floating-Gate und einem Steuer-Gate verbessert oder zumindest aufrechterhalten werden, während kapazitives Koppeln zwischen benachbarten Floating-Gates verringert wird. Folglich können bei einigen Ausführungsformen mit sich nach unten skalierender Größe nachteilige Auswirkungen des kapazitiven Koppelns verringert werden, wodurch die Leistung verbessert wird. Insbesondere können die hierin beschriebenen Prinzipien bei Speichertechnologien unter 30 Nanometern immer wichtiger werden.
  • Unter Bezugnahme auf 1 kann ein Flash-Speicher bei einer frühen Herstellungsstufe ein Substrat 10 aus jedem herkömmlichen Material beinhalten. Bei einigen Ausführungsformen ist eine flache Grabenisolation 12 zwischen einem Poly-Gate 16 für eine Logik-, Steuer- oder Peripherieschaltung (gekennzeichnet mit „Peripherie“) und einem Bereich links davon in 1, wo die Speicherzellen einen Speicherarray (gekennzeichnet mit „Array“) bilden, gebildet. Bei einigen Ausführungsformen kann die Isolation eine Kerbe 18 beinhalten.
  • Jeder Zellort in dem Array kann bei dieser Stufe aus einer Floating-Gate-Elektrode 22 bestehen, die aus jedem herkömmlichen Material hergestellt sein kann. Zwischen benachbarten Zellorten können flache Grabenisolationen 14 sein. Bei einer Ausführungsform erstrecken sich die Floating-Gates 22 in die Seite, die bei dieser Ausführungsform im Allgemeinen der Richtung der Bit-Leitungen oder -Spalten in dem fertigen Gerät entspricht. Die Floating-Gates 22 können über ein Gate-Dielektrikum 20 gebildet sein, das aus jedem Dielektrikum gebildet sein kann.
  • Daher sind die Floating-Gates 22 bei einigen Ausführungsformen bei dieser Stufe unsegmentiert. Bei anderen Ausführungsformen sind die Floating-Gates 22 jedoch bereits segmentiert worden, und können Punkte mit im Allgemeinen gleichwertigen Breiten und Längen sein, wobei jeder Floating-Gate-22-Punkt bereits mit einer getrennten und unterscheidbaren Zellregion verbunden ist.
  • Die Floating-Gates 22 haben eine gekrümmte Oberseite. Diese gekrümmte Oberseite kann beim Verringern von kapazitivem Koppeln zwischen einem Gate und seinen benachbarten Gates wirksam sein, zumindest in der „Reihenrichtung“ in 1. Bei einigen Ausführungsformen haben die Floating-Gates 22 bei dieser Stufe eine zylindrische Oberseite. Im Allgemeinen bildet die Oberseite der Floating-Gates einen gekrümmten Abschnitt. Mit „Abschnitt“ soll auf einen Teil einer gekrümmten, geschlossenen Gestalt Bezug genommen werden. Beispiele von geschlossenen Gestalten beinhalten Sphären, Zylinder und elliptische Festkörper. Jeder dieser gekrümmten Abschnitte beinhaltet eine flache oder ebene Unterseite, die sich über dem Substrat 10 befindet. Zwischen der flachen oder ebenen Unterseite und dem Substrat 10 kann ein Gate-Dielektrikum 20 sein.
  • Viele unterschiedliche gekrümmte Gestalten können für den gekrümmten Abschnitt des Floating-Gates verwendet werden. Eine Hemisphäre wird verwendet, bei der ein zentraler Teil des Floating-Gates dicker als seine Kanten ist, zumindest in einer Dimension, sei es die Bit-Leitungs- oder Wort-Leitungsdimension (senkrecht zu der Reihenrichtung in 1 und in die Seite). Bei einigen Ausführungsformen können Kanten mit verringerter Breite vollständig um das Floating-Gate herum in alle Richtungen vorliegen, wobei in diesem Fall das Floating-Gate ein hemisphärischer Abschnitt ist.
  • Bei einigen Ausführungsformen kann das Floating-Gate 22 ein Seitenverhältnis aufweisen, das vorteilhaft gegenüber dem effektiven Koppeln mit dem noch einzulegenden Steuer-Gate ist, während das kapazitive Koppeln mit den benachbarten Floating-Gates verringert wird. Bei einigen Ausführungsformen können Seitenverhältnisse (beispielsweise Höhe zu Breite in der Reihenrichtung) von 1 zu 4 zu 4 zu 2 vorteilhaft sein. Der Seitenverhältnisbereich kann jedoch ebenfalls in der Spaltenrichtung erhalten werden.
  • Unter jetziger Bezugnahme auf 2 ist zu diesem Zeitpunkt ein Zwischenschicht-Dielektrikum 28 eingelegt worden, während in der Peripherie, auf der rechten Seite der flachen Grabenisolation 12, das Dielektrikum zumindest teilweise entfernt wird. Das Zwischenschicht-Dielektrikum kann jedes geeignete Material sein, einschließlich Oxid/Nitrid/Oxid (ONO). Das Zwischenschicht-Dielektrikum 28 hat eine Vielzahl von gekrümmten Abschnitten, die den Floating-Gates 22 entsprechen.
  • Als nächstes wird eine Steuer-Gate-Schicht 30, die das Steuer-Gate bildet, über das Array auf der linken Seite der flachen Grabenisolation 12 eingelegt, während eine dickere Poly-Schicht 16 zuvor außerhalb des Arrays gelegt wurde. Bei einer Ausführungsform kann Polysilizium für die Schichten 30 und 16 verwendet werden. Wie das Dielektrikum 28 beinhaltet die Steuer-Gate-Schicht 30 ebenfalls zusammenpassende gekrümmte Abschnitte, die der Krümmung der Floating-Gates folgen. Eine Wort-Leitung 24 kann in länglichen Streifen eingelegt und gebildet werden, die sich bei einigen Ausführungsformen in die Reihenrichtung quer zu den Längen der Floating-Gates 22 erstrecken. Die Schicht 26 kann jede geeignete dielektrische Schicht sein.
  • Die Wort-Leitungen können, sobald sie gebildet sind, als eine Maske verwendet werden, um bei einer Ausführungsform die Floating-Gates 22 in getrennte Segmente für jede Zelle zu segmentieren. Bei solch einer Ausführungsform haben die Floating-Gates sodann die gekrümmte Oberseite, gezeigt in 2, aber flache Enden, die sich in der Richtung der Bit-Leitungen oder Spalten-Leitungen gegenüberliegen. Bei anderen Ausführungsformen, beispielsweise bei denjenigen, wo das Floating-Gate segmentiert wird, bevor die Wort-Leitung 24 eingelegt wird, kann das Floating-Gate in alle Richtungen gekrümmt werden, einschließlich sowohl in Richtung der Wort-Leitung als auch der Bit-Leitung. Dies kann das kapazitive Koppeln in der Reihen- und Spaltenrichtung verringern.
  • Als nächstes, wie gezeigt in 3, werden die Strukturen in der Peripherie gebildet, um den Transistor 32 zu bilden, während die Arrayseite maskiert ist.
  • Unter jetziger Bezugnahme auf 4, aufgrund der Krümmung der Oberseite des Floating-Gates 22, wird der Kopplungsbereich zwischen dem Floating-Gate und dem Steuer-Gate 30 vergrößert. Dies resultiert aus der Tatsache, dass die gekrümmte Oberfläche des Floating-Gates ein längeres Ausmaß hat, als ein entsprechendes herkömmliches Floating-Gate mit flacher Oberseite. Gleichzeitig, aufgrund des geringeren Kantenprofils (beispielsweise in der Reihenrichtung), kann das kapazitive Koppeln mit Nachbarn verringert werden.
  • Unter Bezugnahme auf 5a hat das Floating-Gate bei einem nichterfindungsgemäßen Beispiel, in der Spalten-Richtung vereinzelt, flache vertikale Enden 31 und 33. Dies kann die Folge des Einlegens von parallelen Streifen rechteckigen Materials sein, um die Gates zu bilden, und anschließendem Ätzen, um die Oberseite des Gates abzurunden, bevor das Gate vereinzelt wird.
  • Im Gegensatz dazu, in Übereinstimmung mit einer weiteren Ausführungsform, gezeigt in 5b, ist die Oberseite des Floating-Gates sowohl in der Reihen- als auch in der Spaltenrichtung gekrümmt, und bei einigen Ausführungsformen kann diese um die gesamte Peripherie herum gekrümmt sein. Bei solch einer Ausführungsform kann das kapazitive Koppeln sowohl in der Reihen- als auch der Spaltenrichtung verringert sein. In einigen Fällen kann ein zusätzlicher Maskierungsschritt von Nöten sein, um solch ein Gerät zu fertigen.
  • Die Bildung des Floating-Gates mit gekrümmter Oberseite kann mit herkömmlichen rechteckigen festen Floating-Gate-Streifen 22a beginnen, gezeigt in 6, die sodann einem Plasmaätzen „A“ mit physikalischem Sputtern ausgesetzt werden, um die Kanten abzurunden, wie in 1 gezeigt. Für einen Fachmann ist es selbstverständlich, dass durch leicht isotropisches Ätzen eine stärkere Ätzung um die Peripherie herum erhalten werden kann, als es durch rein anisotropisches Ätzen der Fall ist. Das Ätzen kann stärker isotropisch gemacht werden, indem mehr Argon oder mehr Druck verwendet wird. Andere Techniken können ebenfalls verwendet werden.
  • Die erfindungsgemäßen Ausführungsformen können in Verbindung mit Flash-Speichern sowohl des Typs NOR als auch NAND verwendet werden. Die hierin beschriebenen Techniken sind anwendbar bei jedem Halbleiter-Gerät mit überlappenden Elektroden, wobei es wünschenswert ist, die Kapazität des Koppelns zwischen den vertikal überlappenden Elektroden zu erhöhen, während das kapazitive Koppeln mit lateralen Nachbarn verringert wird.

Claims (8)

  1. Verfahren, umfassend: Bilden von hemisphärischen Floating-Gates (22) eines Speicherzellenarrays in einem Flash-Speicher, wobei jedes hemisphärische Floating-Gate (22) eine gekrümmte Oberfläche gegenüberliegend einem Steuer-Gate (30) und eine flache Oberfläche gegenüberliegend einem darunterliegenden Substrat aufweist, Bilden eines Zwischenschicht-Dielektrikums (28) zwischen jedem der hemisphärischen Floating-Gates (22) und dem Steuer-Gate (30), wobei das Zwischenschicht-Dielektrikum (28) eine gekrümmte Unterseite und eine gekrümmte Oberseite aufweist, Bilden eines Steuer-Gates (30) mit einer gekrümmten Unterseite gegenüberliegend den hemisphärischen Floating-Gates (22), mit einer flachen Grabenisolation (14) zwischen benachbarten Speicherzellen, wobei die Oberseite jedes hemisphärischen Floating-Gates (22) um die gesamte Peripherie herum gekrümmt ist.
  2. Verfahren nach Anspruch 1, einschließlich Bilden der hemisphärischen Floating-Gates (22) in einer Gestalt, die das kapazitive Koppeln mit dem Steuer-Gate (30) erhöht, während das kapazitive Koppeln mit benachbarten Floating-Gates (22) relativ zu rechteckigen Floating-Gates verringert wird.
  3. Verfahren nach Anspruch 1, einschließlich Bilden der hemisphärischen Floating-Gates (22) durch Ätzen rechteckiger Gates, sodass gekrümmte Oberseiten erhalten werden.
  4. Verfahren nach Anspruch 1, einschließlich Bilden von hemisphärischen Floating-Gates (22) mit einer Merkmalsgröße von unter 30 Nanometern.
  5. Flash-Speicher, umfassend: ein Substrat (10); hemisphärische Floating-Gates (22) über dem Substrat (10), wobei jedes hemisphärische Floating-Gate (22) eine ebene Oberfläche gegenüberliegend dem Substrat (10) aufweist; ein Steuer-Gate (30) über jedem der hemisphärischen Floating-Gates (22), wobei jedes der hemisphärischen Floating-Gates (22) eine Oberseite aufweist, die ein gekrümmter Abschnitt gegenüberliegend dem Steuer-Gate (30) ist, wobei der gekrümmte Abschnitt eine gekrümmte Gestalt hat, bei welcher ein zentraler Teil des Floating-Gates (22) dicker als seine Kanten ist, wobei die Oberseite der hemisphärischen Floating-Gates (22) um die gesamte Peripherie herum gekrümmt ist, und ein Zwischenschicht-Dielektrikum (28) zwischen jedem der hemisphärischen Floating-Gates (22) und dem Steuer-Gate (30), wobei das Zwischenschicht-Dielektrikum (28) eine gekrümmte Unterseite und eine gekrümmte Oberseite aufweist.
  6. Flash-Speicher nach Anspruch 5, wobei der Flash-Speicher ein NOR-Flash-Speicher ist.
  7. Flash-Speicher nach Anspruch 5, wobei das Steuer-Gate (30) eine gekrümmte Unterseite gegenüberliegend den hemisphärische Floating-Gates (22) aufweist, die mit der Krümmung der hemisphärischen Floating-Gates (22) zusammenpasst.
  8. Flash-Speicher nach Anspruch 5, wobei jedes der hemisphärischen Floating-Gates (22) eine Merkmalsgröße von unter 30 Nanometern aufweist.
DE102010046506.2A 2009-12-03 2010-09-24 Flash-Speicher mit hemisphärischen Floating-Gates und Verfahren zu dessen Herstellung Active DE102010046506B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/629,992 2009-12-03
US12/629,992 US20110133266A1 (en) 2009-12-03 2009-12-03 Flash Memory Having a Floating Gate in the Shape of a Curved Section

Publications (2)

Publication Number Publication Date
DE102010046506A1 DE102010046506A1 (de) 2011-06-09
DE102010046506B4 true DE102010046506B4 (de) 2019-08-29

Family

ID=43086757

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102010046506.2A Active DE102010046506B4 (de) 2009-12-03 2010-09-24 Flash-Speicher mit hemisphärischen Floating-Gates und Verfahren zu dessen Herstellung

Country Status (5)

Country Link
US (1) US20110133266A1 (de)
CN (1) CN102087972B (de)
DE (1) DE102010046506B4 (de)
GB (1) GB2475942B (de)
TW (1) TWI601271B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673204B2 (en) * 2014-12-29 2017-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
JP7097952B2 (ja) 2017-08-29 2022-07-08 マイクロン テクノロジー，インク． 高バンド・ギャップ材料を含むストリング・ドライバを備えたデバイス及びシステム、並びに形成の方法
US10944049B2 (en) * 2017-11-13 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. MTJ device performance by controlling device shape

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020195645A1 (en) * 2001-06-26 2002-12-26 Fujitsu Limited Semiconductor device and method of manufacturing the same
KR20040008510A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20040264246A1 (en) * 2003-04-28 2004-12-30 Koji Sakui Nonvolatile semiconductor memory
US20060001077A1 (en) * 2004-06-15 2006-01-05 Samsung Electronics Co., Ltd. Split gate type flash memory device and method of manufacturing the same
DE102004043517A1 (de) * 2004-08-19 2006-02-23 Infineon Technologies Ag Halbleiterspeichergerät mit Speicherzellen mit Floating-Gate-Elektrode und Herstellungsverfahren
US20070126046A1 (en) * 2005-12-02 2007-06-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method of fabricating the same
US20070290274A1 (en) * 2006-06-20 2007-12-20 Toshitake Yaegashi Nonvolatile semiconductor memory device including memory cells formed to have double-layered gate electrodes

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268319A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
US5544103A (en) * 1992-03-03 1996-08-06 Xicor, Inc. Compact page-erasable eeprom non-volatile memory
US5973353A (en) * 1997-12-18 1999-10-26 Advanced Micro Devices, Inc. Methods and arrangements for forming a tapered floating gate in non-volatile memory semiconductor devices
JP2000114402A (ja) * 1998-10-02 2000-04-21 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US6093608A (en) * 1999-04-23 2000-07-25 Taiwan Semiconductor Manufacturing Company Source side injection programming and tip erasing P-channel split gate flash memory cell
JP2002164448A (ja) * 2000-11-29 2002-06-07 Sony Corp 不揮発性記憶素子及び不揮発性記憶素子の製造方法
KR100396473B1 (ko) * 2001-05-29 2003-09-02 삼성전자주식회사 플로팅 게이트를 갖는 반도체 메모리 장치 및 그 제조방법
US20040152260A1 (en) * 2001-09-07 2004-08-05 Peter Rabkin Non-volatile memory cell with non-uniform surface floating gate and control gate
TW541662B (en) * 2002-02-05 2003-07-11 Winbond Electronics Corp Memory floating gate and manufacturing method thereof
US6627945B1 (en) * 2002-07-03 2003-09-30 Advanced Micro Devices, Inc. Memory device and method of making
KR100518595B1 (ko) * 2003-09-09 2005-10-04 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
KR100520846B1 (ko) * 2004-05-11 2005-10-12 삼성전자주식회사 플로팅 게이트 형성 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법
JP2006066695A (ja) * 2004-08-27 2006-03-09 Renesas Technology Corp 半導体装置およびその製造方法
JP2006093707A (ja) * 2004-09-22 2006-04-06 Samsung Electronics Co Ltd 半導体素子及びその製造方法
KR100676598B1 (ko) * 2005-04-01 2007-01-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP4912647B2 (ja) * 2005-09-08 2012-04-11 ルネサスエレクトロニクス株式会社 半導体記憶装置およびその製造方法
JP2007165862A (ja) * 2005-11-15 2007-06-28 Toshiba Corp 半導体装置の製造方法
KR100731069B1 (ko) * 2005-12-28 2007-06-22 동부일렉트로닉스 주식회사 플래시 메모리 소자의 플로팅 게이트 및 그 형성방법
JP2007251132A (ja) * 2006-02-16 2007-09-27 Toshiba Corp Ｍｏｎｏｓ型不揮発性メモリセル、不揮発性メモリおよびその製造方法
JP4521366B2 (ja) * 2006-02-22 2010-08-11 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US8004032B1 (en) * 2006-05-19 2011-08-23 National Semiconductor Corporation System and method for providing low voltage high density multi-bit storage flash memory
US7452766B2 (en) * 2006-08-31 2008-11-18 Micron Technology, Inc. Finned memory cells and the fabrication thereof
KR100827441B1 (ko) * 2006-10-12 2008-05-06 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법
KR20080035916A (ko) * 2006-10-20 2008-04-24 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100772905B1 (ko) * 2006-11-01 2007-11-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US20080237680A1 (en) * 2007-03-27 2008-10-02 Kiran Pangal Enabling flash cell scaling by shaping of the floating gate using spacers
JP2008277694A (ja) * 2007-05-07 2008-11-13 Toshiba Corp 半導体装置
KR20080099460A (ko) * 2007-05-09 2008-11-13 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
KR101386430B1 (ko) * 2007-10-02 2014-04-21 삼성전자주식회사 반도체 소자의 제조방법
JP5190985B2 (ja) * 2008-02-08 2013-04-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
JP2009289813A (ja) * 2008-05-27 2009-12-10 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US9059302B2 (en) * 2009-04-06 2015-06-16 Infineon Technologies Ag Floating gate memory device with at least partially surrounding control gate

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020195645A1 (en) * 2001-06-26 2002-12-26 Fujitsu Limited Semiconductor device and method of manufacturing the same
KR20040008510A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20040264246A1 (en) * 2003-04-28 2004-12-30 Koji Sakui Nonvolatile semiconductor memory
US20060001077A1 (en) * 2004-06-15 2006-01-05 Samsung Electronics Co., Ltd. Split gate type flash memory device and method of manufacturing the same
DE102004043517A1 (de) * 2004-08-19 2006-02-23 Infineon Technologies Ag Halbleiterspeichergerät mit Speicherzellen mit Floating-Gate-Elektrode und Herstellungsverfahren
US20070126046A1 (en) * 2005-12-02 2007-06-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method of fabricating the same
US20070290274A1 (en) * 2006-06-20 2007-12-20 Toshitake Yaegashi Nonvolatile semiconductor memory device including memory cells formed to have double-layered gate electrodes

Also Published As

Publication number Publication date
TW201143033A (en) 2011-12-01
US20110133266A1 (en) 2011-06-09
GB2475942A (en) 2011-06-08
DE102010046506A1 (de) 2011-06-09
CN102087972A (zh) 2011-06-08
GB201015957D0 (en) 2010-11-03
GB2475942B (en) 2012-04-11
CN102087972B (zh) 2014-04-30
TWI601271B (zh) 2017-10-01

Similar Documents

Publication Publication Date Title
DE102005014507B4 (de) Halbleiterspeicher mit Ladungseinfangspeicherzellen und dessen Herstellungsverfahren
EP1179849A2 (de) Speicherzelle und Herstellungsverfahren
DE102005037986A1 (de) Nichtflüchtiges Speicherelement und Herstellungsverfahren dafür
DE10228565A1 (de) Nicht-flüchtige Speichervorrichtung und Herstellungsverfahren derselben
DE102006028954A1 (de) Speichereinrichtung und Verfahren zur Herstellung einer Speichereinrichtung
DE102020122922A1 (de) Halbleitervorrichtung mit Datenspeichermuster
DE10258194B4 (de) Halbleiterspeicher mit Charge-trapping-Speicherzellen und Herstellungsverfahren
DE102010046506B4 (de) Flash-Speicher mit hemisphärischen Floating-Gates und Verfahren zu dessen Herstellung
EP1518277B1 (de) Verfahren zur herstellung eines nrom-speicherzellenfeldes
EP0903788A2 (de) Nichtflüchtige Speicherzelle mit hoher Koppelkapazität
DE102006041546A1 (de) Nicht-flüchtiges Speicher-Bauteil vom Aufgespaltenes-Gate-Typ und Verfahren zu seiner Herstellung
DE102005001904A1 (de) Halbleiterspeicher, Halbleiterbauteil und Verfahren zu deren Herstellung
DE102020122425A1 (de) Dreidimensionale Halbleiterspeichervorrichtung
DE10226964A1 (de) Verfahren zur Herstellung einer NROM-Speicherzellenanordnung
DE10338021A1 (de) Vertikaler NROM und Verfahren zu dessen Herstellung
DE112004003004T5 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102006008503B4 (de) Verfahren zur Herstellung von nichtflüchtigen Speicherzellen
DE102006003393B4 (de) Verfahren zur Kontaktierung von Bitleitungen für nicht-flüchtige Speicherzellen
DE102021105358B4 (de) Halbleiterspeichervorrichtungen
DE10259792A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung
DE10225410A1 (de) Verfahren zur Herstellung von NROM-Speicherzellen mit Grabentransistoren
DE10296955T5 (de) Halbleitervorrichtung bzw. Halbleiterbauelement und Herstellungsverfahren dafür
DE112019000180B4 (de) Verfahren zum Zusammenbau einer vertikalen Speicherzelle mit mechanischer Strukturverstärkung
DE112019000773B4 (de) Floating-gate-abstandshalter zur steuerung einer source-bereichsbildung in einer speicherzelle
DE10153493A1 (de) Floatinggatespeicherzelle, Verfahren zu deren Herstellung un Halbleiterspeichereinrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115000

Ipc: H01L0027115170

R020 Patent grant now final
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115170

Ipc: H10B0041000000