DE102009016655A1 - Flash memory device programming method for data storage, involves applying programming voltage to selected wordline to reduce channel potential of memory cell transistors - Google Patents

Flash memory device programming method for data storage, involves applying programming voltage to selected wordline to reduce channel potential of memory cell transistors

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DE102009016655A1
DE102009016655A1 DE200910016655 DE102009016655A DE102009016655A1 DE 102009016655 A1 DE102009016655 A1 DE 102009016655A1 DE 200910016655 DE200910016655 DE 200910016655 DE 102009016655 A DE102009016655 A DE 102009016655A DE 102009016655 A1 DE102009016655 A1 DE 102009016655A1
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DE200910016655
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Chang-Sub Andong Lee
Woon-Kyung Seongnam Lee
Dong-yean Oh
Jai-Hyuk Song
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Samsung Electronics Co Ltd
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    • G11C2216/12Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Abstract

The flash memory device programming method involves applying a first predetermined voltage to a string selection line (SSL). A predetermined second voltage is applied to the string selection line, while applying a programming voltage (Vpgm) to a selected wordline (WL0-WLn-1) to reduce channel potential of memory cell transistors (MC0-MCc-1).

Description

  • Querverweis auf in Beziehung stehende Anmeldungen Cross-reference to related applications
  • Diese Anmeldung beansprucht gemäß 35 USC 119 die Priorität der am 14. April 2008 eingereichten This application claims priority under 35 USC 119, filed on 14 April 2008 koreanischen Patentanmeldung Nr. 10-2008-0034316 Korean patent application no. 10-2008-0034316 , deren gesamter Inhalt hierin durch Inbezugnahme mit aufgenommen wird. , The entire contents of which is incorporated by reference herein.
  • 1. Technisches Gebiet 1. Technical Field
  • Die vorliegende Offenbarung bezieht sich allgemein auf Flashspeichervorrichtungen und genauer auf ein Verfahren des Vorspannens von nicht ausgewählten Speicherzellentransistoren in einer Flashspeichervorrichtung während des Programmierens zum Verringern von Programmfehlern aufgrund des Effektes heißer Ladungsträger. The present disclosure relates generally to flash memory devices and more particularly to a method of biasing of the unselected memory cell transistors in a flash memory device during programming to reduce program errors due to the effect of hot carriers.
  • 2. Diskussion der verwandten Technik 2. Discussion of Related Art
  • Nicht-flüchtige Speichervorrichtungen, wie z. Non-volatile memory devices such. B. Flashspeichervorrichtungen, können in einer NOR-Typ-Konfiguration oder in einer NAND-Typ-Konfiguration vorgesehen sein, und können elektrisch neu geschrieben werden und mit hoher Integrationsdichte gebildet werden. As flash memory devices may be provided in a NOR-type configuration or in a NAND-type configuration, and can be electrically written new and are formed with high integration density. Nicht-flüchtige Halbleiterspeichervorrichtungen vom NAND-Typ enthalten eine Mehrzahl von NAND-Zelleneinheiten. The non-volatile semiconductor memory devices, NAND type include a plurality of NAND cell units. Jede NAND-Zelleneinheit ist aufgebaut durch serielles Verbinden einer Mehrzahl von Speichertransistoren in einer Spaltenrichtung zwischen einer Source und einem Drain. Each NAND cell unit is constructed by serially connecting a plurality of memory transistors in a column direction between a source and a drain. Auswahlgatter(SG)-Transistoren sind mit jedem Ende der Schaltung der in Serie geschalteten Speichertransistoren verbunden. Selection gates (SG) transistors of the series-connected memory transistors are connected to each end of the circuit.
  • Zwei Arten von nicht-flüchtigen Speichertransistoren sind die Speichertransistoren vom Floating-Gate-Typ und Speichertransistoren vom Floating-Trag-Typ (Charge-Trap-Typ). Two types of non-volatile memory transistors, the memory transistors of the floating gate type memory transistors and the floating support-type (Charge-Trap type). Ein Transistor vom Floating-Gate-Typ enthält ein Steuergate und ein leitfä higes Floating-Gate, das durch eine Isolierschicht von einem in einem Substrat gebildeten Feldeffekttransistor(FET)-Kanal isoliert ist. A transistor of the floating gate type including a control gate and a leitfä Higes floating gate by an insulating layer of a substrate formed in a field effect transistor (FET) channel isolated. Speichertransistoren vom Floating-Gate-Typ können programmiert werden durch Speichern von Ladungen als freie Ladungsträger auf dem leitfähigen Floating-Gate. Memory transistors of the floating gate type can be programmed by storing charges as the free charge carriers in the conductive floating gate.
  • Ein Speichertransistor vom Floating-Gate-Typ ist ähnlich einem normalen MOSFET-Transistor, außer dass er zwei Gates anstelle von nur einem aufweist. A memory transistor of the floating gate type is similar to a normal MOSFET transistor, except that it has two gates instead of just one. Ein Gate ist das Steuergate (CG) wie bei anderen MOSFET-Transistoren, aber das zweite Gate ist ein Floating-Gate (FG), das von einem Oxid-Isolator umgeben ist. A gate is the control gate (CG) like in other MOSFET transistors, but the second gate is a floating gate (FG), which is surrounded by an oxide insulator. Da das FG durch seine isolierende Oxidschicht isoliert ist, werden alle auf ihm befindlichen Elektronen dort gefangen und speichern somit die Information. Since the FG is isolated by its insulating oxide layer, any electrons located on it are trapped there and thus store the information.
  • Wenn Elektronen auf dem FG gefangen sind, ändern diese (heben teilweise auf) ein von dem CG kommendes elektrisches Feld, wodurch die Schwellenspannung (Vt) der Zelle geändert wird. When electrons are trapped on the FG change this (lift part on) a signal coming from the CG electric field, whereby the threshold voltage (Vt) is changed the cell. Somit, wenn die Zelle durch Anlegen einer bestimmten Spannung an das Steuergate (CG) „gelesen” wird, wird abhängig von der Schwellenspannung (Vt) der Zelle entweder ein elektrischer Strom zwischen dem Source- und den Drain-Anschluss der Zelle fließen oder nicht. Thus, when the cell by applying a certain voltage to the control gate (CG) is "read", depending on the threshold voltage (Vt), the cell flow either an electric current between the source and the drain terminal of the cell or not. Diese Anwesenheit oder Abwesenheit von Strom wird erfasst und in „1”-en und „0”-en übersetzt, welche die gespeicherten Daten wiedergeben. This presence or absence of current is detected and -en in "1" and "0" translated -en which represent the stored data.
  • Speichertransistoren vom Charge-Trap-Typ können eine nicht-leitfähige Ladungsspeicherschicht zwischen einer Gateelektrode und einem in einem Substrat ausgebildeten Feldeffekttransistor(FET)-Kanal aufweisen. Memory transistors charge trap type can have a non-conductive charge storage layer between a gate electrode and a substrate formed in a field effect transistor (FET) channel. Speichertransistoren vom Floating-Trap-Typ können programmiert werden durch Speichern von Ladungen in Traps in der nicht-leitfähigen Ladungsspeicherschicht. Memory transistors floating trap type can be programmed by storing charges in traps in the non-conductive charge storage layer.
  • Wenn eine positive Spannung an die Gateelektrode angelegt wird, tunneln Elektronen über die Tunnelisolierschicht When a positive voltage is applied to the gate electrode, electrons tunnel through the tunnel insulating 20 20 , so dass sie in der Ladungsspeicherschicht eingefangen werden. So that they are trapped in the charge storage layer. Indem die Elektronen in der Ladungsspeicherschicht angehäuft werden, wird die Schwellenspannung des Speicherzellentransistors erhöht und der Speichertransistor wird programmiert. By the electrons are accumulated in the charge storage layer, the threshold voltage of the memory cell transistor is increased and the memory transistor is programmed. Wenn eine negative Spannung an die Gateelektrode angelegt wird, fließen eingefangene Elektroden über die Tunnelisolierschicht an das Halbleitersubstrat ab. When a negative voltage is applied to the gate electrode, flow captured from electrodes on the tunnel insulating film on the semiconductor substrate. Gleichzeitig werden Löcher von der Tunnelisolierschicht eingefangen, verringert sich die Schwellenspannung des Speichertransistors und wird der Speichertransistor gelöscht. At the same time, holes are trapped by the tunnel insulating film, reduces the threshold voltage of the memory transistor and the memory transistor is erased.
  • NAND-Flashspeicher-Strings sind typischerweise von anderen Strings durch Grabenisolation (STI) isoliert, um eine Leckage von elektrischem Strom zwischen benachbarten Halbleitervorrichtungskomponenten zu verhindern. NAND flash memory strings are typically isolated from other strings by grave isolation (STI) to prevent leakage of electrical current between adjacent semiconductor device components. Ein NAND-Speicher-String beinhaltet drei Arten von Transistoren: Die Speichertransistor-Transistoren (welche die nicht-flüchtige Datenspeicherung durchführen), String-Auswahltransistoren SST und Masseauswahltransistoren GST. A NAND memory string includes three types of transistors: the memory transistor transistors (which is the non-volatile data storage to perform), string selection transistors SST and ground selection transistors GST. Typischerweise sind in einer NAND-Flashspeichervorrichtung String-Auswahl- und Masseauswahltransistoren (SSL und GSL) an den Enden eines NAND-Strings angeordnet und werden verwendet zum Auswählen des NAND-Strings während Programmier-, Lösch- und Lese-Operationen. Typically (SSL and GSL) are arranged at the ends of a NAND string, in a NAND flash memory device string select and ground select transistors and are used to select the NAND strings during programming, erasing and reading operations.
  • Eine Gruppe von NAND-Zelleneinheiten (NAND-Strings), die in einer Zeilenrichtung angeordnet sind, wird ein NAND-Zellblock (Speicherblock, MB) genannt. A group of NAND cell units (NAND strings) which are arranged in a row direction, a NAND cell block (memory block MB) is called. Die Gates der Auswahltransistoren SST und GST, die in der gleichen Zeile angeordnet sind, sind gewöhnlich mit einer dazugehörigen Auswahlgateleitung verbunden, und die Steuergates der in der gleichen Zeile angeordneten Speichertransistoren sind gewöhnlich mit einer dazugehörigen Steuergateleitung verbunden. The gates of the selection transistors SST and GST, which are arranged in the same row are commonly connected to an associated select gate line, and the control gates of which is arranged in the same line memory transistors are commonly connected to a corresponding control gate line. Wenn n Speichertransistoren in der NAND-Zelleneinheit in Serie geschaltet sind, ist die Anzahl der Steuergateleitungen (Wortleitungen WL<>) der Speichertransistoren, die in einer NAND-Zelleneinheit enthalten sind, auch gleich n. If n memory transistors are connected in the NAND cell unit in series, the number of control gate lines (word lines WL <>) of the memory transistors in a NAND cell unit, and n is equal.
  • Beim Programmieren von Daten werden zuerst alle in allen Speichertransistoren der Speicherzellen in dem gesamten Speicherblock (MB) gleichzeitig gelöscht. When programming data will erase all memory transistors of the memory cells in the entire memory block (MB) at the same time first. Der Löschvorgang wird durch Setzen aller Steuergateleitungen (Wortleitungen) der Speichertransistoren in dem ausgewählten Speicherblock auf eine geringe Spannung Vss (z. B. 0 V) und durch Anlegen einer hohen positiven Spannung Vera (Löschspannung, z. B. 20 V) an einen p-Typ-Wannenbereich angelegt, der in dem Speicherzellenfeld ausgebildet ist, um Elektronen in den Floating-Gates in die Kanalregion abfließen zu las sen. The erase operation is by setting all control gate lines (word lines) of the memory transistors in the selected memory block to a low voltage Vss (for. Example, 0 V) ​​and applying a high positive voltage Vera (erase voltage, z., 20 V) to a p -type well region created, which is formed in the memory cell array to drain electrons in the floating gates in the channel region to read sen. Als Folge davon werden alle in allen Speichertransistoren der Speicherzellen in dem gesamten Speicherblock alle auf den Datenwert „1” gesetzt. As a result, all are all set in all the memory transistors of the memory cells in the entire memory block on the data value "1". Mehrere oder alle Speicherblöcke können gleichzeitig gelöscht werden. Several or all memory blocks can be simultaneously erased.
  • Nach dem oben beschriebenen gleichzeitigen Datenlöschschritt wird der Datenprogrammierprozess gleichzeitig für eine Mehrzahl von mit einer ausgewählten Steuergateleitung verbundenen Speichertransistoren durchgeführt. After the above-described simultaneous data erasing step of the data programming process is carried out simultaneously for a plurality of connected to a selected control gate line memory transistors. Der Satz von binären Daten, die in die mit einer ausgewählten Steuergateleitung verbundenen Speichertransistoren einprogrammiert werden sollen, wird im Allgemeinen als eine „Page” von Daten definiert. The set of binary data to be programmed into the connected to a selected control gate line memory transistors is defined by data in general as a "page". Die „Page”-Reihenfolge, in der Daten in die Speichertransistoren (Pages) in dem Speicherblock einprogrammiert werden, basiert entweder auf einem System, bei dem Daten in einer zufälligen Reihenfolge einprogrammiert werden (Zufalls-Programmierprozess), oder auf einem System, bei dem Daten sequentiell in einer Richtung einprogrammiert werden (sequentieller Programmierprozess). The "Page" order, in the data in the memory transistors (pages) are programmed into the memory block, based either on a system to be programmed with the data in a random order (random programming process), or on a system in which are sequentially programmed data in one direction (sequential programming process). Bei dem sequentiellen Programmierprozess werden Daten in sequentielle Pages in der Reinenfolge von dem Speichertransistor auf der Source-Seite einprogrammiert. In the sequential programming process data is programmed into sequential pages in the net result of the memory transistor on the source side.
  • Wenn eine hohe positive Spannung Vpgm (Programmierspannung, z. B. 20 V) an eine ausgewählte Steuerleitung bei dem gleichzeitigen Programmierprozess angelegt wird, werden Elektronen in dem Fall von „0”-Datenwerten von dem Kanal des Speichertransistors in das Floating-Gate injiziert. When a high positive voltage Vpgm is applied (programming voltage, z., 20 V) to a selected control line in the simultaneous programming process, electrons "0" -Datenwerten from the channel of the memory transistor are injected into the floating gate in the case of. Dies ist das sogenannte „0”-Programmieren oder „0”-Schreiben. This is the so-called "0" -Programmieren or "0" -Write. In diesem Fall wird die Injektion von Elektronen in dem Fall von „1”-Daten blockiert (sogenannte Programmblockierung, „1”-Programmierung oder „1”-Schreiben). In this case, the injection of electrons in the case of "1" data blocks (so-called program block, "1" -programming or "1" -Write). Somit werden während des Schreibens von zufälligen Daten in Speichertransistoren einer Page zwei Arten von Datenprogrammieroperationen gleichzeitig durchgeführt, und es ist notwendig, die Kanalspannung jedes Speichertransistors gemäß seiner Programmierdaten zu steuern. Thus, while writing random data into memory transistors of a Page two types are performed by data programming operations simultaneously, and it is necessary to control the channel voltage of each memory transistor in accordance with its programming data. ZB in dem Fall von „0”-Datenwerten wird die Kanalspannung niedrig gehalten, so dass ein starkes elektrisches Feld an die Gateisolierschicht unter dem Floating-Gate angelegt wird, wenn die Programmierspannung Vpgm an das Steuergate angelegt wird. For example, in the case of "0" -Datenwerten the channel voltage is kept low, so that a strong electric field is applied to the gate insulating layer under the floating gate when the programming voltage Vpgm is applied to the control gate. In dem Fall von „1”-Datenwerten wird die Kanalspannung angehoben, um so das an die Gateisolierschicht angelegte elektrische Feld abzuschwächen und die Injektion von Elektronen in das Floating-Gate zu blockieren. In the case of "1" -Datenwerten the channel voltage is raised in order to attenuate as the voltage applied to the gate insulating film electric field and to block the injection of electrons into the floating gate. Wenn die Kanalspannung nicht ausreichend angehoben wird, werden Elektronen injiziert, so dass die Schwellenspannung des Speichertransistors, der dem „1”-Programmierprozess unterworfen werden soll, geändert werden wird. If the channel voltage is not sufficiently raised, electrons are injected, so that the threshold voltage of the memory transistor to be subjected to the "1" -Programmierprozess will be altered. Dieses Phänomen wird als „fehlerhafte Programmierung” oder „Schreibfehler” bezeichnet. This phenomenon is known as "incorrect programming" or "clerical error". Um den Programmiervorgang des Flash-EEPROM vom NAND-Typ zu realisieren ist es daher notwendig, die Schwankung in der Schwellenspannung aufgrund von fehlerhafter Programmierung innerhalb eines spezifizierten Bereichs zu halten, um keinen fehlerhaften Betrieb zu bewirken. In order to implement the programming operation of the flash EEPROM of a NAND type it is therefore necessary to keep the variation in the threshold voltage due to erroneous programming within a specified range, not to cause erroneous operation.
  • Viele verschiedene Arten von NAND-Kanalspannungssteuerverfahren sind bekannt. Many different types of NAND channel voltage control methods are known. Selbstverstärkungs-Programmierverfahren (SB-Programmierverfahren) werden allgemein verwendet zum Setzen aller Kanalbereiche der NAND-Zelleneinheit in einen elektrisch potentialfreien Zustand bei dem „1”-Datenprogrammierfall und zum Erhöhen der Kanalspannung durch Verwenden von kapazitiver Kopplung mit dem Steuergate. Even gain programming method (SB programming method) are generally used to set all the channel regions of the NAND cell unit in an electrically floating state at the "1" -Datenprogrammierfall and increasing the channel voltage by using a capacitive coupling with the control gate. Das Selbstverstärkungs-Programmierverfahren ist beschrieben von The self-reinforcing programming method is described by . ,
  • Ein anderes Selbstverstärkungssystem, ein lokales Selbstverstärkungssystem (LSB) ist in den Patenten Another self-boosting system, a local self-boosting system (LSB) is in the patents US 5,715,194 US 5,715,194 und and US 6,930,921 US 6,930,921 beschrieben. described. Das lokale Selbstverstärkungssystem (LSB) ist ein sequentielles Programmierverfahren zum sequentiellen Programmieren von Daten beginnend von der Steuergateleitung (Wortleitung) auf der Seite der gemeinsamen Sourceleitung CSL (z. B. Wortleitung WL<xx>). The local self-reinforcing system (LSB) is a sequential programming method for sequentially programming data starting from the control gate line (word line) on the side of the common source line CSL (z. B. word line WL <xx>). Das lokale Selbstverstärkungssystem (LSB-System) ist, die Speichertransistoren auf beiden Seiten des ausgewählten Speichertransistors (WL<i>) in den Ausschaltzustand zu setzen, um nur die Kanal- und die Diffusions-Schichten (verstärkter Bereich) des ausgewählten Speichertransistors (WL<i>) von den übrigen Speichertransistoren elektrisch zu isolieren, um die obigen Bereiche in den elektrisch potentialfreien Zustand zu bringen und die Spannung davon zu erhöhen. The local self-amplification system (LSB) system is to put the memory transistors on both sides of the selected memory transistor (WL <i>) the power to only the channel and the diffusion layers (reinforced area) of the (selected memory transistor WL < i isolate>) from the other memory transistors electrically to bring the above ranges in the electrically floating state and to increase the voltage thereof.
  • Ein Erased-Area-Selbstverstärkungs-System (EASB-System) ist ein anderes Selbstverstärkungssystem. A Erased Area Self-reinforcement system (EASB) system is another self-amplification system. Ein Erased-Area-Selbstverstärkungs-System wird in der japanischen Patentanmeldung mit der Veröffentlichungsnummer A Erased Area Self-reinforcement system is described in Japanese Patent Application Publication No. JP 10-283788 A JP 10-283788 A be schrieben. be described. Das EASB-System basiert auf sequentieller Datenprogrammierung beginnend mit der Steuergateleitung auf der Seite der gemeinsamen Sourceleitung CSL wie oben beschrieben. The EASB system is based on programming of sequential data, starting with the control gate line on the side of the common source line CSL as described above. Eine geringe Spannung Vcutoff wird an die Steuergateleitung (Wortleitung) des Speicherzellentransistors angelegt, der benachbart zu und auf der Seite der gemeinsamen Sourceleitung CSL des ausgewählten Speicherzellentransistors liegt, um so den Speicherzellentransistor auszuschalten. A low voltage Vcutoff is applied to the control gate line (word line) of the memory cell transistor, which is adjacent to and on the side of the common source line CSL of the selected memory cell transistor so as to eliminate the memory cell transistor. Eine Programmierspannung Vpgm wird an die Steuergateleitung des ausgewählten Speicherzellentransistors (WL<i>) angelegt, und eine mittlere Spannung Vpass wird an die anderen nicht-ausgewählten Speichergateleitungen angelegt. A programming voltage Vpgm is (WL <i>) applied to the control gate line of the selected memory cell transistor, and an intermediate voltage Vpass is applied to the other non-selected memory gate lines.
  • Für eine präzisere Steuerung der Schwellenspannungsverteilungen der programmierten Speicherzellen wird oft ein Incremental-Step-Pulse-Programming-Modus (ISPP-Modus) verwendet. For more precise control of the threshold voltage distributions of programmed memory cells Incremental Step Pulse Programming mode (ISPP mode) is often used. Beim Anwenden des ISPP-Modus erhöht sich eine an eine Wortleitung angelegte Programmierspannung schrittweise während der Wiederholung von Schleifen des Programmierzyklus. When applying the ISPP mode, a voltage applied to a word line programming voltage gradually increased during the repetition of loops of the programming cycle. Die Programmierspannung erhöht sich um einen vorbestimmten Stufenanstieg (ΔV), der auch als eine „Anstiegsrate” bezeichnet wird. The program voltage is increased by a predetermined step increase (.DELTA.V), which is also referred to as a "rate of rise". Während der Programmiersequenz erhöht sich eine Zellenschwellenspannung einer programmierten Zelle mit einer Rate, die für jede Programmierschleife vorbestimmt ist. During the programming sequence, a cell threshold voltage of a programmed cell increases at a rate which is predetermined for each program loop. Das Programmieren einer nicht-flüchtigen Speichervorrichtung mittels des ISPP-Modus ist offenbart in der US-Patentanmeldung US 6,266,270 mit dem Titel „Non-Volatile Semiconductor Memory and Programming Method of the Same”. The programming of a nonvolatile memory device using the ISPP mode is disclosed in US Patent Application US 6,266,270 entitled "Non-Volatile Semiconductor Memory and Programming Method of the Same". Jede Programmierschleife wird im Allgemeinen unterteilt in Programmierungs- und Programmverifizierungs-Perioden. Each program loop is generally divided into programming and program verification periods. In der Programmierungs-Periode werden Speicherzellen unter einer gegebenen Vorspannungsbedingung programmiert. In the programming period, memory cells are programmed under a given bias condition. In der Programmverifizierungs-Periode werden die einmal programmierten Speicherzellen verifiziert, ob sie in den Ziel-Schwellenspannungen konditioniert sind. In the program verification period, once programmed memory cells to verify whether they are conditioned to the target threshold voltages. Die Programmierschleifen werden eine vorbestimmte Anzahl von Malen wiederholt bis alle Speicherzellen vollständig mit den Ziel-Schwellenspannungen programmiert sind. The program loops a predetermined number of times are repeated until all the memory cells fully programmed with the target threshold voltages. Der Programmverifizierungs-Vorgang ist ähnlich einem Lesevorgang mit der Ausnahme, dass gelesene Daten nicht nach außen von der Vorrichtung abgegeben werden. The program verification operation is similar to a read operation except that read data are not discharged to the outside of the device.
  • ZUSAMMENFASSUNG DER ERFINDUNG SUMMARY OF THE INVENTION
  • Ein Aspekt der Erfindung stellt ein Verfahren bereit zum Programmieren einer Flash-Zelleneinheit mit n Speicherzellentransistoren MC<0> bis MC<n – 1>, die entsprechend gesteuert werden durch n Wortleitungen WL<0> bis WL<n – 1>, welche mit einem durch eine String-Auswahlleitung SSL gesteuerten String-Auswahltransistor SST verbunden sind, wobei das Verfahren aufweist: Anwenden einer ersten vorbestimmten Spannung Vcc an die String-Auswahlleitung SSL; One aspect of the invention provides a method of programming a flash cell unit having n memory cell transistors MC <0> to MC <n - 1>, which are respectively controlled by n word lines WL <0> to WL <n - 1>, which with are connected to a controlled through a string selection line SSL string selection transistor SST, the method comprising: applying a first predetermined voltage Vcc is applied to the string select line SSL; und Anlegen einer vorbestimmten zweiten Spannung (Vcc – α oder Vcc + α) an die SSL, während des Anlegens einer Programmierspannung Vpgm an eine ausgewählte Wortleitung WL<i'>, um das Kanalpotential von zumindest einer Mehrzahl der Speicherzellentransistoren zu verringern. and applying a second predetermined voltage (Vcc - α or Vcc + α) to the SSL, while applying a program voltage Vpgm to a selected word line WL <i '> to reduce the channel potential of at least a plurality of memory cell transistors.
  • Bei einigen Ausführungsformen der Erfindung weist das Verfahren auf: Anlegen einer ersten vorbestimmten Spannung Vcc an die String-Auswahlleitung SSL während des Anlegens der Programmierspannung Vpgm an eine erste ausgewählte Wortleitung WL<i>, wobei 0 ≤ i < x; In some embodiments of the invention, the method comprises: applying a first predetermined voltage Vcc is applied to the string select line SSL during application of the programming voltage Vpgm to a first selected word line WL <i>, where 0 ≤ i <x; und zu einer unterschiedlichen (z. B. späteren) Zeit Anlegen der vorbestimmten zweiten Spannung (Vcc – α oder Vcc + α) an die String-Auswahlleitung SSL während des Anlegens der Programmierspannung Vpgm an die zweite ausgewählte Wortleitung WL<i'>, wobei i' ≥ x, zum Verringern des lokalen Kanalpotentials der Speicherzellentransistoren MC<i'> bis MC<n – 1>, wobei die zweite ausgewählte Wortleitung WL<i'> näher an der String-Auswahlleitung SSL ist als die erste ausgewählte Wortleitung WL<i>. and (later, for example.) at a different time application of the predetermined second voltage (Vcc - α or Vcc + α) to the string select line SSL during application of the programming voltage Vpgm to the second selected word line WL <i '>, where i '≥ x, to reduce the local channel potential of the memory cell transistors MC <i'> through MC <n - 1>, wherein the second selected word line WL is <i '> is closer to the string select line SSL than the first selected word line WL < i>.
  • Bei verschiedenen Ausführungsformen ist die an die String-Auswahlleitung (SSL) angelegte vorbestimmte zweite Spannung gleich Vcc – α, wobei α zwischen etwa 0,1 V und 3,0 V liegt, Vcc zwischen etwa 2,5 V und etwa 3,5 V liegt und Vpass zwischen etwa 8 V und etwa 10 V sowie Vpgm zwischen etwa 15 V und etwa 20 V liegt. , Α wherein α is between about 0.1 V and 3.0 V, Vcc between about 2.5 V and about 3.5 V - In various embodiments, applied to the string select line (SSL) is applied predetermined second voltage is equal to Vcc and Vpass is between about 8 volts and about 10 V, and Vpgm between about 15 volts and about 20 volts.
  • Ein anderer Aspekt der Erfindung stellt ein Verfahren zum Programmieren einer Flashzelleneinheit mit n Speicherzellentransistoren MC<0> bis MC<n – 1> bereit, die entsprechend von n Wortleitungen WL<0> bis WL<n – 1> gesteuert werden, und die mit einem durch eine String-Auswahlleitung SSL gesteuerten String-Auswahltransistor SST verbunden sind. Another aspect of the invention provides a method of programming a flash cell unit having n memory cell transistors MC <0> to MC <n - 1> - with controlled, and which provides, correspondingly from n word lines WL <0> to WL <1 n> a controlled by a string selection line SSL string selection transistor SST connected. Das Verfahren weist das Anlegen einer ersten vorbestimmten Span nung Vcc an die Bitleitung BL zu einer Zeit t während des Programmierens eines ersten ausgewählten Speicherzellentransistors MC<i> an einer ersten ausgewählten Wortleitung WL<i> auf, wobei 0 ≤ i < x; The method includes applying a first predetermined clamping voltage Vcc to the bit line BL at a time t during the programming of a first selected memory cell transistor MC <i> on a first selected word line WL <i>, where 0 ≤ i <x; und weist das Anlegen einer vorbestimmten zweiten Spannung Vcc – α an die Bitleitung BL zu einer anderen Zeit während des Programmierens eines zweiten ausgewählten Speicherzellentransistors MC<i'> an einer zweiten ausgewählten Wortleitung WL<i'> auf, wobei i' ≥ x, zum Verringern des lokalen Kanalpotentials der Speicherzellentransistoren MC<i'> bis MC<n – 1>, wobei die zweite ausgewählte Wortleitung WL<i'> näher an der String-Auswahlleitung SSL ist als die erste ausgewählte Wortleitung WL<i>. and, the application of a predetermined second voltage Vcc - α to the bit line BL at a different time during the programming of a second selected memory cell transistor MC <i '> to a second selected word line WL <i'>, where i '≥ x, for reducing the local channel potential of the memory cell transistors MC <i '> through MC <n - 1>, wherein the second selected word line WL <i'> is closer to the string select line SSL than the first selected word line WL <i>.
  • Einige Ausführungsformen des Verfahrens weisen ferner auf: Das Anlegen einer ersten vorbestimmten Spannung Vcc an die Bitleitung BL während eine Incremental-Step-Pulse-Programmierung (ISPP) auf den ersten ausgewählten Speicherzellentransistor MC<i> an der ersten ausgewählten Wortleitung WL<i> angewendet wird, wobei 0 ≤ i < x; Some embodiments of the method further comprise: applying a first predetermined voltage Vcc to the bit line BL during an incremental step pulse programming (ISPP) on the first selected memory cell transistor MC <i> at the first selected word line WL <i> applied is, where 0 ≤ i <x; und zu einer anderen Zeit das Zählen der Incremental-Step-Pulse-Programmierungs(ISPP)-Schleifen während der ISPP-Programmierung eines zweiten ausgewählten Speicherzellentransistors MC<i'> an einer zweiten ausgewählten Wortleitung WL<i'>, wobei i' ≥ x; and at another time the counting of the incremental step pulse programming (ISPP) loops during the ISPP programming a second selected memory cell transistor MC <i '> to a second selected word line WL <i'>, where i '≥ x ; und nur während die Zahl der ISPP-Schleifen j größer als oder gleich y ist, das Anlegen einer vorbestimmten zweiten Spannung Vcc – α an die Bitleitung BL zum Verringern des lokalen Kanalpotentials der Speicherzellentransistoren MC<i'> bis MC<n – 1> während der ISPP-Programmierung des zweiten ausgewählten Speicherzellentransistors MC<i'> an der zweiten ausgewählten Wortleitung WL<i'>, wobei i' ≥ x. and only while the number of ISPP loop is j greater than or equal to y, the application of a predetermined second voltage Vcc - α to the bit line BL to reduce the local channel potential of the memory cell transistors MC <i '> through MC <n - 1> while the ISPP programming the second selected memory cell transistor MC <i '> on the second selected wordline WL <i'>, where i '≥ x.
  • Alternative Ausführungsformen der vorliegenden Erfindung können näherungsweise die benachbarten Kanalspannungen von mehr als zwei lokalen Kanälen (ch1, ch2, ch3...) angleichen. Alternative embodiments of the present invention may achieve approximately the adjacent channel voltages of more than two local channels (ch1, ch2, ch3 ...).
  • Ein anderer Aspekt der Erfindung stellt ein Verfahren zum Programmieren einer Flashzelleneinheit mit n Speicherzellentransistoren MC<0> bis MC<n – 1> bereit, die entsprechend gesteuert werden von n Wortleitungen WL<0> bis WL<n – 1>, und die mit einem durch eine String-Auswahlleitung SSL gesteuerten String-Auswahltransistor SST verbunden sind. Another aspect of the invention provides a method of programming a flash cell unit having n memory cell transistors MC <0> to MC - ready to be controlled in accordance of n word lines WL <0> to WL <n - 1> <n 1> with, and the a controlled by a string selection line SSL string selection transistor SST connected. Das Verfahren weist auf: das Anlegen einer Durchgangsspannung Vpass an nicht ausgewählte Wortleitungen WL<i + 1> bis WL<n – 1> während des Anlegens der Programmierspannung Vpgm an die erste ausgewählte Wortleitung WL<i>, wobei 0 ≤ i < x und wobei Vpgm > Vpass > 0; The method comprises: applying a pass voltage Vpass to unselected word lines WL <i + 1> to WL <n - 1> during application of the programming voltage Vpgm is applied to the first selected word line WL <i>, where 0 ≤ i <x and wherein Vpgm> Vpass> 0; und danach das Anlegen einer von unterschiedlichen ersten, zweiten und dritten Durchgangsspannungen Vpass1, Vpass2 und Vpass3 an jede von drei der nicht ausgewählten Wortleitungen WL<i' + 1> bis WL<n – 1> während des Anlegens der Programmierspannung Vpgm an eine zweite ausgewählte Wortleitung WL<i'>, wobei i ≥ x, zum Verringern des lokalen Kanalpotentials der Speicherzellentransistoren MC<i'> bis MC<n – 1>, wobei die zweite ausgewählte Wortleitung WL<i'> näher an der String-Auswahlleitung SSL ist als die erste ausgewählte Wortleitung WL<i>. and thereafter applying a different first, second and third pass voltages VPASS1, Vpass2 and Vpass3 to each of three of the non-selected word lines WL <i '+ 1> to WL <n - 1> selected during the application of the programming voltage Vpgm to a second word line WL <i '>, where i ≥ x, to reduce the local channel potential of the memory cell transistors MC <i'> through MC <n - 1>, wherein the second selected word line WL is closer to the string selection line SSL <i '> than the first selected wordline WL <i>.
  • Bei einigen beispielhaften Ausführungsformen ist Vpass1 < Vpass und Vpass3 > Vpass. In some exemplary embodiments VPASS1 <Vpass and Vpass3> Vpass. Bei einigen beispielhaften Ausführungsformen wird Vpass1 an WL<i' + 1> angelegt und wird Vpass3 an WL<n – 1> angelegt. In some exemplary embodiments VPASS1 is applied to WL <i '+ 1> and Vpass3 to WL <n - 1> applied. Bei einigen beispielhaften Ausführungsformen wird Vpass1 an WL<n – 1> angelegt und wird Vpass3 an WL<i' + 1> angelegt. In some exemplary embodiments, is to VPASS1 WL - and is applied to Vpass3 WL <i '+ 1> applied <n 1>. Bei einigen beispielhaften Ausführungsformen wird Vpass an WL<i' + 1>, WL<i + 2>, und WL<i + I> angelegt, während Vpass1 an WL<i' + I + 1> angelegt wird und während Vpass3 an WL<n – 1> angelegt wird. In some exemplary embodiments Vpass 'is applied <+ 1, WL <i + 2> and WL <i + I> while VPASS1 to WL <i to WL i>' + I + 1> is applied and during Vpass3 to WL <n - 1> is created.
  • Ein anderer Aspekt der Erfindung stellt eine Flashspeichervorrichtung bereit, die aufweist: einen Speicherblock mit einer Mehrzahl von n NAND-Zelleneinheiten, die sich n Wortleitungen WL<> und eine String-Auswahlleitung (SSL) teilen, wobei jede NAND-Zelleneinheit einen durch die SSL gesteuerten String-Auswahltransistor (SST) enthält und in Serie zwischen eine Bitleitung BL<> und eine Mehrzahl von n Speichertransistoren geschaltet ist, die entsprechend durch die n Wortleitungen WL<> gesteuert werden; Another aspect of the invention provides a flash memory device which comprises: a memory block having a plurality of n NAND cell units that share n word lines WL <> and a string selection line (SSL), each NAND cell unit having a through the SSL controlled string selection transistor (SST) and is connected in series between a bit line BL <> and a plurality of n memory transistors, the n word lines WL are controlled <> respectively by the; und eine Peripherie-Schaltung, die eingerichtet ist zum Anlegen einer ersten vorbestimmten Spannung Vcc an die String-Auswahlleitung (SSL) während des Programmierens der durch eine erste ausgewählte Wortleitung WL<i> gesteuerten m Speichertransistoren, und danach zum Anlegen einer vorbestimmten zweiten Spannung Vcc ± α an die String-Auswahlleitung (SSL) während des Programmierens der durch eine zweite ausgewählte Wortleitung WL<i'> gesteuerten m Speichertransistoren, wo bei die zweite ausgewählte Wortleitung WL<i'> näher an der String-Auswahlleitung (SSL) ist als die erste ausgewählte Wortleitung WL<i>. and a peripheral circuit which is arranged to apply a first predetermined voltage Vcc is applied to the string select line (SSL) during programming of the <i> controlled m memory transistors through a first selected word line WL, and thereafter, for applying a predetermined second voltage Vcc ± α to the string select line (SSL) during programming by a second selected word line WL <i '> controlled m memory transistors, where at the second selected word line WL <i'> is closer to the string select line (SSL) is as the first selected word line WL <i>.
  • Die Speichertransistoren können ausgebildet sein als Speichertransistoren, die jeweils ein Floating-Gate zusätzlich zu einem Steuergate aufweisen. The memory transistors may be formed as memory transistors each having a floating gate in addition to a control gate. Alternativ können die Speichertransistoren ausgebildet sein als Speichertransistoren vom Charge-Trap-Typ. Alternatively, the memory transistors may be formed as memory transistors charge trap type.
  • Ein anderer Aspekt der Erfindung stellt ein Festkörperspeichermodul für ein Computersystem bereit, wobei das Modul aufweist: ein Gehäuse; Another aspect of the invention provides a solid state memory module for a computer system, the module comprising: a housing; einen Schnittstellenverbinder an dem Gehäuse; an interface connector to the housing; ein Flashspeichersteuergerät, das sich innerhalb des Gehäuses befindet; a flash memory control device that is located within the housing; die Flashspeichervorrichtung gemäß einer beispielhaften Ausführungsform der Erfindung, die sich innerhalb des Gehäuses befindet und elektrisch mit dem Schnittstellenverbinder verbunden ist, wobei die Mehrzahl von Speichertransistor-Transistoren in der integrierten Schaltung in einem Array für die Datenspeicherung angeordnet sind und durch das Flashspeichersteuergerät gesteuert werden. the flash memory device according to an exemplary embodiment of the invention, which is located within the housing and is electrically connected to the interface connector, wherein the plurality of memory transistor transistors are arranged in the integrated circuit in an array for data storage, and are controlled by the flash memory controller. Der Schnittstellenverbinder kann ein IDE-Schnittstellenverbinder mit einer 40-IDE-Stifte-Schnittstelle und einem Netzanschluss sein, oder das Gehäuse kann einen SD-Karten-Formfaktor haben und der Schnittstellenverbinder hat acht elektrische Kontaktpads. The interface connector may be an IDE interface connector with a 40-IDE interface pins and a network connection, or the housing may have a SD card form factor and the interface connector has eight electrical contact pads. Alternativ kann das Gehäuse das Gehäuseformat eines MS (Memory-Stick), CF (Compact-Flash), SMC (Smart-Media), MMC (Multi-Media), SD (Secure-Digital) oder XD (XD-Picture-Card). Alternatively, the housing, the housing format of MS (Memory Stick), CF (Compact Flash), SMC (Smart Media), MMC (multi-media), SD (Secure Digital) or XD (XD-Picture Card) ,
  • Ein anderer Aspekt der vorliegenden Erfindung stellt ein Computersystem mit dem Festkörperspeichermodul bereit. Another aspect of the present invention provides a computer system with the solid state memory module. Das Computersystem kann ein Personal Computer (PC), ein persönlicher digitaler Assistent (PDA), ein MP3-Wiedergabegerät, ein digitaler Audiorekorder, ein Computer in Form eines Stiftes, eine digitale Kamera oder ein Videorekorder sein. The computer system can be a personal computer (PC), a personal digital assistant (PDA), an MP3 playback device, a digital audio recorder, a computer in the form of a pen, a digital camera or a video recorder.
  • Ein anderer Aspekt der Erfindung stellt eine Flashspeichervorrichtung bereit, die aufweist: einen Speicherblock mit einer Mehrzahl von m NAND-Zelleneinheiten, die sich n Wortleitungen WL<> und eine String-Auswahlleitung (SSL) teilen, wobei jede NAND-Zelleneinheit einen String-Auswahltransistor (SST) enthält, der durch die SSL gesteuert und in Serie zwischen eine Bitleitung BL<> und eine Mehrzahl von n Speichertransistoren geschaltet ist, welche entsprechend durch die n Wortleitungen WL<> gesteuert sind; Another aspect of the invention provides a flash memory device, comprising: a memory block having a plurality of m NAND cell units that share n word lines WL <> and a string selection line (SSL), each NAND cell unit including a string selection transistor contains (SST), which is controlled by the SSL and connected in series between a bit line BL <> and a plurality of n memory transistors which n word lines WL are controlled <> respectively by the; und eine Page-Pufferschaltung, die dafür eingerichtet ist, eine erste vorbestimmte Spannung Vcc an die Bitleitungen BL<> anzulegen während der Programmierung der m Speichertransistoren, welche durch eine erste ausgewählte Wortleitung WL<i> gesteuert sind, und danach zum Anlegen einer vorbestimmten verringerten Spannung Vcc – α an die Bitleitungen BL<> während des Programmierens der m Speichertransistoren, welche durch eine zweite ausgewählte Wortleitung WL<i'> gesteuert sind, wobei die zweite ausgewählte Wortleitung WL<i'> näher an der String-Auswahlleitung (SSL) ist als die erste ausgewählte Wortleitung WL<i>. and a page buffer circuit which is adapted to apply a first predetermined voltage Vcc to the bit lines BL <> during the programming of the m memory transistors <i> are controlled by a first selected word line WL, and thereafter, for applying a predetermined reduced voltage Vcc - α <> 'are controlled, wherein the second selected word line WL <i during programming of the m memory transistors by a second selected word line WL <i>' to the bit lines BL> closer to the string select line (SSL) than the first selected wordline WL <i>.
  • Die Flashspeichervorrichtung kann weiter eine Peripherieschaltung aufweisen, welche die Page-Pufferschaltung enthält und dafür eingerichtet ist, die erste vorbestimmte Spannung Vcc an die String-Auswahlleitung (SSL) anzulegen während der Programmierung der durch die erste ausgewählte Wortleitung WL<i> gesteuerten m Speichertransistoren, und danach zum Anlegen der vorbestimmten verringerten Spannung Vcc – α an die String-Auswahlleitung (SSL) während des Programmierens der m Speichertransistoren, die durch die zweite ausgewählte Wortleitung WL<i'> gesteuert sind. The flash memory device may further comprise a peripheral circuit containing the page buffer circuit and is adapted to the first predetermined voltage Vcc is applied to the string select line (SSL) to be applied during the programming of the selected through the first word line WL <i> controlled m memory transistors, and then for applying the predetermined reduced voltage Vcc - α to the string select line (SSL) during programming of the m memory transistors through the second selected word line WL <i '> are controlled. Die Peripherieschaltung kann weiter einen Incremental-Step-Pulse-Programmierungs-Schleifenzähler (ISPP-Schleifenzähler) enthalten und kann die vorbestimmte verringerte Spannung Vcc – α an die Bitleitungen BL<> anlegen während des Programmierens der m Speichertransistoren, die durch die zweite ausgewählte Wortleitung WL<> gesteuert sind, nur dann wenn die ISPP-Schleifenzahl j nicht weniger als ein vorbestimmter Wert y ist. The peripheral circuit may further include an incremental step pulse programming loop counter (ISPP loop counter), and, the predetermined reduced voltage Vcc - α application to the bit lines BL <> during programming of the m memory transistors through the second selected word line WL <> are controlled only when the ISPP loop count j is not less than a predetermined value y.
  • Ein anderer Aspekt der Erfindung stellt eine Flashspeichervorrichtung bereit, die aufweist: einen Speicherblock mit einer Mehrzahl von m NAND-Zelleneinheiten, die sich n Wortleitungen WL<> und eine String-Auswahlleitung (SSL) teilen, wobei jede NAND-Zelleneinheit einen String-Auswahltransistor (SST) enthält, der durch die SSL gesteuert ist und in Serie zwischen einer Bitleitung BL<> und einer Mehrzahl von n Speichertransistoren geschaltet ist, welche durch die n Wortleitungen WL<> entsprechend gesteuert sind; Another aspect of the invention provides a flash memory device, comprising: a memory block having a plurality of m NAND cell units that share n word lines WL <> and a string selection line (SSL), each NAND cell unit including a string selection transistor contains (SST), which is controlled by the SSL and in series between a bit line BL <> and a plurality of n memory transistors is connected in which n word lines WL <> are respectively controlled by the; und eine Peripherieschaltung, die dafür eingerichtet ist, eine erste vorbestimmte Durchgangsspannung Vpass(1) an jede einer ersten Mehrzahl von nicht ausgewählten Wortleitungen (WL<0> bis WL<i – 3>) anzulegen während des Anlegens einer Programmierspannung Vpgm, die höher ist als Vpass(1), an eine ausgewählte Wortleitung WL<i>, und zum gleichzeitigen Anlegen einer zweiten und einer dritten vorbestimmten Durchgangsspannung Vpass(2), Vpass(3) an eine zweite Mehrzahl von nicht ausgewählten Wortleitungen (WL<i + 1> bis WL<i – 1>), wobei die zweite Mehrzahl von nicht ausgewählten Wortleitungen näher an der String-Auswahlleitung (SSL) ist als die erste Mehrzahl von nicht ausgewählten Wortleitungen, wobei die zweite vorbestimmte Durchgangsspannung Vpass(2) geringer ist als die erste vorbestimmte Durchgangsspannung Vpass(1) und die erste vorbestimmte Durchgangsspannung Vpass(1) geringer ist als die dritte vorbestimmte Durchgangsspannung Vpass(3). and a peripheral circuit which is adapted to a first predetermined pass voltage Vpass (1) to each of a first plurality of non-selected word lines (WL <0> to WL <i - 3>) to be applied during the application of a program voltage Vpgm higher as Vpass (1), to a selected word line WL <i>, and for simultaneously applying a second and a third predetermined pass voltage Vpass (2) Vpass (3) to a second plurality of non-selected word lines (WL <i + 1> to WL <i - 1>), wherein the second plurality closer (of unselected word lines to the string select line SSL) than the first plurality of non-selected word lines, said second predetermined pass voltage Vpass (2) is less than the first predetermined pass voltage Vpass (1) and the first predetermined pass voltage Vpass (1) is less than the third predetermined pass voltage Vpass (3).
  • KURZE BESCHREIBUNG DER FIGUREN BRIEF DESCRIPTION OF THE FIGURES
  • Die obigen und andere Merkmale von beispielhaften Ausführungsformen der vorliegenden Erfindung werden Fachleuten leicht verständlich werden durch Bezug auf die folgende detaillierte Beschreibung, wenn sie in Zusammenhang mit den begleitenden Figuren betrachtet wird, in denen gleiche Bezugszeichen im Allgemeinen die gleichen oder ähnliche Elemente in der ganzen Beschreibung und in den verschiedenen Figuren bezeichnen, und wobei: The above and other features of exemplary embodiments of the present invention will become readily apparent to those skilled by reference to the following detailed description when considered in conjunction with the accompanying drawings, in which like reference characters generally the same or similar elements throughout the specification and refer in the various figures, and wherein:
  • 1 1 eine Querschnittsansicht einer NAND-Zelleneinheit a cross-sectional view of a NAND cell unit 131 131 vom Floating-Gate-Typ ist, die in einer integrierten Schaltung in Speichervorrichtungen ( is the floating gate-type (in an integrated circuit in memory devices 100 100 , . 200 200 , . 300 300 , . 400 400 oder or 500 500 in den in the 2 2 , . 6 6 , . 10 10 , . 13 13 bzw. or. 17 17 ) ausgebildet sind, und die benachbarte Kanalpotentiale Vch1 und Vch2 besitzen, die näherungsweise angeglichen sind, gemäß verschiedenen beispielhaften Ausführungsformen der vorliegenden Erfindung; ) Are formed, and the adjacent channel potentials have Vch1 and Vch2 that are approximately equalized, according to various exemplary embodiments of the present invention;
  • 2 2 ein Blockdiagramm einer Flashspeichervorrichtung a block diagram of a flash memory device 100 100 mit Peripherieschaltung with peripheral circuit 110 110 , . 120 120 , . 140 140 , . 150 150 und and 160 160 ist, die dafür eingerichtet ist, benachbarte Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit is the adapted adjacent channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 aus out 2 2 näherungsweise anzugleichen, gemäß einer ersten Ausführungsform der vorliegenden Erfindung; approximately equalize, according to a first embodiment of the present invention;
  • 3 3 eine Kombination eines Schaltplans der NAND-Zelleneinheit a combination of a circuit diagram of the NAND cell unit 131 131 aus out 2 2 und einer Tabelle von dabei in der Flashspeichervorrichtung and a table of it in the flash memory device 100 100 aus out 2 2 angelegten Vorspannungen ist; is applied bias voltages;
  • 4 4 ein Zeitdiagramm ist, das das Anlegen der Vorspannung Vcc + α aus is a timing diagram showing the application of the bias voltage Vcc + α from 3 3 und die resultierende Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit and the resulting approximation of the adjacent channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 aus out 2 2 darstellt; represents;
  • 5 5 ein Zeitdiagramm ist, das das Anlegen der Vorspannung Vcc – α aus is a timing diagram showing the application of the bias voltage Vcc - α from 3 3 und die resultierende näherungsweise Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit and the resulting approximately approximation of the adjacent channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 aus out 2 2 darstellt; represents;
  • 6 6 ein Blockdiagramm einer Flashspeichervorrichtung a block diagram of a flash memory device 200 200 mit Peripherieschaltung with peripheral circuit 110 110 , . 120 120 , . 240 240 , . 250 250 und and 160 160 ist, die eingerichtet ist zum näherungsweisen Angleichen benachbarter Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit is, which is adapted to approximate matching of adjacent channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 aus out 2 2 ; ;
  • 7a 7a und and 7b 7b Bockdiagramme von Schaltungen sind, welche die Page-Pufferschaltung Bock diagrams of circuits which the page buffer circuit 240 240 in der Flashspeichervorrichtung in the flash memory device 200 200 aus out 6 6 implementieren; to implement;
  • 8 8th eine Kombination eines Schaltplans der NAND-Zelleneinheit a combination of a circuit diagram of the NAND cell unit 131 131 aus out 6 6 und einer Tabelle von dabei in der Flashspeichervorrichtung and a table of it in the flash memory device 200 200 aus out 6 6 angelegten Vorspannungen ist; is applied bias voltages;
  • 9 9 ein Zeitdiagramm ist, das das Anlegen der Vorspannung Vcc – α an Bitleitungen und/oder String-Auswahlleitungen wie in is a timing diagram showing the application of the bias voltage Vcc - α to bit lines and / or string selection lines as in 8 8th gezeigt sowie die resultierende näherungsweise Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit shown and the resulting approximately approximation of the adjacent channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 in der Flashspeichervorrichtung in the flash memory device 200 200 aus out 6 6 darstellt; represents;
  • 10 10 ein Blockdiagramm einer Flashspeichervorrichtung a block diagram of a flash memory device 300 300 mit Peripherieschaltung with peripheral circuit 110 110 , . 120 120 , . 340 340 , . 350 350 und and 360 360 ist, die dafür eingerichtet ist, benachbarte Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit is the adapted adjacent channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 aus out 1 1 näherungsweise anzugleichen, gemäß einer dritten beispielhaften Ausführungsform der vorliegenden Erfindung; approximately equalize, according to a third exemplary embodiment of the present invention;
  • 11 11 ein Flussdiagramm eines Verfahrens zum selektiven Verringern der Bitleitungsspannung während der Incremental-Step-Pulse-Programmierung (ISPP) von vorbestimmten Pages (WL<i>) der NAND-Zelleneinheiten a flow chart of a method for selectively reducing the bit line voltage during the incremental step pulse programming (ISPP) of predetermined Pages (WL <i>) of the NAND cell units 131 131 in der Flashspeichervorrichtung in the flash memory device 300 300 aus out 10 10 ; ;
  • 12 12 ein Zeitdiagramm ist, das das Anlegen der Vorspannung Vcc – α an die Bitleitungen in is a timing diagram showing the application of the bias voltage Vcc - α to the bit lines in 10 10 und die resultierende näherungsweise Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit and the resulting approximately approximation of the adjacent channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 in der Flashspeichervorrichtung in the flash memory device 300 300 aus out 10 10 darstellt; represents;
  • 13 13 ein Blockdiagramm der Flashspeichervorrichtung a block diagram of the flash memory device 400 400 mit Peripherieschaltung with peripheral circuit 110 110 , . 420 420 , . 140 140 , . 450 450 und and 160 160 ist, die dazu eingerichtet ist, benachbarte Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit is which is configured to adjacent channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 aus out 1 1 anzugleichen, gemäß einer vierten exemplarischen Ausführungsform der vorliegenden Erfindung; equalize, according to a fourth exemplary embodiment of the present invention;
  • 14 14 eine Kombination eines Schaltplans der NAND-Zelleneinheit a combination of a circuit diagram of the NAND cell unit 131 131 aus out 13 13 und einer Tabelle von Vorspannungen ist, z. and a table of bias voltages, z. B. von k mittleren Durchgangsspannungen Vpass(k), welche dabei während des Schreib (Programm)-Betriebsmodus der Flashspeichervorrichtung B. k of central passage voltages Vpass (k), which thereby during the write (program) mode of operation of the flash memory device 400 400 aus out 13 13 an die nicht ausgewählten Wortleitungen angelegt sind; are applied to the unselected word lines;
  • 15a 15a ein Zeitdiagramm ist, das das Anlegen von mehreren mittleren Durchgangsspannungen Vpass(k) in der Reihenfolge steigender Spannung an die nicht ausgewählten Wortleitungen WL<i + 1> bis WL<n – 1> in der NAND-Zelleneinheit is a timing diagram that the application of several intermediate pass voltages Vpass (k) in order of increasing voltage to the unselected word lines WL <i + 1> to WL <n - 1> in the NAND cell unit 131 131 in der Flashspeichervorrichtung in the flash memory device 400 400 aus out 13 13 darstellt; represents;
  • 15b 15b ein Zeitdiagramm ist, das das Anlegen mehrerer (fallender) mittlerer Durchgangsspannungen Vpass(k) in der Reihenfolge fallender Spannungen an die nicht ausgewählten Wortleitungen WL<i + 1> bis WL<n – 1> in der NAND-Zelleneinheit a timing diagram applying central passage voltages of several (falling) Vpass (k) in order of decreasing voltages to the unselected word lines WL <i + 1> to WL <n - 1> in the NAND cell unit 131 131 in der Flashspeichervorrichtung in the flash memory device 400 400 aus out 13 13 darstellt; represents;
  • 15c 15c ein Zeitdiagramm ist, das das Anlegen einer herkömmlichen Durchgangsspannung Vpass plus verschiedener mittlerer Durchgangsspannungen Vpass(k) an die nicht ausgewählten Wortleitungen WL<i + 1> bis WL<n – 1> in der NAND-Zelleneinheit a timing diagram the application of a conventional pass voltage Vpass plus various central passage voltages Vpass (k) to the unselected word lines WL <i + 1> to WL <n - 1> in the NAND cell unit 131 131 in der Flashspeichervorrichtung in the flash memory device 400 400 aus out 13 13 darstellt; represents;
  • 16a 16a und and 16b 16b Diagramme von experimentell erhaltenen Daten zum Vergleichen der in einer herkömmlichen NAND-Flashspeichervorrichtung entwickelten Kanalpotentiale Vch2(vorher) mit den in der NAND-Flashspeichervorrichtung Diagrams of experimentally obtained data for comparing the developed in a conventional NAND flash memory device channel potentials Vch2 (before) with the NAND flash memory device 100 100 , . 200 200 , . 300 300 , . 400 400 oder or 500 500 aus den from the 2 2 , . 6 6 , . 10 10 , . 13 13 oder or 17 17 entwickelten Kanalpotentialen Vch2(neu) während des Programmierens von 1-Bit (binären) Daten in allen Pages (WL<1> bis WL<31>) der NAND-Zelleneinheiten developed channel potentials Vch2 (new) during programming of 1-bit (binary) data in all pages (WL <1> to WL <31>) of the NAND cell units 131 131 sind; are;
  • 17 17 ein Blockdiagramm einer Flashspeichervorrichtung a block diagram of a flash memory device 500 500 mit Peripherieschaltung with peripheral circuit 110 110 , . 420 420 , . 140 140 , . 450 450 und and 160 160 ist, die dafür eingerichtet ist, benachbarte Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit is the adapted adjacent channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 aus out 1 1 näherungsweise anzugleichen, gemäß einer vierten beispielhaften Ausführungsform der vorliegenden Erfindung; approximately equalize, according to a fourth exemplary embodiment of the present invention;
  • 18 18 eine seitliche Querschnittsansicht einer NAND-Zelleneinheit a side cross-sectional view of a NAND cell unit 131-2 131-2 vom Charge-Trag-Typ in einer integrierten Schaltung für die Verwendung in alternativen Ausführungsformen der Speichervorrichtung ( (From the charge-carrier type in an integrated circuit for use in alternative embodiments of the memory device 100 100 , . 200 200 , . 300 300 , . 400 400 oder or 500 500 in den in the 2 2 , . 6 6 , . 10 10 , . 13 13 bzw. or. 17 17 ) ist; ) Is;
  • 19 19 ein Blockdiagramm einer Speicherkarte mit einer Flashspeichervorrichtung a block diagram of a memory card having a flash memory device 720 720 (z. B. (Z. B. 100 100 , . 700 700 , . 300 300 , . 400 400 , . 500 500 ) gemäß irgendeiner Ausführungsform der vorliegenden Erfindung ist; ) According to any embodiment of the present invention; und and
  • 20 20 ein Blockdiagramm eines Computersystems a block diagram of a computer system 800 800 mit einem Flash-Speichersystem with a flash memory system 810 810 einschließlich einer Flashspeichervorrichtung including a flash memory device 812 812 (z. B. (Z. B. 100 100 , . 200 200 , . 300 300 , . 400 400 , . 500 500 ) gemäß irgendeiner Ausführungsform der vorliegenden Erfindung ist. ) According to any embodiment of the present invention.
  • DETAILLIERTE BESCHREIBUNG VON BEISPIELHAFTEN AUSFÜHRUNGSFORMEN DETAILED DESCRIPTION OF EXEMPLARY EMBODIMENTS
  • 1 1 ist eine Querschnittsansicht einer NAND-Zelleneinheit is a cross-sectional view of a NAND cell unit 131 131 vom Floating-Gate-Typ, die in einer integrierten Schaltung in Speichervorrichtungen ausgebildet ist, wobei benachbarte Kanalpotentiale Vch1 und Vch2 näherungsweise angeglichen werden, gemäß verschiedenen beispielhaften Ausführungsformen der Erfindung. from the floating gate type, which is formed in an integrated circuit in storage devices, wherein adjacent channel potentials Vch1 and Vch2 are approximately equalized, according to various exemplary embodiments of the invention. 2 2 ist ein Blockdiagramm einer Flashspeichervorrichtung mit Peripherieschaltung gemäß einer Ausführungsform der vorliegenden Erfindung. is a block diagram of a flash memory device with peripheral circuit according to an embodiment of the present invention.
  • Mit Bezug auf die Referring to the 1 1 und and 2 2 werden bei einer NAND-Zelleneinheit be at a NAND cell unit 131 131 , die eine Programmierung durchläuft, verschiedene Vorspannungen Vpgm, Vpass, Vss sequentiell an die Steuergates Which runs through a programming, different bias voltages Vpgm, Vpass, Vss sequentially to the control gates 10 10 , . 20 20 , . 30 30 , . 40 40 , . 50 50 und die Wortleitungen WL<> der Speicherzellentransistoren angelegt. and the word lines WL created <> of the memory cell transistors. Die NAND-Zelleneinheit The NAND cell unit 131 131 ist in einer integrierten Schaltung und in einem Speicherblock (MB) innerhalb des Speicherzellenarrays is in an integrated circuit and a memory block (MB) within the memory cell array 130 130 in einer Flashspeichervorrichtung in a flash memory device 100 100 ( ( 2 2 ) ausgebildet. ) educated. Die NAND-Zelleneinheit The NAND cell unit 131 131 ist auf einem Halbleitersubstrat is on a semiconductor substrate 100-1 100-1 ausgebildet. educated. Der Kanal der NAND-Zelleneinheit The channel of the NAND cell unit 131 131 ist in dem Halbleitersubstrat is in the semiconductor substrate 100-1 100-1 zwischen den Auswahltransistoren SST und GST ausgebildet. formed between the selection transistors SST and GST. Bei dieser beispielhaften Ausführungsform besitzt jeder der Speicherzellentransistoren MC0 bis MCn – 1 ein Steuergate In this exemplary embodiment, each of the memory cells MC0 transistors has to MCn - 1, a control gate 11 11 , . 21 21 , . 31 31 , . 41 41 , . 51 51 und ein Floating-Gate and a floating gate 10 10 , . 20 20 , . 30 30 , . 40 40 , . 50 50 , die über dem in dem Halbleitersubstrat That over the in the semiconductor substrate 100 100 gebildeten Kanal der NAND-Zelleneinheit formed channel of the NAND cell unit 131 131 ausgebildet sind. are formed. Der Kanal der NAND-Zelleneinheit The channel of the NAND cell unit 111 111 kann von den Kanälen anderer benachbarter NAND-Zelleneinheiten durch Grabenisolation (STI) (nicht dargestellt) isoliert sein, wodurch die Leckage von elektrischem Strom zwischen benachbarten Halbleitervorrichtungskomponenten verhindert wird. can from the channels of other adjacent NAND cell units by grave isolation (STI) (not shown) may be isolated, whereby the leakage of electricity is prevented between adjacent semiconductor device components.
  • Ein erster (unterer) lokaler Kanal Ch1 mit einem ersten Kanalpotential Vch1 ist von einem zweiten (unteren) lokalen Kanal Ch2 mit einem zweiten Kanalpotential Vch2 durch einen Speicherzellentransistor isoliert, an dessen Steuergate eine geringe Span nung Vcutoff (Vss, 0 V) angelegt ist. A first (lower) local channel Ch1 with a first channel potential Vch1 with a second channel potential Vch2 isolated from a second (lower) local channel Ch2 by a memory cell transistor, a low clamping voltage Vcutoff to its control gate (Vss, 0 V) ​​is applied. Die geringe Spannung Vcutoff wird an die Steuergateleitung eines Speicherzellentransistors (z. B. WL<i – 2>) angelegt, der auf der Seite der gemeinsamen Sourceleitung CSL des ausgewählten Speicherzellentransistors (WL<i>) liegt, um so den Speicherzellentransistor (z. B. WL<i – 2>) auszuschalten. The low voltage Vcutoff is applied to the control gate line of a memory cell transistor (e.g., WL <i - 2>.) Is applied, which is on the side of the common source line CSL of the selected memory cell transistor (WL <i>), so the memory cell transistor (eg. B. WL <i - 2> oFF). Beispielsweise wird eine Programmierspannung Vpgm an das Steuergate For example, a programming voltage Vpgm is applied to the control gate 40 40 des ausgewählten Speicherzellentransistors (WL<i>) angelegt und wird eine mittlere Spannung Vpass an die Steuergates (z. B. of the selected memory cell transistor (WL <i>) is applied and an intermediate voltage Vpass to the control gates (z. B. 10 10 , . 30 30 , . 50 50 ) der nicht ausgewählten Speicherzellentransistoren (WL<i>, ... WL<i – 3>, WL<i – 1>, WL<i + 1>, WL<I + 2> ... WL<31>) angelegt. ) Of the non-selected memory cell transistors (WL <i>, ... WL <i - 3>, WL <i - 1>, ... WL <31>) applied WL <i + 1> WL <I + 2> ,
  • Eine Programmierspannung Vpgm (z. B. 20 V) wird an die Steuergateleitung (WL<i>) des ausgewählten Speicherzellentransistors angelegt, und die geringe Spannung Vcutoff (z. B. Vss, 0 V), die einen Speicherzellentransistor ausschaltet, wird an die Steuergateleitungen (z. B. WL<i – 2>) des Speicherzellentransistors A programming voltage Vpgm (for. Example, 20 V) is applied to the control gate line (WL <i>) of the selected memory cell transistor, and low voltage Vcutoff (z. B. Vss, 0 V), which turns off a memory cell transistor is applied to the control gate lines (. eg WL <i - 2>) of the memory cell transistor 20 20 angelegt, der den ersten lokalen Kanal Ch1 von dem zweiten lokalen Kanal Ch2 isoliert (lokalisiert). applied, the first local channel Ch1 of the second local channel Ch2 isolated (localized). Eine mittlere Spannung Vpass zwischen Vpgm und Vcutoff (Vss) (z. B. 5 V oder 10 V) wird an die nicht ausgewählten Steuergateleitungen (z. B. WL<i – 3>, WL<i – 1>, WL<I + 1>) angelegt. An intermediate voltage Vpass between Vpgm and Vcutoff (Vss) (. For example, 5 V or 10 V) is (to the unselected control gate lines, for example, WL <i - 3>., WL <i - 1>, WL <I + 1>) is created. Jedes der Kanalpotentiale Vch1 und Vch2 wird induziert durch kapazitive Kopplung der Spannungen Vpgm, Vpass, die an die Steuergates innerhalb des jeweiligen Bereiches angelegt sind. Each of the channel potentials Vch1 and Vch2 induced by capacitive coupling of the voltages Vpgm, Vpass, which are applied to the control gates within the respective range. Insbesondere wird das zweite Kanalpotential Vch2 gekennzeichnet durch Gleichung 1: Specifically, the second channel potential Vch2 is characterized by Equation 1:
    Figure 00180001
    wobei q die Anzahl von Speicherzellentransistoren ist, bei denen die Durchgangsspannung Vpass an deren Steuergates (z. B. where q is the number of memory cell transistors, wherein the pass voltage Vpass (at their control gates z. B. 30 30 , . 50 50 ) angelegt ist, innerhalb des zweiten Kanals Ch2; is applied), within the second channel Ch2; und N die Gesamtanzahl von Speicherzellen innerhalb des zweiten Kanals Ch2 ist. and N is the total number of memory cells within the second channel Ch2. Gemäß Gleichung 1, je näher der ausgewählte Speicherzellentransistor, der programmiert (Vpgm) wird, an der String-Auswahlleitung SSL ist, desto geringer wird die Gesamtanzahl N der Speicherzellen innerhalb des zweiten Kanals Ch2, und somit wird das zweite Kanalpotential Vch2 größer. According to equation 1, the closer the selected memory cell transistor is programmed (Vpgm) is, is attached to the string selection line SSL, the smaller the total number N of the memory cells within the second channel CH2, and thus the second channel potential Vch2 becomes larger.
  • Die Potentialdifferenz Vch2 minus Vch1 zwischen den Kanalpotentialen Vch1 und Vch2 der beiden Bereiche, dem ersten Kanal Ch1 und dem zweiten Kanal Ch2, erzeugt ein elektrisches Feld und der Effekt heißer Ladungsträger (HCE) kann verstärkt werden und Soft-Programmierungsfehler (Programmierstörungsfehler) können aufgrund des HCE stattfinden. The potential difference Vch2 minus Vch1 between the channel potentials Vch1 and Vch2 of the two regions, the first channel Ch1 and the second channel Ch2, generates an electric field and the effect of hot carriers (HCE) can be amplified and soft programming error (program disturb failure) can due to the HCE take place. Somit, je näher der ausgewählte Speicherzellentransistor, der programmiert (Vpgm) wird, an der String-Auswahlleitung SSL ist, desto mehr Soft-Programmierungsfehler (Programmierstörungsfehler) aufgrund von HCE können auftreten. Thus, the closer the selected memory cell transistor is programmed (Vpgm) is, is attached to the string selection line SSL, the more soft-programming error (program disturb failure) due to HCE may occur. Die Soft-Programmierungsfehler (Programmierstörungsfehler) aufgrund des Effektes heißer Ladungsträger (HCE) können auftreten, wenn die Differenz (Vch2 – Vch1) zwischen den Kanalpotentialen Vch1 und Vch2 größer als V CHE , die kritische Spannung zum Erzeugen des Effektes heißer Ladungsträger (HCE), ist. The soft programming error (program disturb failure) due to the effect of hot carriers (HCE) may occur when the difference (Vch2 - Vch1) between the channel potentials Vch1 and Vch2 greater than V CHE, the critical voltage to generate the effect of hot carriers (HCE), is. Somit ist es wünschenswert, die Differenz (Vch2 – Vch1) zwischen den Kanalpotentialen Vch1 und Vch2 in Übereinstimmung mit der in Gleichung 2 ausgedrückten Bedingung zu steuern: Thus, it is desirable that the difference (Vch2 - Vch1) to control between the channel potentials Vch1 and Vch2 in accordance with the condition expressed in Equation 2: Vch2 – Vch1 < V CHE , [Gleichung 2] Vch2 - Vch1 <V CHE [Equation 2] wobei V CHE gleich der kritischen Spannung zum Erzeugen von Fehlern aufgrund des Effektes heißer Ladungsträger (HCE) ist. wherein V CHE is equal to the critical voltage to generate errors due to the effect of hot carriers (HCE).
  • Gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung ist ein Spannungs-Alpha (α wie in Vcc – α, Vcc + α, die weiter unten beschrieben werden), ein Wert, der ausreichend ist, um Vch2 ausreichend an Vch1 anzunähern, derart dass Gleichung 2 erfüllt ist. According to an exemplary embodiment of the present invention is a voltage-Alpha (α as in Vcc - α, Vcc + α, which will be described further below), a value which is sufficient to approximate Vch2 sufficient to Vch1, so that Equation 2 is satisfied is.
  • Bezugnehmend auf Referring to 2 2 beinhaltet eine Flashspeichervorrichtung includes a flash memory device 100 100 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung ein Array according to an exemplary embodiment of the present invention, an array 130 130 von NAND-Zelleneinheiten (NAND-Strings) of NAND cell units (NAND strings) 131 131 sowie eine Peripherieschaltung mit Span nungsversorger and a peripheral circuit test with voltage utilities 110 110 , X(Zeilen)-Decoder , X (row) decoder 120 120 , Page-Puffer Page buffer 140 140 , Steuerlogik , Control logic 150 150 und Setup-Datenspeichereinheit and setup data storage unit 160 160 . ,
  • Das Speicherzellenarray The memory cell array 130 130 umfasst NAND-Zelleneinheiten, Wortleitungen WL<> und n Bitleitungen BL<0> bis BL<n – 1>. includes NAND cell units, word lines WL <> and n bit lines BL <0> to BL <n - 1>. Das Speicherzellenarray The memory cell array 130 130 enthält weiter eine Mehrzahl von m Bitleitungen BL<> (BL<0>, BL<1>, ... BM<m – 1>), die mit den String-Auswahltransistoren SST in den NAND-Zelleneinheiten verbunden sind. further comprising a plurality of bit lines BL m <> contains (BL <0>, BL <1>, ... BM <m - 1>), which are connected to the string selection transistors SST in the NAND cell units. Das Speicherzellenarray The memory cell array 130 130 enthält eine Mehrzahl (c·n·m, wobei c die Anzahl von NAND-Zelleneinheiten in jeder Spalte ist, und wobei n die Anzahl von Wortleitungen/Speicherzellentransistoren in jeder NAND-Zelleneinheit ist) von Speicherzellentransistoren MC<>. includes a plurality (c * n * m, where c is the number of NAND cell units in each column, and wherein the number of word lines / n memory cell transistors in each NAND cell unit) of memory cell transistors MC <>.
  • Die Peripherieschaltungen The peripheral circuits 110 110 , . 120 120 , . 140 140 , . 150 150 und and 160 160 arbeiten derart zusammen, dass sie Vorspannungen an die NAND-Zelleneinheiten work together such that they bias voltages to the NAND cell units 131 131 anlegen, welche in dem NAND-Zellenarray Creating which in the NAND cell array 130 130 programmiert werden, was zu einer näherungsweisen Angleichung von benachbarten Kanalpotentialen Vch1 und Vch2 in den NAND-Zelleneinheiten be programmed, resulting in an approximate alignment of adjacent channel potentials Vch1 and Vch2 in the NAND cell units 131 131 führt und was Soft-Programmierungsfehler (Programmierstörungsfehler) aufgrund des Effektes heißer Ladungsträger (HCE) verhindert oder minimiert. leads and which soft-programming error (program disturb failure) due to the effect of hot carriers (HCE) is prevented or minimized. Während jeder Programmierungsoperation an bestimmten Wortleitungen WL<> der Flashspeichervorrichtung During each programming operation of certain word lines WL <> the flash memory device 100 100 gemäß dieser beispielhaften Ausführungsform der Erfindung kann die Spannungsdifferenz zwischen benachbarten lokalen Kanalpotentialen Vch1 und Vch2 in den NAND-Zelleneinheiten according to this exemplary embodiment of the invention, the voltage difference between adjacent local channel potentials Vch1 Vch2 and may be in the NAND cell units 131 131 ausreichend verringert werden derart, dass Soft-Programmierungsfehler (Programmierstörungsfehler) aufgrund des Effektes heißer Ladungsträger (HCE) verhindert werden. be sufficiently reduced so that soft programming error (program disturb failure) due to the effect of hot carriers (HCE) are prevented.
  • Der Spannungsversorger The voltage supplier 110 110 enthält einen String-Auswahlspannungs(Vssl)-Generator contains a string selection voltage (VSSL) generator 111 111 , einen Programmierspannungs(Vpgm)-Generator , A programming voltage (Vpgm) generator 112 112 sowie einen Durchgangsspannungs(Vpass)-Generator and a passage-voltage (Vpass) generator 113 113 . , Der String-Auswahlspannungs(Vssl)-Generator 111 ist dafür eingerichtet, sequentiell verschiedene String-Auswahlspannungen (Vssl), wie z. The string selection voltage (VSSL) generator 111 is adapted to sequentially different string selection voltages (VSSL) such. B. Vcc, Vcc + α und Vcc – α, die an die String-Auswahlleitungen (SSLs) und an die Steuergates der String-Auswahltransistoren SST in den NAND-Zelleneinheiten B. Vcc, Vcc and Vcc + α - α applied to the string selection lines (SSLs) and to the control gates of the string selection transistors SST in the NAND cell units 131 131 angelegt werden sollen, zu erzeugen. to be applied to produce.
  • Der Programmierspannungs(Vpgm)-Generator The programming voltage (Vpgm) generator 112 112 und der Durchgangsspannungs(Vpass)-Generator and the through-voltage (Vpass) generator 113 113 erzeugen Vorspannungen zum Anlegen über den X(Zeilen)-Decoder generate bias voltages for applying across the X (row) decoder 120 120 und über die Steuerleitungen (Wortleitungen WL<>), die mit den Steuergates der ausgewählten Speicherzellentransistoren WL<i> bzw. mit nicht ausgewählten Speicherzellentransitoren in den NAND-Zelleneinheiten and via the control lines (word lines WL <>) associated with the control gates of selected memory cell transistors WL <i> or with unselected Speicherzellentransitoren in the NAND cell units 131 131 in dem Array in the array 130 130 verbunden sind. are connected.
  • Der X(Zeilen)-Decoder The X (row) decoder 120 120 legt von dem Spannungsversorger backed by the voltage supplier 110 110 erzeugte Steuerspannungen Vpgm, Vpass, Vss, Vssl an Wortleitungen WL<0> bis WL<n – 1> und Auswahlleitungen SSL, GSL in dem Array generated control voltages Vpgm, Vpass, Vss, VSSL to word lines WL <0> to WL <n - 1> and select lines SSL, GSL in the array 130 130 basierend auf einer empfangenen Zeilenadresse an. based on to a received row address. Gemäß der vorliegenden Ausführungsform der Erfindung kann der X(Zeilen)-Decoder According to the present embodiment of the invention, the X (row) decoder 120 120 Steuerspannungen Vpgm, Vpass, Vss, Vssl an die Steuerleitungen während einer Programmieroperation gemäß einem Erased-Area-Selbstverstärkungs(EASB)-System liefern, zum Ermöglichen des sequentiellen Programmierens von Daten an ausgewählten Wortleitungen WL<i> beginnend von der ersten Wortleitung WL<0> auf der Seite der gemeinsamen Sourceleitung CSL in den NAND-Zelleneinheiten Control voltages Vpgm, Vpass, Vss, VSSL to the control lines during a programming operation according to an Erased Area Self-boosting (EASB) supply system, for enabling the sequential programming of data to selected word lines WL <i> starting from the first word line WL <0 > on the side of the common source line CSL in the NAND cell units 131 131 wie oben beschrieben. as described above. Die Programmspannung Vpgm wird an die Steuergates der ausgewählten Speicherzellentransistoren WL<i> angelegt während eine geringe Spannung Vcutoff (Vss) an die Steuergates der Speicherzellentransistoren WL<i – 2> angelegt wird, die auf der Seite der gemeinsamen Sourceleitung CSL des ausgewählten Speicherzellentransistors WL<i> liegen. The program voltage Vpgm is applied to the control gates of selected memory cell transistors WL <i> while a low voltage Vcutoff (Vss) to the control gates of memory cell transistors WL <i - 2> is applied on the side of the common source line CSL of the selected memory cell transistor WL < i lie>. Die mittlere Durchgangsspannung Vpass wird an die anderen (nicht WL<i – 2>) nicht ausgewählten Speicherzellentransistoren angelegt. The average pass voltage Vpass is applied to the other (not WL <i - 2>) applied non-selected memory cell transistors. Somit wird in jeder NAND-Zelleneinheit Thus, in each NAND cell unit 131 131 in dem gleichen Speicherblock des Arrays in the same memory block of the array 130 130 ein erster (unterer) lokaler Kanal Chi gebildet auf einer Seite des Speicherzellentransistors WL<i – 2> während ein zweiter (oberer) lokaler Kanal Ch2 auf der anderen Seite des Speicherzellentransistors WL<i – 2> gebildet wird, wie in a first (lower) local channel Chi formed <i - 2> on one side of the memory cell transistor WL local while a second (upper) channel CH2 on the other side of the memory cell transistor WL <i - 2> is formed as shown in 1 1 gezeigt ist. is shown.
  • Die Page-Pufferschaltung The page buffer circuit 140 140 ist mit den NAND-Zelleneinheiten with the NAND cell units 131 131 in dem Speicherzellenarray in the memory cell array 130 130 über die Mehrzahl von m Bitleitungen BL<0> bis BL<n – 1> verbunden. over the plurality of m bit lines BL <0> through BL <n - 1>, respectively. Die Page-Pufferschaltung The page buffer circuit 140 140 schreibt empfangene Zufallsdaten an die Mehrzahl von m Bitleitungen BL<0> bis BL<n – 1> und liest in den NAND-Zellenein heiten writes received random data to the plurality of bit lines BL m <0> through BL <n - 1>, and reads in the NAND Zellenein units 131 131 gespeicherte Zufallsdaten unter Verwendung der Mehrzahl von m Bitleitungen BL<0> bis BL<m – 1>. stored random data using the plurality of m bit lines BL <0> to BL <m - 1>. Die Page-Pufferschaltung The page buffer circuit 140 140 arbeitet abwechselnd als eine Schreibtreibereinheit während des Schreib(Programmier)-Betriebsmodus und als eine Leseverstärkereinheit während des Lese-Betriebsmodus. works alternately as a write driver unit during the write (programming) mode of operation and as a sense amplifier unit during the read mode of operation. Während des Schreib(Programmier)-Betriebsmodus kann die Page-Pufferschaltung During the write (program) mode of operation, the page buffer circuit 140 140 in herkömmlicher Art und Weise eine Versorgungsspannung (Vcc) an die Bitleitungen BL<> liefern, die mit Speicherzellentransistoren verbunden sind, um programmiergehemmt zu sein (mit „1”-Daten beschrieben) und die mit einem ersten vorbestimmten Satz von Wortleitungen (z. B. WL<0> ≤ WL<i> ≤ WL<21>; x = 22) verbunden sind. a supply voltage in a conventional manner supply (Vcc) to the bit lines BL <>, which are connected to memory cell transistors to be programmed inhibited to be ( "1" data is described) and the (with a first predetermined set of word lines z. B . WL <0> ≤ WL <i> ≤ WL <21>; x = 22 are connected). In diesem Fall ist die Injektion von Elektronen in dem Fall von „1”-Daten gehemmt (sogenannte Programmierhemmung, „1”-Programmierung oder „1”-Schreiben). In this case, the injection of electrons in the case of "1" data is inhibited (so-called programming inhibition, "1" -programming or "1" -Write). Während des Schreib(Programmier)-Betriebsmodus kann die Page-Pufferschaltung During the write (program) mode of operation, the page buffer circuit 140 140 eine Massespannung (GND, 0 V) an die Bitleitungen BL<> liefern, die mit den zu programmierenden (mit „0”-Daten zu beschreibenden) Speicherzellentransistoren verbunden sind. a ground voltage (GND, V 0) deliver to the bit lines BL <>, the ( "0" data to be written to) memory cell transistors are connected to the track to program. Somit steuert die Page-Pufferschaltung Thus, the page buffer circuit controls 140 140 während des Schreibens von Zufallsdaten in die Speicherzellentransistoren die Spannung, die über das Floating-Gate jedes Speicherzellentransitors in der NAND-Zelleneinheit during the writing of random data into the memory cell transistors, the voltage on the floating gate of each Speicherzellentransitors in the NAND cell unit 131 131 entwickelt ist, der gemäß seinem Zufallsdatenwert zu programmieren ist. is designed to be programmed according to its random data.
  • 3 3 zeigt einen Schaltplan der NAND-Zelleneinheit shows a circuit diagram of the NAND cell unit 131 131 aus out 2 2 sowie eine Tabelle von Vorspannungen (Vcc ± α), die dabei an den String-Auswahltransistor SST während des Schreib(Programmier)-Betriebsmodus der Flashspeichervorrichtung and a table of bias voltages (Vcc ± α), which thereby the string selection transistor SST during the write (programming) mode of operation of the flash memory device 100 100 aus out 2 2 angelegt sind. are applied.
  • 4 4 ist ein Zeitdiagramm, welches das Anlegen der Vorspannung Vcc + α aus is a timing diagram showing the application of the bias α of Vcc + 3 3 an die String-Auswahlleitungen (SSL) und an die Steuergates der String-Auswahltransistoren SST in den NAND-Zelleneinheiten to the string selection lines (SSL) and to the control gates of the string selection transistors SST in the NAND cell units 131 131 in dem Array in the array 130 130 sowie die resultierende Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 in den NAND-Zelleneinheiten and the resultant approximation of the adjacent channel potentials Vch1 and Vch2 in the NAND cell units 131 131 aus out 2 2 veranschaulicht. illustrated.
  • 5 5 ist ein Zeitdiagramm, das das Anlegen der Vorspannung Vcc – α aus is a timing diagram showing the application of the bias voltage Vcc - α from 3 3 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung und die resul tierende näherungsweise Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit according to an exemplary embodiment of the present invention, and the resul animal end approximately approximation of the adjacent channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 aus out 2 2 darstellt. represents.
  • Bezugnehmend auf die Referring to the 3 3 , . 4 4 und and 5 5 erzeugt der String-Auswahlspannungs(Vssl)-Generator produces the string selection voltage (VSSL) generator 111 111 gemäß einer beispielhaften Ausführungsform der Erfindung während des Schreib(Programmier)-Betriebsmodus vorbestimmte String-Auwahlspannungen (Vssl), die sequentiell an die String-Auswahlleitungen (SSL) und an die Steuergates der String-Auswahltransistoren SST in den NAND-Zelleneinheiten according to an exemplary embodiment of the invention during the write (programming) mode of operation predetermined string Auwahlspannungen (VSSL) which sequentially applied to the string selection lines (SSL) and to the control gates of the string selection transistors SST in the NAND cell units 131 131 in dem Array in the array 130 130 angelegt werden sollen. are to be created. Das Kanalpotential (die Kanalspannung) Vch2 wird verringert durch das oder während des Anlegens von vorbestimmten String-Auswahlspannungen (Vssl) an die String-Auswahlleitungen (SSL) und an die Steuergates der String-Auswahltransistoren SST in den NAND-Zelleneinheiten The channel potential (the channel voltage) Vch2 is reduced by or during the application of predetermined string selection voltages (VSSL) to the string selection lines (SSL) and to the control gates of the string selection transistors SST in the NAND cell units 131 131 aus out 2 2 . ,
  • Bezugnehmend auf Referring to 4 4 wird bei einem ersten beispielhaften Verfahren die Vorspannung Vcc und dann die Vorspannung Vcc + α an die String-Auswahlleitungen (SSL) und an die Steuergates der String-Auswahltransistoren SST in den NAND-Zelleneinheiten is in a first exemplary method, the bias voltage Vcc and the bias voltage Vcc + α to the string selection lines (SSL) and to the control gates of the string selection transistors SST in the NAND cell units 131 131 in dem Array in the array 130 130 angelegt. created.
  • Während einer Vorladezeitspanne t1–t2 werden die String-Auswahlleitungen (SSL) und die Steuergates der String-Auswahltransistoren SST auf die Spannung Vcc angehoben. During a pre-charge period t1-t2, the string selection lines (SSL) and the control gates of the string selection transistors SST are raised to the voltage Vcc. Der Kanal wird vorgeladen bis die String-Auswahltransistoren SST ausgeschaltet sind (Vcc – Vth). The channel is precharged to the string selection transistors SST are off (Vcc - Vth). Die gemeinsame Source-Leitung (CSL) und die Steuergates der Masseauswahltransistoren GST werden auf V CSL angehoben während alle Steuergates aller mit allen Wortleitungen WL<> verbundenen Speicherzellentransistoren geerdet werden. The common source line (CSL) and the control gates of the ground selection transistors GST are to V CSL raised all <> connected memory cell transistors are grounded with all the word lines WL while all the control gates. Folglich steigen das Potential Vch1 des ersten Kanals und das Potential Vch2 des zweiten Kanals beide leicht an. Consequently, the potential Vch1 the first channel and the potential of the second channel ch2 both increase slightly.
  • Während einer Vorprogrammierungs-Zeitspanne t2–t3 werden die Steuergates aller mit allen Wortleitungen WL<> außer der Wortleitung WL<1 – 2> verbundenen Speicherzellentransistoren auf die mittlere Durchgangsspannung Vpass angehoben. During a preprogramming time t2-t3 the control gates are all in addition to the word line WL with all the word lines WL <> - raised the memory cells connected transistors on the average pass voltage Vpass <1 2>. Folglich steigen das Potential Vch1 des ersten Kanals und das Potential Vch2 des zweiten Kanals beide aufgrund der kapazitiven Kopplung mit der mittleren Durchgangsspannung Vpass an. Consequently, the potential Vch1 the first channel and the potential of the second channel ch2 both due to the capacitive coupling with the central passageway voltage Vpass to rise.
  • Während einer Programmierungs-Zeitspanne t3–t4 werden die String-Auswahlleitungen (SSL) und die Steuergates der String-Auswahltransistoren SST gepulst auf die verstärkte Spannung Vcc + α angehoben, und werden die Steuergates der mit der Wortleitung WL<i> verbundenen Speicherzellentransistoren auf die hohe Programmierspannung Vpgm angehoben. During a programming period t3-t4, the string select lines (SSL) and the control gates of the string select transistors SST are pulsed + raised α to the boosted voltage Vcc, and the control gates of the <i> memory cell transistors connected to the word line WL to the high programming voltage Vpgm raised. Die String-Auswahltransistoren SST werden durch die erhöhte Spannung eingeschaltet und das Potential Vch2 des zweiten Kanals ist elektrisch mit der Bitleitung (Vcc) verknüpft. The string selection transistors SST are turned on by the increased voltage, and the potential of the second channel ch2 is electrically connected to the bit line (Vcc) linked. Da die verstärkte Spannung Vcc + α gepulst an die String-Auswahlleitungen (SSL) und an die Steuergates der String-Auswahltransistoren SST während der Zeitspanne t3–t4 angelegt wird, steigt das Potential Vch2 des zweiten Kanals nicht weiter während der Zeitspanne t3–t5 an trotz der kapazitiven Kopplung mit der hohen Programmierspannung Vpgm auf der Wortleitung WL<i>, und die Folge ist näherungsweise Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 in den NAND-Zelleneinheiten Since the amplified voltage Vcc + α pulsed to the string selection lines (SSL) and applied to the control gates of the string selection transistors SST during the time period t3-t4, the potential Vch2 the second channel does not increase further during the time period t3-t5 despite the capacitive coupling with the high programming voltage Vpgm to the word line WL <i>, and the result is approximately the approximation of the adjacent channel potentials Vch1 and Vch2 in the NAND cell units 131 131 in in 2 2 . ,
  • Bezugnehmend auf Referring to 5 5 wird bei einem alternativen Verfahren nur die Vorspannung Vcc – α an die String-Auswahlleitungen (SSL) und an die Steuergates der String-Auswahltransistoren SST in den NAND-Zelleneinheiten only the bias voltage Vcc in an alternative method - α to the string selection lines (SSL) and to the control gates of the string selection transistors SST in the NAND cell units 131 131 in dem Array in the array 130 130 angelegt. created.
  • Während einer Vorlade-Zeitspanne t1–t2 werden die String-Auswahlleitungen (SSL) und die Steuergates der String-Auswahltransistoren SST auf der Spannung Vcc – α angehoben (und bis zur Zeit t5 gehalten), und die gemeinsame Sourceleitung (CSL) und die Steuergates der Masseauswahltransistoren GST werden auf V CSL angehoben während alle Steuergates aller mit allen Wortleitungen WL<> verbundenen Speicherzellentransistoren geerdet werden. During a precharge time period t1-t2, the string selection lines (SSL) and the control gates of the string selection transistors SST are at the voltage Vcc - α increased (and until the time t5 maintained), and the common source line (CSL) and the control gates the ground selection transistors GST are to V CSL raised all <> connected memory cell transistors are grounded with all the word lines WL while all the control gates. Folglich steigen das Potential Vch1 des ersten Kanals und das Potential Vch2 des zweiten Kanals beide leicht an. Consequently, the potential Vch1 the first channel and the potential of the second channel ch2 both increase slightly.
  • Während einer Vor-Programmierungs-Zeitspanne t2–t3 werden die Steuergates aller mit allen Wortleitungen WL<> außer mit der Wortleitung WL<i – 2> verbundenen Speicherzellentransistoren auf die mittlere Durchgangsspannung Vpass angehoben. During a pre-programming period t2-t3, the control gates are all but to the word line WL with all the word lines WL <> <i - 2> increased memory cells connected transistors on the average pass voltage Vpass. Der Kanal wird vorgeladen bis die String-Auswahltransistoren SST durch die Spannung Vcc – Vth – a ausgeschaltet werden. The channel is precharged to the string selection transistors SST by the voltage Vcc - be turned a - Vth. Das Potential des Kanals ist relativ geringer als in dem Fall, in dem die String-Auswahltransistoren SST auf der Spannung Vcc – Vth sind. The potential of the channel is relatively lower than the case in which the string selection transistors SST of the voltage Vcc - Vth are. Folglich steigen das Potential Vch1 des ersten Kanals und das Potential Vch2 des zweiten Kanals beide aufgrund der kapazitiven Kopplung mit der mittleren Durchgangsspannung Vpass an. Consequently, the potential Vch1 the first channel and the potential of the second channel ch2 both due to the capacitive coupling with the central passageway voltage Vpass to rise.
  • Während einer Programmierzeitspanne t3–t4 bleiben die String-Auswahlleitungen (SSL) und die Steuergates der String-Auswahltransistoren SST auf der Spannung Vcc – α und werden die Steuergates der Speicherzellentransistoren, die mit den Wortleitungen WL<i> verbunden sind, auf die hohe Programmierspannung Vpgm angehoben. During a programming period t3-t4, the string select lines (SSL) and the control gates of the string select transistors remain SST at voltage Vcc - α and the control gates of memory cell transistors connected to the word lines WL <i>, the high programming voltage Vpgm raised. Die Selbstverstärkung des zweiten Kanals Ch2 wird verringert durch die relativ geringe Vorladespannung Vcc – α während der Vorladezeitspanne t2–t3. The self-boosting of the second channel Ch2 is decreased by the relatively small precharge voltage Vcc - α during the pre-charge period t2-t3. Da die Spannung Vcc – α an die String-Auswahlleitungen (SSL) und an die Steuergates der String-Auswahltransistoren SST während der Zeitspanne t2–t5 angelegt wird, steigt das Potential Vch2 des zweiten Kanals nicht so stark an als es ansonsten während der Zeitspanne t3–t5 aufgrund der kapazitiven Kopplung mit der hohen Programmierspannung Vpgm auf der Wortleitung WL<i> würde, und die Folge ist eine näherungsweise Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 in den NAND-Zelleneinheiten Since the voltage Vcc - α to the string selection lines (SSL) and is applied to the control gates of the string selection transistors SST during the time period t2-t5, increases the potential Vch2 of the second channel is not as strong as it otherwise during the time period t3 -T5 due to capacitive coupling with the high programming voltage Vpgm to the word line WL <i> would, and the result is an approximate alignment of adjacent channel potentials Vch1 and Vch2 in the NAND cell units 131 131 in in 2 2 . , Somit richtet sich die Differenz (Vch2 – Vch1) zwischen den Kanalpotentialen Vch1 und Vch2 nach der in Gleichung 2 ausgedrückten Bedingung. Thus, the difference (Vch2 - Vch1) oriented between the channel potentials Vch1 and Vch2 after expressed in Equation 2 condition.
  • Wiederum Bezug nehmend auf Referring again to 2 2 steuert die Steuerlogik controls the control logic 150 150 den String-Auswahlspannungs(Vssl)-Generator the string selection voltage (VSSL) generator 111 111 derart, dass er die verschiedenen String-Auswahlspannungen (Vssl) sequentiell ausgibt, z. such that it sequentially outputs the various string selection voltages (VSSL) z. B. Vcc und dann Vcc + α gemäß einem ersten, in B. Vcc and Vcc + α according to a first, in 2 2 gezeigten Verfahren, sowie z. The method shown and z. B. Vcc und dann Vcc – α gemäß einem alternativen, in B. Vcc and Vcc - α according to an alternative, in 5 5 gezeigten Verfahren, die an die String-Auswahlleitungen (SSL) angelegt werden sollen basierend auf in der Setup-Datenspeichereinheit Methods shown to be applied to the string select lines (SSL) based on the setup data storage unit 260 260 gespeicherten Wortleitungsinformation WL<x>. stored wordline information WL <x>.
  • Während des Schreib(Programmier)-Betriebsmodus, während des Programmierens auf Wortleitungen nahe dem Bitleitungs/SST-Ende der NAND-Zelleneinheit (z. B. WL<22> ≤ WL<i> ≤ WL<31>; x = 22), aktiviert die Steuerlogik During the write (programming) mode of operation, during programming on word lines close to the bit line / SST-end of the NAND cell unit (. Eg WL <22> ≤ WL <i> ≤ WL <31>; x = 22) activates the control logic 150 150 den String-Auswahlspannungs(Vssl)-Generator the string selection voltage (VSSL) generator 111 111 derart, dass er die verschiedenen String-Auswahlspannungen (Vssl) sequentiell ausgibt an die String-Auswahlleitung SSL, die mit den String-Auswahltransistoren SST in den zu programmierenden NAND-Zelleneinheiten such that it sequentially outputs the various string selection voltages (VSSL) to the string selection line SSL, the string selection transistors SST in the to be programmed NAND cell units 131 131 verbunden ist, um die benachbarten lokalen Kanalpotentiale Vch1 und Vch2 in den NAND-Zelleneinheiten is connected to the adjacent local channel potentials Vch1 and Vch2 in the NAND cell units 131 131 näherungsweise anzugleichen. approximately equalize. Während des Schreib(Programmier)-Betriebsmodus, während des Programmierens auf Wortleitungen fern von dem Bitleitungsende der NAND-Zelleneinheit (z. B. WL<1> ≤ WL<i> ≤ WL<21>; x = 22), steuert die Steuerlogik During the write (programming) mode of operation, during programming on word lines away from the Bitleitungsende the NAND cell unit (for example, WL <1> ≤ WL <i> ≤ WL <21>;. X = 22), controls the control logic 150 150 den String-Auswahlspannungs(Vssl)-Generator the string selection voltage (VSSL) generator 111 111 derart, dass er die verschiedenen String-Auswahlspannungen (Vssl) nicht sequentiell ausgibt, sondern nur eine volle Leistungsversorgungsspannung (Vcc) an die String-Auswahlleitung SSL liefert, die mit den String-Auswahltransistoren SST in den zu programmierenden NAND-Zelleneinheiten such that it does not sequentially outputs the various string selection voltages (VSSL), but only a full power supply voltage (Vcc) to the string select line SSL provides, with the string selection transistors SST in the to be programmed NAND cell units 131 131 verbunden ist. connected is.
  • Die Setup-Datenspeichereinheit The setup data storage unit 160 160 speichert Information, welche die Wortleitung(en) WL<x> (z. B. x = 22) identifiziert, für die Soft-Programmierungsfehler (Programmierstörungsfehler) aufgrund des Effektes heißer Ladungsträger herkömmlich auftreten können, und sendet diese Information x an die Steuerlogik stores information indicating the word line (s) WL <x> identified (z. B. x = 22) for the soft programming errors (program disturbance errors) may occur commonly due to the effect of hot carriers, and sends this information x to the control logic 150 150 während des Einschaltens oder der Systeminitialisierung. during power-up or system initialization. Solche die Wortleitungen WL<x> identifizierende Information x kann abgeschätzt oder experimentell gemessen sowie in der Setup-Datenspeichereinheit Such word lines WL x can <x> identifying information estimated or measured experimentally and in the setup data storage unit 160 160 auf einer Vorrichtungsteststufe gespeichert werden. are stored on a device test level. Alternativ kann solch eine Information x in einem bestimmten Bereich des Speicherzellenarrays Alternatively, such information can x in a particular area of ​​the memory cell arrays 130 130 (Setup-Datenbereich (Setup data area 535 535 wie in as in 17 17 gezeigt) gespeichert und in die Setup-Datenspeichereinheit shown) and stored in the setup data storage unit 160 160 während des Einschaltens oder bei der Systeminitialisierung kopiert werden. copied during power-up or during system initialization.
  • 6 6 ist ein Blockdiagramm der Flashspeichervorrichtung is a block diagram of the flash memory device 200 200 mit Peripherieschaltung with peripheral circuit 110 110 , . 120 120 , . 240 240 , . 250 250 und and 160 160 , die dafür eingerichtet ist, benachbarte lokale Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit Which is adapted for adjacent local channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 aus out 1 1 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung näherungsweise anzugleichen. according to another exemplary embodiment of the present invention to align approximately.
  • Bezug nehmend auf Referring to 6 6 beinhaltet eine Flashspeichervorrichtung includes a flash memory device 200 200 gemäß einer zweiten beispielhaften Ausführungsform der vorliegenden Erfindung ein Array according to a second exemplary embodiment of the present invention, an array 130 130 aus NAND-Zelleneinheiten (NAND-Strings) from NAND cell units (NAND strings) 131 131 sowie eine Peripherieschaltung mit Spannungsversorger and a peripheral circuit voltage supplier 110 110 , X(Zeilen)-Decoder , X (row) decoder 120 120 , Page-Puffer Page buffer 240 240 , Steuerlogik , Control logic 250 250 und Setup-Datenspeichereinheit and setup data storage unit 160 160 . ,
  • Die Peripherieschaltungen The peripheral circuits 110 110 , . 120 120 , . 140 140 , . 150 150 und and 160 160 arbeiten derart zusammen, dass sie Vorspannungen und/oder Bitleitungsspannungen an die NAND-Zelleneinheiten work together such that they bias and / or bit line of the NAND cell units 131 131 , welche in dem NAND-Zellenarray Which in the NAND cell array 130 130 programmiert werden, anlegen, die zu einer näherungsweisen Angleichung von benachbarten lokalen Kanalpotentialen Vch1 und Vch2 in den NAND-Zelleneinheiten be programmed to create, to an approximate alignment of adjacent local channel potentials Vch1 and Vch2 in the NAND cell units 131 131 führen und die Soft-Programmierungsfehler (Programmierstörungsfehler) aufgrund des Effektes heißer Ladungsträger (HCE) verhindern oder minimieren. lead and the soft-programming error (program disturb failure) due to the effect of hot carriers (HCE) prevent or minimize. Während bestimmter Programmieroperationen der Flashspeichervorrichtung gemäß dieser beispielhaften Ausführungsform der Erfindung können Spannungsdifferenzen zwischen benachbarten lokalen Kanalpotentialen Vch1 und Vch2 in den NAND-Zelleneinheiten During certain programming operations of flash memory device according to this exemplary embodiment of the invention, voltage differences between adjacent local channel potentials Vch1 and Vch2 can in the NAND cell units 131 131 ausreichend verringert werden, um Soft-Programmierungsfehler (Programmierstörungsfehler) aufgrund des Effektes heißer Ladungsträger (HCE) zu verhindern. be reduced sufficiently soft programming error (program disturb failure) due to the effect of hot carriers (HCE) to prevent.
  • Der Spannungsversorger The voltage supplier 110 110 kann einen String-Auswahlspannungs(Vssl)-Generator can a string selection voltage (VSSL) generator 111 111 enthalten, der dafür eingerichtet ist, Vcc und Vcc – α als String-Auswahlspannungen (Vssl) zu erzeugen, genauso wie der String-Auswahlspannungs(Vssl)-Generator included which is adapted to Vcc and Vcc - to produce α as a string selection voltages (VSSL), as well as the string selection voltage (VSSL) generator 111 111 in in 2 2 . ,
  • Die Page-Pufferschaltung The page buffer circuit 240 240 ist mit den NAND-Zelleneinheiten with the NAND cell units 131 131 in dem Speicherzellenarray in the memory cell array 130 130 über die Mehrzahl von m Bitleitungen BL<0> bis BL<m – 1> verbunden. over the plurality of m bit lines BL <0> to BL <m - 1> connected. Die Page-Pufferschaltung The page buffer circuit 240 240 besitzt die gleichen Lese/Schreib-Funktionen wie die Page-Pufferschaltung has the same read / write functions such as page buffer circuit 140 140 aus out 2 2 , aber ist weiter dafür eingerichtet, entweder eine volle Bitleitungsspannung Vcc oder eine verringerte Bitleitungsspannung Vcc – α auszugeben auf der Grundlage des Zustands eines Schaltsignals SW von der Steuerlogik but is further adapted to either a full bit line voltage Vcc or a reduced bit line voltage Vcc - α output on the basis of the state of a switching signal SW from the control logic 250 250 . , Während des Schreib(Programmier)-Betriebsmodus schreibt die Page-Pufferschaltung During the write (program) mode of operation writes the page buffer circuit 240 240 empfangene Zufallsdaten an die Mehrzahl von n Bitleitungen BL<0> bis BL<m – 1>. received random data to the plurality of n bit lines BL <0> through BL <m - 1>. Während des Schreib(Programmier)-Betriebsmodus mit einem ersten vorbestimmten Satz von Wortleitungen (z. B. WL<0> ≤ WL<i> ≤ WL<21>) kann die Page-Pufferschaltung During the write (programming) mode of operation with a first predetermined set of word lines (z. B. WL <0> ≤ WL <i> ≤ WL <21>), the page buffer circuit 240 240 herkömmlich eine volle Leistungsversorgungsspannung (Vcc) an die Bitleitungen BL<> liefern, die mit den Speicherzellentransistoren verbunden sind, um programmiergehemmt zu sein (mit „1”-Daten beschrieben). traditionally a full power supply voltage (Vcc) supplied to the bit lines BL <> connected to memory cell transistors to be programmed to be inhibited (with "1" data below). Während des Schreib(Programmier)-Betriebsmodus mit einem zweiten vorbestimmten Satz von Wortleitungen (z. B. WL<22> ≤ WL<i> ≤ WL<31>) kann die Page-Pufferschaltung During the write (programming) mode of operation with a second predetermined set of word lines (z. B. WL <22> ≤ WL <i> ≤ WL <31>), the page buffer circuit 240 240 eine verringerte Leistungsversorgungsspannung (Vcc – α) an die Bitleitungen BL<> liefern, die mit den Speicherzellentransistoren verbunden sind, um programmiergehemmt (mit „1”-Daten beschrieben) zu sein. supply to the bit lines BL <>, which are connected to the memory cell transistors to be programmed inhibited (described as "1" data) - a reduced power supply voltage (Vcc α). Somit, während des Schreibens von Zufalldaten in die Speicherzellentransistoren steuert die Page-Pufferschaltung Thus, while writing random data into the memory cell transistors controls the page buffer circuit 240 240 die Spannung, die über das Floating-Gate jedes zu programmierenden Speicherzellentransistors in der NAND-Zelleneinheit the voltage on the floating gate of each memory cell transistor to be programmed in the NAND cell unit 131 131 entwickelt ist gemäß seines Zufallsdatenwerts. is developed according to its random data value.
  • Die The 7a 7a und and 7b 7b sind Blockdiagramme von Schaltungen, welche die Page-Pufferschaltung are block diagrams of circuits which the page buffer circuit 240 240 in der Flashspeichervorrichtung in the flash memory device 200 200 aus out 6 6 implementieren. to implement. Wenn das Signal SW durch die Steuerlogik When the signal SW by the control logic 250 250 aktiviert ist, z. is activated, z. B. während des Programmierens der Wortleitungen größer als WL<x>, die durch die gespeicherten Inhalte der Setup-Datenspeichereinheit As during programming of the word lines is greater than WL <x> by the stored contents of the setup data storage unit 160 160 angezeigt wird, kann der Setup-VTG-Treiber is displayed, the setup VTG driver can 244 244 die verringerte Spannung Vcc – α als eine Versorgungsspannung an die m Signalspeicher the reduced voltage Vcc - α as a supply voltage to the m latch 241 241 , . 242 242 , . 243 243 ... der Page-Pufferschaltung ... the page buffer circuit 240 240 liefern. deliver. Jeder der m Signalspeicher Each of the m latches 241 241 , . 242 242 , . 243 243 wird entweder eine logische Tiefpegelspannung oder eine logische Hochpegelspannung an seine jeweilige der m Bitleitungen ausgeben in Abhängigkeit von einem Bit der Zufallsbinärdaten, der in ein Signalspeicher gespeichert ist. is either a logic low level voltage or a logic high level voltage to its respective one of the m bit output as a function of a bit of the Zufallsbinärdaten stored in a signal memory. Jede einzelne der m Bitleitungen BL<0> bis BL<m – 1> kann direkt mit einem Ausgangsknoten eines jeweiligen der m Signalspeicher Each of the m bit lines BL <0> to BL <m - 1> can be directly connected to an output node of each of the m latches 241 241 , . 242 242 , . 243 243 verbunden sein, wie in be connected, as in 7b 7b gezeigt ist. is shown. Während die verringerte Spannung Vcc – α die Versorgungsspannung ist, werden die Signalspeicher While the reduced voltage Vcc - α is the supply voltage, the latches are 241 241 , . 242 242 , . 243 243 , die einen „1”-Datenwert halten, die Leistungsversorgungsspannung Vcc – α an die mit ihnen verbundene Bitleitung ausgeben. That hold a data value "1", the power supply voltage Vcc - α output to the bit line associated with them. Umgekehrt, während die volle Spannung Vcc die Versorgungsspannung ist, werden die Signalspeicher Conversely, during the full voltage Vcc is the supply voltage, the latches are 241 241 , . 242 242 , . 243 243 , die den „1”-Datenwert halten, die volle Versorgungsspannung Vcc an die mit ihnen verbundene Bitleitung ausgeben. That data value hold the "1" output the full supply voltage Vcc to the bit line associated with them. Bei einigen Ausführungsformen, wie sie in In some embodiments, as in 7b 7b gezeigt sind, kann die von den Signalspeichern are shown, of the latches 241 241 , . 242 242 , . 243 243 an die m Bitleitungen ausgegebene volle Leistungsversorgungsspannung (Vcc) verringert werden (runter auf Vcc – α) durch einen Widerstand, der von den Transistoren M0, M1, ... M2 bereitgestellt wird, dessen Widerstandswert durch das Schaltsignal SW von der Steuerlogik be reduced output to the m bit lines full power supply voltage (Vcc) (down to Vcc - α) by a resistor, ... is provided M2 of the transistors M0, M1, its resistance value by the switching signal SW from the control logic 250 250 gesteuert wird. is controlled.
  • 8 8th zeigt ein Schaltdiagramm der NAND-Zelleneinheit shows a circuit diagram of the NAND cell unit 131 131 aus out 6 6 und eine Tabelle von Vorspannungen, die dabei während des Schreib(Programmier)-Betriebsmodus der Flashspeichervorrichtung and a table of bias voltages, the case during the write (programming) mode of operation of the flash memory device 100 100 aus out 6 6 angelegt werden. are applied. Während des Schreib(Programmier)-Betriebsmodus der Flashspeichervorrichtung During the write (program) mode of operation of the flash memory device 100 100 aus out 6 6 , während Wortleitungen gleich oder größer als WL<x> programmiert werden, kann die Spannung Vcc – α angelegt werden an die Bitleitungen und/oder die String-Auswahlleitungen SSL, die mit der NAND-Zelleneinheit While word lines are programmed is equal to or greater than WL <x>, the voltage Vcc may - be applied to the bit lines α and / or the string select lines SSL associated with the NAND cell unit 131 131 verbunden sind, welche programmiert wird. are connected, which is programmed.
  • 9 9 ist ein Zeitdiagramm, das das Anlegen der Vorspannung Vcc – α an die Bitleitungen und/oder String-Auswahlleitungen, wie sie in is a timing diagram showing the application of the bias voltage Vcc - α to the bit lines and / or string selection lines, as shown in 8 8th gezeigt sind, sowie an die String-Auswahlleitungen (SSL) und/oder an die Bitleitungen BL<>, welche mit den NAND-Zelleneinheiten are shown, as well as the string select lines (SSL) and / or to the bit lines BL <> which the NAND cell units 131 131 in dem Array in the array 130 130 verbunden sind, veranschaulicht. are connected, is illustrated. 9 9 zeigt die resultierende näherungsweise Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 in den NAND-Zelleneinheiten shows the resulting approximate alignment of the adjacent channel potentials Vch1 and Vch2 in the NAND cell units 131 131 aus out 6 6 . ,
  • Bezug nehmend auf die Referring to the 8 8th und and 9 9 , gemäß der anderen beispielhaften Ausführungsform der Erfindung, während des Schreib(Programmier)-Betriebsmodus, während Wortleitungen gleich oder größer als WL<x> (z. B. WL<22> ≤ WL<i> ≤ WL<31>; x = 22) programmiert werden, erzeugt der String-Auswahlspannungs(Vssl)-Generator , According to the other exemplary embodiment of the invention, during the write (programming) mode of operation, while word lines equal to or greater than WL <x> (for example, WL <22> ≤ WL <i> ≤ WL <31>;. X = be programmed 22), the string selection voltage generated (VSSL) generator 111 111 die vorbestimmte verringerte String-Auswahlspannung (Vssl), die an die String-Auswahlleitungen (SSL) und an die Steuergates der String-Auswahltransistoren SST in den NAND-Zelleneinheiten the predetermined reduced string-selection voltage (VSSL) attached to the string selection lines (SSL) and to the control gates of the string selection transistors SST in the NAND cell units 131 131 in dem Array in the array 130 130 angelegt werden sollen. are to be created. Gleichzeitig liefert die Page-Pufferschaltung At the same time provides the page buffer circuit 240 240 eine verringerte Leistungsversorgungsspannung (Vcc – α) an die Bitleitungen BL<>, welche mit den Speicherzellentransistoren verbunden sind, um programmiergehemmt (mit „1”-Daten beschrieben) zu sein. a reduced power supply voltage (Vcc - α) to the bit lines BL <>, which are connected to the memory cell transistors to be programmed inhibited ( "1" data is described) to be.
  • Das zweite Kanalpotential (Spannung) Vch2 wird verringert durch oder während des Anlegens von der verringerten String-Auswahlspannung (Vssl) (Vcc – α) an die String-Auswahlleitungen (SSL) und/oder des Anlegens einer verringerten Leistungsversorgungsspannung (Vcc – α) an die Bitleitungen BL<>. The second channel potential (voltage) Vch2 is reduced by or during application of the reduced string-selection voltage (VSSL) (Vcc - α) to the string selection lines (SSL) and / or of applying a reduced power supply voltage (Vcc - α) to the bit lines BL <>.
  • Während einer Vorladezeitspannung t1–t2 werden die String-Auswahlleitungen (SSL) und die Bitleitungen BL<>, welche mit den Speicherzellentransistoren verbunden sind, um programmiergehemmt zu sein, auf die Spannung (Vcc – α) angehoben (und dort bis zur Zeit t5 gehalten) und die gemeinsame Source-Leitung (CSL) und die Steuergates der Masse-Auswahltransistoren GST werden angehoben auf V CSL während alle Steuergates aller mit allen Wortleitungen WL<> verbundenen Speicherzellentransistoren geerdet werden. During a Vorladezeitspannung t1-t2, the string select lines (SSL) and the bit lines BL <> connected to memory cell transistors to be programmed inhibited, the voltage (Vcc - α) raised (and held there until the time t5 ) and the common source line (CSL) and the control gates of the ground selection transistors GST are raised to V CSL while all the control gates of all be grounded with all the word lines WL <> connected memory cell transistors. Folglich steigen das Potential Vch1 des ersten Kanals und das Potential Vch2 des zweiten Kanals beide leicht an. Consequently, the potential Vch1 the first channel and the potential of the second channel ch2 both increase slightly.
  • Während einer Programmierungszeitspanne t3–t4 werden die Steuergates der Speicherzellentransistoren, welche mit den Wortleitungen WL<i> verbunden sind, auf die hohe Programmierspannung Vpgm angehoben. During a programming period t3-t4, the control gates of memory cell transistors which <i> are connected to the word lines WL are raised to the high programming voltage Vpgm. Da die Spannung Vcc – α gepulst an die String-Auswahlleitungen (SSL) und an die Steuergates der String-Auswahltransistoren SST angelegt wird während der Zeitspanne t3–t4, und da die Bitleitungen BL<>, welche mit den Speicherzellentransistoren verbunden sind, um programmiergehemmt zu sein, auf die Spannung Vcc – α angehoben werden, steigt das Potential Vch2 des zweiten Kanals nicht so stark an wie es während der Zeitspanne t3–t5 aufgrund der kapazitiven Kopplung mit der hohen Programmierspannung Vpgm auf der Wortleitung WL<i> ansteigen würde, und die Folge ist näherungsweise Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 in den NAND-Zelleneinheiten Since the voltage Vcc - α pulsed to the string select lines (SSL) and is applied to the control gates of the string select transistors SST during the period t3-t4, and since the bit lines BL <> connected to memory cell transistors to be programmed inhibited to be, to the voltage Vcc - be raised α, the potential Vch2 the second channel does not rise as sharply as it would increase during the period t3-t5 due to capacitive coupling with the high programming voltage Vpgm to the word line WL <i> and the sequence is approximately the approximation of the adjacent channel potentials Vch1 and Vch2 in the NAND cell units 131 131 in in 6 6 . , Somit richtet sich die Differenz (Vch2 – Vch1) zwischen den Kanalpotentialen Vch1 und Vch2 in den NAND-Zelleneinheiten Thus, the difference (Vch2 - Vch1) oriented between the channel potentials Vch1 and Vch2 in the NAND cell units 131 131 in in 6 6 nach der in Gleichung 2 ausgedrückten Bedingung. after the condition expressed in Equation 2.
  • 10 10 ist ein Blockdiagramm einer Flashspeichervorrichtung is a block diagram of a flash memory device 300 300 gemäß noch einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung, die eine Peripherieschaltung according to still another exemplary embodiment of the present invention, a peripheral circuit 110 110 , . 120 120 , . 340 340 , . 350 350 und and 360 360 enthält, welche dafür eingerichtet ist, benachbarte Kanalpotentiale Vch1 und Vch2 in einer NAND-Zelleneinheit im Wesentlichen anzugleichen. contains, which is adapted to align adjacent channel potentials Vch1 Vch2 and in a NAND cell unit substantially.
  • Bezug nehmend auf Referring to 10 10 enthält eine Flashspeichervorrichtung contains a flash memory device 300 300 ein Array an array 130 130 aus NAND-Zelleneinheiten (NAND-Strings) from NAND cell units (NAND strings) 131 131 und eine Peripherieschaltung mit Spannungsversorger and a peripheral circuit voltage supplier 110 110 , X(Zeilen)-Decoder , X (row) decoder 120 120 , Page-Puffer Page buffer 340 340 , Steuerlogik , Control logic 350 350 und Setup-Datenspeichereinheit and setup data storage unit 360 360 . , Die Peripherieschaltungen The peripheral circuits 110 110 , . 120 120 , . 340 340 , . 350 350 und and 360 360 arbeiten derart zusammen, dass sie verringerte Bitleitungsspannungen an die NAND-Zelleneinheiten work together so that they fell to the bit line NAND cell units 131 131 , welche programmiert werden, in dem NAND-Zellenarray Which are programmed in the NAND cell array 130 130 anlegen, um näherungsweise Angleichung von benachbarten lokalen Kanalpotentialen Vch1 und Vch2 in den NAND-Zelleneinheiten create, by approximately alignment of adjacent local channel potentials Vch1 and Vch2 in the NAND cell units 131 131 zu erreichen, und um Soft-Programmierungsfehler (Programmierstörungsfehler) aufgrund des Effektes heißer Ladungsträger (HCE) zu verhindern oder zu minimieren. to prevent reach and to soft-programming error (program disturb failure) due to the effect of hot carriers (HCE) or minimize. Während bestimmter Programmierungsoperationen der Flashspeichervorrichtung During certain programming operations of the flash memory device 300 300 kann die Spannungsdifferenz zwischen benachbarten lokalen Kanalpotentialen Vch1 und Vch2 in den NAND-Zelleneinheiten the voltage difference between adjacent local channel potentials Vch1 Vch2 and may be in the NAND cell units 131 131 derart ausreichend verringert werden, dass Soft-Programmierungsfehler (Programmierstörungsfehler) aufgrund des Effektes heißer Ladungsträger (HCE) verhindert werden. be sufficiently reduced so that soft programming error (program disturb failure) due to the effect of hot carriers (HCE) are prevented.
  • Die Steuerlogik The control logic 350 350 enthält einen ISPP-Schleifenzähler includes a loop counter ISPP 355 355 und ist eingerichtet zum Unterstützen eines Incremental-Step-Pulse-Programmierungs(ISPP)-Modus. and adapted for supporting an incremental step pulse programming (ISPP) mode. Während des Betreibens in dem ISPP-Modus steigt eine an eine Wortleitung WL<> angelegte Programmierspannung Vpgm schrittweise während der Wiederholung von Schleifen<j> des Programmierzyklus an. While operating in the ISPP mode, a voltage applied to a word line WL <> programming voltage Vpgm increases gradually during repetition of loops <j> of the programming cycle. Die Programmierspannung Vpgm erhöht sich um einen vorbestimmten Stufenanstieg (ΔV), der auch als eine „Anstiegsrate” bezeichnet wird. The programming voltage Vpgm is increased by a predetermined step increase (.DELTA.V), which is also referred to as a "rate of rise". Der ISPP-Schleifenzähler The ISPP loop counter 355 355 zählt jede Programmierschleife pro Wortleitung WL<i>. counts each programming loop per wordline WL <i>. Nachdem die Programmierschleifen für eine bestimmte Wortleitung WL<i> eine vorbestimmte kritische Anzahl y mal wiederholt wurde (dh wenn die Schleifen zahl j = y), erreicht die Programmierspannung Vpgm einen Spannungspegel, der hoch genug ist, das zweite Kanalpotential Vch2 gemäß Gleichung 1 anzuheben auf einen Wert, der hoch genug ist, dass die Differenz (Vch2 – Vch1) zwischen den Kanalpotentialen Vch1 und Vch2 in den NAND-Zelleneinheiten was after the program loops for a given word line WL <i> a predetermined critical number y repeated times (ie, when number j = y, the loops), reaches the programming voltage Vpgm a voltage level is high enough, the second channel potential Vch2 according to Equation 1 to increase to a value that is high enough that the difference (Vch2 - Vch1) between the channel potentials Vch1 and Vch2 in the NAND cell units 131 131 sich nicht nach der in Gleichung 2 ausgedrückten Bedingung richtet. not depends on the condition expressed in Equation 2. Da der Effekt, den Vpgm auf die Verstärkung des Kanalpotentials Vch2 hat, von der Position der Wortleitung relativ zu dem String-Auswahltransistor/der Bitleitung abhängen kann (siehe Gleichung 1), kann die die kritische Anzahl von Schleifen anzeigende Zahl y von der Nummer der gegenwärtigen Wortleitung WL<i> abhängen. Since the effect, the Vpgm has Vch2 on the gain of the channel potential may depend relative to the string selection transistor / the bit line from the position of the word line (see equation 1), the critical number of loops number indicating y may depend on the number of current word line WL <i> depend. Somit, je höher die Zahl i ist, desto geringer kann die entsprechende kritische Zahl y sein. Thus, the higher the number is i, the lower the corresponding critical number y can be. Die kritische Zahl y, z. The critical number y, z. B. y<i>, für jede Wortleitung WL<i>, z. B. y <i>, for each word line WL <i>, for example. B. für jede Wortleitung WL<i> gleich oder größer als WL<x>, kann in der Setup-Datenspeichereinheit As for each word line WL <i> equal to or greater than WL <x> may be in the setup data storage unit 360 360 gespeichert werden. get saved.
  • Die Page-Pufferschaltung The page buffer circuit 340 340 ist mit den NAND-Zelleneinheiten with the NAND cell units 131 131 in dem Speicherzellenarray in the memory cell array 130 130 über die Mehrzahl von m Bitleitungen BL<0> bis BL<m – 1> verbunden. over the plurality of m bit lines BL <0> to BL <m - 1> connected. Die Page-Pufferschaltung The page buffer circuit 340 340 besitzt die gleichen Lese-/Schreib-Funktionen wie die Page-Pufferschaltung has the same read / write functions such as page buffer circuit 340 340 aus out 2 2 , aber ist weiter dafür eingerichtet, entweder eine volle Bitleitungsspannung Vcc oder eine verringerte Bitleitungsspannung Vcc – α auf Grundlage des Zustandes eines Schaltsignals SW von der Steuerlogik but is further adapted to either a full bit line voltage Vcc or a reduced bit line voltage Vcc - α based on the state of a switching signal SW from the control logic 350 350 auszugeben. issue. Während des Schreib(Programmier)-Betriebsmodus schreibt die Page-Pufferschaltung During the write (program) mode of operation writes the page buffer circuit 340 340 empfangene Zufallsdaten an die Mehrzahl von m Bitleitungen BL<0> bis BL<m – 1>. received random data to the plurality of bit lines BL m <0> through BL <m - 1>. Während des Schreib(Programmier)-Betriebsmodus mit einem ersten vorbestimmten Satz von Wortleitungen (z. B. WL<0> ≤ WL<i> < WL<21>; x = 22) kann die Page-Pufferschaltung During the write (programming) mode of operation with a first predetermined set of word lines (e.g., WL <0> ≤ WL <i> <WL <21>;. X = 22), the page buffer circuit 340 340 eine volle Leistungsversorgungsspannung (Vcc) an die Bitleitungen BL<> liefern, die mit den Speicherzellentransitoren verbunden sind, welche programmiergehemmt (mit „1”-Daten beschrieben) werden sollen. a full power supply voltage (Vcc) supplied to the bit lines BL <>, which are connected to the Speicherzellentransitoren which are to be programmed inhibited (described as "1" data). Während des Schreib(Programmier)-Betriebsmodus mit einem zweiten vorbestimmten Satz von Worleitungen (z. B. WL<22> ≤ WL<i> ≤ WL<31>; x = 22) kann die Page-Pufferschaltung During the write (programming) mode of operation with a second predetermined set of Worleitungen (for example, WL <22> ≤ WL <i> ≤ WL <31>;. X = 22), the page buffer circuit 340 340 eine verringerte Leistungsversorgungsspannung (Vcc – α) an die Bitleitungen BL<> liefern, die mit den Speicherzellentransistoren verbunden sind, welche programmiergehemmt (mit „1”-Daten beschrieben) werden sollen. supply to the bit lines BL <>, which are connected to the memory cell transistors which are to be programmed inhibited (described as "1" data) - a reduced power supply voltage (Vcc α). Somit, während des Schreibens von Zufallsdaten in die Speicherzellentransistoren, steuert die Page-Pufferschal tung Thus, while writing random data into the memory cell transistors, the page buffer scarf controls processing 340 340 die Spannung, die über das Floating-Gate jedes Speicherzellentransistors in der NAND-Zelleneinheit the voltage on the floating gate of each memory cell transistor in the NAND cell unit 131 131 entwickelt ist, welche gemäß seinen Zufallsdaten programmiert werden soll. is developed which is to be programmed in accordance with its random data. Die Page-Pufferschaltung The page buffer circuit 340 340 in der Flashspeichervorrichtung in the flash memory device 200 200 aus out 10 10 kann implementiert werden mit Schaltungen, die in den Blockdiagrammen der may be implemented with circuits in the block diagrams 7a 7a und and 7b 7b gezeigt sind. are shown.
  • 11 11 zeigt beispielhafte Verfahrensschritte zum selektiven Verringern der Bitleitungsspannung während der Incremental-Step-Pulse-Programmierung (ISPP) von vorbestimmten Pages (WL<i>) der NAND-Zelleneinheiten shows exemplary method steps for selectively decreasing the bit line voltage during the incremental step pulse programming (ISPP) of predetermined Pages (WL <i>) of the NAND cell units 131 131 in der Flashspeichervorrichtung in the flash memory device 300 300 aus out 10 10 . , 11 11 veranschaulicht, dass während des Schreib(Programmier)-Betriebsmodus der Flashspeichervorrichtung illustrates that during the write (programming) mode of operation of the flash memory device 300 300 aus out 10 10 , während die Wortleitung WL<i>, die programmiert wird, gleich oder größer als WL<x> (z. B. i ≥ x) ist und während der ISPP-Programmierschleifenzähler j gleich oder größer einer kritischen Anzahl y(z. B. j ≥ y<i>) ist, die verringerte Versorgunsspannung Vcc – α als die Bitleitungsspannung VBL verwendet wird, welche an die programmiergehemmten (Daten „1”) Bitleitungen BL<> angelegt ist, die mit der NAND-Zelleneinheit , While the word line WL <i>, which is programmed, is equal to or greater than WL <x> is (z. B. i ≥ x) and during the ISPP programming loop counter j is equal to or larger (a critical number y, z. B. j ≥ y <i>) is the reduced Supply voltage Vcc - α is used as the bit line voltage VBL which is applied to the programming-inhibited (data "1") bit lines BL <> associated with the NAND cell unit 131 131 verbunden ist, welche in der Flashspeichervorrichtung is connected, which in the flash memory device 300 300 programmiert wird. is programmed. 11 11 veranschaulicht weiter, dass während des Schreib(Programmier)-Betriebsmodus der Flashspeichervorrichtung further illustrates that during the write (programming) mode of operation of the flash memory device 300 300 aus out 10 10 , wenn die Nummer der Wortleitung WL<x>, welche programmiert wird, geringer ist als die vorbestimmte Wortleitung WL<x> (z. B. i < x) oder wenn der ISPP-Programmierschleifenzähler j unterhalb der kritischen Zahl y (z. B. j ≥ y<i>) ist, dann die volle Versorgungsspannung Vcc als die Bitleitungsspannung VBL verwendet wird, welche an die programmiergehemmten (Daten „1”) Bitleitungen BL<> angelegt wird, die mit der NAND-Zelleneinheit If the number of the word line WL <x> which is programmed, is less than the predetermined word line WL <x> (z. B. i <x) or when the ISPP programming loop counter j below the critical number y (z. B. . j ≥ y <i>), then the full supply voltage Vcc which is applied to the programming-inhibited (data "1") bit lines BL <> is used as the bit line voltage VBL, associated with the NAND cell unit 131 131 verbunden sind, welche in der Flashspeichervorrichtung are connected, in which the flash memory device 300 300 programmiert wird. is programmed.
  • In den Entscheidungs/Verzweigungs-Schritten S10, S20 wird bestimmt, ob die Nummer der Wortleitung WL<i>, welche programmiert wird, geringer als die der vorbestimmten Wortleitung WL<x> (z. B. i < x) ist oder nicht. In the decision / branching steps S10, S20, it is determined whether the number of the word line WL <i>, which is programmed to less than the predetermined word line WL <x> (z. B. i <x) or not. Wenn die Nummer der Wortleitung WL<i>, welche programmiert wird, geringer ist als die der vorbestimmten Wortleitung WL<x> (z. B. i < x) (JA-Verzweigung von S20), dann wird herkömmliche ISPP-Programmierung mit der vollen Bitleitungsspannung (VBL = Vcc) in S80 durch geführt. If the number of the word line WL <i>, which is programmed, is less than the said predetermined word line WL <x> (z. B. i <x) (YES branch of S20), then conventional ISPP programming with the full bit line voltage (VBL = Vcc) performed in S80 through. Wenn die Nummer der Wortleitung WL<i>, welche programmiert wird, gleich oder größer ist als die der vorbestimmten Wortleitung WL<x> (z. B. i ≥ x) (NEIN-Verzweigung von S20), dann wird die ISPP-Schleifenzahl(j = 0)-Initialisierungsschritt S30 durchgeführt, und dann wird die ISPP-Schleifenzahl j inkrementiert (j = j + 1), und dann werden die Entscheidungs-/Verzweigungs-Schritte S50, S60 durchgeführt. If the number of the word line WL <i>, which is programmed, is equal to or greater than the predetermined word line WL <x> (z. B. i ≥ x) (NO branch of S20), then the ISPP loop count is (j = 0) -Initialisierungsschritt S30 performed, and then the ISPP loop count j is incremented (j = j + 1), and then the decision / branching steps S50, S60 are performed.
  • In den Entscheidungs-/Verzweigungs-Schritten S50, S60 wird bestimmt, ob die gezählte Anzahl j der gegenwärtigen (j-ten) ISPP-Programmierschleife für die Wortleitung WL<i> (z. B. i < x) geringer als die vorbestimmte kritische Schleifenanzahl y ist oder nicht. In the decision / branch steps S50, S60, it is determined whether the counted number j of the current (j-th) ISPP program loop for the word line WL <i> (z. B. i <x) less than the predetermined critical loop number y or not. Wenn die ISPP-Schleifenzahl y der Wortleitung WL<i>, welche programmiert wird, geringer ist als die vorbestimmte kritische Schleifenanzahl y (JA-Verzweigung von S60), dann wird die herkömmliche ISPP-Programmierung mit der vollen Bitleitungsspannung (VBL = Vcc) in S80 durchgeführt. When the ISPP loop count y of the word line WL <i>, which is programmed, is less than the predetermined critical loop number y (YES branch of S60), then the conventional ISPP programming with the full bit line voltage (VBL = Vcc) is in S80 performed.
  • Wenn die herkömmliche Programmierung mit der Bitleitungsspannung VBL = Vcc durch ISPP in S80 durchgeführt wird (z. B. den Entscheidungen S20 oder S60 folgend), dann werden als nächstes die Verifikations-/Entscheidungs/-Verzweigungs-Schritte S90, S100 gemäß herkömmlichen ISPP-Programmierungsverfahren durchgeführt. (Decisions S20 or S60 following z. B.) if the conventional programming bit line voltage VBL = with the Vcc is performed by ISPP in S80, then next, the verification / decision / -Verzweigungs steps S90, S100 according to conventional ISPP- programming procedures performed. Wenn die Schwellenspannung der programmierten Speicherzellentransistoren die Verifikation in S90 besteht (JA-Verzweigung von S100), dann ist die ISPP-Programmierung der Wortleitung WL<i> bei ENDE vollendet. If the threshold voltage of the programmed memory cell transistors verification in S90 is (YES branch of S100), the ISPP programming of the word line WL <i> completed in END.
  • Wenn die Nummer der Wortleitung WL<i>, welche programmiert wird, gleich oder größer als die der vorbestimmten Wortleitung WL<x> (dh i ≥ x) ist (NEIN-Verzweigung von S20) und wenn die Schleifenzahl j der Wortleitung WL<i ≥ x>, welche programmiert wird, gleich oder größer ist als die vorbestimmte kritische Schleifenzahl y (NEIN-Verzweigung von S60), dann wird ISPP-Programmierung gemäß einer beispielhaften Ausführungsform der Erfindung mit der reduzierten Bitleitungsspannung (VBL = Vcc – α) durchgeführt (Schritt S70). If the number of the word line WL <i>, which is programmed to equal to or greater than the predetermined word line WL <x> (ie i ≥ x) (NO branch of S20) and if the loop count j of the word line WL <i ≥ x> which is programmed, is equal to or greater than the predetermined critical loop count y (NO branch of S60), then ISPP programming according to an exemplary embodiment of the invention with the reduced bit line voltage (VBL = Vcc - α) is performed ( step S70).
  • 12 12 ist ein Zeitdiagramm, welches das Anlegen der Vorspannung Vcc – α an die Bitleitungen in is a timing diagram showing the application of the bias voltage Vcc - α to the bit lines in 10 10 sowie die resultierende näherungsweise Angleichung der be nachbarten Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit and the resulting approximately be approximation of the adjacent channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 in der Flashspeichervorrichtung in the flash memory device 300 300 aus out 10 10 veranschaulicht. illustrated. Während des Schreib(Programmier)-Betriebsmodus mit einem ersten vorbestimmten Satz von Wortleitungen (z. B. WL<0> ≤ WL<i> ≤ WL<21>; x = 22) inaktiviert die Steuerlogik During the write (programming) mode of operation with a first predetermined set of word lines (e.g., WL <0> ≤ WL <i> ≤ WL <21>;. X = 22) disables the control logic 250 250 das Steuersignal SW (hält es z. B. auf einer logischen Tiefspannung L) und die Page-Pufferschaltung the control signal SW (considers z. B. on a logic low voltage L), and the page buffer circuit 340 340 liefert die volle Leistungsversorgungsspannung (Vcc) an die Bitleitungen BL<>, welche mit den Speicherzellentransistoren verbunden sind, die programmiergehemmt (mit „1”-Daten beschrieben) werden sollen. delivers the full power supply voltage (Vcc) to the bit lines BL <> connected to memory cell transistors programmed inhibited (described as "1" data) to be.
  • Während des Schreib(Programmier)-Betriebsmodus mit einem zweiten vorbestimmten Satz von Wortleitungen (z. B. WL<22> ≤ WL<i> ≤ WL<31>; x = 22) und während die gegenwärtige ISPP-Programmierschleifenzahl <j> geringer ist als eine vorbestimmte Programmschleifenzahl <y>, inaktiviert die Steuerlogik During the write (programming) mode of operation with a second predetermined set of word lines (e.g., WL <22> ≤ WL <i> ≤ WL <31>;. X = 22), and while the current ISPP programming loop count <j> low than a predetermined program loop number <y>, inactivates the control logic 350 350 das Steuersignal SW (hält es z. B. auf einer logischen Tiefspannung L) und die Page-Pufferschaltung the control signal SW (considers z. B. on a logic low voltage L), and the page buffer circuit 340 340 liefert die volle Leistungsversorgungsspannung Vcc) an die Bitleitungen BL<>, welche mit den Speicherzellentransistoren verbunden sind, die programmiergehemmt (mit „1”-Daten beschrieben) werden sollen. delivers the full power supply voltage Vcc) to the bit lines BL <> connected to memory cell transistors programmed inhibited (described as "1" data to be). Während des Schreib(Programmier)-Betriebsmodus mit dem zweiten vorbestimmten Satz von Wortleitungen (z. B. WL<22> ≤ WL<i> ≤ WL<31>; x = 22) und während die gegenwärtige ISPP-Programmierschleifenanzahl <j> gleich oder größer als die vorbestimmte Programmierschleifenanzahl <y> ist, aktiviert die Steuerlogik During the write (programming) mode of operation to the second predetermined set of word lines (e.g., WL <22> ≤ WL <i> ≤ WL <31>;. X = 22), and while the current ISPP programming loop count <j> is equal to or is larger than the predetermined program loop number <y>, the control logic activates 350 350 das Steuersignal SW (hebt es z. B. auf eine logisch hohe Spannung H) und verringert die Page-Pufferschaltung the control signal SW (it raises z. B. on a logic high voltage H) and decreases the page buffer circuit 340 340 daraufhin die Leistungsversorgungsspannung (Vcc – α), die an die Bitleitungen BL<> angelegt ist, welche mit den Speicherzellentransistoren verbunden sind, die programmiergehemmt (mit „1”-Daten beschrieben) werden sollen. then the power supply voltage (Vcc - α) which is applied to the bit lines BL <>, which are connected to the memory cell transistors programmed inhibited (described as "1" data) will be.
  • Das zweite Kanalpotential (Spannung) Vch2 wird verringert durch oder während des Anlegens der verringerten Leistungsversorgungsspannung (Vcc – α) an die Bitleitungen BL<>, welche mit den Speicherzellentransistoren verbunden sind, die programmiergehemmt (mit „1”-Daten beschrieben) werden sollen. to the bit lines BL <>, which are connected to the memory cell transistors programmed inhibited (described as "1" data) should be - the second channel potential (voltage) Vch2 is reduced by or during application of the reduced power supply voltage (α Vcc).
  • Während einer Vorladezeitspanne t1–t2 werden die String-Auswahlleitungen (SSL) und die Bitleitungen BL<>, welche mit den Speicherzellentransistoren verbunden sind, die programmiergehemmt werden sollen, angehoben auf die Spannung Vcc – α (und dort bis zu einer Zeit t5 gehalten), und die gemeinsame Source-Leitung (CSL) und die Steuergates der Masse-Auswahltransistoren GST werden angehoben auf V CSL während alle Steuergates aller Speicherzellentransistoren, welche mit allen Wortleitungen WL<> verbunden sind, geerdet werden. During a pre-charge period t1-t2, the string select lines (SSL) and the bit lines BL <> connected to memory cell transistors to be programmed inhibited are raised to the voltage Vcc - α (and there until a time t5 held) and the common source line (CSL) and the control gates of the ground selection transistors GST be raised to V CSL while all the control gates of all memory cell transistors which are connected to all the word lines WL <> are grounded. Folglich steigen das Potential Vch1 des ersten Kanals und das Potential Vch2 des zweiten Kanals beide leicht an. Consequently, the potential Vch1 the first channel and the potential of the second channel ch2 both increase slightly.
  • Während einer Programmier-Zeitspanne t3–t4 werden die Steuergates der Speicherzellentransistoren, welche mit der Wortleitung WL<i> verbunden sind, auf die abgestuften Programmierspannungen Vpgm in Abhängigkeit von der ISPP-Schleifen<>-Zahl angehoben. During a programming period t3-t4, the control gates of memory cell transistors which <i> are connected to the word line WL are on the stepped program voltages Vpgm depending on the ISPP loop <> - raised numbers. Da die Bitleitungen BL<>, welche mit den Speicherzellentransistoren verbunden sind, die programmiergehemmt werden sollen, angehoben werden auf die Spannung Vcc – α, steigt das Potential Vch2 des zweiten Kanals nicht soweit an wie es ansonsten während der Zeitspanne t3–t5 aufgrund der kapazitiven Kopplung mit der hohen Programmierspannung Vpgm auf der Wortleitung WL<i> ansteigen würde, und die Folge ist näherungsweise Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 in den NAND-Zelleneinheiten Since the bit lines BL <>, which are connected to the memory cell transistors to be programmed inhibited, are raised to the voltage Vcc - α, the potential Vch2 the second channel does not rise as far in as otherwise during the time period t3-t5 due to the capacitive coupled with the high programming voltage Vpgm to the word line WL <i> would rise, and the result is approximately the approximation of the adjacent channel potentials Vch1 and Vch2 in the NAND cell units 131 131 in in 10 10 . , Die Selbstverstärkung des zweiten Kanals Ch2 ist unterdrückt selbst während die Programmierspannung Vpgm über den Spannungspegel angehoben wird, der für die Schleife<y> und darüber bereitgestellt ist. The self-boosting of the second channel Ch2 is suppressed even during the program voltage Vpgm is raised above the voltage level which is for the loop <y> and provided above. Das (vorhergehende) selbst-verstärkte zweite Kanalpotential Vch2', das auftreten würde, wenn die volle Versorgungsspannung Vcc an die Bitleitungen BL<> angelegt wird, wird auf ein (neues) zweites Kanalpotential Vch2 verringert, da die verringerte Versorgungsspannung Vcc – α an die Bitleitungen BL<> geliefert wird. The (previous) self-amplified second channel potential Vch2 ', which would occur if the full supply voltage Vcc is applied to the bit lines BL <> is reduced to a (new) second channel potential Vch2, because the reduced supply voltage Vcc - α to the bit lines BL is supplied <>. Somit richtet sich die Differenz (Vch2 – Vch1) zwischen den Kanalpotentialen Vch1 und Vch2 in den NAND-Zelleneinheiten Thus, the difference (Vch2 - Vch1) oriented between the channel potentials Vch1 and Vch2 in the NAND cell units 131 131 in in 10 10 nach der in Gleichung 2 ausgedrückten Bedingung in den programmiergehemmten NAND-Zelleneinheiten after expressed in Equation 2, a condition in the programming-inhibited NAND cell units 131 131 . , Somit kann bei den programmiergehemmten NAND-Strings die Programmstörung (Soft-Programmierung) aufgrund des Effektes heißer Ladungsträger verhindert werden durch Verhindern des übermäßigen Potentialanstiegs des zweiten Kanals. Thus, in the programming-inhibited NAND strings, the program disturb (soft programming) can be prevented due to the effect of hot carriers by preventing the excessive increase of the potential of the second channel.
  • 13 13 ist ein Blockdiagramm einer Flashspeichervorrichtung is a block diagram of a flash memory device 400 400 gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung mit Peripherieschaltung according to another exemplary embodiment of the present invention with peripheral circuit 410 410 , . 420 420 , . 140 140 , . 450 450 und and 160 160 , die eingerichtet ist zur näherungsweisen Angleichung benachbarter lokaler Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit Which is set for the approximate alignment of adjacent local channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 aus out 13 13 . ,
  • Bezug nehmend auf Referring to 13 13 beinhaltet eine Flashspeichervorrichtung includes a flash memory device 400 400 ein Array an array 130 130 von NAND-Zelleneinheiten (NAND-Strings) of NAND cell units (NAND strings) 131 131 und eine Peripherieschaltung mit Spannungsversorger and a peripheral circuit voltage supplier 410 410 , X(Zeilen)-Decoder , X (row) decoder 420 420 , Page-Puffer Page buffer 140 140 , Steuerlogik , Control logic 450 450 und Setup-Daten-Speichereinheit and setup data storage unit 160 160 . ,
  • Das Speicherzellenarray The memory cell array 130 130 umfasst ein Array von NAND-Zelleneinheiten, Wortleitungen WL<> sowie m Bitleitungen BL<0> bis BL<m – 1>. includes an array of NAND cell units, word lines WL <> and m bit lines BL <0> to BL <m - 1>. Die Peripherieschaltungen The peripheral circuits 410 410 , . 420 420 , . 140 140 , . 450 450 und and 160 160 arbeiten derart zusammen, dass sie Vorspannungen an die NAND-Zelleneinheiten work together such that they bias voltages to the NAND cell units 131 131 anlegen, welche in dem NAND-Zellenarray Creating which in the NAND cell array 130 130 programmiert werden, das zu einer näherungsweisen Angleichung von benachbarten lokalen Kanalpotentialen Vch1 und Vch2 in den NAND-Zelleneinheiten be programmed to the an approximate alignment of adjacent local channel potentials Vch1 and Vch2 in the NAND cell units 131 131 führt und das Soft-Programmierungsfehler (Programmierstörungsfehler) aufgrund des Effektes heißer Ladungsträger (HCE) verhindert. leads and the soft programming error (program disturb failure) due to the effect of hot carriers (HCE) is prevented. Während jeder Programmieroperation an vorgesehenen Wortleitungen WL<> der Flashspeichervorrichtung During each programming operation to designated word lines WL <> the flash memory device 400 400 kann die Spannungsdifferenz zwischen benachbarten lokalen Kanalpotentialen Vch1 und Vch2 in den NAND-Zelleneinheiten the voltage difference between adjacent local channel potentials Vch1 Vch2 and may be in the NAND cell units 131 131 derart ausreichend verringert werden, dass Soft-Programmierungsfehler (Programmierstörungsfehler) aufgrund des Effektes heißer Ladungsträger (HCE) verhindert werden. be sufficiently reduced so that soft programming error (program disturb failure) due to the effect of hot carriers (HCE) are prevented.
  • Der Spannungsversorger The voltage supplier 410 410 beinhaltet einen String-Auswahlspannungs(Vssl)-Generator includes a string selection voltage (VSSL) generator 111 111 , einen Programmierspannungs(Vpgm)-Generator , A programming voltage (Vpgm) generator 112 112 sowie einen Generator and a generator 413 413 für mehrere Durchgangsspannungen Vpass(k). for several passage voltages Vpass (k).
  • Der Generator the generator 413 413 für mehrere Durchgangsspannungen Vpass(k) erzeugt eine Mehrzahl k (k ist eine ganze Zahl größer als 1) von mittleren Vorspannungen Vpass(k): Vpass(i + 1) bis Vpass(n – 1), die gleichzeitig über den X(Zeilen)-Decoder for several passage voltages Vpass (k) generates a plurality k (k is an integer greater than 1) of average bias voltages Vpass (k): Vpass (i + 1) to Vpass (n - 1), which at the same time on the X (row )-Decoder 420 420 und über die Steuerleitungen (Wortleitungen WL<i + 1> bis WL<n – 1>) an die Steuergates der nicht ausgewählten Speicherzellentransistoren MC<i + 1> bis MC<n – 1> in den NAND-Zelleneinheiten and via the control lines (word lines WL <i + 1> to WL <n - 1>) to the control gates of the unselected memory cell transistors MC <i + 1> to MC <n - 1> in the NAND cell units 131 131 in dem Array in the array 130 130 angelegt werden sollen. are to be created.
  • Der X(Zeilen)-Decoder The X (row) decoder 420 420 legt von dem Spannungsversorger backed by the voltage supplier 110 110 erzeugte Steuerspannungen Vpgm bis Vpass(k), Vss, Vssl an Wortleitungen WL<0> bis WL<n – 1> und Auswahlleitungen SSL, GSL in dem Array generated control voltages Vpgm to Vpass (k), Vss, VSSL to word lines WL <0> to WL <n - 1>, and selection lines SSL, GSL in the array 130 130 auf der Grundlage einer empfangenen Zeilenadresse an. on the basis of a received row address. Die mehreren mittleren Durchgangsspannungen Vpass(k) werden gleichzeitig an die Wortleitungen (andere als WL<i – 1>) der nicht ausgewählten Speicherzellentransistoren des zweiten Kanals Ch2 angelegt während der Programmierung des Speicherzellentransistors MC<i>. The plurality of central passage voltages Vpass (k) are simultaneously applied to the word lines (WL other than <i - 1>) of the non-selected memory cell transistors of the second channel Ch2 applied during programming of the memory cell transistor MC <i>. Somit wird in jeder NAND-Zelleneinheit Thus, in each NAND cell unit 131 131 in dem gleichen Speicherblock des Arrays in the same memory block of the array 130 130 aus out 13 13 das Potential (Vch2) des zweiten Kanals Ch2 beeinflusst durch kapazitive Kopplung mit jeder der mehreren k mittleren Durchgangsspannungen Vpass(k), die an die k Wortleitungen WL<1 + 1> bis WL<n – 1> und an die Steuergates der nicht ausgewählten Speicherzellentransistoren MC<i + 1> bis MC<n – 1> angelegt sind. the potential (Vch2) of the second channel Ch2 influenced by capacitive coupling with each of the plurality k intermediate pass voltages Vpass (k) <1 + 1> to WL <n - 1> of the k word lines WL, and to the control gates of the unselected memory cell transistors MC <i + 1> to MC - are created <n 1>. Somit, gemäß Gleichung 1, wenn die Durchschnittsspannung der k mehreren mittleren Durchgangsspannungen Vpass(k), welche an die nicht ausgewählten Wortleitungen angelegt sind, geringer ist als der herkömmliche Durchgangsspannungspegel Vpass, dann kann ein Potential Vch2 des zweiten Kanals Ch2 verstärkt werden, das verstärkt ist, wenn die herkömmlich einzelne Durchgangsspannung Vpass an alle k nicht ausgewählten Wortleitungen angelegt wird. Thus, according to Equation 1, when the average voltage of the k several central passage voltages Vpass (k), which are applied to the unselected word lines is less than the conventional through-voltage level Vpass, then a potential can be strengthened Vch2 of the second channel Ch2, the amplified is when the conventional single pass voltage Vpass is applied to all unselected word lines k. Und ausserdem, wenn sich die ausgewählte Wortleitung WL<i> an das String-Auswahlleitungs(SSL)-/Bitleitungs-Ende der NAND-Zelleneinheit And also, when the selected word line WL <i> to the string select line (SSL) - / bit line end of the NAND cell unit 131 131 annähert und der Einfluss der hohen Programmierspannung Vpgm zunimmt (siehe approaches and the influence of high programming voltage Vpgm increases (see 16a 16a und and 16b 16b ) kann der Zeilendecoder ), The row decoder 420 420 die geringste unten den k mehreren mittleren Durchgangsspannungen Vpass(k) auswählen und an die nicht ausgewählten Wortleitungen anlegen. Select the lowest below the k several central passage voltages Vpass (k) and applying to the unselected word lines.
  • Die Steuerlogik The control logic 450 450 steuert den Spannungsversorger controls the voltage supplier 410 410 derart, dass er entweder die k mehreren Durchgangsspannungen Vpass(k) oder eine einzelne Durchgangsspannung Vpass erzeugt, in Abhängigkeit davon, ob die Nummer i der gegenwärtig programmierten Wortleitung WL<i> gleich oder größer der gespeicherten kritischen Wortleitungsnummer x ist, die in den Setup-Daten in der Setup-Datenspeicherein heit such that it produces either the k several passage voltages Vpass (k) or a single pass voltage Vpass, depending on whether the number i of the currently programmed word line WL <i> of the stored critical word line number is equal to or greater than x, which in the setup data in the setup data storage clean uniform 160 160 gespeichert ist. is stored. Wenn eine momentan programmierte Wortleitung WL<i> zwischen der kritischen Wortleitung WL<x> und einer String-Auswahlleitung SSL ist, steuert die Steuerlogik If a currently programmed word line WL <i> between the critical word line WL <x> and a string selection line SSL, controls the control logic 450 450 den Spannungsversorger the voltage supplier 410 410 derart, dass zwei oder mehr der k mehreren Durchgangsspannungen Vpass(k) mit verschiedenen Spannungspegeln an die nicht ausgewählten Wortleitungen über den X(Zeilen)-Decoder such that two or more of the plurality of through-k voltages Vpass (k) having different voltage levels to the unselected word lines on the X (row) decoder 420 420 geliefert werden, um zu verhindern, dass das Potential Vch2 des zweiten Kanals übermäßig verstärkt wird. are provided to prevent the potential of the second channel ch2 is increased excessively. Somit wird sich die Differenz (Vch2 – Vch1) zwischen den Kanalpotentialen Vch1 und Vch2 nach der in Gleichung 2 ausgedrückten Bedingung richten. Thus, the difference (Vch2 - Vch1) is directed between the channel potentials Vch1 and Vch2 after expressed in Equation 2 condition.
  • 14 14 zeigt ein Schaltungsdiagramm der NAND-Zelleneinheit shows a circuit diagram of the NAND cell unit 131 131 aus out 13 13 und eine Tabelle von Vorspannungen, z. and a table of bias voltages, eg. B. k mittleren Durchgangsspannungen Vpass(k), welche dabei an die nicht ausgewählten Wortleitungen angelegt sind, während des Schreib-(Programmier)-Betriebsmodus der Flashspeichervorrichtung B. k intermediate pass voltages Vpass (k), which are applied to the unselected word lines during the write (programming) mode of operation of the flash memory device 400 400 aus out 13 13 . ,
  • Bezug nehmend auf Referring to 14 14 bezeichnet WL<i> die ausgewählte Wortleitung, die gegenwärtig programmiert wird. referred WL <i> the selected word line, which is currently being programmed. Die Wortleitung WL<i – 2> bezeichnet den Speicherzellentransistor, der durch die Abschaltspannung (Vss) ausgeschaltet wird, um den ersten Kanal Ch1 von dem zweiten Kanal Ch2 zu isolieren. The word line WL <i - 2> is the memory cell transistor formed by the cut-off voltage (Vpp) is turned off to isolate the first channel Ch1 from the second channel Ch2. Wortleitungen WL<0> bis WL<i – 3> bezeichnen die nicht ausgewählten Wortleitungen des ersten Kanals Ch1, und die herkömmliche mittlere Durchgangsspannung Vpass wird an jede der Wortleitungen WL<0> bis WL<i – 3> angelegt. Word lines WL <0> to WL <i - 3> denote the unselected word lines of the first channel Ch1, and the conventional average pass voltage Vpass is applied to each of the word lines WL <0> to WL <i - 3> applied. Wortleitungen WL<i – 1> und WL<i + 1> bis WL<n – 1> bezeichnen die nicht ausgewählten Wortleitungen des zweiten Kanals Ch2 (näher an der String-Auswahlleitung SSL). Word lines WL <i - 1> and WL <i + 1> to WL <n - 1> denote the unselected word lines of the second channel Ch2 (closer to the string select line SSL). Die k mittleren Durchgangsspannungen Vpass(k) werden an die nicht ausgewählten Wortleitungen WL<i + 1> bis WL<n – 1> angelegt. The k intermediate pass voltages Vpass (k) are applied to the unselected word lines WL <i + 1> to WL - applied <n 1>. Die mehreren Durchgangsspannungen Vpass(i + 1) bis Vpass(n – 1), die an die nicht ausgewählten Wortleitungen WL<i + 1> bis WL<n – 1> angelegt sind, besitzen zumindest zwei verschiedene Spannungspegel. The plurality of passage voltages Vpass (i + 1) to Vpass (n - 1) to the unselected word lines WL <i + 1> to WL <n - 1> are applied, have at least two different voltage levels.
  • Eine Mehrzahl von mittleren Durchgangsspannungen Vpass(k): Vpass(i + 1) bis Vpass(n – 1), welche an die nicht ausgewählten Wortleitungen WL<i + 1> bis WL<n – 1> angelegt sind, können auf verschiedenen Arten verteilt werden, einschließlich (1) mo noton ansteigender Spannungsreihenfolge, (2) monoton absteigender Spannungsreihenfolge und (3) als eine Kombination von herkömmlichen Durchgangsspannungen Vpass, die an eine oder mehrer nicht ausgewählte Wortleitungen (z. B. WL<i + 1>) benachbart zu einer ausgewählten Wortleitung WL<i> geliefert sind, zusammen mit einer Mehrzahl von mittleren Durchgangsspannungen Vpass(k), die an andere nicht ausgewählte Wortleitungen angelegt sind. A plurality of intermediate pass voltages Vpass (k): Vpass (i + 1) to Vpass (n - 1), which to the unselected word lines WL <i + 1> to WL <n - 1> are applied, can in different ways are distributed, including (1) mo noton increasing voltage sequence, (2) monotonically decreasing voltage sequence and (3) as a combination of conventional through voltages Vpass applied to one or more unselected word lines (z. B. WL <i + 1>) adjacent to a selected word line WL <i> are supplied, together with a plurality of central passage voltages Vpass (k), which are applied to other unselected word lines. Ungeachtet der Verteilung der Mehrzahl von mittleren Durchgangsspannungen Vpass(k) ist die selbstverstärkte Spannung Vch2 des zweiten Kanals Ch2, wenn mehrere Durchgangsspannungen Vpass(i + 1) bis Vpass(i – 1) angelegt werden, geringer als wenn eine einzelne Durchgangsspannung Vpass an alle die nicht ausgewählten Wortleitungen geliefert wird. Regardless of the distribution of the plurality of intermediate pass voltages Vpass (k), the self-boosted voltage is Vch2 of the second channel Ch2, when a plurality of through voltages Vpass (i + 1) to Vpass (i - 1) are applied is less than if a single pass voltage Vpass to all the non-selected word lines will be delivered. Somit können Programmierstörungsfehler (Soft-Programmierungsfehler) aufgrund des Effektes heißer Ladungsträger verhindert werden durch Anlegen einer Mehrzahl von mittleren Durchgangsspannungen Vpass(k) zum Vermeiden des übermäßigen Potentialanstiegs des zweiten Kanals. Thus can be prevented due to the effect of hot carriers by applying a plurality of intermediate pass voltages Vpass (k) to avoid the excessive rise of the potential of the second channel program disturbance error (soft programming error).
  • 15a 15a ist ein Zeitdiagramm, welches das Anlegen mehrerer mittlerer Durchgangsspannungen Vpass(k) in zunehmender Spannungsreihenfolge an die nicht ausgewählten Wortleitungen WL<i + 1> bis WL<n – 1> des zweiten Kanals Ch2 in der NAND-Zelleneinheit is a timing diagram illustrating the creation of multiple central passage voltages Vpass (k) in increasing voltage sequence to the unselected word lines WL <i + 1> to WL <n - 1> of the second channel Ch2 in the NAND cell unit 131 131 in der Flashspeichervorrichtung in the flash memory device 400 400 aus out 13 13 sowie die resultierende näherungsweise Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 veranschaulicht. and the resulting approximately approximation of the adjacent channel potentials Vch1 and Vch2 illustrated.
  • Bezug nehmend auf die Referring to the 13 13 , . 14 14 und and 15a 15a , . 15b 15b sowie such as 15c 15c , während des Schreib(Programmier)-Betriebsmodus, während Wortleitungen gleich oder größer als WL<x> (z. B. WL<22> ≤ WL<i> ≤ WL<31>; x = 22) programmiert werden, erzeugt der Generator , During the write (programming) mode of operation, while word lines <x> (for example, WL <22> ≤ WL <i> ≤ WL <31>. X = 22) is equal to or greater than WL are programmed, the generator generates 413 413 für mehrere Durchgangsspannungen Vpass(k) eine Mehrzahl k (zumindest zwei) von verschiedenen Durchgangsspannungen zum Anlegen an die WL<i + 1> bis WL<i – 1> des zweiten Kanals Ch2 in der NAND-Zelleneinheit for several passage voltages Vpass (k) a plurality k (at least two) of different passage voltages for application to the WL <i + 1> to WL <i - 1> of the second channel Ch2 in the NAND cell unit 131 131 in der Flashspeichervorrichtung in the flash memory device 400 400 aus out 13 13 . ,
  • In In 15a 15a werden die an die WL<i + 1> bis WL<n – 1> angelegten mehreren Durchgangsspannungen Vpass(k) in einer monoton ansteigenden Reihenfolge verteilt. <- 1 n> applied a plurality of through voltages Vpass (k) distributed in a monotonically increasing order applied to the WL <i + 1> to WL. Somit ist Vpass(i + 1) < Vpass(i + 2) < Vpass(i + 3) ... < Vpass(n – 1). Thus, Vpass is (i + 1) <Vpass (i + 2) <Vpass (i + 3) ... <Vpass (n - 1). Als Ergebnis wird übermäßige Selbstverstärkung des zweiten Kanals Ch2 unterdrückt, selbst während die hohe Programmierspannung Vpgm angelegt wird an WL<i> während der Zeit t3–t5. As a result, excessive self-boosting of the second channel Ch2 is suppressed even while applying the high programming voltage Vpgm to WL <i> during time t3-t5. Die Differenz (Vch2 – Vch1) zwischen den Kanalpotentialen Vch1 und Vch2 richtet sich nach der in Gleichung 2 ausgedrückten Bedingung. The difference (Vch2 - Vch1) between the channel potentials Vch1 Vch2 and depends on the condition expressed in Equation 2. Somit können Programmierstörungsfehler (Soft-Programmierungsfehler) aufgrund des Effektes heißer Ladungsträger verhindert werden durch Vermeiden des übermäßigen Potentialanstiegs des zweiten Kanals. Thus can be prevented due to the effect of hot carriers by avoiding the excessive increase in potential of the second channel program disturbance error (soft programming error).
  • 15b 15b ist ein Zeitdiagramm, welches das Anlegen mehrerer (abnehmender) mittlerer Durchgangsspannungen Vpass(k) in abnehmender Spannungsreihenfolge an die nicht ausgewählten Wortleitungen WL<i + 1> bis WL<n – 1> in der NAND-Zelleneinheit is a timing diagram showing the application central passage voltages of several (decreasing) Vpass (k) in a decreasing voltage sequence to the unselected word lines WL <i + 1> to WL <n - 1> in the NAND cell unit 131 131 in der Flashspeichervorrichtung in the flash memory device 400 400 aus out 13 13 sowie die resultierende näherungsweise Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 veranschaulicht. and the resulting approximately approximation of the adjacent channel potentials Vch1 and Vch2 illustrated.
  • In In 15b 15b werden die mehreren Durchgangsspannungen Vpass(k), die an die WL<i + 1> bis WL<n – 1> angelegt sind, in einer monoton abnehmenden Reihenfolge verteilt. be the plural through voltages Vpass (k) applied to the WL <i + 1> to WL - spread are laid out in a monotonously decreasing sequence <n 1>. Somit gilt Vpass(i + 1) > Vpass(i + 2) > Vpass(i + 3) ... > Vpass(n – 1). Thus Vpass (i + 1) applies> Vpass (i + 2)> Vpass (i + 3) ...> Vpass (n - 1). Als Ergebnis wird übermäßige Selbstverstärkung des zweiten Kanals Ch2 unterdrückt, selbst während die hohe Programmierspannung Vpgm an WL<i> angelegt wird während der Zeit t3–t5. As a result, excessive self-boosting of the second channel Ch2 is suppressed even while applying the high programming voltage Vpgm to WL <i> during time t3-t5. Die Differenz (Vch2 – Vch1) zwischen den Kanalpotentialen Vch1 und Vch2 richtet sich nach der in Gleichung 2 ausgedrückten Bedingung. The difference (Vch2 - Vch1) between the channel potentials Vch1 Vch2 and depends on the condition expressed in Equation 2. Somit können Programmierstörungsfehler (Soft-Programmierungsfehler) aufgrund des Effektes heißer Ladungsträger verhindert werden durch Vermeiden des übermäßigen Potentialanstiegs des zweiten Kanals. Thus can be prevented due to the effect of hot carriers by avoiding the excessive increase in potential of the second channel program disturbance error (soft programming error).
  • 15c 15c ist ein Zeitdiagramm, welches das Anlegen einer herkömmlichen Durchgangsspannung Vpass plus mehrerer verschiedener mittlerer Durchgangsspannungen Vpass(k) an die nicht ausgewählten Wortleitungen WL<i + 1> bis WL<n – 1> in der NAND-Zelleneinheit is a timing diagram showing the application of a conventional pass voltage Vpass plus several different central passage voltages Vpass (k) to the unselected word lines WL <i + 1> to WL <n - 1> in the NAND cell unit 131 131 in der Flashspeichervorrichtung in the flash memory device 400 400 aus out 13 13 sowie die resultierende näherungsweise Angleichung der benachbarten Kanalpotentiale Vch1 und Vch2 veranschaulicht. and the resulting approximately approximation of the adjacent channel potentials Vch1 and Vch2 illustrated. Die mehreren mittleren Durchgangsspannungen Vpass(k), welche in den The plurality of central passage voltages Vpass (k), which in the 15a 15a , . 15b 15b und and 15c 15c gezeigt sind, sind nicht maßstabsgetreu gezeichnet. shown are not drawn to scale.
  • In In 15c 15c sind die mehreren Durchgangsspannungen Vpass(k) und herkömmliche Durchgangsspannungen Vpass verteilt und angelegt an die Wortleitungen WL<i + 1> bis WL<n – 1>. the plurality of passage voltages Vpass are distributed (k) and conventional passage voltages Vpass and applied to the word lines WL <i + 1> to WL <n - 1>. Somit gilt Vpass(i + 1) = Vpass(i + 2) = ... Vpass(I + 1), während Vpass(l + 1) < Vpass(n – 3) < Vpass(n – 2) < Vpass(n – 1). Thus, Vpass is valid (i + 1) = Vpass (i + 2) = ... Vpass (I + 1), whereas Vpass (l + 1) <Vpass (n - 3) <Vpass (n - 2) <Vpass ( n - 1). Dies verhindert, dass die ausgewählte Wortleitung WL<i> benachbart zu einer relative geringen Durchgangsspannung ist. This prevents the selected word line WL <i> is adjacent to a relative low forward voltage. Als Folge wird übermäßige Selbstverstärkung des zweiten Kanals Ch2 unterdrückt, selbst während die hohe Programmierspannung Vpgm an WL<i> angelegt wird während der Zeit t3–t5. As a result, excessive self-boosting of the second channel Ch2 is suppressed even while applying the high programming voltage Vpgm to WL <i> during time t3-t5. Die Differenz (Vch2 – Vch1) zwischen den Kanalpotentialen Vch1 und Vch2 richtet sich nach der in Gleichung 2 ausgedrückten Bedingung. The difference (Vch2 - Vch1) between the channel potentials Vch1 Vch2 and depends on the condition expressed in Equation 2. Somit können die Programmierstörungsfehler (Soft-Programmierungsfehler) aufgrund des Effektes heißer Ladungsträger verhindert werden durch Vermeiden des übermäßigen Potentialanstiegs des zweiten Kanals. Thus can be prevented due to the effect of hot carriers by avoiding the excessive increase in potential of the second channel, the program disturbance error (soft programming error).
  • Die The 16a 16a und and 16b 16b stellen bildlich Daten dar, welche sich auf die Kanalpotentiale Vch1 und Vch2 beziehen. pictorially represents data which relate to the channel potentials Vch1 and Vch2. 16a 16a trägt die Kanalpotentiale (Vch1 transmits the channel potentials (Vch1
    Figure 00420001
    Vch2(vorher) (Before) Vch2
    Figure 00420002
    auf, die in einer NAND-Zelleneinheit , which in a NAND cell unit 131 131 in einer Flashspeichervorrichtung herkömmlich entwickelt sind beim sequentiellen Programmieren von 1-Bit (binären) Daten in alle Pages (z. B. WL<i> bis WL<31>). are designed conventionally in a flash memory device when sequentially programming 1-bit (binary) data in all pages (eg., WL <i> to WL <31>). 16b 16b trägt die Differenz transmits the difference
    Figure 00420003
    (Vch1 – Vch2(vorher)) zwischen den Kanalpotentialen (Vch1 (Vch1 - Vch2 (before)) (between the channel potentials Vch1
    Figure 00420004
    Vch2(vorher) (Before) Vch2
    Figure 00420005
    auf, welche in einer NAND-Zelleneinheit in which in a NAND cell unit 131 131 in einer Flashspeichervorrichtung beim sequentiellen Programmieren von 1-Bit (binären) Daten in alle Pages (z. B. WL<1> bis <31>) entwickelt sind. are developed in a flash memory device when sequentially programming 1-bit (binary) data in all pages (eg., WL <1> to <31>). Wie in den As in 16a 16a und and 16b 16b gezeigt, steigt die Differenz shown, the difference increases
    Figure 00420006
    (Vch1 – Vch2(vorher)) zwischen den Kanalpotentialen (Vch1 (Vch1 - Vch2 (before)) (between the channel potentials Vch1
    Figure 00420007
    Vch2(vorher) (Before) Vch2
    Figure 00420008
    die in einer NAND-Zelleneinheit in a NAND cell unit 131 131 in einer Flashspeichervorrichtung entwickelt ist, stark an wenn Programmierung bei den Pages (z. B. WL<23> bis WL<31>) am nächsten zu der String-Auswahlleitung (SSL) und den Bitleitungen durchgeführt wird, wobei der Wert der Anzahl N in Gleichung 1 immer kleiner wird. is developed in a flash memory device, sharply when programming in the pages (eg., WL <23> to WL <31>) is closest to the string select line (SSL) and the bit lines performed with the value of the number N in equation 1 is smaller and smaller. Somit treten Soft-Programmierungsfehler (Programmierstörungsfehler) aufgrund des Effektes heißer Ladungsträger (HCE) wahrscheinlicher in einer Flashspeichervorrichtung während der Programmie rung bei den Pages (z. B. WL<23> bis WL<31>) am nächsten zu der String-Auswahlleitung (SSL) und den Bitleitungen auf. Thus, soft programming error (HCE) occur (program disturbance errors) due to the effect of hot carriers likely tion in a flash memory device during the PROGRAMMING in the pages (eg., WL <23> to WL <31>) closest to the string select line ( SSL) and the bit lines.
  • 16a 16a stellt zusätzlich die Kanalpotentiale (Vch1 additionally, the channel potentials (Vch1
    Figure 00430001
    Vch2(neu) Vch2 (new)
    Figure 00430002
    dar, die in einer NAND-Zelleneinheit which fall within a NAND cell unit 131 131 in Flashspeichervorrichtungen gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung auftreten beim sequentiellen Programmieren von 1-Bit (binären) Daten bei allen Pages (z. B. WL<1> bis WL<31>). in flash memory devices in accordance with exemplary embodiments of the present invention occur in the sequential program of 1-bit (binary) data for all pages (z. B. WL <1> to WL <31>). 16b 16b stellt zusätzlich die Differenz additionally, the difference
    Figure 00430003
    (Vch1 – Vch2(neu)) zwischen den Kanalpotentialen (Vch1 (Vch1 - Vch2 (new)) (between the channel potentials Vch1
    Figure 00430004
    Vch2(neu) Vch2 (new)
    Figure 00430005
    dar, die in einer NAND-Zelleneinheit which fall within a NAND cell unit 131 131 in Flashspeichervorrichtungen gemäß beispielhaften Ausführungsbeispielen der vorliegenden Erfindung entwickelt sind beim sequentiellen Programmieren von 1-Bit (binären) Daten bei allen Pages (z. B. WL<1> bis WL<31>). are developed in Flash memory devices in accordance with exemplary embodiments of the present invention for sequential programming of 1-bit (binary) data for all pages (z. B. WL <1> to WL <31>). Wie in As in 16b 16b gezeigt steigt die Differenz shown the difference increases
    Figure 00430006
    (Vch1 – Vch2(neu)) zwischen den Kanalpotentialen (Vch1 (Vch1 - Vch2 (new)) (between the channel potentials Vch1
    Figure 00430007
    Vch2(neu) Vch2 (new)
    Figure 00430008
    die in einer NAND-Zelleneinheit in a NAND cell unit 131 131 in Flashspeichervorrichtungen gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung entwickelt sind, nicht stark an gemäß Gleichung 1 während der Programmierung bei den Pages (z. B. WL<23> bis WL<31> am nächsten zu der String-Auswahlleitung (SSL) und Bitleitungen. Somit treten Soft-Programmierungsfehler (Programmierstörungsfehler) aufgrund des Effektes heißer Ladungsträger (HCE) weniger wahrscheinlich auf während der Programmierung bei den Pages (z. B. WL<23> bis WL<31>) am nächsten zu der String-Auswahlleitung (SSL) und Bitleitungen in einer Flashspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung. are developed in Flash memory devices in accordance with exemplary embodiments of the present invention is not strong (in accordance with equation 1 during programming on Pages z. B. WL <23> to WL <31> nearest to the string select line (SSL) and bit lines. thus, soft programming error (HCE) occur (program disturbance errors) due to the effect of hot carriers are less likely to during programming in the pages (eg., WL <23> to WL <31>) closest to the string select line (SSL) and bit lines in a flash memory device according to an embodiment of the present invention.
  • 17 17 ist ein Blockdiagramm einer Flashspeichervorrichtung is a block diagram of a flash memory device 500 500 mit Peripherieschaltung with peripheral circuit 110 110 , . 120 120 , . 240 240 , . 250 250 , welche dafür eingerichtet ist, benachbarte Kanalpotentiale Vch1 und Vch2 in der NAND-Zelleneinheit Which is adapted to adjacent channel potentials Vch1 and Vch2 in the NAND cell unit 131 131 aus out 1 1 im Wesentlichen anzugleichen, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. substantially equalize, in accordance with another exemplary embodiment of the present invention. Die Speichervorrichtung The storage device 500 500 kann die gleiche sein wie die Speichervorrichtung may be the same as the storage device 200 200 aus out 2 2 oder andere weiter oben offenbarte beispielhafte Ausführungsformen außer, dass die Speichervorrichtung or other disclosed above exemplary embodiments, except that the memory device 500 500 ohne die eigene Setup-Datenspeichereinheit without their own setup data storage unit 160 160 implementiert ist. is implemented. Die Setup-Datenspeicherfunktionen der Setup-Datenspeichereinheit The setup data storage functions of the setup data storage unit 160 160 aus out 2 2 sind in are in 17 17 implementiert unter Verwendung eines zugehörigen Setup-Datenbereichs implemented using a corresponding setup data area 535 535 des Flashspeicherarrays Flash memory arrays 130 130 zum Speichern der Setup-Daten (z. B. WL<x> oder Schleife <y>). to save the setup data (eg., WL <x> or loop <y>).
  • 18 18 ist eine Querschnittsansicht der NAND-Zelleneinheit is a cross-sectional view of the NAND cell unit 131-2 131-2 vom Charge-Trap-Typ, die in einer integrierten Schaltung ausgebildet ist zur Verwendung in alternativen Ausführungsformen der Speichervorrichtung the charge-trap type formed in an integrated circuit for use in alternative embodiments of the memory device 100 100 , . 200 200 , . 300 300 , . 400 400 oder or 500 500 in den in the 2 2 , . 6 6 , . 10 10 , . 13 13 bzw. or. 17 17 . ,
  • Eine beispielhafte Speichervorrichtung beinhaltet polykristallines Silizium(„Polysilizium”, Poly-Si)-Gates An exemplary memory device includes polycrystalline silicon ( "polysilicon" poly-Si) -Gates 10 10 , . 20 20 , . 30 30 , . 40 40 , . 50 50 , die über einer dielektrischen Schicht ausgebildet sind, die eine Siliziumnitridschicht Which are formed over a dielectric layer, a silicon nitride 630 630 enthält, welche zwischen Siliziumoxidschichten includes, between which silicon oxide 620 620 , . 640 640 dazwischen eingebracht ist, was als ein SONGS (Silizium-Oxid-Nitrid-Oxid-Halbleiter) bezeichnet wird. is interposed therebetween, which is referred to as a SONG (silicon-oxide-nitride-oxide semiconductor). Das Ladungsspeichermedium kann eine blockierende Isolierschicht The charge storage medium can be a blocking insulating layer 620 620 , eine Ladungsspeicherschicht , A charge storage layer 630 630 sowie eine Tunnelisolierschicht and a tunnel 640 640 aufweisen. respectively. Beschreibungen eines solchen Ladungsspeichermediums sind in den Descriptions of such charge storage medium are in the US-Patenten Nr. 6,858,906 US Patent Nos. 6,858,906 , Nr. , No. 7,253,467 7,253,467 und Nr. and no. 2006/0180851 2006/0180851 beschreiben, welche hierin durch Bezugnahme mit aufgenommen werden. describe which are herein incorporated by reference.
  • Eine nicht-flüchtige Speichervorrichtung vom Floating-Trap-Typ verwendet Trap-Niveaus, wie z. A non-volatile memory device from the floating trap type used Trap levels such. B. diejenigen, welche in einer Siliziumnitridschicht As those disclosed in a silicon nitride layer 630 630 zu finden sind, für Speicheroperationen. can be found, for memory operations. Wenn eine positive Spannung an die Gate-Elektrode (z. B. When a positive voltage (at the gate electrode z. B. 10 10 ) angelegt wird, werden Elektronen über die Tunnelisolierschicht ) Is applied, electrons are the tunneling 640 640 derart getunnelt, dass sie in der Ladungsspeicherschicht tunnelled such a way that they in the charge storage layer 630 630 gefangen werden. be caught. Wenn die Elektronen in der Ladungsspeicherschicht When the electrons in the charge storage layer 630 630 angehäuft werden, wird eine Schwellenspannung des Speicherzellentransistors erhöht und die Speichervorrichtung wird programmiert. are accumulated, a threshold voltage of the memory cell transistor is increased and the memory device is programmed. Folglich wird die Schwellenspannung der Speichervorrichtungseinheit verringert und die Speichervorrichtung wird gelöscht. Consequently, the threshold voltage of the memory device unit is reduced and the storage device is deleted.
  • 19 19 ist ein Blockdiagramm einer Speicherkarte mit einer Flashspeichervorrichtung is a block diagram of a memory card having a flash memory device 720 720 (z. B. (Z. B. 100 100 , . 700 700 , . 300 300 , . 400 400 , . 500 500 ) gemäß zumindest einer oben beschriebenen Ausführungsform der vorliegenden Erfindung. ) According to at least one above-described embodiment of the present invention. Die Speicherkarte The memory card 700 700 ist mit einem Host verbunden und empfängt auf kleinen Blöcken basierende logische Adressen und User-Daten von dem Host. is connected to a host and receives on small blocks based logical addresses and user data from the host. Die Speicherkarte The memory card 700 700 beinhaltet eine Host-Schnittstelle includes a host interface 713 713 , ein/eine Speicher-Steuergerät/Schnittstelle A / a memory controller / interface 715 715 , eine Flashspeichervorrichtung , A flash memory device 720 720 , einen Mikroprozessor (CPU) , A microprocessor (CPU) 712 712 , einen Direktzugriffsspeicher RAM , A random access memory RAM 711 711 sowie eine Fehlerprüf- und Korrektureinheit and an error checking and correction unit 714 714 (ECC-Einheit). (ECC) unit. Die Host-Schnittstelle The host interface 713 713 empfängt Signale von dem Host und überträgt die empfangenen Signale zu den vorbestimmten Komponenten der Speicherkarte receives signals from the host and transmits the received signals to the predetermined components of the memory card 700 700 über einen Bus. via a bus. Die Flashspeichervorrichtung The flash memory device 720 720 beinhaltet eine Mehrzahl von Speicherblöcken, wobei jeder Speicherblock eine Mehrzahl von NAND-Zelleneinheiten includes a plurality of memory blocks, each memory block includes a plurality of NAND cell units 131 131 enthält, welche sich Steuerleitungen (z. B. Wortleitungen WL<>, SSL und GSL) teilen. includes that (z. B. word lines WL <>, SSL and GSL) share control lines. Das/die Speicher-Steuergerät/Schnittstelle The / memory controller / interface 715 715 steuert den Fluss von Daten zwischen dem Host und den NAND-Speicherzellentransistoren in der Speichervorrichtung controls the flow of data between the host and the NAND memory cell transistors in the memory device 720 720 als Antwort auf einen Steuerbefehl von dem Host. in response to a command from the host. Der RAM the RAM 711 711 speichert temporär Daten beim Treiben der Speicherkarte temporarily stores data in driving the memory card 700 700 . ,
  • Beispiele des Host beinhalten Personalcomputer, File Server, Peripherievorrichtungen, drahtlose Vorrichtungen, Digitalkameras, persönliche digitale Assistenten (PDAs), MP3-Audiospieler, MPEG-Videospieler und Audiorekorder. Examples of the host include personal computers, file servers, peripheral devices, wireless devices, digital cameras, personal digital assistants (PDAs), MP3 audio player, MPEG video player and audio recorder. Die austauschbare Speicherkarte wird typischerweise ein Gehäuse besitzen mit einem vorbestimmten Formfaktor und einer vorbestimmten Schnittstelle, wie z. The removable memory card is typically have a housing with a predetermined shape factor and a predetermined interface such. B. SD (Secure Digital), MS (Memory Stick), CF (Compact Flash), SMC (Smart Media), MMC (Multimedia) oder XD (XD-Picture Card), PCMCIA, CardBus, IDE, EIDE, SATA, SCSI, Universal Serial Bus (z. B. ein USB-Flashlaufwerk) usw. As SD (Secure Digital), MS (Memory Stick), CF (Compact Flash), SMC (SmartMedia), MMC (Multimedia) or XD (XD-Picture Card), PCMCIA, CardBus, IDE, EIDE, SATA, SCSI , Universal Serial bus (eg. as a USB flash drive), etc.
  • 20 20 ist ein Blockdiagramm eines Computersystems is a block diagram of a computer system 800 800 mit einem Flash-Speichersystem with a flash memory system 810 810 einschließlich einer Flash-Speichervorrichtung including a flash memory device 812 812 (z. B. (Z. B. 100 100 , . 200 200 , . 300 300 , . 400 400 , . 500 500 ) gemäß zumindest einer oben beschriebenen Ausführungsform der vorliegenden Erfindung. ) According to at least one above-described embodiment of the present invention. Die Flash-Speichervorrichtung The flash memory device 812 812 ist mit einem Speichersteuergerät is connected to a memory controller 811 811 zum Zugreifen auf das Flash-Speichertransistor-Array (siehe z. B. (To access the flash memory transistor array see for. Example 130 130 in in 2 2 ) in der Flashspeichervorrichtung ) In the flash memory device 812 812 gekoppelt. coupled. Die mit dem Speichersteuergerät With the memory controller 811 811 gekoppelte Flashspeichervorrichtung coupled flash memory device 812 812 bildet einen Teil des Computersystems forms part of the computer system 800 800 . , Beispiele des Computersystems Examples of the computer system 800 800 beinhalten Personalcomputer, Peripheriegeräte, drahtlose Vorrichtungen, digitale Kameras, persönliche digitale Assistenten (PDA's), MPS-Audiospieler, MPEG-Videospieler, digitale Audiorekorder sowie digitale Videorecorder. include personal computers, peripheral devices, wireless devices, digital cameras, personal digital assistants (PDA's), MPS-Audio player, MPEG video players, digital audio recorders, digital video recorders. Das Flashspeichersystem The flash memory system 810 810 kann eine speicherkartenbasierte Festplatte, ein Festkörperlaufwerk (SSD), eine Hybrid-(SSD/Magnet)-Platte, ein Kamerabild-Prozessor (CIS), ein Anwendungs-Chipsatz oder ein mit der CPU , a memory card-based hard disk, a solid state drive (SSD), a hybrid (SSD / magnetic) plate, a camera image processor (CIS), an application chipset or a CPU with the 820 820 integrierter Speicherkern sein. its integrated memory core. Ein Festkörperlaufwerk (SSD) ist eine Datenspeichervorrichtung, die typischer Weise ein herkömmliches Festplattenlaufwerk (HDD) emuliert, wodurch sie das HDD in den meisten Anwendungen leicht ersetzt. A solid state drive (SSD) is a data storage device that typically emulates a conventional hard disk drive (HDD), which makes them easy to replace the HDD in most applications. Im Gegensatz zu dem rotierenden Plattenmedium eines HDD verwendet ein SSD eine NAND-Flash-Speichervorrichtung zum Speichern von Daten. In contrast to the rotating disk medium of an HDD, a SSD uses NAND flash memory device for storing data. Ohne bewegliche Teile eliminiert ein SSD in großem Umfang Zugriffszeit, Latenz und andere elektromechanische Verzögerungen sowie mit einer herkömmlichen HDE verknüpfte Fehlern. Without moving parts a SSD largely eliminated access time, latency and other electro-mechanical delays, as well as with a conventional HDE associated errors.
  • Die Speichervorrichtung The storage device 812 812 des Flash-Speichersystems the flash memory system 800 800 aus out 20 20 empfängt Steuersignale über Steuerleitungen von dem Systembus receives control signals via control lines from the system 860 860 über das Speichersteuergerät via the memory controller 811 811 zum Steuern des Zugriffs auf das Speichertransistor-Array for controlling access to the memory transistor array 130 130 in der Speichervorrichtung in the storage device 812 812 . , Zugriff auf das Speicherzellentransistor-Array Access to the memory cell transistor array 130 130 in der Speichervorrichtung in the storage device 812 812 ist auf einen oder mehrere Ziel-Speicherzellentransistoren MC<> gerichtet, unter Verwendung der integrierten Peripherieschaltung und über Wortleitungen WL<> sowie Bitleitungen BL<> in der Speichervorrichtung is directed to one or more target memory cell transistors MC <>, using the built-in peripheral circuit and word lines WL <> and bit lines BL <> in the memory device 812 812 . , Sobald auf das Speicherzellentransistor-Array zugegriffen wird als Antwort auf die Sperrsignale und die Adresssignale, werden Daten geschrieben an die oder gelesen von den Speichertransistoren durch die integrierte Peripherieschaltung in der Speichervorrichtung Once accessed to the memory cell transistor array in response to said locking signals and the address signals, data is written to or read from the memory transistors by the integrated peripheral circuit in the memory device 812 812 . ,
  • Die Speichervorrichtung The storage device 812 812 in dem Computersystem in the computer system 800 800 aus out 20 20 sowie die Speichervorrichtung and the storage device 720 720 in der Speicherkarte in the memory card 700 700 aus out 19 19 kann montiert sein in verschiedenen Gehäusetypen einschließlich Kugelgitteranordnungen (Ball Grid Arrays, BGAs), Chip-Scale-Gehäuse (CSPs), Plastic-Leaded-Chip-Carrier (PLCC), Plastic-Dual-In-Live-Gehäuse (PDIP), Multi-Chip-Gehäuse (MCP), Waverlevel-hergestelltes-Gehäuse (WFP), Waferlevel-Process-Stack-Gehäuse (WSP). may be mounted in different housing types, including ball grid arrays (ball grid array BGA), chip scale package (CSP), Plastic Leaded Chip Carrier (PLCC), Plastic Dual In-Live package (PDIP), Multi chip package (MCP), Waverlevel-made housing (WFP), wafer-level Process stack housing (WSP).
  • Es ist zu bemerken, dass bei den oben beschriebenen beispielhaften Ausführungsformen und in den Ansprüchen weiter unten n und m feste ganze Zahlen sind, die wäh rend der Herstellungsstufe des Entwurfs der Flash-Speichervorrichtung bestimmt werden, und i, x, j sowie y positive ganzzahlige Variablen sind. It is to be noted that in the above described exemplary embodiments and in the claims below n and m fixed integers, which are currency rend determines the manufacturing stage of the design of the flash memory device, and i, x, j and y are positive integers variables. Darüber hinaus sind in den oben dargestellten Zeitdiagrammen gezeigte Parameter wie z. In addition, parameters shown in the above shown time diagrams such as are. B. Spannungspegel möglicherweise nicht maßstabsgerecht dargestellt. B. voltage level may not be to scale.
  • Somit ist bei den beschriebenen beispielhaften Ausführungsformen der vorliegenden Erfindung festzustellen, dass die durch die angehängten Ansprüche definierte Erfindung nicht limitiert ist durch bestimmte Details, welche in der obigen Beschreibung ausgeführt sind, da viele offensichtliche Variationen davon möglich sind ohne abzuweichen von dem Geist und dem Umfang davon, wie er im folgenden beansprucht wird. Thus, it should be noted in the described exemplary embodiments of the present invention is that defined by the appended claims, the invention is not limited without deviating by certain details, which are executed in the above description as many apparent variations thereof are possible from the spirit and scope thereof as hereinafter claimed.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDED IN THE DESCRIPTION
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Claims (35)

  1. Verfahren zum Programmieren einer Flashzelleneinheit ( A method of programming a flash cell unit ( 131 131 ) mit n Speicherzellentransistoren MC<0> bis MC<n – 1>, welche jeweils durch n Wortleitungen WL<0> bis WL<n – 1> gesteuert werden, und die mit einem durch eine String-Auswahlleitung (SSL) gesteuerten String-Auswahltransistor (SST) verbunden sind, wobei das Verfahren aufweist: Anlegen einer ersten vorbestimmten Spannung Vcc an die String-Auswahlleitung (SSL); ) With n memory cell transistors MC <0> to MC <n - 1>, each formed by n word lines WL <0> to WL <n - 1> are controlled, and controlled with a (by a string selection line SSL) String associated selection transistor (SST), the method comprising: applying a first predetermined voltage Vcc is applied to the string select line (SSL); und Anlegen einer vorbestimmten zweiten Spannung Vcc – α oder Vcc + α an die String-Auswahlleitung (SSL) während des Anlegens einer Programmierspannung Vpgm an eine ausgewählte Wortleitung WL<i'> zum Verringern des Kanalpotentials (Vch2) von zumindest einer Mehrzahl von Speicherzellentransistoren. and applying a predetermined second voltage Vcc - α or Vcc + α to the string select line (SSL) during application of a programming voltage Vpgm to a selected word line WL <i '> to reduce the channel potential (Vch2) of at least a plurality of memory cell transistors.
  2. Verfahren nach Anspruch 1, weiter aufweisend: vor dem Anlegen der vorbestimmten zweiten Spannung Vcc – α oder Vcc + α an die String-Auswahlleitung (SSL), das Anlegen der Programmierspannung Vpgm an eine vorhergehende Wortleitung WL<i>, wobei 0 ≤ i < x und i' > x zum Verringern des lokalen Kanalpotentials der Speicherzellentransistoren MC<i'> bis MC<m – 1>. The method of claim 1, further comprising: prior to application of the predetermined second voltage Vcc - α or Vcc + α to the string select line (SSL), the application of the programming voltage Vpgm to a previous word line WL <i>, where 0 ≤ i < x and i '> x for reducing the local channel potential of the memory cell transistors MC <i'> through MC <m - 1>.
  3. Verfahren nach Anspruch 2, wobei die ausgewählte Wortleitung WL<i'> näher an der String-Auswahlleitung (SSL) als die vorhergehende Wortleitung WL<i> ist. The method of claim 2, wherein the selected word line WL <i '> is closer to the string select line (SSL) than the previous word line WL <i>.
  4. Verfahren nach Anspruch 1, wobei α zwischen etwa 0,1 Volt und etwa 3,0 Volt, Vcc zwischen etwa 2,5 Volt und etwa 3,5 Volt, sowie Vpgm zwischen etwa 15 Volt und etwa 25 Volt ist. The method of claim 1, wherein α is between about 0.1 volts and about 3.0 volts, Vcc is between about 2.5 volts and about 3.5 volts, and Vpgm between about 15 volts and about 25 volts.
  5. Verfahren nach Anspruch 1, wobei die zweite vorbestimmte Spannung entweder Vcc + α oder Vcc – α ist. The method of claim 1, wherein the second predetermined voltage, either + Vcc or Vcc α - is α.
  6. Verfahren nach Anspruch 1, weiter aufweisend das Wegnehmen der vorbestimmten zweiten Spannung Vcc – α von der String-Auswahlleitung (SSL) vor dem Wegnehmen der Programmierspannung von der zweiten ausgewählten Wortleitung WL<i'>. The method of claim 1, further comprising the removal of the second predetermined voltage Vcc - α of the string select line (SSL) before removing the programming voltage from the second selected word line WL <i '>.
  7. Verfahren nach Anspruch 2, weiter aufweisend: Anlegen einer Durchgangsspannung Vpass, wobei Vpgm > Vpass > 0 an die Speicherzellentransistoren MC<i + 1> bis MC<n – 1> während des Anlegens der Programmierspannung Vpgm an die vorhergehende Wortleitung WL<i>; The method of claim 2, further comprising: applying a pass voltage Vpass, wherein Vpgm> Vpass> 0 to the memory cell transistors MC <i + 1> to MC <n - 1> during application of the programming voltage Vpgm to the preceding word line WL <i>; und zu einer anderen Zeit Anlegen der Durchgangsspannung Vpass an die Speicherzellentransistoren MC<i' + 1> bis MC<n – 1> während des Anlegens der Programmierspannung Vpgm an die ausgewählte Wortleitung WL<i'>. and at a different time applying the pass voltage Vpass to the memory cell transistors MC <i '+ 1> to MC <n - 1> during application of the programming voltage Vpgm to the selected word line WL <i'>.
  8. Verfahren nach Anspruch 2, wobei der Wert von x als Setup-Datenwert in einer Flashspeichervorrichtung ( The method of claim 2, wherein the value of x as setup data value (in a flash memory device 100 100 ; ; 200 200 ; ; 300 300 ; ; 400 400 ; ; 500 500 ) mit der Flashzelleneinheit ( ) (With the flash cell unit 131 131 ) gespeichert wurde. Submitted).
  9. Verfahren nach Anspruch 1, weiter aufweisend: Anlegen der vorbestimmten zweiten Spannung Vcc – α an die String-Auswahlleitung (SSL) und eine Bitleitung (BL), welche mit der String-Auswahlleitung (SSL) verbunden ist, während des Programmierens der ausgewählten Wortleitung WL<i'>, wobei i' ≥ x, zum Verringern des Kanalpotentials der Speicherzellentransistoren MC<i'> bis MC<n – 1>. The method of claim 1, further comprising: applying the predetermined second voltage Vcc - α to the string select line (SSL) and a bit line (BL) which is connected to the string select line (SSL), during programming of the selected word line WL <i '>, where i' ≥ x, for reducing the channel potential of the memory cell transistors MC <i '> through MC <n - 1>.
  10. Verfahren zum Programmieren einer Flashzelleneinheit ( A method of programming a flash cell unit ( 131 131 ) mit n Speicherzellentransistoren MC<0> bis MC<n – 1>, welche jeweils gesteuert werden durch n Wortleitungen WL<0> bis WL<n – 1>, und die mit einem von einer String-Auswahlleitung (SSL) gesteuerten String-Auswahltransistor (SST) verbunden sind, sowie durch eine mit dem String-Auswahltransistor (SST) verbundene Bitleitung (BL), wobei das Verfahren aufweist: Anlegen einer ersten vorbestimmten Spannung Vcc an die Bitleitung (BL) zu einer Zeit t, während der Programmierung eines ersten ausgewählten Speicherzellentransistors MC<i> an einer ersten ausgewählten Wortleitung WL<i>, wobei 0 ≤ i < x; ) With n memory cell transistors MC <0> to MC <n - 1>, which are respectively controlled by n word lines WL <0> to WL <n - 1>, and controlled with a (from a string selection line SSL) String associated selection transistor (SST) and connected by one with the string selection transistor (SST) bit line (BL), the method comprising: applying a first predetermined voltage Vcc to the bit line (BL) at a time t, during the programming of a first selected memory cell transistor MC <i> on a first selected word line WL <i>, where 0 ≤ i <x; und zu einer anderen Zeit t' Anlegen einer vorbestimmten zweiten Spannung Vcc – α an die Bitleitung (BL) während des Programmierens eines zweiten ausgewählten Speicherzellentransistors MC<i'> an einer zweiten ausgewählten Wortleitung WL<i'>, wobei i' ≥ x, zum Verringern des Kanalpotentials der Speicherzellentransistoren MC<i'> bis MC<n – 1>. and at a different time t 'applying a predetermined second voltage Vcc - α to the bit line (BL) during programming of a second selected memory cell transistor MC <i'> to a second selected word line WL <i '>, where i' ≥ x, for reducing the channel potential of the memory cell transistors MC <i '> through MC <n - 1>.
  11. Verfahren nach Anspruch 10, weiter aufweisend: Anlegen der ersten vorbestimmten Spannung Vcc an die Bitleitung (BL) während Incremental-Step-Pulse-Programmierung (ISPP) auf den ersten ausgewählten Speicherzellentransistor MC<i> an der ersten ausgewählten Wortleitung WL<i> angewendet wird; The method of claim 10, further comprising: applying the first predetermined voltage Vcc to the bit line (BL) during Incremental Step Pulse Programming (ISPP) on the first selected memory cell transistor MC <i> at the first selected word line WL <i> applied becomes; und zu einer anderen Zeit Zählen der ISPP-Schleifen während der ISPP-Programmierung des zweiten ausgewählten Speicherzellentransistors MC<i'> an der zweiten ausgewählten Wortleitung WL<i'>; and at a different time counting the ISPP loops during the ISPP programming of the second selected memory cell transistor MC <i '> at the second selected word line WL <i'>; und während die ISPP-Schleifenanzahl j größer als oder gleich y ist, Anlegen der zweiten vorbestimmten Spannung Vcc – α an die Bitleitung (BL). and while the ISPP loop number is j greater than or equal to y, applying the second predetermined voltage Vcc - α to the bit line (BL).
  12. Verfahren nach Anspruch 11, wobei der Wert von y als Setup-Datenwert in einer Flashspeichervorrichtung ( The method of claim 11, wherein the value of y as setup data value (in a flash memory device 100 100 ; ; 200 200 ; ; 300 300 ; ; 400 400 ; ; 500 500 ) mit der Flashzelleneinheit ( ) (With the flash cell unit 131 131 ) gespeichert wurde. Submitted).
  13. Verfahren zum Programmieren einer Flashzelleneinheit ( A method of programming a flash cell unit ( 131 131 ) mit n Speicherzellentransistoren MC<0> bis MC<n – 1>, die jeweils durch n Wortleitungen WL<0> bis WL<n – 1> gesteuert werden, die mit einem durch eine String-Auswahlleitung (SSL) gesteuerten String-Auswahltransistor (SST) verbunden sind, wobei das Verfahren aufweist: Anlegen einer Durchgangsspannung Vpass an nicht ausgewählte Wortleitung WL<i + 1> bis WL<n – 1> während des Anlegens der Programmierspannung Vpgm an die erste ausgewählte Wortleitung WL<i>, wobei 0 ≤ i < x, und wobei Vpgm > Vpass > 0; ) With n memory cell transistors MC <0> to MC <n - 1>, each by n word lines WL <0> to WL <n - 1> are controlled, the controlled with a (by a string selection line SSL) string selection transistor (SST) are connected, the method comprising: applying a pass voltage Vpass to non-selected word line WL <i + 1> to WL <n - 1> during application of the programming voltage Vpgm is applied to the first selected word line WL <i>, where 0 ≤ i <x, and wherein Vpgm> Vpass> 0; und danach Anlegen einer von einer ersten, zweiten und dritten verschiedenen Durchgangsspannung Vpass1, Vpass2, und Vpass3 an jede von drei der nicht ausgewählten Wortleitungen WL<i' + 1> bis WL<n – 1> während des Anlegens der Programmierspannung Vpgm an eine zweite ausgewählte Wortleitung WL<i'>, wobei i' ≥ x, zum Verringern des Kanalpotentials einer Mehrzahl von Speicherzellentransistoren MC<i'> bis MC<n – 1>. and then applying one of a first, second and third different pass voltage VPASS1, Vpass2, and Vpass3 to each of three of the non-selected word lines WL <i '+ 1> to WL <n - 1> during application of the programming voltage Vpgm to a second selected word line WL <i '>, where i' ≥ x, for reducing the channel potential of a plurality of memory cell transistors MC <i '> through MC <n - 1>.
  14. Verfahren nach Anspruch 13, wobei die zweite ausgewählte Wortleitung WL<i'> näher an der String-Auswahlleitung (SSL) ist als die erste ausgewählte Wortleitung WL<i>. The method of claim 13, wherein the second selected word line WL <i '> is closer to the string select line (SSL) than the first selected word line WL <i>.
  15. Verfahren nach Anspruch 13, wobei Vpass1 < Vpass, wobei Vpass3 und Vpass1 an WL<i' + 1> angelegt werden, und wobei Vpass3 an WL<n – 1> angelegt wird. The method of claim 13, wherein VPASS1 <Vpass, wherein Vpass3 and VPASS1 to WL <1 are applied> i '+, and wherein Vpass3 to WL <n - 1> is applied.
  16. Verfahren nach Anspruch 13, wobei Vpass1 an WL<n – 1> angelegt wird und Vpass3 an WL<i' + 1> angelegt wird. The method of claim 13, wherein at VPASS1 WL - is applied and Vpass3 to WL <i '+ 1> applied <n 1>.
  17. Verfahren nach Anspruch 13, wobei: Vpass an WL<i' + 1>, WL<i + 2> sowie WL<i + 1> angelegt wird, Vpass1 an WL<i' + l + 1> angelegt wird; The method of claim 13, wherein: Vpass to WL <i '+ 1>, WL <i + 2> and WL <i + 1> is applied to VPASS1 WL <i' + 1 + l> is applied; und Vpass3 an WL<n – 1> angelegt wird. is applied - and Vpass3 to WL <1 n>.
  18. Flashspeichervorrichtung mit: einem Speicherblock ( Flash memory device comprising: a memory block ( 130 130 ) mit einer Mehrzahl von m Zelleneinheiten ( ) Having a plurality (of m unit cells 131 131 ), welche sich n Wortleitungen (WL<>) und eine String-Auswahlleitung (SSL) teilen, wobei jede Zelleneinheit ( which share n word lines (WL <>) and a string selection line (SSL), each cell unit () 131 131 ) einen String-Auswahltransistor (SST) enthält, der durch die String-Auswahlleitung (SSL) gesteuert wird und mit einer Mehrzahl von n Speichertransistoren (MC<>) verbunden ist, welche jeweils durch die n Wortleitungen (WL<>) gesteuert werden; ) A string selection transistor (SST) which through the string selection line (SSL) is controlled and <>) is connected to a plurality (of n storage transistors MC, which are respectively controlled by the (n word lines WL <>); und einer Peripherieschaltung ( and a peripheral circuit ( 110 110 , . 120 120 , . 140 140 , . 150 150 , . 160 160 ), die dafür eingerichtet ist, eine erste vorbestimmte Spannung Vcc an die String-Auswahlleitung (SSL) anzulegen, während des Programmierens der m Speichertransistoren, die von einer ersten ausgewählten Wortleitung WL<i> gesteuert werden, und zum danach Anlegen einer vorbestimmten zweiten Spannung Vcc ± α an die String-Auswahlleitung (SSL) während der Programmierung der m Speichertransistoren, welche durch eine zweite ausgewählte Wortleitung WL<i'> gesteuert werden, wobei die zweite ausgewählte Wortleitung WL<i'> näher an der String-Auswahlleitung (SSL) ist als die erste ausgewählte Wortleitung WL<i>. applying) that is adapted to a first predetermined voltage Vcc is applied to the string select line (SSL), during programming of the m memory transistors which are controlled from a first selected word line WL <i>, and thereafter applying a predetermined second voltage Vcc ± 'are controlled, wherein the second selected word line WL <i α to the string select line (SSL) during the programming of the m memory transistors by a second selected word line WL <i>'> closer to the string select line (SSL ) than the first selected wordline WL <i>.
  19. Vorrichtung nach Anspruch 18, wobei jeder der Speicherzellentransistoren (MC<>) ein Steuergate ( (The apparatus of claim 18, wherein each of said memory cell transistors (MC <>), a control gate 10 10 , . 20 20 , . 30 30 , . 40 40 , . 50 50 ) und ein Floating-Gate ( (), And a floating gate 11 11 , . 21 21 , . 31 31 , . 41 41 , . 51 51 ) besitzt. ) Has.
  20. Vorrichtung nach Anspruch 18, wobei die m Zelleinheiten ( The apparatus of claim 18, wherein the m unit cells ( 131 131 ) als eine NAND-Flashspeichervorrichtung verbunden sind. ) Are connected as a NAND flash memory device.
  21. Festkörperspeichermodul für ein Computersystem ( Solid state memory module (for a computer system 800 800 ), wobei das Modul aufweist: ein Gehäuse; ), The module comprising: a housing; einen Schnittstellenverbinder an dem Gehäuse; an interface connector to the housing; ein innerhalb des Gehäuses angeordnetes Flashspeichersteuergerät ( a valve disposed within the housing flash memory controller ( 811 811 ); ); die Flashspeichervorrichtung nach Anspruch 18, innerhalb des Gehäuses angeordnet und elektrisch mit dem Schnittstellenverbinder verbunden, wobei die Mehrzahl von Speichertransistortransistoren in der integrierten Schaltung in einem Array ( The Flash memory device of claim 18, disposed within the housing and electrically connected to the interface connector, wherein the plurality of memory transistor transistors (in the integrated circuit in an array 130 130 ) für die Datenspeicherung angeordnet sind und von dem Flashspeichersteuergerät ( ) Are arranged for storing data and (by the flash memory controller 811 811 ) gesteuert werden. ) being controlled.
  22. Festkörperspeichermodul nach Anspruch 21, wobei der Schnittstellenverbinder ein IDE-Schnittstellenverbinder mit einer IDE-Stift-Schnittstelle und einem Spannungsversorgungsverbinder ist. Solid state memory module of claim 21, wherein the interface connector is an IDE interface connector with a pin IDE interface and a power supply connector.
  23. Festkörperspeichermodul nach Anspruch 21, wobei das Gehäuse einen SD-Karten-Formfaktor besitzt und der Schnittstellenverbinder mehrere elektrische Kontaktpads aufweist. Solid state memory module of claim 21, wherein the housing has a SD card form factor and the interface connector having a plurality of electrical contact pads.
  24. Festkörperspeichermodul nach Anspruch 21, wobei das Gehäuse den Formfaktor einer Auswahl von der Gruppe besitzt, welche aus einem MS (Speicherstift), CF (Compact-Flash), SMC (Smart-Media), MMC (Multi-Media), SD (Secure-Digital) oder XD (XD-Picture-Card) besteht. Solid state memory module of claim 21, wherein the housing has the form factor of a selection from the group consisting of a MS (memory stick), CF (Compact Flash), SMC (Smart Media), MMC (Multi-Media), SD (Secure- Digital) or XD is (XD-Picture Card).
  25. Computersystem mit dem Festkörperspeichermodul nach Anspruch 21. A computer system comprising the solid-state storage module of claim 21st
  26. Computersystem nach Anspruch 25, wobei das Computersystem ( The computer system of claim 25, wherein the computer system ( 800 800 ) entweder ein Personal Computer (PC) oder ein persönlicher digitaler Assistent (PDA) oder ein MP3-Spieler oder ein digitaler Audiorekorder oder ein Computer in Stiftform oder eine digitale Kamera oder ein Videorekorder ist. ) Either a personal computer (PC) or a personal digital assistant (PDA) or an MP3 player or a digital audio recorder or a computer as a pen or a digital camera or a video recorder.
  27. Flashspeichervorrichtung mit: einem Speicherblock mit einer Mehrzahl von m Zelleneinheiten, die sich n Wortleitungen (WL<>) sowie eine String-Auswahlleitung (SSL) teilen, wobei jede Zelleneinheit einen String-Auswahltransistor (SST) enthält, der durch die String-Auswahlleitung (SSL) gesteuert wird und mit der Bitleitung (BL) sowie einer Mehrzahl von n Speichertransitoren verbunden ist, welche durch die n Wortleitungen (WL<>) jeweils gesteuert werden; Flash memory device comprising: a memory block having a plurality of m unit cells that share n word lines (WL <>) and a string selection line (SSL), wherein each cell unit includes a string selection transistor (SST), which (through the string selection line SSL) is controlled and the bit line (BL) and a plurality of n is connected Speichertransitoren, each of which is controlled by the n word lines (WL <>); und eine Page-Pufferschaltung, die dafür eingerichtet ist, eine erste vorbestimmte Spannung Vcc an Bitleitungen (BL<>) anzulegen beim Programmieren der durch eine erste ausgewählte Wortleitung WL<i> gesteuerten m Speichertransistoren und danach eine vorbestimmte verringerte Spannung Vcc – α an die Bitleitungen (BL<>) anzulegen beim Programmieren der durch eine zweite ausgewählte Wortleitung WL<i'> gesteuerten m Speichertransistoren, wobei die zweite ausgewählte Wortleitung WL<i'> näher an der String-Auswahlleitung (SSL) ist als die erste ausgewählte Wortleitung WL<i>. and a page buffer circuit which is adapted to a first predetermined voltage Vcc is applied to bit lines (BL <>) to apply programming by a first selected word line WL <i> controlled m memory transistors and thereafter a predetermined reduced voltage Vcc - α to the bit lines (BL <>) to apply programming by a second selected word line WL <i '> controlled m memory transistors, wherein the second selected word line WL <i'> is closer to the string select line (SSL) than the first selected word line WL <i>.
  28. Flashspeichervorrichtung nach Anspruch 27, weiter aufweisend eine Peripherieschaltung ( Flash memory device of claim 27, further comprising a peripheral circuit ( 110 110 , . 120 120 , . 140 140 , . 350 350 , . 360 360 ), die eine Page-Pufferschaltung ( ) That (a page buffer circuit 140 140 ) enthält und dafür eingerichtet ist, die erste vorbestimmte Spannung Vcc an die String-Auswahlleitung (SSL) anzulegen beim Programmieren der durch die erste ausgewählte Wortleitung WL<i> gesteuerten m Speichertransistoren, und danach die vorbestimmte verringerte Spannung Vcc – α an die String-Auswahlleitung (SSL) anzulegen beim Programmieren der von der zweiten ausgewählten Wortleitung WL<i'> gesteuerten m Speichertransitoren. ) And is adapted to the first predetermined voltage Vcc is applied to the string select line (SSL) to apply when programming the selected through the first word line WL <i> controlled m memory transistors, and thereafter, the predetermined reduced voltage Vcc - α to the string to create select line (SSL) while programming selected by the second word line WL <i '> m controlled Speichertransitoren.
  29. Flashspeichervorrichtung nach Anspruch 27, wobei die Peripherieschaltung weiter einen Incremental-Step-Pulse-Programmierungs(ISPP)-Schleifenzähler ( Flash memory device of claim 27, wherein the peripheral circuit further comprises an incremental step pulse programming (ISPP) -Schleifenzähler ( 355 355 ) enthält zum Zählen der ISPP-Anwendungen, und wobei die Peripherieschaltung die vorbestimmte verringerte Spannung Vcc – α an die Bitleitungen (BL<>) anlegt beim Programmieren der von der zweiten ausgewählten Wortleitung WL<i'> gesteuerten m Speichertransistoren nur während die ISPP-Schleifenzahl j nicht weniger als ein vorbestimmter Wert y ist. ) For counting the ISPP applications, and wherein the peripheral circuit, the predetermined reduced voltage Vcc - α (to the bit lines BL <>) applies when programming the selected one of the second word line WL <i '> controlled m memory transistors only during the ISPP- is loop count j is not less than a predetermined value y.
  30. Flashspeichervorrichtung, die aufweist: einen Speicherblock mit einer Mehrzahl von m Zelleinheiten, die sich n Wortleitungen (WL<>) sowie eine String-Auswahlleitung (SSL) teilen, wobei jede Zelleinheit einen String-Auswahltransistor (SST) enthält, der von der String-Auswahlleitung (SSL) gesteuert wird und mit einer Mehrzahl von n Speichertransistoren verbunden ist, die von den n Wortleitungen (WL<>) jeweils gesteuert werden; Flash memory device comprising: a memory block having a plurality of m cell units that share n word lines (WL <>) and a string selection line (SSL), wherein each cell unit includes a string selection transistor (SST) of the string select line (SSL) is controlled and connected with a plurality of n memory transistors of the n word lines (WL <>) are respectively controlled; und eine Peripherieschaltung ( and a peripheral circuit ( 120 120 , . 140 140 , . 160 160 , . 410 410 , . 450 450 ) die dafür eingerichtet ist, eine erste vorbestimmte Durchgangsspannung Vpass(1) an jede einer ersten Mehrzahl von nicht-ausgewählten Wortleitungen (WL<0> bis WL<i – 3>) anzulegen beim Anlegen einer Programmierspannung Vpgm größer als Vpass(1) an eine ausgewählte Wortleitung WL<i>, und dafür eingerichtet ist, gleichzeitig eine zweite und eine dritte vorbestimmte Durchgangsspannung Vpass(2), Vpass(3) an eine zweite Mehrzahl von nicht ausgewählten Wortleitungen (WL<i + 1> bis WL<n – 1>) anzulegen, wobei die zweite Mehrzahl von nicht ausgewählten Wortleitungen näher an der String-Auswahlleitung (SSL) ist als die erste Mehrzahl von nicht-ausgewählten Wortleitungen, wobei die zweite vorbestimmte Durchgangsspannung Vpass(2) geringer ist als die erste vorbestimmte Durchgangsspannung Vpass(1), und wobei die erste vorbestimmte Durchgangsspannung Vpass(1) geringer ist als die dritte vorbestimmte Durchgangsspannung Vpass(3). ) Which is adapted to a first predetermined pass voltage Vpass (1) to each of a first plurality (of non-selected word lines WL <0> to WL <i - 3> apply) upon application of a program voltage Vpgm higher than Vpass (1) to a selected word line WL <i>, and adapted, is also a second and a third predetermined pass voltage Vpass (2) Vpass (3) of non-selected word lines (of a second plurality WL <i + 1> to WL <n - applying 1>), wherein the second plurality closer (of unselected word lines to the string select line SSL) than the first plurality of non-selected word lines, said second predetermined pass voltage Vpass (2) is less than the first predetermined pass voltage Vpass (1), and wherein the first predetermined pass voltage Vpass (1) is less than the third predetermined pass voltage Vpass (3).
  31. Flashspeichervorrichtung nach Anspruch 30, wobei Vpass(2) angelegt ist an WL<n – 2>, Vpass(3) angelegt ist an WL<n – 1> und wobei Vpass(2) geringer ist als Vpass(3), und Vpass(3) geringer ist als die Programmierspannung Vpgm. Flash memory device of claim 30, wherein Vpass (2) is applied to WL <n - 2>, Vpass (3) is applied to WL <n - 1> and wherein Vpass (2) is less than Vpass (3), and Vpass ( low 3) than the program voltage Vpgm.
  32. Flashspeichervorrichtung nach Anspruch 30, wobei Vpass(3) angelegt ist an WL<n – 2>, Vpass(2) angelegt ist an WL<n – 1>, und wobei Vpass(2) geringer ist als Vpass(3), und Vpass(3) geringer ist als die Programmierspannung Vpgm. Flash memory device of claim 30, wherein Vpass (3) is applied to WL <n - 2>, Vpass (2) is applied to WL <n - 1>, and wherein Vpass (2) is less than Vpass (3), and Vpass smaller (3) than the program voltage Vpgm.
  33. Vorrichtung nach Anspruch 30, wobei jeder der Speicherzellentransistoren ein Steuergate ( The apparatus of claim 30, wherein each of said memory cell transistors having a control gate ( 10 10 , . 20 20 , . 30 30 , . 40 40 , . 50 50 ) und ein Floating-Gate ( (), And a floating gate 11 11 , . 21 21 , . 31 31 , . 41 41 , . 51 51 ) besitzt. ) Has.
  34. Vorrichtung nach Anspruch 30, wobei die m Zelleinheiten als eine NAND-Flashspeichervorrichtung verbunden sind. The apparatus of claim 30, wherein said m cell units are connected as a NAND flash memory device.
  35. Vorrichtung nach Anspruch 34, wobei jede NAND-Zelleneinheit weiter einen Masse-Auswahltransistor (GST) aufweist, der in Serie zu der Mehrzahl von n Speicherzellen geschaltet ist. The apparatus of claim 34, wherein each NAND cell unit further includes a ground selection transistor (GST), which is connected in series to the plurality of n memory cells.
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