DE102006051743A1 - Electrically erasable programmable-read only memory cell for use in latch circuit, has floating gate with recess, in which layer thickness of floating gate is reduced, and intermediate-dielectric enclosing floating gate at edge cover - Google Patents

Electrically erasable programmable-read only memory cell for use in latch circuit, has floating gate with recess, in which layer thickness of floating gate is reduced, and intermediate-dielectric enclosing floating gate at edge cover

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DE102006051743A1
DE102006051743A1 DE200610051743 DE102006051743A DE102006051743A1 DE 102006051743 A1 DE102006051743 A1 DE 102006051743A1 DE 200610051743 DE200610051743 DE 200610051743 DE 102006051743 A DE102006051743 A DE 102006051743A DE 102006051743 A1 DE102006051743 A1 DE 102006051743A1
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floating gate
gate
eeprom cell
dielectric
recesses
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DE200610051743
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Friedrich Peter Dr. Leisenberger
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Abstract

The cell has a source (S) and a drain (D), which are arranged on both sides of a canal area (KG) in a semiconductor substrate (SU). A gate stack is arranged above the canal area and comprises a layer assembly from a gate-dielectric (GD), a floating gate (FG), an intermediate-dielectric (ZD) and a control gate (CG). The floating gate exhibits a recess, in which the layer thickness of the floating gate is reduced compared to the rest of the gate surface. The intermediate-dielectric encloses the floating gate at edge cover.

Description

  • EEPROM-Zellen können als permanente beziehungsweise nichtflüchtige Speicher in Halbleiterschaltungen eingesetzt werden. EEPROM cells can be used as permanent or non-volatile memory in semiconductor circuits. Eine solche EEPROM-Zelle besteht in der Regel aus einer Source und einer Drain, die in einem Halbleitersubstrats beiderseits eines Kanalgebiets erzeugt sind. Such an EEPROM cell consists generally of a source and a drain which are formed in a semiconductor substrate on both sides of a channel region. Über dem Kanal ist ein vollständig in ein Dielektrikum eingebettetes floatendes Gate angeordnet, dessen Ladungszustand die Einsatzspannung der EEPROM Zelle bestimmt. Over the channel a fully embedded in a dielectric floating gate is arranged, the state of charge determines the threshold voltage of the EEPROM cell. Durch das Dielektrikum vom floatenden Gate getrennt, aber mit diesem koppelnd ist ein Steuer-Gate angeordnet, mit dessen Hilfe die Ladung des floatenden Gates verändert und mithin der logische Zustand des Transistors definiert, also beschrieben werden kann. separated by the dielectric from the floating gate, but with this couplingly a control gate is arranged, by means of which changes the charge of the floating gate and thus the logic state of the transistor defined, that can be described.
  • Bei EEPROM-Zellen mit floatendem Gate ist es schwierig, die Grundfläche der EEPROM-Zelle zu verkleinern und dabei gleichzeitig die Schreibzeit gering zu halten, die stark abhängig ist vom Kopplungsverhältnis zwischen dem Steuer-Gate und dem floatenden Gate. In EEPROM cells floating gate, it is difficult to reduce the footprint of the EEPROM cell and at the same time to keep the writing time low, which is heavily dependent on the coupling ratio between the control gate and the floating gate. Dieses Kopplungsverhältnis kann verbessert werden, indem entweder das Zwischendielektrikum zwischen floatendem Gate und Steuer-Gate in seiner Dicke reduziert wird oder indem das Interface zwischen den beiden Gates vergrößert wird, oder indem ein Dielektrikum mit höherer Dielektrizitätskonstante verwendet wird. This coupling ratio can be improved by either the intermediate dielectric between the floating gate and control gate is reduced in thickness or by the interface between the two gates is increased, or by a dielectric is used with a higher dielectric constant. Wenn das Zwischendielektrikum und insbesondere das Zwischenoxid durch einen Prozess vorgegeben ist und daher eine gegebene Schichtdicke aufweist, bleibt zur Verbesserung des Kopplungsverhältnisses als einzige Möglichkeit, das Interface zwischen den beiden Gates in der Fläche zu vergrößern. When the intermediate dielectric and in particular the intermediate oxide is determined by a process, and therefore has a given thickness, remains to improve the coupling ratio as the only way to increase the interface between the two gates in the surface.
  • In der veröffentlichten US-Patentanmeldung In the published US patent application US2004/0036108A1 US2004 / 0036108A1 ist eine Möglichkeit beschrieben, bei gegebener geringer Grundfläche das Interface, also die Überlappungsfläche zwischen Steuer-Gate und floatendem Gate zu erhöhen. describes a way to increase the interface, that is, the overlapping area between control gate and floating gate for a given small area. Dies wird erreicht, indem das floatende Gate zumindest einen sich überwiegend in vertikaler Richtung erstreckenden Bereich aufweist, der mit dem Steuer-Gate koppelt. This is achieved by the floating gate has at least one predominantly vertically extending portion which couples to the control gate. Dies wird beispielsweise erreicht, wenn das floatende Gate zu einer becherähnlichen, vertikal lang gestreckten Struktur geformt und das Steuer-Gate als Füllung in diesen Behälter eingebracht wird und dort vom Behälter durch das Zwischendielektrikum getrennt ist. This is achieved, for example, if the floating gate is formed into a cup-like, vertically elongated structure and the control gate is applied as a filling in this container and is separated there from the container through the intermediate dielectric. Eine solche Ausführung hat den Nachteil, dass zur Herstellung Prozessschritte erforderlich sind, die keine Entsprechung in einem dazugehörigen auf dem gleichen Wafer parallel durchgeführent CMOS-Prozess haben und daher zusätzlich eingeführt werden müssen. Such an embodiment has the disadvantage that the manufacturing process steps are required, which have no counterpart in an associated on the same wafer parallel durchgeführent CMOS process and therefore must be additionally introduced.
  • Eine weitere Möglichkeit besteht darin, die Fläche des Steuer-Gates größer als die des floatenden Gates einzustellen, so dass die Kanten des floatenden Gates allseitig vom Steuer-Gate überlappt werden. Another possibility is to adjust the area of ​​the control gate greater than that of the floating gate, so that the edges of the floating gate are overlapped on all sides by the control gate. Dies führt jedoch wieder zu einem größeren Flächenbedarf für die EEPROM-Zelle. However, this leads again to a larger area requirement for the EEPROM cell.
  • Aufgabe der vorliegenden Erfindung ist es daher, eine EEPROM-Zelle anzugeben, die bei gegebener Grundfläche eine gegenüber einer Standard-EEPROM-Zelle erhöhtes Kopplungsverhältnis aufweist. Object of the present invention is therefore to provide an EEPROM cell having a comparison to a standard EEPROM cell increased coupling ratio for a given footprint.
  • Diese Aufgabe wird mit einer EEPROM-Zelle nach Anspruch 1 gelöst. This object is achieved with an EEPROM cell according to Claim. 1 Vorteilhafte Ausgestaltungen der Erfindung sowie bevorzugte Verwendungen sind weiteren Ansprüchen zu entnehmen. Advantageous embodiments of the invention and preferred uses in further claims.
  • Die Erfindung gibt eine EEPROM-Zelle mit floatendem Gate an, bei der die Kopplung zwischen floatendem Gate und Steuer-Gate dadurch erhöht ist, dass die Schichtdicke des floatenden Gates in einer Ausnehmung, die vom seitlichen Rand des floatenden Gates beabstandet ist, vermindert ist. The invention provides an EEPROM cell with a floating gate, in which the coupling between floating gate and control gate is increased by the fact that the layer thickness of the floating gate is reduced in a recess which is spaced from the lateral edge of the floating gate. Damit ist dessen zur Kopplung mit dem Steuer-Gate zur Verfügung stehende Oberfläche vergrößert. Therefore its is enlarged available for coupling to the control gate surface. Da das Steuer-Gate dieser Topographie unter Dazwischenanordnung des Zwischendielektrikums folgt, ist auf diese Weise die Koppelung erhöht. Since the control gate of this topography follows the interposition of the intermediate dielectric device is increased in this manner, the coupling.
  • Der übrige Aufbau der EEPROM-Zelle entspricht einer bekannten Standard-EEPROM-Zelle, bei der in einem Substrat Source und Drain beiderseits eines Kanalgebiets angeordnet sind. The remaining structure of the EEPROM cell corresponding to a known standard EEPROM cell, in which are arranged in a substrate source and drain on either side of a channel region. Direkt über dem Kanalgebiet erstreckt sich der Gate-Stapel, der vom Substrat her gesehen ein Gate-Dielektrikum, das floatende Gate, das Zwischendielektrikum und das Steuer-Gate umfasst. Directly above the channel region, the gate stack, as viewed from the substrate comprising a gate dielectric, the floating gate, the intermediate dielectric and the control gate extends. Das Zwischendielektrikum ist dabei so ausgebildet, dass es das floatende Gate kantenbedeckend und somit auch an allen Seitenflächen umschließt. The intermediate dielectric is formed is that it encloses and thus the floating gate in edge also at all side surfaces.
  • Mit der vorgeschlagenen Anordnung wird die zur Kopplung beitragende Überlappungsfläche um die Seitenwände der Ausnehmung erhöht. With the proposed arrangement, contributing to the coupling area of ​​overlap is increased by the side walls of the recess. Am Boden der Ausnehmung weist das floatende Gate entweder eine auf einem bestimmten Betrag reduzierte Schichtdicke auf oder ist dort gänzlich entfernt, so dass dort die Schichtdicke des floatenden Gates Null beträgt. At the bottom of the recess, the floating gate to either a reduced a certain amount or layer thickness on, there is completely removed, so that there the thickness of the floating gate is zero. Bei der letztgenannten Ausführung ist die Oberfläche der Seitenwände der Ausnehmung maximal und ergibt sich aus der Schichtdicke des floatenden Gates in übrigen Bereichen mal dem Umfang der Ausnehmung. In the latter embodiment, the surface of the side walls of the recess is at a maximum and is obtained from the layer thickness of the floating gate in other areas times the circumference of the recess.
  • Da die koppelnde Überlappungsfläche allerdings um eine der Grundfläche der Ausnehmung entsprechende Fläche reduziert ist, ist es vorteilhaft, das Verhältnis zwischen der Schichtdicke des floatenden Gates und der Grundfläche der Ausnehmung zu optimieren. Since the coupling area of ​​overlap, however, to one of the base surface of the recess corresponding area is reduced, it is advantageous to optimize the ratio between the layer thickness of the floating gate and the base of the recess. Einen Gewinn an zur Kopplung beitragender Überlappungsfläche kann erhalten werden, wenn das Verhältnis dieser Schichtdicke zur Querschnittsfläche der Ausnehmung unterhalb eines bestimmten Werts liegt. A gain in contributing to the coupling area of ​​overlap can be obtained when the ratio of layer thickness to the cross-sectional area of ​​the recess is below a certain value. Dann ist der Flächengewinn durch die Seitenflächen der Ausnehmung größer als die Grundfläche der Ausnehmung. Then, the gain in area by the side surfaces of the recess is greater than the base surface of the recess.
  • In der Variante, bei der in der Ausnehmung eine Restschichtdicke des floatenden Gates verbleibt, hat den Vorteil, dass die Seitenwände der Ausnehmung unabhängig von der Ausformung der Ausnehmung die Kopplungsfläche gegenüber einem floatenden Gate ohne Ausnehmung erhöhen. In the variant in which the recess in a residual layer thickness of the floating gate remains has the advantage that the side walls of the recess to increase regardless of the shape of the recess, the coupling surface opposite to a floating gate without recess. Darüber hinaus ist bei dieser Ausführung gewährleistet, dass die auf dem Substrat beziehungsweise auf dem Gate-Dielektrikum auflegende Fläche des floatenden Gates unverändert und nicht wie in der ersten Variante um die Querschnittsfläche der Ausnehmung reduziert ist. In addition, it is ensured in this embodiment that the Issuing on the substrate or on the gate dielectric surface of the floating gate is unchanged and not reduced as in the first variant, the cross-sectional area of ​​the recess. In der Variante ist die Funktion des floatenden Gates in der EEPROM-Zelle durch die Ausnehmung nicht beeinträchtigt. In the variant, the function of the floating gate in the EEPROM cell is not affected by the recess.
  • Es ist vorteilhaft, eine Mehrzahl voneinander beabstandeter Ausnehmungen mit jeweils darin reduzierter Schichtdicke des floatenden Gates vorzusehen. It is advantageous to provide spaced recesses with a reduced thickness in each layer of the floating gate a plurality. Auf diese Weise ist es möglich, die Grundfläche der einzelnen Ausnehmungen ausreichend gering zu wählen und in der Summe doch einen hohen Gewinn an zusätzlicher Überlappungsfläche durch die zusätzlichen Seitenflächen in den Ausnehmungen zu erzielen. In this way it is possible to choose the base of the individual recesses sufficiently low and yet to achieve a high gain in additional overlap area by the additional faces in the recesses in the sum. Aus einfachen geometrischen Überlegungen ergibt sich, dass bei gleich bleibender Gesamtgrundfläche der Ausnehmungen mit der Anzahl der Ausnehmungen die zur Kopplung zur Verfügung stehende Gesamtoberfläche ansteigt. From simple geometric considerations, it follows that for the same total surface area of ​​the recesses with the number of recesses increases the available surface for coupling total. Daher haben alle Ausführungen mit mehreren Ausnehmungen unabhängig von der darin verbleibenden Restdicke des floatenden Gates Vorteile gegenüber Ausführungen mit nur einer Ausnehmung. Therefore, all embodiments have a plurality of recesses therein, regardless of the remaining residual thickness of the floating gate advantages over designs with only one recess.
  • In einer Standard-EEPROM-Zelle sind Source, Kanalgebiet und Drain üblicherweise in einem aktiven Gebiet angeordnet, welches allseitig von einem isolierenden Gebiet, beispielsweise einem Feldoxid-Gebiet oder einer STI-Isolation (Shallow Trench Isolation) umschlossen ist. In a standard EEPROM cell source, channel region and drain are usually arranged in an active region which (Shallow Trench Isolation) is enclosed on all sides by an insulating region, such as a field oxide region or a STI isolation. Der Gate-Stapel kann dann so strukturiert werden, dass er über dem Kanalgebiet zwischen Source und Drain angeordnet ist, beiderseits jedoch mit einem Flächenbereich auf dem isolierenden Gebiet aufliegt. The gate stack can then be structured such that it is disposed above the channel region between source and drain, but rests on both sides with a surface area on the insulating region. Vorteilhaft ist es dann, die Ausnehmungen in diesem Flächenbereich des floatenden Gates vorzusehen, welches über dem isolierenden Gebiet angeordnet ist. It is advantageous then to provide the recesses in this area of ​​the floating gate that is disposed over the insulating area. Besonders vorteilhaft ist eine solche Anordnung für Ausnehmungen mit auf Null reduzierter Schichtdicke des floatenden Gates. Particularly advantageously, such an arrangement of recesses with reduced to zero film thickness of the floating gate.
  • Die Grundfläche der Ausnehmungen kann beliebig geformt sein. The base of the recesses may be of any shape. Geeignet sind beispielsweise Ausnehmungen mit runder Grundfläche. Suitable are for example recesses with a round base surface. Möglich ist es jedoch auch, rechteckige Ausnehmungen vorzusehen, welche gegenüber runden Ausnehmungen bei gleicher Grundfläche einen höheren Umfang und damit eine höhere Fläche der Seitenwände aufweisen. However, it is also possible to provide rectangular recesses which have a higher extent and thus a higher surface of the side walls opposite circular recesses in the same base area. Die Form der Grundfläche kann jedoch auch davon abweichend gewählt werden und bezüglich anderer Kriterien optimiert sein. However, the shape of the base may also be chosen them differently and with respect to other criteria to be optimized.
  • Eine Kantenbedeckung der Schichten kann durch den Abscheideprozess der jeweiligen Schicht vorgegeben oder eingestellt werden. A step coverage of layers may be determined by the deposition of the respective layer or set. Geometrische Faktoren haben auf die Kantenbedeckung einen geringen Einfluss. Geometric factors have little influence on the edge coverage.
  • Die vorgeschlagene EEPROM-Zelle ist vorteilhaft in eine CMOS-Schaltung integriert und elektrisch mit dieser verbunden. The proposed EEPROM cell is advantageously integrated in a CMOS circuit and electrically connected thereto.
  • Dabei gelingt eine integrierte Herstellung, indem sämtliche Verfahrensschritte bei der Herstellung der EEPROM-Zelle solche Verfahrensschritte nutzen, die parallel auch zur Herstellung von CMOS-Strukturen eingesetzt werden. In this case, manages an integrated production by use all method steps in the fabrication of the EEPROM cell such process steps which are used in parallel for the production of CMOS structures. So kann das Gate-Dielektrikum von CMOS-Transistoren auch als Gate-Dielektrikum für die EEPROM-Zelle eingesetzt werden. Thus, the gate dielectric can be used by CMOS transistors as gate dielectric for the EEPROM cell.
  • Das floatende Gate kann parallel zu den Gates der CMOS-Transistoren aus dem gleichen Material mit der gleichen Schichtdicke erzeugt werden, insbesondere aus dotiertem Polysilizium. The floating gate can be formed with the same layer thickness parallel to the gates of the CMOS transistors of the same material, in particular of doped polysilicon.
  • Für das Zwischendielektrikum kann eine Isolationsschicht verwendet werden, die bei CMOS-Transistoren oberhalb des Gates angeordnet wird. For the intermediate dielectric, an insulation layer may be used which is arranged at the CMOS transistors above the gates. Möglich ist es auch, für das Zwischendielektrikum in einem thermischen Prozess durch Oxidation des Materials des floatenden Gates zu erzeugen. It is also possible to produce the intermediate dielectric in a thermal process by oxidation of the material of the floating gate. Alternativ kann das Zwischendielektrikum auch durch Abscheidung oder kombiniert durch Abscheidung und Oxidation erzeugt werden. Alternatively, the intermediate dielectric can also be produced by deposition or by combined deposition and oxidation.
  • Das Steuer-Gate wiederum entspricht der Poly-II-Ebene der CMOS-Strukturen, aus der dort aus Polysilizium bestehende Widerstände und/oder Leiterbahnen strukturiert werden. The control gate, in turn, corresponds to the poly II plane of the CMOS structures are patterned from the polysilicon there existing resistors and / or conductors.
  • Durch die integrierte und damit parallele Herstellung von EEPROM-Zelle und CMOS-Strukturen müssen zwangsläufig Kompromisse bezüglich der Schichtdicken der einzelnen Schichten im Gate-Stapel geschlossen werden, so dass in der EEPROM-Zelle zumeist nicht optimale Schichtdicken insbesondere des Zwischendielektrikums in Kauf zu nehmen sind. Due to the integrated and parallel production of the EEPROM cell and CMOS structures compromises with respect to the layer thicknesses of the individual layers in the gate stack must be necessarily closed so that the EEPROM cell is usually not optimal layer thicknesses in particular the intermediate dielectric are to be accepted , Ein Zwischendielektrikum, dessen Dicke höher als die optimale Schichtdicke ist, verringert die Kopplung. An intermediate dielectric, the thickness of which is higher than the optimum layer thickness, decreases the coupling. Bei einer EEPROM- Zelle mit zumindest einer erfindungsgemäßen Ausnehmung kann dieser Verlust an Kopplung wieder aufgefangen und sogar überkompensiert werden. In an EEPROM cell with at least one recess according to the invention, this loss can be collected again at coupling and even overcompensated. Damit ist es möglich, den Herstellungsprozess voll integriert zu führen und damit die Herstellungskosten der EEPROM-Zelle zu minimieren, ohne dabei Qualitätseinbußen für die EEPROM-Zelle in Kauf zu nehmen oder den Flächenbedarf der EEPROM-Zelle unzulässig zu erhöhen. This makes it possible to perform the production process fully integrated and thus to minimize the manufacturing cost of the EEPROM cell, without taking a loss of quality for the EEPROM cell in buying or to increase the floor space of the EEPROM cell inadmissible.
  • Gate-Dielektrikum und Zwischendielektrikum können unabhängig voneinander aus einer Oxid-Schicht, einem anderen dielektrischen Material oder aus einer dielektrischen Schichtenfolge ausgebildet sein. Gate dielectric and intermediate dielectric may be formed independently selected from an oxide layer or another dielectric material of a dielectric layer sequence. Die beiden Gate-Schichten können aus Polysilizium ausgebildet sein. The two gate layers may be formed of polysilicon.
  • Im folgenden wird die Erfindung anhand von Ausführungsbeispielen und der dazugehörigen Figuren näher erläutert. In the following the invention is explained in detail by means of exemplary embodiments and the associated figures. Die Figuren sind dabei rein schematisch und nicht maßstabsgetreu ausgeführt, so dass sich aus den Figuren weder absolute noch relative Größenangaben entnehmen lassen. The figures are not purely schematically run and scale, so that can be seen from the figures neither absolute nor relative size.
  • 1 1 zeigt eine bekannte EEPROM-Zelle mit einem floatenden Gate in verschiedenen Ansichten, shows a prior art EEPROM cell with a floating gate in several views,
  • 2 2 zeigt eine erste Ausführung der Erfindung in verschiedenen Ansichten, shows a first embodiment of the invention in different views,
  • 3 3 zeigt eine zweite Ausführungsform im schematischen Querschnitt, shows a second embodiment in a schematic cross-section,
  • 4 4 zeigt eine Modifikation der Erfindung in schematischer Draufsicht, shows a modification of the invention in a schematic plan view,
  • 5 5 zeigt eine weitere Ausgestaltung im Querschnitt. shows a further embodiment in cross section.
  • 1 1 zeigt eine an sich bekannte EEPROM-Zelle in der Draufsicht ( shows a known EEPROM cell in the plan view ( 1A 1A ), in einem ersten Querschnitt entlang der in ), In a first cross section along the in 1A 1A gezeigten Linie AA' und shown AA 'and 1C 1C einen schematischen Querschnitt entlang der in a schematic cross section along the 1A 1A gezeigten Linie BB'. Line shown BB '.
  • Die EEPROM-Zelle ist in einem Halbleitersubstrat SU realisiert. The EEPROM cell is implemented in a semiconductor substrate SU. Zur Definition des aktiven Gebietes AG ist ein Fenster in einem isolierenden Gebiet geöffnet oder ein isolierendes Gebiet rund um das aktive Gebiet AG erzeugt. For the definition of the active region AG a window is opened in an insulating area or generates an insulating region surrounding the active region AG. Darin werden Source S und Drain D erzeugt und mit den in der Therein source S and drain D are produced and with the in 1A 1A dargestellten Source- und Drain-Kontakten angeschlossen. Source and drain contacts connected illustrated. Das zwischen Source S und Drain D angeordnete Kanalgebiet KG befindet sich unterhalb des Gate-Stapels GS, welcher sich quer über das aktive Gebiet AG so erstreckt, dass er beidseitig auch auf dem isolierendem Gebiet aufliegt. The arranged between the source S and drain D channel region KG is located below the gate stack GS, which so extends across the active area AG, that it rests on both sides and on the insulating region.
  • 1B 1B zeigt den Gate-Stapel im schematischen Querschnitt durch Source S und Drain D. Der Gate-Stapel umfasst als unterste Schicht ein Gate-Dielektrikum, beispielsweise eine dünne Oxidschicht. shows the gate stack in schematic cross-section through the source S and drain D. The gate stack includes a bottom layer of a gate dielectric, for example, a thin oxide layer. Darüber befindet sich das floatende Gate FG, welches gegenüber dem darüber angeordneten Steuer-Gate CG mittels einer dünnen Dielektrikumsschicht, dem Zwischendielektrikum ZD isoliert ist. Above that is the floating gate FG which is opposite to the overlying control gate CG by a thin dielectric layer, the intermediate dielectric ZD is isolated.
  • Die Strukturseitenkanten der beiden Gate-Strukturen können, wie in The structure of the side edges of the gate structures, as shown in 1B 1B dargestellt, fluchtend sein. shown to be in alignment. Bekannt sind jedoch auch EEPROM-Zellen, bei denen die beiden Gate-Strukturen unterschiedliche Grundflächen aufweisen. but are also known EEPROM cells, in which the two gate structures have different base areas. Zur elektrischen Isolierung und zur selbstjustierenden Erzeugung von Source S und Drain D ist der Gate-Stapel GS hier zumindest an den zu Source und Drain weisenden Seitenkanten mit einem Spacer SP versehen. For electrical isolation and production of self-aligned source S and drain D of the gate stacks GS is provided at least on the face-to-source and drain side edges with a spacer SP here.
  • Die elektrische Ladung des dielektrisch eingekapselten floatenden Gates FG bestimmt die Leitfähigkeit des Kanalgebiets der EEPROM-Zelle von Source nach Drain, wobei der Ladungszustand des floatenden Gates den beiden logischen Zuständen Null und Eins zugeordnet ist. The electric charge of the dielectric encapsulated the floating gate FG determines the conductivity of the channel region of the EEPROM cell from source to drain, with the charge state of the floating gate is zero and one associated with the two logic states. Die dauerhaft im floatenden Gate FG gespeicherte Ladung bestimmt den logischen Zustand. The permanently stored in the floating gate FG charge determines the logical state. Über das Steuer-Gate CG kann jedoch bei Anliegen einer bestimmten Mindestspannung die Ladung im floatenden Gate FG beeinflusst und der Speicherinhalt (Ladung) gelöscht oder überschrieben werden. Over the control gate CG but may upon application of a certain minimum voltage affects the charge in the floating gate FG and the storage content (charge) are deleted or overwritten. 1C 1C zeigt den Gate-Stapel im Querschnitt entlang der Schnittlinie BB'. shows the gate stack in cross-section along the line BB '. Die beiden Gate-Strukturen weisen über den gesamten Querschnitt annähernd gleiche Schichtdicke auf und folgen lediglich der Oberflächenkontur von Substrat und gegebenenfalls darauf befindlichen Strukturen wie beispielsweise den isolierenden Gebieten IG. The two gate structures have over the entire cross-section of approximately the same layer thickness and follow only the surface contour of the substrate and optionally structures located thereon such as the insulating regions IG.
  • 2 2 zeigt anhand verschiedener Ansichten eine erste und einfach herzustellende Ausführungsform eines bezüglich der Überlappungsfläche und damit der Kopplung zwischen floatendem Gate FG und Steuer-Gate CG verbesserten EEPROM-Zelle. shows by means of various views of a first and easily manufactured embodiment of a with respect to the area of ​​overlap and hence the coupling between floating gate FG and control gate CG improved EEPROM cell. Dazu sind im floatenden Gate FG zwei Ausnehmungen AN strukturiert, in denen die Schichtdicke des floatenden Gate reduziert ist. For this purpose, the floating gate FG two recesses on structured, in which the layer thickness of the floating gate is reduced. Die Ausnehmungen AN sind von den Seitenkanten des floatenden Gates entfernt angeordnet und hier in The recesses AN are arranged from the side edges of the floating gate and removed here in 2 2 in dem Bereich des Gate-Stapels angeordnet, der mit dem isolierenden Gebiet IG überlappt. disposed in the region of the gate stack, which overlaps with the insulating region IG. Prinzipiell ist es jedoch möglich, die Ausnehmungen an einem beliebigen anderen Ort innerhalb des Gate-Stapels beziehungsweise innerhalb der Struktur des floatenden Gates FG vorzusehen. In principle, however, it is possible to provide the recesses at any other location within the gate stack or within the structure of the floating gate FG.
  • 2C 2C zeigt die EEPROM-Zelle im Querschnitt durch die Ausnehmungen. shows the EEPROM cell in cross section through the recesses. In dieser Ausführung ist das Material des floatenden Gates FG in den Ausnehmungen vollständig entfernt, so dass darin die darunterliegende Substratoberfläche beziehungsweise die die Substratoberfläche bedeckende dielektrische Schicht (hier das isolierende Gebiet IG) freigelegt ist. In this embodiment, the material of the floating gate FG has been completely removed in the recesses so that in the underlying substrate surface or the substrate surface covering the dielectric layer (the insulating region IG here) is exposed. Wie in der bekannten Ausführung nach As in the known embodiment according to 1 1 ist auch hier das erfindungsgemäß strukturierte floatende Gate FG an Oberfläche und Seitenkanten vollständig von dem Zwischendielektrikum ZD abgedeckt. is in the present invention structured floating gate FG of surface and side edges also completely covered by the intermediate dielectric ZD. Dies gelingt durch isotrope Abscheidung einer Oxid-Schicht oder durch einen kontrollierten thermischen Oxidationsprozess an der Oberfläche des floatenden Gates FG. This is achieved by isotropic deposition of an oxide layer or by a controlled thermal oxidation process on the surface of the floating gate FG.
  • Auf dem strukturierten floatenden Gate wird das Zwischendielektrikums ZD erzeugt. On the structured floating gate, the intermediate dielectric ZD is generated. Dargestellt ist eine Ausführung, bei der die Schichtdicke des Steuer-Gates CG zu einer vollständigen Ausfüllung der Ausnehmungen AN führt. Shown is an embodiment in which the layer thickness of the control gate CG leads to a complete filling of the recesses AN. Die Seitenkanten eines solcherart erzeugten Gate-Stapels können wie in der bekannten EEPROM-Zelle gemäß The side edges of a gate stack of such generated, according to as in the known EEPROM cell 1 1 mit einem Spacer SP versehen sein. be provided with a spacer SP.
  • 3 3 zeigt eine weitere Ausführungsform der Erfindung, bei der das floatende Gate FG innerhalb der Ausnehmungen AN nicht vollständig entfernt ist, sondern dort nur eine reduzierte und von Null verschiedene Schichtdicke aufweist. shows a further embodiment of the invention, in which the floating gate FG within the recesses on not completely removed, but there only a reduced and has zero film thickness.
  • 4 4 zeigt, dass Querschnittsform, Anzahl und Größe der Ausnehmungen AN beliebig variiert werden können. shows that cross-sectional shape, number and size of the recesses can be varied arbitrarily. Dargestellt ist eine Ausführung mit einer erhöhten Anzahl von hier insgesamt acht Ausnehmungen, die alle jeweils eine runde Grundfläche (Querschnittsfläche) aufweisen. Shown is an embodiment with an increased number of here eight recesses, all of which have in each case a round base area (cross sectional area). Möglich ist es jedoch auch, Ausnehmungen mit davon abweichenden gegeben enfalls unterschiedlichen Größen und Formen der Grundflächen vorzusehen, beispielsweise rechteckige oder quadratische Grundflächen, wie beispielsweise die Ausnehmung in However, it is also given with deviating provide recesses enfalls different sizes and shapes of the base areas, for example rectangular or square base areas, such as the recess in 2A 2A . ,
  • 5 5 zeigt eine weitere Variante, in der die Überlappungsfläche und damit die Kopplung zwischen floatendem Gate FG und darüber erzeugtem Steuer-Gate CG weiter erhöht ist. shows a further variant in which the overlapping area and thus the coupling between floating gate FG and control gate CG above produced is further increased. Zusätzlich zu der in den Ausnehmungen AN reduzierten Schichtdicke des floatenden Gates ist das Steuer-Gate hier mit einer größeren Grundfläche als das floatende Gate strukturiert, so dass es die Struktur des floatenden Gates überlappt. In addition to the reduced layer thickness in the recesses on the floating gate, the control gate is structured here with a larger surface area than the floating gate, so that it overlaps the structure of the floating gate. Diese seitliche Überlappung kann wie in This lateral overlap may, as in 5 5 dargestellt, an den Schmalseiten des strukturierten floatenden Gates erfolgen. shown, carried on the narrow sides of the structured floating gate. Möglich ist es jedoch auch, die Überlappung auch entlang der Längsseiten des Gate-Stapels beziehungsweise der Struktur des floatenden Gates FG vorzusehen. However, it is also possible to provide the overlap also along the longitudinal sides of the gate stack or the structure of the floating gate FG. Vorteilhaft ist es, die seitliche Überlappung nur außerhalb des aktiven Gebiets AG vorzusehen. to provide the lateral overlap only outside the active area AG, is advantageous.
  • In weiterer Ausgestaltung der Erfindung können die in den In a further embodiment of the invention, which may in the 2 2 bis to 5 5 dargestellten Ausführungen miteinander kombiniert werden. Illustrated embodiments are combined. So ist es insbesondere in allen Ausführungen möglich, eine Restschichtdicke des floatenden Gates innerhalb der Ausnehmungen zu belassen. So it is possible, particularly in all versions to leave a residual layer thickness of the floating gate within the recesses. In allen Ausführungen kann die Querschnittsform, die Querschnittsfläche und die Anzahl der Ausnehmungen beliebig variiert sein. In all embodiments, the cross-sectional shape, the cross-sectional area and the number of recesses may be varied as desired. Zusätzlich können die Ausnehmungen insbesondere in Verbindung mit verbleibender Restschichtdicke des floatenden Gates innerhalb der Ausnehmungen auch oberhalb des Kanalgebiets vorgesehen sein. In addition, the recesses may also be provided above the channel region, particularly in connection with remaining residual layer thickness of the floating gate within the recesses. Ein das floatende Gate FG überlappende Steuer-Gate CG kann auch in den Ausführungen nach A floating gate FG overlapping control gate CG can also see the versions 2 2 , . 3 3 und and 4 4 vorgesehen werden. be provided.
  • In allen Fällen führt das Vorsehen von Ausnehmungen dazu, dass die Überlappungsfläche zwischen floatendem Gate und Steuer-Gate erhöht ist, ohne dass dadurch die Prozesse, mit denen die einzelnen Schichten des Gate-Stapels hergestellt und strukturiert werden, angepasst werden müssen. In all cases, the provision of recesses, resulting in the overlapping area is increased between the floating gate and control gate, without thereby need to be adjusted, the processes by which the individual layers are made of the gate stack and patterned. Für die Ausführungen nach For the versions of 2 2 und and 5 5 sind gegenüber der bekannten EEPROM-Zelle keine zusätzlichen Verfahrensschritte erforderlich. no additional process steps are necessary compared with the known EEPROM cell. Die Ausführung nach The embodiment of 3 3 , bei der eine Restschichtdicke des floatenden Gates FG innerhalb der Ausnehmungen verbleibt, kann durch einen zweiten beziehungsweise zweigeteilten Strukturierungsprozess erzeugt werden. In which a residual layer thickness of the floating gate FG remains within the recesses, can be generated by a second or two divided patterning process.
  • Durch die Parallelnutzung von Prozessschritten bei Herstellung von EEPROM-Zelle und CMOS-Strukturen können beide Strukturen parallel und auf dem selben Substrat erzeugt und dabei EEPROM-Zelle und CMOS-Strukturen ineinander integriert beziehungsweise elektrisch miteinander verschaltet werden. The parallel use of process steps in the manufacture of EEPROM cell and CMOS structures both structures can be generated and on the same substrate parallel and thereby EEPROM cell and CMOS structures integrated with each other or electrically connected to each other. Trotz nicht speziell auf die EEPROM-Zelle angepasster Verfahrensschritte weist die vorgeschlagene Struktur der neuen EEPROM-Zelle eine ausreichend hohe Qualität auf, die ein Minimieren der für die EEPROM-Zelle benötigten Grundfläche ermöglicht. Despite not specially adapted to the EEPROM cell process steps, the proposed structure of the new EEPROM cell to a sufficiently high quality that allows minimizing the time required for the EEPROM cell base. Damit ist die EEPROM-Zelle auch kostengünstig herstellbar und kann beispielsweise in Latch-Schaltungen eingesetzt werden, die eine begrenzte geringe Anzahl von Speicherzellen umfasst, in denen Informationen begrenzter Bit-Anzahl abgespeichert werden können. Thus, the EEPROM cell is also inexpensive to manufacture and can be used for example in latch circuits, comprising a limited small number of memory cells in which information limited number of bits can be stored. Solche Latch-Schaltungen können beispielsweise in integrierten Schaltkreisen zum Trimmen von analogen Schaltungszuständen, zum Speichern von Identifikationsdaten bzw. zum Freischalten von verschiedenen Optionen eingesetzt werden. Such latches may be employed, for example, in integrated circuits for trimming analog circuit states, for storing identification data or for enabling various options.
  • Die vorgeschlagene EEPROM-Zelle ist nicht auf die in den Ausführungsbeispielen geschilderten und in den Figuren dargestellten Geometrien und Ausführungen beschränkt. The proposed EEPROM cell is not limited to the described in the examples and shown in the figures geometries and designs. Als erfindungsgemäß werden alle EEPROM-Zellen erachtet, bei denen das floatende Gate die Ausnehmungen mit darin reduzierter Schichtdicke aufweist, wobei die Ausnehmungen so dimensioniert sind, dass sich insgesamt eine erhöhte Überlappungsfläche zwischen floatendem Gate und Steuer-Gate ergibt. As according to the invention all the EEPROM cells are considered, in which the floating gate has the recesses with reduced in film thickness, wherein the recesses are dimensioned such that overall an increased overlapping area between the floating gate and control gate results.
  • SU SU
    Substrat substratum
    S S
    Source source
    D D
    Drain drain
    KG KG
    Kanalgebiet channel region
    GS GS
    Gatestapel gate stack
    GD DG
    Gate-Dielektrikum Gate dielectric
    FG FG
    floatendes Gate floating gate
    CG CG
    Steuer-Gate Control gate
    ZD ZD
    Zwischen-Dielektrikum Intermediate dielectric
    AN AT
    Ausnehmung recess
    IA IA
    Isolationsgebiet isolation region
    AG AG
    aktives Gebiet active area
    SP SP
    Spacer spacer
    IG IG
    Isolationsgebiet isolation region

Claims (12)

  1. EEPROM Zelle mit Source (S) und Drain (D), die beiderseits eines Kanalgebiets (KG) in einem Halbleiter Substrat (SU) angeordnet sind, mit einem Gatestapel (GS), der über dem Kanalgebiet angeordnet ist und einen Schichtaufbau aus einem Gate-Dielektrikum (GD), einem floatenden Gate (FG), einem Zwischen-Dielektrikum (ZD) und einem Steuer-Gate (CG) umfasst, bei der das floatende Gate eine von seinem seitlichen Rand beabstandete Ausnehmung (AN) aufweist, in der die Schichtdicke des floatenden Gate gegenüber der übrigen Gatefläche reduziert ist, wobei das Zwischen-Dielektrikum das floatende Gate kantenbedeckend umschließt. EEPROM cell having source (S) and drain (D), on both sides of a channel region (KG) in a semiconductor substrate (SU) are arranged with a gate stack (GS), which is arranged above the channel region, and a layer structure of a gate dielectric (GD), a floating gate (FG), an intermediate dielectric (ZD) and a control gate (CG), wherein the floating gate (aN) having a distance from its lateral edge recess in which the layer thickness is of the floating gate is reduced compared with the rest of the gate surface, which surrounds the floating gate edge-intermediate dielectric.
  2. EEPROM Zelle nach Anspruch 1, bei der in der Ausnehmung (AN) die Schichtdicke des floatenden Gates (FG) auf Null reduziert ist. EEPROM cell according to claim 1, wherein in the recess (AN), the layer thickness of the floating gate (FG) is reduced to zero.
  3. EEPROM Zelle nach Anspruch 1 oder 2, bei dem eine Mehrzahl voneinander beabstandeter Ausnehmungen (AN) mit jeweils reduzierter Schichtdicke vorhanden ist. EEPROM cell according to claim 1 or 2, wherein a plurality (AN) is spaced apart recesses provided each with a reduced thickness.
  4. EEPROM Zelle nach einem der Ansprüche 1 bis 3, bei der das floatende Gate (FG) zumindest zwei voneinander beabstandete Ausnehmungen (AN) aufweist, in denen das Material des floatenden Gates vollständig entfernt ist, bei der das Zwischen-Dielektrikum (ZD) auf dem floatenden Gate aufliegt und in den Ausnehmungen mit dem Gate-Dielektrikum (GD) oder der Substratoberfläche abschließt, bei der das Steuergate (CG) eine durchgehende zumindest bis an die Ränder des floatenden Gates reichende kantenbedeckende Schicht ausbildet, die in den Ausnehmungen auf dem Zwischen-Dielektrikum aufliegt. EEPROM cell according to any one of claims 1 to 3, wherein the floating gate comprises (FG) at least two mutually spaced recesses (AN), in which the material of the floating gate is completely removed, in which the intermediate dielectric (ZD) on the rests floating gate and in the recesses with the gate dielectric (GD) or the substrate surface terminates, wherein the control gate (CG) forms a continuous at least up to the edges of the floating gate reaching kantenbedeckende layer in the recesses on the intermediate dielectric rests.
  5. EEPROM Zelle nach einem der Ansprüche 1 bis 4, bei der im Halbleiter Substrat (SU) ein von einem Isolationsgebiet (IG) umschlossenes aktives Gebiet (AG) ausgebildet ist, bei der der Gatestapel (GS) quer über dem aktiven Gebiet aufliegt, bei der Source (S) und Drain (D) beiderseits des Gatestapels im aktiven Gebiet ausgebildet sind bei sämtliche Ausnehmungen (AN) mit dort reduzierter Schichtdicke in einem Flächenabschnitt des Gatestapels ausgebildet sind, der nicht mit dem aktiven Gebiet überlappt. EEPROM cell according to any one of claims 1 to 4, wherein in the semiconductor substrate (SU) one of an isolation region (IG) enclosed active region (AG) is formed, wherein the gate stack (GS) lies across the active region, wherein are source (S) and drain (D) on both sides of the gate stack formed in the active region at all recesses (aN) of reduced layer thickness there are formed in a surface portion of the gate stack that does not overlap with the active region.
  6. EEPROM Zelle nach einem der Ansprüche 1 bis 5, bei der die Ausnehmungen (AN) jeweils rechteckige Grundfläche aufweisen. EEPROM cell according to any one of claims 1 to 5, having in the recesses (AN) are each rectangular base.
  7. EEPROM Zelle nach einem der Ansprüche 1 bis 6, bei der floatendes Gate (FG) und Steuer-Gate (CG) aus Polysilizium ausgebildet sind. EEPROM cell according to one of claims 1 to 6, wherein the floating gate (FG) and control gate (CG) formed from polysilicon.
  8. EEPROM Zelle nach einem der Ansprüche 1 bis 7, bei dem das Gate-Dielektrikum (GD) eine Oxidschicht ist. EEPROM cell according to any one of claims 1 to 7, in which the gate dielectric (GD) is an oxide layer.
  9. EEPROM Zelle nach einem der Ansprüche 1 bis 8, die in eine CMOS Schaltung integriert ist, die im gleichen Substrat (SU) ausgebildet ist. EEPROM cell according to any one of claims 1 to 8, which is integrated in a CMOS circuit, which is formed in the same substrate (SU).
  10. EEPROM Zelle nach Anspruch 9, bei dem alle Schichten des Gatestapels (GS) jeweils eine Entsprechung in der CMOS Struktur haben und mit dieser zusammen jeweils im gleichen Verfahrensschritt und in gleicher Schichtdicke hergestellt werden. EEPROM cell of claim 9 in which all the layers of the gate stack (GS) each have a counterpart in the CMOS structure and have to be produced together with this in each case in the same process step and in the same layer thickness.
  11. EEPROM Zelle nach einem der Ansprüche 1 bis 10, bei der die geometrischen Parameter einer jeden Ausnehmung (AN) so gewählt sind, dass die Fläche des Interfaces zwischen Steuer-Gate (CG) und floatendem Gate (FG) größer ist als die Interface-Fläche einer EEPROM Zelle ohne diese Ausnehmung, die ansonsten gleich aufgebaut ist. EEPROM cell according to any one of claims 1 to 10, wherein the geometric parameters of each recess (AN) are selected such that the area of ​​the interface between control gate (CG) and floating gate (FG) is greater than the interface surface an EEPROM cell without this recess, which is otherwise the same structure.
  12. Verwendung einer EEPROM Zelle nach einem der Ansprüche 1 bis 8 in einer Latch-Schaltung zur Speicherung von variablen Daten. Use of an EEPROM cell according to any one of claims 1 to 8 in a latch circuit to store variable data.
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US5480819A (en) * 1994-07-15 1996-01-02 United Microelectronics Corporation Method of manufacture of high coupling ratio flash memory cell
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