DE102005042074A1 - Verfahren zur Erzeugung von Durchkontaktierungen in Halbleiterwafern - Google Patents

Verfahren zur Erzeugung von Durchkontaktierungen in Halbleiterwafern Download PDF

Info

Publication number
DE102005042074A1
DE102005042074A1 DE102005042074A DE102005042074A DE102005042074A1 DE 102005042074 A1 DE102005042074 A1 DE 102005042074A1 DE 102005042074 A DE102005042074 A DE 102005042074A DE 102005042074 A DE102005042074 A DE 102005042074A DE 102005042074 A1 DE102005042074 A1 DE 102005042074A1
Authority
DE
Germany
Prior art keywords
wafer
laser
blind holes
etching
plasma etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102005042074A
Other languages
English (en)
Inventor
Olaf KRÜGER
Gerd SCHÖNE
Wilfred John
Tim Wernicke
Joachim Würfl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Forschungsverbund Berlin FVB eV
Original Assignee
Forschungsverbund Berlin FVB eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Forschungsverbund Berlin FVB eV filed Critical Forschungsverbund Berlin FVB eV
Priority to DE102005042074A priority Critical patent/DE102005042074A1/de
Priority to PCT/EP2006/064599 priority patent/WO2007025812A1/de
Priority to EP06792559.4A priority patent/EP1920461B1/de
Priority to US11/993,459 priority patent/US8455355B2/en
Priority to JP2008528445A priority patent/JP5123185B2/ja
Publication of DE102005042074A1 publication Critical patent/DE102005042074A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

Die Erfindung betrifft ein Verfahren zur Erzeugung von vertikalen Durchkontaktierungen (Mikro-Vias) in Halbleiterwafern zur Herstellung von Halbleiter-Bauelementen, das heißt von Kontakten auf der Wafer-Vorderseite durch den Halbleiter-Wafer hindurch zur Wafer-Rückseite. DOLLAR A Vorgeschlagen wird ein Verfahren mit folgenden Schritten: DOLLAR A - Laserbohren von Sacklöchern an den Kontaktverbindungsstellen von der Wafer-Rückseite her in das Halbleitersubstrat DOLLAR A - Reinigung des Wafers DOLLAR A - materialselektives Plasmaätzen des Halbleitersubstrates bis zum aktiven Schichtstapel des Wafers DOLLAR A - materialselektives Plasmaätzen des aktiven Schichtstapels des Wafers bis zum Erreichen der mit der Wafer-Rückseite zu verbindenden Kontakte DOLLAR A - Aufbringen einer Plattierbasis auf die Wafer-Rückseite und in die Sacklöcher DOLLAR A - galvanischer Goldauftrag auf die metallisierte Wafer-Rückseite und die Sacklöcher.

Description

  • Die Erfindung betrifft ein Verfahren zur Erzeugung von vertikalen Durchkontaktierungen (Mikro-Vias, Sacklochvias oder „blind" vias, via = vertical interconnect access) in Halbleiterwafern zur Herstellung von Halbleiter-Bauelementen, das heißt von Kontakten auf der Wafer-Vorderseite durch den Halbleiter-wafer hindurch zur Wafer-Rückseite.
  • Die vollständige Ausnutzung der Eigenschaften (zum Beispiel Hochfrequenzeigenschaften) der Bauelemente kann nur durch eine immer kompaktere Integration in die Peripherie erreicht werden. Kurze vertikale Verbindungen stellen einen effizienten Weg der elektrischen Kontaktierung dar. Außerdem ist es aus physikalischen Gründen erforderlich, zur Erhöhung der Verstärkung und der maximal pro Chip verfügbaren Ausgangsleistung von Hochleistungstransistoren eine elektrisch leitende Verbindung mit niedriger Induktivität zwischen den Source-Kontakten auf der Vorderseite und der Masseelektrode auf der Rückseite herzustellen. Dies lässt sich jedoch technologisch nicht immer leicht realisieren.
  • Elektrisch aktives GaN-Material (Galliumnitrid) steht derzeit praktisch nicht als einkristallines Wafermaterial zur Verfügung und wird daher epitaktisch auf Substratmaterialien wie zum Beispiel SiC-Wafern (Siliciumcarbid) gewachsen. SiC zeichnet sich durch eine sehr gute Wärmeleitfähigkeit sowie eine extrem hohe chemische Stabilität und hohe Härte aus. Für eine Rückseitenkontaktierung von GaN-Transistoren besteht also die Notwendigkeit, das Trägermaterial aus SiC sowie die darüber liegende GaN-Epitaxieschicht zu durchbohren. Für eine Strukturierung kamen bisher praktisch nur trockenchemische Ätzverfahren wie reaktives Ionenätzen in eigens dafür optimierten Hochleistungs-Plasmaätzreaktoren in Frage. Typische Plasma-Ätzraten von SiC sind aber mit 1 μm/min sehr klein. Der Einsatz der Plasmaätztechnik setzt zudem die Herstellung und lithographische Strukturierung einer widerstandsfähigen Ätzmaske voraus.
  • Es ist bekannt, dass sich in Leiterplatten Vias durch den Einsatz von Lasern herstellen lassen. Bei diesen Technologien werden mit dem Laser Öffnungen in die Kupfer- und Dielektrika-Schichten gebohrt und diese dann metallisiert, um elektrische Verbindungen zwischen bestimmten Lagen herzustellen. Die unterschiedlichen Lasertechnologien basieren auf dem Einsatz Lasern, frequenzverdoppelten (grünen) YAG-Lasern von CO2-Lasern, frequenzverdoppelten (grünen) Yag-Lasern, Excimerlasern und UV:YAG-Lasern.
  • Die Herstellung dieser Vias ist beispielsweise beschrieben in:
    • – L. W. Burgess: „Introducing Via-in-Pad Blind Via Technology to Any PCB Multilayer Fabricator." IPC Printed Circuits Expo 1997, March 9-13, 1997, San Jose, CA, S15-2.
    • – A. Cable: „Improvements in High Speed Laser Microvia Formation Using Solid State Nd:YAG UV Lasers." IPC Printed Circuits Expo 1997, March 9-13, 1997, San Jose, CA, S17-7.
    • – M.D. Owen: „Via drilling." In: J.F. Ready, D.F. Farson (Edtrs.): LIA Handbook of laser materials processing, Laser Institute of America, Magnolia Publishing (2001) 661-665.
  • Für die Erzeugung von Mikro-Vias in Halbleiterwafern ist bisher keine Methode auf der Grundlage einer Lasertechnologie bekannt.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, ein effektives Verfahren zur Erzeugung von Mikro-Vias in Halbleiterwafern aus Materialien hoher Härte und chemischer Stabilität wie Siliciumcarbid, Saphir oder ähnlichem anzugeben.
  • Erfindungsgemäß wird die Aufgabe gelöst durch ein Verfahren mit den Merkmalen des Anspruchs 1. Zweckmäßige Ausgestaltungen sind Gegenstand der Unteransprüche.
  • Danach ist das Verfahren gekennzeichnet durch die folgenden Schritte:
    • – Laserbohren von Sacklöchern an den Kontaktverbindungsstellen von der Wafer-Rückseite her in das Halbleitersubstrat
    • – Reinigung des Wafers (Entfernung des Debris)
    • – materialselektives Plasmaätzen des Halbleitersubstrates bis zum aktiven Schichtstapel des Wafers
    • – materialselektives Plasmaätzen des aktiven Schichtstapels des Wafers bis zum Erreichen der mit der Wafer-Rückseite zu verbindenden Kontakte
    • – Aufbringen einer Plattierbasis auf die Wafer-Rückseite und in die Sacklöcher
    • – galvanischer Goldauftrag auf die metallisierte Wafer-Rückseite und die Sacklöcher
  • Um den Wafer während des Prozesses zu schützen, kann vorsorglich ein Schutzlack auf die Wafer-Vorderseite aufgebracht werden, der nach dem Prozess wieder entfernt wird (Ablacken).
  • Um ein Abdünnen des Halbleitersubstrates beim Ätzen zu vermeiden, kann die Wafer-Rückseite vor dem Laserbohren der Sacklöcher mit Indium-Zinn-Oxid (ITO) beschichtet werden, das nach dem Plasmaätzen einfach wieder entfernt werden kann.
  • Die Reinigung des Wafers zum Entfernen des Debris erfolgt im Falle von SiC-Substratmaterial zweckmäßig mit gepufferter Flusssäure.
  • Als materialselektives Ätzverfahren für das Halbleitersubstrat eignet sich bevorzugt das ICP-Ätzverfahren (inductivelycoupled plasma), für den Schichtenstapel das RIE-Verfahren (reactiv ion etching).
  • Als Laser eignet sich ein UV-Laser, bevorzugt ein frequenzverdreifachter Nd:YAG-Laser mit einer Wellenlänge von 355 nm.
  • Das Aufbringen der Plattierbasis in die Mikro-Vias kann mit mehreren Methoden erfolgen. Bevorzugt wird eine Schrägbedampfung, eine chemische Badabscheidung (stromlos) oder ein Aufsputtern sind ebenfalls möglich.
  • Im Bedarfsfall kann auf die Goldschicht lokal an den Mikro-Vias noch eine Antibenetzungsschicht (Dewettingschicht) aufgebracht werden. Für die Dewettingschicht wird zweckmäßig Titan verwendet, das aufgesputtert werden kann. Der Auftrag der Antibenetzungsschicht erfolgt zweckmäßig mit Hilfe einer Schattenmaske.
  • Das Verfahren hat den Vorteil, dass Mikro-Vias in harten und chemisch inerten Substratmaterialien mit wesentlich verringertem Zeitaufwand und mit hoher Präzision erzeugt werden können.
  • Mit dem erfindungsgemäßen Verfahren wird die Methode der Mikromaterialbearbeitung mittels UV-Laserstrahlung in Kombination mit Plasmaätzen ausgenutzt und für die direkte Strukturierung in der Bauelementefertigung eingesetzt. Im Gegensatz zur Erzeugung von Durchgangs-Vias (oder Hohlnieten-Vias) erfolgt hier keine vollständige Durchbohrung des Materials. Durch Plasmaätzen wird das Restmaterial bis zu den Kontakten der Vorderseite materialselektiv entfernt. Der besondere Vorteil liegt darin, dass eine widerstandsfähige Ätzmaske nicht lithografisch erzeugt werden muss, sondern die lasergebohrten Löcher als Ätzmaske dienen. Wenn die Bearbeitungsseite in geeigneter Weise geschützt wird, bleibt die Materialdicke erhalten. Eine Schutzschicht, die durch den Laser mit durchbohrt wird, verhindert in diesem Fall den flächigen Materialabtrag beim Plasmaätzen. Bei Verzicht auf die Schutzschicht, erfolgt ein großflächiger Ätzabtrag. Die damit einhergehende Abnahme der Materialdicke kann über die bekannten Ätzraten abgeschätzt werden.
    •
  • Die Erfindung soll anhand eines Ausführungsbeispiels näher erläutert werden. Die zugehörigen schematischen Zeichnungen zeigen die Phasen des erfindungsgemäßen Verfahrens am Beispiel einer Erzeugung von Mikro-Vias in Siliciumcarbid (SiC) für GaN-Hochleistungs-Feldeffekttransistoren oder MMICs, und zwar in
  • 1 den allgemeinen Aufbau eines Wafers mit einem Durchgangsloch (Via) im Querschnitt,
  • 2 bis 8 die einzelnen Schritte des Verfahrens,
  • 9 den Wafer mit den fertigen Mikro-Vias im Querschnitt und
  • 10 bis 14 die Schritte einer zweiten Variante des Verfahrens.
  • In 1 ist ein Wafer mit einem Transistoraufbau im Querschnitt gezeigt. Der Wafer besteht aus einem SiC-Substrat 1 von ca. 250 bis 400 μm Dicke, auf dem ein AlGaN/GaN-Schichtenstapel 2 von ca. 2 bis 3 μm Dicke epitaktisch aufgewachsen ist. Auf der Vorderseite des Wafers befinden sich auf dem Schichtenstapel 2 die Anschlusskontakte eines Transistors, nämlich ein Drain-Kontakt 3, ein Gate-Kontakt 4 und ein Source-Kontakt 5. Das Potential des Source-Kontakts 5 muss auf die Rückseite (Masseelektrode 6) des Wafers zurückgeführt werden, was mit Hilfe eines Mikro-Vias 7 erfolgt, dessen Lochwände 8 metallisiert sind, so dass der Source-Kontakt 5 auf der Vorderseite mit der Masseelektrode 6 auf der Rückseite des Wafers elektrisch verbunden wird.
  • Im Folgenden sollen die Prozessführung des erfindungsgemäßen Verfahrens und die erzielten Resultate beschrieben werden. Die Prozessfolge ist in den 2 bis 8 schematisch dargestellt. Die fertig prozessierten GaN-Transistoren oder MMICs werden im Waferverbund mit den Mikro-Vias 7 versehen. Zunächst wird auf die Wafer-Vorderseite ein Schutzlack 9 aufgebracht, um die Wafer bei den folgenden Verfahrensschritten zu schützen (2). Anschließend wird die Rückseite großflächig mit einer 2 μm dicken Schutzschicht 10 aus Indium-Zinn-Oxid (ITO) belegt (3). Dieser Schritt ist jedoch nur notwendig, wenn sich die Dicke des Wafers bei der Strukturierung der Mikro-Vias 7 nicht ändern soll. Diese Schutzschicht 10 dient dann als Schutz der SiC-Oberfläche beim Ätzen und wird beim nachfolgenden Bohren durch einen Laser an den Via-Eintrittsöffnungen mit entfernt. Jetzt werden mit dem Laser Sacklöcher 11 von der Rückseite des Wafers her gebohrt (4). Zur Herstellung der gewünschten Sacklöcher 11 wird der Laserstrahl, der einen Durchmesser von ca. 15 μm hat, zweckmäßig auf dem Wafer bewegt. Die Strahlbewegung und Laserparameter lassen sich so einstellen, dass ein möglichst ebenes Bodenprofil in der Nähe der SiC/GaN-Grenzfläche entsteht.
  • Lockere Partikel die sich beim Bohrprozess auf der Probe niederschlagen (Debris), werden anschließend in einem nasschemischen Reinigungsschritt entfernt. Hierzu eignet sich das Ätzen in gepufferter Flusssäure mit Ultraschall.
  • Die mit dem Laser vorgebohrten Sacklöcher 11 werden anschließend durch Plasmaätzen bis an die Vorderseitenkontakte trockenchemisch durchgeätzt (5). Zweckmäßig wird das restliche SiC mittels ICP-Ätzen in fluorhaltigen Gasgemischen (zum Beispiel Schwefelhexafluorid-Sauerstoff-Helium – SF6-O2- He) entfernt. Durch Optimierung der Ätzparameter (Partialdrucke, Temperatur) lassen sich glatte Lochwände erhalten. Die Selektivität des Ätzprozesses von SiC vs. GaN ist > 100:1, das heißt es lässt sich eine gute Homogenität der Ätzung über einen Wafer herstellen, da der Ätzprozess am GaN (Dicke ca. 2-3 μm) praktisch zum Halt kommt.
  • Die Entfernung der 2-3 μm dünnen Epitaxieschicht aus AlGaN/GaN (Schichtenstapel 2) erfolgt plasmachemisch mit einem RIE-Verfahren, zum Beispiel mit Bortrichlorid-Chlor (BCl3-Cl2). Die Selektivität des trockenchemischen Ätzprozesses von GaN vs. Platin ist > 10:1. Die Metallschicht des Vorderseitenkontaktes mit einer Gesamtdicke von ca. 5 μm wird also nur sehr langsam abgetragen, d.h. der Ätzprozess stoppt praktisch an der Metallschicht. Eine Unterätzung tritt nicht auf. Eine unter den Platinkontakten liegende Titanschicht von einigen 10 nm wird mit abgetragen.
  • Nach dem Ätzvorgang kann die eventuell aufgebrachte Schicht 10 (ITO) wieder entfernt werden, was zweckmäßig mit Eisen-III-Chlorid erfolgt (6).
  • Auf die Wafer-Rückseite wird nachfolgend eine dünne Metallschicht 12 aufgedampft. Dabei wird nach diesem Ausführungsbeispiel durch Schrägbedampfung eine geschlossene Belegung der Lochwände erzielt. Andere Metallisierungsprozesse wie Sputtern oder eine stromlose chemische Abscheidung sind ebenfalls möglich. Die durch die Metallschicht 12 erhaltene Plattierbasis wird anschließend durch eine typisch 5 μm dicke Goldschicht 13 galvanisch verstärkt (7). Auf diese Weise wird eine elektrische Verbindung von der einen Waferseite zur anderen Seite mit einer geschlossenen Goldschicht 13 hergestellt.
  • Nach dem Metallisieren erfolgt in einem weiteren Prozessschritt das Ablacken des Schutzlackes 9 (8).
  • Bei Bedarf kann an den Via-Eintrittsöffnungen auf der Rückseite noch eine Antibenetzungsschicht 14 aus Titan aufgebracht werden, nämlich eine 100 nm dünne Titanschicht, die auf die vorhandene Goldschicht 13 gesputtert wird. Die Antibenetzungsschicht 14 wird mit Hilfe einer Schattenmaske strukturiert auf den Wafer aufgebracht. Die Schattenmaske besteht aus einer 0.1 mm dicken Metallfolie, in die mit dem Laser Öffnungen gebohrt werden. Das Layout der Öffnungen in der Metallfolie entspricht der Anordnung der Mikro-Vias 7 auf dem Wafer. Die Durchmesser der Öffnungen in der Schattenmaske sind etwas größer als der Eintrittsdurchmesser der Mikro-Vias 7 auf der Wafer-Rückseite, so dass sich ein etwa 40 μm breiter Titan-Ring um die Via-Eintrittsöffnungen ausbildet. Mit Hilfe von je vier zusätzlichen Durchgangsbohrungen am Rand von Schattenmaske und Wafer werden beide Teile mittels Passstiften zueinander justiert, das heißt deckungsgleich gebracht.
  • Es ist anzumerken, dass das Ablacken des Schutzlacks 9 auch erst nach der Abscheidung der Antibenetzungsschicht 14 (Titan-Dewettingschicht) erfolgen kann.
  • Eine schematische Darstellung der fertigen Mikro-Vias 7 im Querschnitt zeigt 9.
  • Auf die ITO-Maskierung der Oberfläche (Schutzschicht 10) kann auch verzichtet werden, falls eine kontrollierte Abnahme der Materialdicke beim Ätzprozess akzeptabel ist, das heißt die Schritte gemäß den 3 und 6 entfallen.
  • Der Prozessablauf für diesen Fall wird anhand der 10 bis 14 demonstriert. Die Prozessschritte entsprechen dann den Prozessschritten 1, 3, 4, 6 und 7 des ersten Beispiels (entsprechend den 2, 4, 5, 7 und 8).
  • In diesem Fall nimmt die Gesamtdicke des Wafers durch die großflächige Entfernung des SiC ab. Bei einer Ätzdauer von ca. 2 h wird der Wafer von 390 μm auf 250-300 μm abgedünnt. Am Lochboden wird eine Kantenlänge von 35-70 μm erhalten, wobei die Ecken hexagonal aufgeweitet sind. Die Lochform ist konisch mit einer deutlichen Aufweitung des Querschnittes am Eintritt, wodurch die nachträgliche Belegung der Lochwand mit Metall erleichtert wird.
  • Im Hinblick auf Abtragsrate, Flexibilität und Zuverlässigkeit ist ein frequenzverdreifachter Nd:YAG-Laser für die Bearbeitung des sehr harten und chemisch inerten SiC gut geeignet. Dieser Laser liefert Nanosekundenpulse mit hoher Energie im ultravioletten Spektralbereich bei einer Wellenlänge von 355 nm mit Pulsfrequenzen von bis zu 100 kHz. Der Laserstrahl wird durch Kombination der CNC-gesteuerten Bewegung des Probentisches und der Strahlablenkung mit einem Galvo-Scanner mikrometergenau bewegt. Mit Hilfe einer Bilderkennung und eines hochgenauen luftgelagerten XY-Kreuztisches kann der Laserstrahl mit einer Genauigkeit von ±1 μm in bezug auf vorhandene Strukturen auf dem Werkstück positioniert werden. Diese Präzision wird auch erreicht, wenn die Laserstrukturierung auf der Rückseite erfolgt und sich die Justagemarken auf der (untenliegenden) Vorderseite befinden.
  • Mit dem Laser wurden Sacklöcher gebohrt, die einen quadratischen Querschnitt und einen möglichst ebenen Lochboden haben. Die Kantenlänge betrug ca. 75 μm an der Lasereintrittsöffnung, am Lochboden betrug sie ca. 15 μm, ca. 40 μm SiC blieben unterhalb des Lochbodens stehen.
  • Es wurde ein automatisiertes Bohrverfahren verwendet, bei dem die jeweilige Bearbeitungsstelle der Probe durch präzises Verfahren des Probentisches mikrometergenau unter dem Strahlaustritt positioniert wird und der Laserstrahl dann durch ein Spiegelsystem (Galvo-Scanner) schnell auf dem Werkstück bewegt wird, wobei 250-450 μm dickes SiC verwendet wurde. Im Rasterelektronenmikroskop lässt sich gut erkennen, dass die lasergebohrten Löcher leicht konisch sind und sich eine glatte Wand mit wenig Ablagerungen erzeugen lässt.
  • Widerstandsmessungen an einer SiC-Probe belegen, dass sich eine niederohmige Verbindung zwischen beiden Seiten herstellen lässt. Dazu wurden Proben vor der Via-Prozessierung zunächst auf einer Seite ganzflächig mit einer 5 μm dicken Goldschicht metallisiert. Von der anderen Seite wurde wie oben beschrieben eine Matrix von Vias erzeugt. Der Lochabstand betrug 500 μm. Vor der Messung des Widerstandes durch ein einzelnes Loch mussten die einzelnen Löcher dann noch elektrisch voneinander separiert werden. Dazu wurde die Goldschicht durchtrennt (geritzt), um 500 × 500 μm2 große Felder mit je einem Via zu erhalten. Es konnte gezeigt werden, dass die Kontaktierung durch die SiC-Probe hindurch mit guter Reproduzierbarkeit und sehr homogen realisiert wurde. Die Widerstandswerte liegen bei 25 – 31 mΩ. Der Mittelwert über die 206 Mikro-Vias liegt bei 27 ± 2 mΩ. Die realisierten Hohlnieten haben ein Aspektverhältnis von 3-4.
  • In Tests an aufgebauten Transistoren verschiedenen Typs wurde die Funktionstüchtigkeit der Bauelemente nachgewiesen. Anhand der Transistor-Kennlinien wurde der Nachweis für die erfolgreiche Implementierung des Laserbohrens von Mikro-Vias in die GaN-Prozesstechnologie geführt.
  • Die technologischen Untersuchungen zeigen die Machbarkeit von lasergebohrten Mikro-Vias durch einkristallines SiC-Wafermaterial für GaN-Hochleistungs-Feldeffekttransistoren. Es konnte nachgewiesen werden, dass sich die Lasermikrostrukturierung in die Bauelemente-Prozesstechnologie erfolgreich implementieren lässt.
  • Voraussetzung für die Anwendung der Laser-Mikrobearbeitung in der Prozessierung von Halbleiter-Wafern ist eine hohe Positioniergenauigkeit des Strahlmittelpunktes von ± 1 μm und besser. Diese Genauigkeit bezieht sich auf die Strahlpositionierung relativ zu vorhandenen Bauelementestrukturen und muss sowohl bei der Bearbeitung von der Vorderseite wie auch von der Rückseite erzielt werden.
  • Die Erfindung ermöglicht Durchkontaktierungen durch das sehr harte und chemisch beständige Siliciumcarbid. Ein Aspektverhältnis von 3-4 wurde hierfür demonstriert.
    • 1
    SiC-Substrat
    2
    AlGaN/GaN-Schichtenstapel
    3
    Drain-Kontakt
    4
    Gate-Kontakt
    5
    Source-Kontakt
    6
    Masseelektrode
    7
    Mikro-Via
    8
    Lochwand
    9
    Schutzlack
    10
    Schutzschicht (ITO)
    11
    Sacklöcher
    12
    Metallschicht
    13
    Goldschicht
    14
    Antibenetzungsschicht

Claims (15)

  1. Verfahren zur Erzeugung von vertikalen Durchkontaktierungen zur Herstellung von Halbleiter-Bauelementen, das heißt von Kontakten auf der Wafer-Vorderseite durch den Halbleiter-Wafer hindurch zur Wafer-Rückseite, gekennzeichnet durch die folgenden Schritte: – Laserbohren von Sacklöchern an den Kontakverbindungsstellen von der Wafer-Rückseite her in das Halbleitersubstrat – Reinigung des Wafers – materialselektives Plasmaätzen des Halbleitersubstrates bis zum aktiven Schichtstapel des Wafers – materialselektives Plasmaätzen des aktiven Schichtstapels des Wafers bis zum Erreichen der mit der Wafer-Rückseite zu verbindenden Kontakte – Aufbringen einer Plattierbasis auf die Wafer-Rückseite und in die Sacklöcher – galvanischer Goldauftrag auf die metallisierte Wafer-Rückseite und die Sacklöcher
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass vor dem Laserbohren der Sacklöcher auf die Wafer-Vorderseite ein Schutzlack aufgebracht wird, der nach dem Goldauftrag wieder entfernt wird.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Wafer-Rückseite vor dem Laserbohren der Sacklöcher mit Indium-Zinn-Oxid (ITO) beschichtet wird, das nach dem Goldauftrag wieder entfernt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Reinigung nasschemisch mittels gepufferter Flusssäure erfolgt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass abschließend im Bereich der Eintrittsöffnungen der Durchgangslöcher an der Wafer-Rückseite eine Antibenetzungsschicht aufgebracht wird.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass für die Antibenetzungsschicht Titan verwendet wird.
  7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Antibenetzungsschicht aufgesputtert wird.
  8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass der Auftrag der Antibenetzungsschicht mit Hilfe einer Schattenmaske erfolgt.
  9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zum Laserbohren ein W-Laser verwendet wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Auftrag der Plattierbasis durch Schrägaufdampfen erfolgt.
  11. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Auftrag der Plattierbasis durch Sputtern erfolgt.
  12. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Auftrag der Plattierbasis durch chemische Badabscheidung erfolgt.
  13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zum Laserbohren ein Laser benutzt wird, dessen Strahl kleiner ist als die Querschnittsfläche des zu erzeugenden Sackloches, wobei der Strahl über den Bereich des Sackloches bewegt wird.
  14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Plasmaätzen des Halbleitersubstrates durch ICP-Ätzen erfolgt.
  15. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Plasmaätzen des aktiven Schichtenstapels durch RIE-Ätzen erfolgt.
DE102005042074A 2005-08-31 2005-08-31 Verfahren zur Erzeugung von Durchkontaktierungen in Halbleiterwafern Withdrawn DE102005042074A1 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE102005042074A DE102005042074A1 (de) 2005-08-31 2005-08-31 Verfahren zur Erzeugung von Durchkontaktierungen in Halbleiterwafern
PCT/EP2006/064599 WO2007025812A1 (de) 2005-08-31 2006-07-24 Verfahren zur erzeugung von durchkontaktierungen in halbleiterwafern
EP06792559.4A EP1920461B1 (de) 2005-08-31 2006-07-24 Verfahren zur erzeugung von durchkontaktierungen in halbleiterwafern
US11/993,459 US8455355B2 (en) 2005-08-31 2006-07-24 Method for producing through-contacts in semi-conductor wafers via production of through-plated holes
JP2008528445A JP5123185B2 (ja) 2005-08-31 2006-07-24 半導体ウエハの貫通ホールめっき方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102005042074A DE102005042074A1 (de) 2005-08-31 2005-08-31 Verfahren zur Erzeugung von Durchkontaktierungen in Halbleiterwafern

Publications (1)

Publication Number Publication Date
DE102005042074A1 true DE102005042074A1 (de) 2007-03-08

Family

ID=37076379

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005042074A Withdrawn DE102005042074A1 (de) 2005-08-31 2005-08-31 Verfahren zur Erzeugung von Durchkontaktierungen in Halbleiterwafern

Country Status (5)

Country Link
US (1) US8455355B2 (de)
EP (1) EP1920461B1 (de)
JP (1) JP5123185B2 (de)
DE (1) DE102005042074A1 (de)
WO (1) WO2007025812A1 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007019552A1 (de) * 2007-04-25 2008-10-30 Qimonda Ag Substrat mit Durchführung und Verfahren zur Herstellung desselben
CN107980171A (zh) * 2016-12-23 2018-05-01 苏州能讯高能半导体有限公司 半导体芯片、半导体晶圆及半导体晶圆的制造方法
CN110546754A (zh) * 2017-04-21 2019-12-06 英帆萨斯邦德科技有限公司 晶粒处理

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
JP5228381B2 (ja) * 2007-06-25 2013-07-03 三菱電機株式会社 半導体装置の製造方法
SG149710A1 (en) 2007-07-12 2009-02-27 Micron Technology Inc Interconnects for packaged semiconductor devices and methods for manufacturing such devices
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US20100321238A1 (en) * 2009-06-18 2010-12-23 Lin-Ping Shen Butler matrix and beam forming antenna comprising same
US20110209432A1 (en) * 2010-03-01 2011-09-01 Downey Mike A Metal "slip clip" to hold metal studes in top track of commercial interior framing
CN101916754B (zh) * 2010-06-29 2012-08-29 香港应用科技研究院有限公司 通孔和通孔形成方法以及通孔填充方法
JP5566803B2 (ja) * 2010-07-21 2014-08-06 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
KR101219386B1 (ko) * 2011-02-16 2013-01-21 한국기계연구원 관통형 실리콘 비아의 가공방법 및 그에 의해 제조된 반도체 칩
JP2013058624A (ja) * 2011-09-08 2013-03-28 Mitsubishi Electric Corp レーザダイオード素子の製造方法
CN102768950A (zh) * 2012-07-12 2012-11-07 江苏扬景光电有限公司 一种混合式蚀刻产生氮化物器件衬底的孔洞的方法
KR101988893B1 (ko) * 2012-12-12 2019-09-30 한국전자통신연구원 반도체 소자 및 이를 제조하는 방법
JP6309211B2 (ja) * 2013-06-14 2018-04-11 新電元工業株式会社 炭化ケイ素半導体装置
JP2015002299A (ja) * 2013-06-17 2015-01-05 株式会社ザイキューブ 漏斗状の貫通電極およびその製造方法
US11881516B2 (en) * 2018-12-27 2024-01-23 Mitsubishi Electric Corporation Semiconductor element comprising a MIM capacitor and a via hole, a bottom of the via hole being placed between a rear surface of a source electrode and a rear surface of a barrier metal layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4897708A (en) * 1986-07-17 1990-01-30 Laser Dynamics, Inc. Semiconductor wafer array
US20010028113A1 (en) * 1997-04-24 2001-10-11 Katsuya Kosaki Method of manufacturing semiconductor device
WO2002060636A1 (en) * 2001-01-31 2002-08-08 Electro Scientific Industries, Inc. Ultraviolet laser ablative patterning of microstructures in semiconductors
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4473737A (en) * 1981-09-28 1984-09-25 General Electric Company Reverse laser drilling
US5371042A (en) * 1992-06-16 1994-12-06 Applied Materials, Inc. Method of filling contacts in semiconductor devices
JP4264992B2 (ja) * 1997-05-28 2009-05-20 ソニー株式会社 半導体装置の製造方法
US6239033B1 (en) 1998-05-28 2001-05-29 Sony Corporation Manufacturing method of semiconductor device
JP2868008B1 (ja) * 1997-11-21 1999-03-10 日本電気株式会社 半導体装置及びその製造方法
DE69737262T2 (de) * 1997-11-26 2007-11-08 Stmicroelectronics S.R.L., Agrate Brianza Herstellungsverfahren für einen Vorder-Hinterseiten-Durchkontakt in mikro-integrierten Schaltungen
JPH11238870A (ja) * 1998-02-20 1999-08-31 Nec Corp 半導体装置とその製造方法
US6475889B1 (en) * 2000-04-11 2002-11-05 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
US7125786B2 (en) * 2000-04-11 2006-10-24 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
US20020086520A1 (en) * 2001-01-02 2002-07-04 Advanced Semiconductor Engineering Inc. Semiconductor device having bump electrode
US7233028B2 (en) * 2001-02-23 2007-06-19 Nitronex Corporation Gallium nitride material devices and methods of forming the same
JP4053257B2 (ja) * 2001-06-14 2008-02-27 新光電気工業株式会社 半導体装置の製造方法
US6902872B2 (en) * 2002-07-29 2005-06-07 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US6936536B2 (en) * 2002-10-09 2005-08-30 Micron Technology, Inc. Methods of forming conductive through-wafer vias
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US7674719B2 (en) * 2005-08-01 2010-03-09 Panasonic Corporation Via hole machining for microwave monolithic integrated circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4897708A (en) * 1986-07-17 1990-01-30 Laser Dynamics, Inc. Semiconductor wafer array
US20010028113A1 (en) * 1997-04-24 2001-10-11 Katsuya Kosaki Method of manufacturing semiconductor device
WO2002060636A1 (en) * 2001-01-31 2002-08-08 Electro Scientific Industries, Inc. Ultraviolet laser ablative patterning of microstructures in semiconductors
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Widmann, D. et al. In: Technologie hochintegrierter Schaltungen ISBN 3-540-59357-8, April 1996, Springer, S. 264-265 *
Widmann, D. et al.; In: Technologie hochinte- grierter Schaltungen; ISBN 3-540-59357-8, April 1996, Springer, S. 264-265

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007019552A1 (de) * 2007-04-25 2008-10-30 Qimonda Ag Substrat mit Durchführung und Verfahren zur Herstellung desselben
DE102007019552B4 (de) * 2007-04-25 2009-12-17 Infineon Technologies Ag Verfahren zur Herstellung eines Substrats mit Durchführung sowie Substrat und Halbleitermodul mit Durchführung
CN107980171A (zh) * 2016-12-23 2018-05-01 苏州能讯高能半导体有限公司 半导体芯片、半导体晶圆及半导体晶圆的制造方法
CN107980171B (zh) * 2016-12-23 2022-06-24 苏州能讯高能半导体有限公司 半导体芯片、半导体晶圆及半导体晶圆的制造方法
CN110546754A (zh) * 2017-04-21 2019-12-06 英帆萨斯邦德科技有限公司 晶粒处理
CN110546754B (zh) * 2017-04-21 2024-01-26 艾德亚半导体接合科技有限公司 晶粒处理

Also Published As

Publication number Publication date
EP1920461B1 (de) 2016-11-16
US20080286963A1 (en) 2008-11-20
US8455355B2 (en) 2013-06-04
JP5123185B2 (ja) 2013-01-16
JP2009506561A (ja) 2009-02-12
WO2007025812A1 (de) 2007-03-08
EP1920461A1 (de) 2008-05-14

Similar Documents

Publication Publication Date Title
EP1920461B1 (de) Verfahren zur erzeugung von durchkontaktierungen in halbleiterwafern
EP1891670B1 (de) Verfahren zur Erzeugung von vertikalen elektrischen Kontaktverbindungen in Halbleiterwafern
DE10101875B4 (de) Elektronisches Bauteil mit aufeinander gestapelten Halbleiterchips und Verfahren zu seiner Herstellung
DE4002352A1 (de) Verfahren zum herstellen von luftbruecken-metall-zwischenverbindern
DE102015100491B4 (de) Vereinzelung von Halbleiter-Dies mit Kontaktmetallisierung durch elektroerosive Bearbeitung
DE102012214254A1 (de) Laserbasiertes Verfahren und Bearbeitungstisch zur lokalen Kontaktierung eines Halbleiterbauelements
DE102004040068B4 (de) Verfahren zum Laserbohren eines mehrschichtig aufgebauten Werkstücks
DE102006037532A1 (de) Verfahren zur Erzeugung einer elektrischen Funktionsschicht auf einer Oberfläche eines Substrats
EP0168509A1 (de) Herstellung von Verbindungslöchern in Kunstoffplatten und Anwendung des Verfahrens
DE60033353T2 (de) Elektronisches gerät und herstellung
DE102017107648A1 (de) Elektrische Durchkontaktierung(en) in einem Halbleitersubstrat und ein zugehöriges Herstellverfahren
EP2095698B1 (de) Verfahren zur herstellung von durchkontaktierungen und leiterbahnen
DE102020206233B3 (de) Verfahren zum herstellen eines substrats und system zum herstellen eines substrats
DE102007006640A1 (de) Verfahren zum Aufbringen einer Struktur auf ein Halbleiterbauelement
WO1995026852A1 (de) Verfahren und vorrichtung zur herstellung einer lötbaren metallisierungsschicht auf einer nichtlötbaren oberfläche
EP0931439B1 (de) Verfahren zur bildung von mindestens zwei verdrahtungsebenen auf elektrisch isolierenden unterlagen
DE102011054377A1 (de) Herstellung einer Vorrichtung mit einem Halbleiterchip
DE10244077A1 (de) Verfahren zur Herstellung von Halbleiterbauteilen mit Durchkontaktierung
DE102016200062B4 (de) Verfahren zur Ausbildung elektrisch leitender Durchkontaktierungen in keramischen Schaltungsträgern
WO2005101480A2 (de) Mit planarer verbindungstechnik auf einem insbesondere elektrisch leitendem substrat aufgebaute schaltung
DE102008054077B4 (de) Verfahren und Vorrichtung zur Herstellung von Bonddrähten auf der Grundlage mikroelektronischer Herstellungstechniken
DE102009027470A1 (de) Ausbilden einer Kontaktfläche auf einer Leiterplatte
EP0740497A1 (de) Elektrisches Verbindungssubstrat
WO2015176820A1 (de) Leiterplatte mit bauelement und verfahren zu dessen herstellung
DE10160604A1 (de) Verfahren zur Herstellung einer Kühlvertiefung in einem Halbleiterprodukt

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee