DE102004047073B3 - Production of edge passivation on silicon carbide-based semiconductors uses amorphous, semi-insulating layer of material with larger bandgap than silicon carbide - Google Patents

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Abstract

Production of edge passivation on silicon carbide-based semiconductors uses an amorphous, semi-insulating layer of material with a large bandgap and a density at localized positions above 101>8 cm-3>. An independent claim is included for silicon carbide-based semiconductors with a pn junction (2) and an edge connection with a junction termination-extension (JTE) layer (12). An edge passivation layer (11) is applied to the JTE layer which is made from an amorphous semiconducting material with a higher bandgap than the silicon carbide.

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Randpassivierung bei einem Halbleiterbauelement gemäß dem Oberbegriff des Patentanspruches 1. Daneben bezieht sich die Erfindung auch auf das zugehörige Halbleiterbauelement.The The invention relates to a method for producing edge passivation in a semiconductor device according to the preamble of claim 1. In addition, the invention also relates to the associated semiconductor device.

Die elektrische Abschirmung von elektrischen Siliziumkarbid(SiC)-Bauelementen gegenüber äußeren Ladungen und Feldern ist eine wesentliche prozesstechnische Maßnahme, um ein stabiles Langzeitverhalten des Bauelementes zu garantieren. Da im aktiven Bereich des SiC-Bauelementes eine etwa 10fach höhere elektrische Feldstärke als in Silizium(Si)-Bauelementen auftritt, müssen die internen elektrischen Felder durch geeignete Randstrukturen im aktiven Halbleiterbereich und insbesondere an der Oberfläche vergleichsweise stärker reduziert werden als bei Si-Bauelementen.The electrical shielding of silicon carbide (SiC) electrical components towards external charges and fields is an essential procedural measure, to guarantee a stable long-term behavior of the component. There in the active region of the SiC component, an approximately 10 times higher electrical field strength As occurs in silicon (Si) devices, the internal electrical Fields by suitable edge structures in the active semiconductor region and especially on the surface comparatively stronger be reduced than Si components.

Letzteres ist im Einzelnen beispielsweise in der US 5 712 502 A beschrieben. Zusätzlich muss üblicherweise eine Passivierungsschicht auf der Halbleiteroberfläche aufgebracht werden, die den Halbleiterbereich vor dem störenden Einfluss möglicher, äußerer und Ladungen und Feldern sicher schützt.The latter is in detail for example in the US 5 712 502 A described. In addition, a passivation layer usually has to be applied to the semiconductor surface, which reliably protects the semiconductor region from the disturbing influence of possible, external and charges and fields.

Üblicherweise werden als Passivierungsschichten anorganische Schichten – wie Oxide, Nitride – oder aber organische Schichten – wie Polyimide, Silikonkautschuke o. dgl. – verwendet. Solche Materialien bilden jeweils isolierende, dielektrische Deckschichten auf den Bauelementen.Usually are passivation layers inorganic layers - such as oxides, Nitrides - or but organic layers - like Polyimides, silicone rubbers or the like - used. Such materials each form insulating, dielectric cover layers on the Components.

Es sind auch alternative Vorschläge – beispielsweise so genannte SIPOS(= Semiisolierende Polysilizium)-Schichten – bekannt, wie durch Herstellung einer spezifischen Widerstands schicht eine gezielte Potentialverteilung auf der Oberfläche des Halbleiterbauelementes stabil einzustellen ist. Dies wird durch hochohmige, so genannte semiisolierende Schichten entweder direkt auf dem Halbleiter oder auf einer isolierenden Schicht wie SiO2, erreicht. Derartige semiisolierende Schichten sind meist Polysilizium oder Polysiliziumcarbid.There are also alternative proposals - for example, so-called SIPOS (= semi-insulating polysilicon) layers - known how to establish a specific potential distribution on the surface of the semiconductor device stable by producing a resistivity layer. This is achieved by high-resistance, so-called semi-insulating layers either directly on the semiconductor or on an insulating layer such as SiO 2 . Such semi-insulating layers are usually polysilicon or polysilicon carbide.

Der Nachteil letzterer Schichten speziell für schnellschaltende SiC-Bauelemente liegt neben einem erhöhten Leckstrom über dem Widerstand vor allem in der RC-Zeitkonstante, die durch das Aufladen der Widerstandsschicht zur Einstellung des Potentials definiert ist.Of the Disadvantage of the latter layers especially for fast-switching SiC components is next to an elevated one Leakage over especially in the RC time constant caused by the Charging the resistive layer defines the potential setting is.

Aus der DE 198 37 944 A1 ist ein Verfahren zur Fertigung eines Halbleiterbauelementes bekannt, bei dem ein Halbleitersubstrat mit Metallschichten zur Bildung von Elektrodenanschlüssen und mit einer Passivierung versehen ist. Dazu wird das Substrat einer Partikelbestrahlung ausgesetzt, wobei mindestens bestrahlungsseitig die Metallschicht und die Passivierung erst nach der Partikelbestrahlung aufgebracht wird. Dadurch soll im Halbleitersubstrat eine stufenlose Defektstellenzone erhalten und unerwünschte Randeffekte ausgeschlossen werden.From the DE 198 37 944 A1 For example, a method of manufacturing a semiconductor device is known in which a semiconductor substrate is provided with metal layers for forming electrode terminals and with a passivation. For this purpose, the substrate is exposed to a particle irradiation, wherein the metal layer and the passivation is applied at least on the irradiation side only after the particle irradiation. As a result, a stepless defect zone is to be obtained in the semiconductor substrate and undesirable edge effects are excluded.

Aufgabe der Erfindung ist es demgegenüber, eine für Siliziumkarbid(SiC)-Bauelemente spezifische elektroaktive Passivierung vorzuschlagen, die eine vollständige Abschirmung gegenüber äußeren Störladungen sichert. Dazu soll ein verbessertes Verfahren zur Herstellung einer Randpassivierung bei einem Halbleiterbauelement angegeben werden, durch welches das Schaltverhalten des Bauelementes nicht beeinträchtigt wird. Mit diesem Herstellungsverfahren soll somit ein verbessertes, stabiles Halbleiterbauelement geschaffen werden.task the invention it is in contrast, a for silicon carbide (SiC) devices to propose specific electroactive passivation, providing a complete shielding against external disturbance charges guaranteed. For this purpose, an improved method for producing a Randpassivierung be given in a semiconductor device, by which does not affect the switching behavior of the device. An improved, stable semiconductor component is thus intended with this production method be created.

Die Aufgabe ist bei einem Herstellungsverfahren der eingangs genannten Art durch die Gesamtheit der im Patentanspruch 1 angegebenen Maßnahmen gelöst. Ein zugehöriges Halbleiterbau element ist Gegenstand des Patentanspruches 8. Weiterbildungen des Verfahrens und der zugehörigen Bauelemente sind Gegenstand der Unteransprüche.The Task is in a manufacturing method of the aforementioned Art by the totality of the measures specified in claim 1 solved. An associated Semiconductor component is the subject of claim 8. Further developments of the method and the associated components are the subject of the dependent claims.

Die Erfindung besteht in einer solchen Aufbringung einer amorphen, semiisolierenden SiC-Schicht auf das Randgebiet bei einem SiC-Bauelement, dass eine lokale feste Ankopplung an das Potential im unter der Schicht liegenden Halbleitergebiet gewährleistet ist. Dies wird durch eine (Quasi-)Bandstruktur in der semiisolierenden Schicht erreicht, die erstens einen Bandabstand größer als der des kristallinen SiC-Halbleiters und zweitens eine hohe Dichte stark lokalisierter Zustände aufweist, so dass eine Heterostruktur – gebildet aus semiisolierender Schicht und SiC-Halbleitergebiet – eine lokale Diodencharakteristik zeigt.The The invention consists in such an application of an amorphous semi-insulating SiC layer on the outskirts at a SiC device that is a local solid Coupling to the potential in the underlying semiconductor region under the layer guaranteed is. This is due to a (quasi-) band structure in the semi-insulating Layer reaches, first, a band gap greater than that of the crystalline SiC semiconductor and secondly a high density strongly localized states has, so that a heterostructure - formed of semi-insulating Layer and SiC semiconductor region - a local diode characteristic shows.

Durch die erfindungsgemäße Verfahrensweise wird das Potential des Halbleiters nahezu ungestört in die semiisolierende Schicht übertragen und nur mit einem kleinen Sprung durch die Schwellspannung dieser Diodecharakteristik bestimmt.By the procedure of the invention the potential of the semiconductor is transferred almost undisturbed into the semi-insulating layer and only with a small jump through the threshold voltage of this Diode characteristic determined.

Bei einem erfindungsgemäß ausgebildeten Bauelement erfolgt aufgrund des größeren Bandabstandes in der amorphen Schicht vorteilhafterweise der Potentialsprung nahezu symmetrisch auf p- und n-Gebieten des Halbleiterbauelementes. Der Potentialsprung wird durch die Schwellspannung der sog. Hetero-Diode definiert. Damit bleiben Potentiale an der Grenze der Heterostruktur, d.h. am sog. Interface, nahe der Flachbandbedingung. Ein zusätzlicher Sperrstrom zum Aufladen der Schicht wird nicht benötigt. Somit ergeben sich bei erfindungsgemäß ausgebildeten Halbleiterbauelementen vorteilhafterweise keine RC-Zeitkonstanten und keine Beeinträchtigung bei schnellen Schaltvorgängen.In a device designed according to the invention, due to the larger band gap in the amorphous layer, the potential jump advantageously takes place almost symmetrically on p and n regions of the semiconductor component. The potential jump is defined by the threshold voltage of the so-called hetero-diode. This leaves potentials at the boundary of the heterostructure, ie at the so-called interface, near the flat-band condition. An additional one Reverse current to charge the layer is not needed. Thus, in semiconductor devices designed according to the invention, advantageously no RC time constants and no impairment in fast switching operations result.

Bei der Erfindung ist die semiisolierende Schicht durch eine hohe Konzentration an lokalisierten "Trap"-Zuständen, deren Ladungstransport vorzugsweise durch die so genannte "Hopping"-Leitfähigkeit über die lokalisierten Zustände erfolgt, definiert. Diese lokalisierten Zustände, deren Zustandsdichte typischerweise wesentlich größer als 1018/cm3 ist, gewährleisten die vollständige elektrische Abschirmung des aktiven Halbleitervolumens gegen äußere Ladungen und Felder.In the invention, the semi-insulating layer is defined by a high concentration of localized "trap" states whose charge transport is preferably via the so-called "hopping" conductivity over the localized states. These localized states, whose density of states is typically significantly greater than 10 18 / cm 3 , ensure complete electrical shielding of the active semiconductor volume from external charges and fields.

Weitere Vorteile und Einzelheiten der Erfindung ergeben sich aus der nachfolgenden Figurenbeschreibung von Ausführungsbeispielen anhand der Zeichnung in Verbindung mit den Patentansprüchen.Further Advantages and details of the invention will become apparent from the following Description of the figures of exemplary embodiments with reference to the drawing in conjunction with the claims.

Es zeigenIt demonstrate

1 eine Randpassivierung eines Bauelementes gemäß dem Stand der Technik, 1 an edge passivation of a device according to the prior art,

2 eine Alternative zur 1, 2 an alternative to 1 .

3 eine neue Randpassivierung mit Randabschluss und 3 a new edge passivation with edge termination and

4 eine Alternative zur 3, bei der neben der Randpassivierung mit Randabschluss ein Isolator vorhanden ist, 4 an alternative to 3 in which there is an isolator in addition to the edge passivation with edge termination,

5 eine spezifische Ausführung des Randabschlusses nach 3 bzw. 4. 5 a specific execution of the edge termination after 3 respectively. 4 ,

Es werden zunächst die gemeinsamen Strukturen der Figuren und anschließend die spezifischen Unterschiede beschrieben. Gleiche Elemente sind dabei mit gleichen Bezugszeichen versehen.It be first the common structures of the figures and then the described specific differences. Same elements are included provided with the same reference numerals.

In den 1 bis 5 ist jeweils nur der Randbereich des Bauelementes dargestellt. Es ist eine Symmetrielinie I angedeutet, wodurch sich die Ausdehnung des Bauelementes ergibt.In the 1 to 5 in each case only the edge region of the component is shown. It is a symmetry line I indicated, resulting in the expansion of the component.

In den 1 bis 5 stellt 1 jeweils ein Halbleitergebiet eines Bauelementes auf der Basis von Siliziumcarbid (SiC) dar, das insbesondere einen pn-Übergang 2 aufweist. Ein solches Bauelement mit pn-Übergang kann eine Diode, ein Schalter oder ein ähnliches Element sein. Weiterhin ist auf dem pn-Übergang jeweils eine Elektrode 3 als Anschluss vorhanden.In the 1 to 5 provides 1 in each case a semiconductor region of a component based on silicon carbide (SiC), in particular a pn junction 2 having. Such a pn-junction device may be a diode, a switch, or a similar element. Furthermore, an electrode is in each case on the pn junction 3 as a connection available.

In 1 und 2 ist eine Raumladungszone 5 vorhanden, in welcher das Potential aus dem Randbereich zum Nullwert am pn-Übergang abfällt. In diesen vom Stand der Technik bekannten Anordnungen der ergibt sich ein mehr oder weniger steiler Abfall. Dabei ist eine Widerstandsschicht 6 und gegebenenfalls eine weitere isolierende Schicht 7 vorhanden.In 1 and 2 is a space charge zone 5 present, in which the potential drops from the edge region to the zero value at the pn junction. In these known from the prior art arrangements of a more or less steep drop results. Here is a resistance layer 6 and optionally a further insulating layer 7 available.

In 3 und 4 ist wiederum ein Halbleiterbauelement aus einen Halbleitergebiet 1 und einem pn-Übergang 2 dargestellt. Das Halbleitergebiet 1 ist identisch zu 1/2.In 3 and 4 is in turn a semiconductor device of a semiconductor region 1 and a pn junction 2 shown. The semiconductor area 1 is identical to 1 / 2 ,

Statt der Widerstandsschicht 6 ist hier eine spezifische Schicht 11 aus einem amorphen Material mit großem Bandabstand im Randbereich aufgebracht. Darunter ist eine Schicht 12 angeordnet, die als so genanntes JTE(Junction Termination) arbeitet, und darüber eine Isolatorschicht 13.Instead of the resistance layer 6 Here is a specific layer 11 made of an amorphous material with a large band gap in the edge region. Below is a layer 12 arranged, which works as a so-called JTE (Junction Termination), and about an insulator layer 13 ,

Beim Aufbau gemäß den 3 und 4 ergibt sich eine größere Raumladungszone 10 als in den 1 und 2. Dadurch erfolgt der Abfall des Potentials vom Rand zum Übergang entsprechend einer näherungsweise parabelartigen Linie. Daher verläuft das Potential am Interface nahe einer Flachbandbedingung. Ein zusätzlicher Sperrstrom zum Aufladen der Schicht wird nicht benötigt.When building according to the 3 and 4 results in a larger space charge zone 10 as in the 1 and 2 , As a result, the potential drops from the edge to the transition corresponding to an approximately parabolic line. Therefore, the potential at the interface is close to a flat band condition. An additional reverse current for charging the layer is not needed.

In 5 ist die Anordnung nach 4 derart abgewandelt, dass unterhalb der amorphen Schicht ein lokalisierter n+-leitender Bereich 15 vorhanden ist, wie er im Prinzip auch beim Stand der Technik gemäß 1 und 2 vorliegt. Es wird so das Kathodenpotential, d.h. die Potentialbedingung an den Rändern der Schicht, vorgegeben. Auch die Anordnung gemäß 3 kann entsprechend ausgebildet sein.In 5 is the arrangement after 4 modified such that below the amorphous layer, a localized n + -conducting region 15 exists, as in principle in the prior art according to 1 and 2 is present. Thus, the cathode potential, ie the potential condition at the edges of the layer, is predetermined. Also the arrangement according to 3 can be designed accordingly.

Bei den neuen Anordnungen ist die amorphe Schicht 13, 14 vorzugsweise amorphes Siliciumcarbid, das mit Plasma-Beschichtungsverfahren ("plasma-enhanced"), oder mittels eines CVD-Verfahrens (Chemical Vapour Deposition) aufgebracht wird. Es ist auch möglich, eine "amorphisierende" Implantation mit inerten Ionen anzuwenden. Darunter wird eine Vorgehensweise verstanden, bei der durch die Höhe der Ionendosis die Kristallstruktur in eine amorphe Konstitution umgewandelt wird.In the new arrangements, the amorphous layer is 13 . 14 preferably amorphous silicon carbide, which is applied by plasma coating processes, or by means of a CVD process (Chemical Vapor Deposition). It is also possible to use an "amorphizing" implantation with inert ions. This is understood to mean a procedure in which the height of the ion dose converts the crystal structure into an amorphous constitution.

Andere Schichten aus amorphen, halbleitendem Materialien – wie Galliumnitrid (GaN), Aluminiumnitrid (AlN) oder Zinkoxid (ZnO) – sind ebenfalls möglich, sofern die drei grundsätzlichen Eigenschaften einer hohen "Trap"-Zustandsdichte, eines größeren Bandabstandes und die Prozesskompatibilität mit der Siliciumcarbid-Technik gewährleistet sind.Other Layers of amorphous, semiconducting materials - such as gallium nitride (GaN), aluminum nitride (AlN) or zinc oxide (ZnO) - are also possible, provided that the three fundamental ones Properties of a high "trap" state density, a larger band gap and the process compatibility guaranteed by the silicon carbide technique.

Bei den neuen Anordnungen sollte die Dicke der Schicht 50 nm nicht unterschreiten. Vorteilhaft ist eine Schichtdicke von etwa 100 nm, beispielsweise bis zu 200 nm. Es sind aber auch dickere Schichten möglich.With the new arrangements should the thickness the layer does not fall below 50 nm. A layer thickness of about 100 nm, for example up to 200 nm, is advantageous. However, thicker layers are also possible.

Über die neuen semiisolierenden Schichten können weitere, d.h. dickere dielektrische Schichten zum mechanischen oder chemischen Schutz angebracht sein. Damit ist eine Vermeidung dielektrischer Überschläge möglich, so dass deren Eigenschaften, beispielsweise mobile Ladungen, den darunter liegenden Halbleiter nicht mehr stören können.About the new semi-insulating layers may be further, i. thicker dielectric layers for mechanical or chemical protection to be appropriate. In order to avoid dielectric flashovers is possible, so that their properties, such as mobile charges, the underneath lying semiconductor can no longer bother.

Aufgrund der physikalischen Eigenschaften der Schicht ergeben sich wesentliche Verbesserungen. Es ist eine vollständige elektrische Abschirmung des Halbleiters gegenüber störenden äußeren elektrischen Einflüssen, die die Langzeitstabilität des elektrischen Bauelementes garantiert, erreicht. Der Herstellprozess ist einfach.by virtue of The physical properties of the layer are essential Improvements. It is a complete electrical shielding of the Semiconductor opposite disturbing external electrical influences, the long-term stability guaranteed of the electrical component achieved. The manufacturing process is simple.

Bei der neuen Anordnung gemäß den 3 und 4 erfolgt der Nachweis der amorphen Zwischenschichten entweder direkt oder über eine Messung der sehr hohen MIS-Einsatzspannung, beispielsweise an MOS-Kapazitäten mit derartigen amorphen Schichten unter dem Oxid.In the new arrangement according to the 3 and 4 the amorphous intermediate layers are detected either directly or by measuring the very high MIS threshold voltage, for example at MOS capacitances with such amorphous layers under the oxide.

Insgesamt wird für die Randpassivierung nunmehr eine amorphe Schicht aus einem Material mit großem Bandabstand verwendet. Damit ergibt sich ein Bauelement mit einer so genannten JTE-Schicht aus einem Material, das ein sog. Quasi-Gap ermöglicht und breiter ist als das Gap von kristallinem Siliziumcarbid.All in all is for the edge passivation now an amorphous layer of a material with great Band gap used. This results in a device with a so-called JTE layer from a material that allows a so-called quasi-gap and is wider than the gap of crystalline silicon carbide.

Claims (12)

Verfahren zur Herstellung einer Randpassivierung bei einem Halbleiterbauelement, wobei am Halbleiterbauelement auf der Basis von Siliciumcarbid im Randbereich Schichten zur Abschirmung gegenüber äußeren Ladungen und Potentialeinflüssen aufgebracht werden, dadurch gekennzeichnet, dass als Randpassivierung eine amorphe semiisolierende Schicht aus einem Material mit großem Bandabstand und einer hohen Dichte lokalisierter Zustände > 1018 cm–3 verwendet wird.A method for producing a peripheral passivation in a semiconductor device, wherein on the semiconductor component based on silicon carbide in the edge region layers for shielding against external charges and potential influences are applied, characterized in that as Randpassivierung an amorphous semi-insulating layer of a material with a large band gap and a high density localized states> 10 18 cm -3 is used. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass als Material mit großem Bandabstand Siliciumcarbid (SiC) in amorpher Konstitution verwendet wird.Manufacturing method according to claim 1, characterized in that that as a material with a large band gap Silicon carbide (SiC) is used in amorphous constitution. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass für die amorphe Schicht Halbleitermaterialien, die eine Prozesskompatibilität mit der SiC-Technologie haben, verwendet werden.Manufacturing method according to claim 1, characterized in that that for the amorphous layer semiconductor materials that provide process compatibility with the SiC technology have been used. Herstellungsverfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Materialien Galliumnitrid (GaN), Aluminiumnitrid (AlN) oder Zinkoxid (ZnO) sind.Manufacturing method according to claim 3, characterized that the materials gallium nitride (GaN), aluminum nitride (AlN) or zinc oxide (ZnO). Herstellungsverfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die amorphe Schicht mit einer Dicke zwischen 50 und 200 nm, vorzugsweise zwischen 100 und 200 nm, aufgebracht wird.Production method according to one of the preceding Claims, characterized in that the amorphous layer having a thickness between 50 and 200 nm, preferably between 100 and 200 nm becomes. Herstellungsverfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die amorphe Schicht direkt auf die Halbleiteroberfläche aufgebracht wird, um eine großflächige elektrische Ankopplung zu erreichen.Production method according to one of the preceding Claims, characterized in that the amorphous layer is directly on the Semiconductor surface is applied to a large-scale electrical To achieve coupling. Herstellungsverfahren nach Anspruch 6, dadurch gekennzeichnet, dass bei der elektrischen Ankopplung ein niedrigerer Übergangswiderstand herbeigeführt wird.Manufacturing method according to claim 6, characterized in that that in the electrical coupling a lower contact resistance brought becomes. Auf der Basis von Siliciumcarbid (SiC) konzipiertes Halbleiterbauelement, welches einen pn-Übergang im Arbeitsbereich und einen Randabschluss mit JTE(Junction Termination-Extension)-Schicht aufweist, gekennzeichnet durch wenigstens eine Randpassivierungsschicht (11) auf der JTE-Schicht (12) aus einem amorphen Halbleitermaterial mit einem Bandabstand, der größer ist als der Bandabstand von Siliziumcarbid (SiC).Silicon carbide (SiC) based semiconductor device having a pn junction in the working region and a junction termination with JTE (Junction Termination Extension) layer, characterized by at least one edge passivation layer ( 11 ) on the JTE layer ( 12 ) of an amorphous semiconductor material having a bandgap greater than the band gap of silicon carbide (SiC). Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, dass die Schicht als Halbleitermaterial amorphes Galliumnitrid (GaN), Aluminiumnitrid (AlN) oder Zinkoxid (ZnO) enthält.Semiconductor component according to Claim 8, characterized that the layer as semiconductor material is amorphous gallium nitride (GaN), Aluminum nitride (AlN) or zinc oxide (ZnO) contains. Halbleiterbauelement nach Anspruch 9, dadurch gekennzeichnet, dass die amorphe Schicht (11) eine Dicke von 50 bis 200 nm, vorzugsweise etwa 100 nm, hat.Semiconductor component according to Claim 9, characterized in that the amorphous layer ( 11 ) has a thickness of 50 to 200 nm, preferably about 100 nm. Halbleiterbauelement nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass auf der amorphen Schicht (11) eine Isolatorschicht (14) angeordnet ist.Semiconductor component according to one of claims 8 to 10, characterized in that on the amorphous layer ( 11 ) an insulator layer ( 14 ) is arranged. Halbleiterbauelement nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass am Rand das Kathodenpotential durch eine n+-Anbindung (15) lokalisiert ist.Semiconductor component according to one of claims 8 to 11, characterized in that at the edge of the cathode potential by an n + bond ( 15 ) is located.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017076659A1 (en) * 2015-11-05 2017-05-11 Abb Schweiz Ag Power semiconductor device and method for producing a power semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5712502A (en) * 1994-07-27 1998-01-27 Siemens Aktiengesellschaft Semiconductor component having an edge termination means with high field blocking capability
DE19837944A1 (en) * 1998-08-21 2000-02-24 Asea Brown Boveri Method of manufacturing a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5712502A (en) * 1994-07-27 1998-01-27 Siemens Aktiengesellschaft Semiconductor component having an edge termination means with high field blocking capability
DE19837944A1 (en) * 1998-08-21 2000-02-24 Asea Brown Boveri Method of manufacturing a semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017076659A1 (en) * 2015-11-05 2017-05-11 Abb Schweiz Ag Power semiconductor device and method for producing a power semiconductor device
GB2558147A (en) * 2015-11-05 2018-07-04 Abb Schweiz Ag Power semiconductor device and method for producing a power semiconductor device
US10546795B2 (en) 2015-11-05 2020-01-28 Abb Schweiz Ag Power semiconductor device and method for producing a power semiconductor device
GB2558147B (en) * 2015-11-05 2020-11-11 Abb Schweiz Ag Power semiconductor device and method for producing a power semiconductor device

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