DE102004037153B4 - Method for producing a power semiconductor device - Google Patents
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Abstract
Verfahren zum Herstellen eines Leistungshalbleiterbauteils (1) mit nur einem einzigen Fotostrukturierungsschritt, bei welchem ein Halbleitermaterialbereich (20) mit einem Zentralbereich (20Z), mit einem Randbereich (20R) und mit einem Oberflächenbereich (20a) ausgebildet wird, im Zentralbereich (20Z) des Halbleitermaterialbereichs (20) eine dem Leistungshalbleiterbauteil (1) zugrunde liegende Halbleiterschaltungsanordnung (10) ausgebildet wird, ein für die Halbleiterschaltungsanordnung (10) vorgesehener elektrischer Randabschlussbereich (30) mit mindestens einem im Randbereich (20R) des Halbleitermaterialbereichs (20) verlaufenden Graben (40) ausgebildet wird, wobei der mindestens eine Graben (40) sich vom Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) vertikal in den Halbleitermaterialbereich (20) hinein erstreckend ausgebildet wird, der mindestens eine Graben (32) durch eine in konformer Art und Weise erzeugte Passivierungsschicht (80) ausgekleidet und durch ein Dielektrikum (90) gefüllt wird, außerhalb des mindestens einen Grabens (32) der Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) freigelegt und selbstjustiert zu dem mindestens einen Graben eine Metallisierung (100) ausgebildet wird, wobei das Dielektrikum in einem...Method for producing a power semiconductor component (1) with only a single photo-structuring step, in which a semiconductor material region (20) with a central region (20Z), with an edge region (20R) and with a surface region (20a) is formed in the central region (20Z) of the Semiconductor material region (20) a semiconductor circuit arrangement (10) on which the power semiconductor component (1) is based is formed, an electrical edge termination region (30) provided for the semiconductor circuit arrangement (10) with at least one trench (40) running in the edge region (20R) of the semiconductor material region (20) is formed, wherein the at least one trench (40) is formed from the surface region (20a) of the semiconductor material region (20) vertically extending into the semiconductor material region (20), the at least one trench (32) is formed by a passivation layer produced in a conformal manner (80) lined and covered by a dielect rikum (90) is filled, outside of the at least one trench (32) the surface area (20a) of the semiconductor material area (20) is exposed and self-aligned to the at least one trench a metallization (100) is formed, the dielectric in a ...
Description
Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen eines Leistungshalbleiterbauteils.The present invention relates to a method of manufacturing a power semiconductor device.
Bei der Herstellung von Leistungshalbleiterbauteilen ist es unter Umständen notwendig, bestimmte Maßnahmen zu ergreifen, die einen geeigneten elektrischen Abschluss an den Rändern des zugrunde liegenden Halbleitermaterialbereichs oder Chips in Bezug auf die zugrunde liegende Halbleiterschaltungsanordnung gewährleisten. Neben so genannten planaren Randabschlüssen sind auch so genannte vertikale Randabschlüsse unter der Verwendung von Grabenstrukturen denkbar. Bekannte Verfahren zum Ausbilden entsprechender Randstrukturen sind gekennzeichnet durch eine Vielzahl ineinander greifender Einzelschritte, wobei insbesondere die Strukturierungsmaßnahmen im Randbereich des zugrunde liegenden Chips komplex sind und aufgrund ihrer Komplexität auch einen hohen Platzbedarf aufweisen.In the fabrication of power semiconductor devices, it may be necessary to take certain measures to ensure proper electrical termination at the edges of the underlying semiconductor material region or chip with respect to the underlying semiconductor circuitry. In addition to so-called planar edge finishes, so-called vertical edge finishes using trench structures are also conceivable. Known methods for forming corresponding edge structures are characterized by a multiplicity of interlocking individual steps, wherein, in particular, the structuring measures in the edge region of the underlying chip are complex and, due to their complexity, also require a large amount of space.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen eines Leistungshalbleiterbauteils anzugeben, bei welchem eine notwendigerweise vorzusehende Randabschlussstruktur auf besonders einfache Art und Weise unter einem besonders geringen Platzbedarf erzeugt werden kann.The invention has for its object to provide a method for producing a power semiconductor device, in which a necessarily be provided edge termination structure can be produced in a particularly simple manner with a very small footprint.
Gelöst wird die Aufgabe bei einem Verfahren zum Herstellen eines Leistungshalbleiterbauteils gemäß den Merkmalen des unabhängigen Patentanspruchs 1. Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens zum Herstellen eines Halbleiterbauteils sind Gegenstand der abhängigen Unteransprüche.The object is achieved in a method for producing a power semiconductor device according to the features of
Eine Kernidee der vorliegenden Erfindung besteht also darin, bei der Ausbildung des Leistungshalbleiterbauteils die Grabenstruktur vom Oberflächenbereich des Halbleitermaterialbereichs vertikal in den Halbleitermaterialbereich hinein erstreckend auszubilden, wobei dies insgesamt im Rahmen eines einzelnen und einzigen Fotostrukturierungsschritts geschieht und eine einzige Maske strukturiert und verwendet wird.Thus, a core idea of the present invention is to form the trench structure extending from the surface region of the semiconductor material region vertically into the semiconductor material region in the case of the embodiment of the power semiconductor component, this taking place overall as part of a single and single photostructuring step, and structuring and using a single mask.
Die einzige Maske kann eine Hartmaske sein.The only mask can be a hard mask.
Es ist bevorzugt vorgesehen, der Halbleitermaterialbereich mit einem ersten von einem ersten Leitungstyp (n) hoch dotierten (n+) und vom Oberflächenbereich des Halbleitermaterialbereichs abgewandten Bereich ausgebildet wird, wobei dieser insbesondere als Substrat vorgesehen wird. Ferner ist es vorteilhaft, wenn der Halbleitermaterialbereich mit einem zweiten und vom ersten Leitungstyp (n) weniger hoch dotierten (n) und im Oberflächenbereich des Halbleitermaterialbereichs zugewandten Bereich ausgebildet wird, insbesondere als Epitaxiebereich.It is preferably provided that the semiconductor material region is formed with a first region (n + ) highly doped by a first conductivity type (n + ) and remote from the surface region of the semiconductor material region, this being provided in particular as a substrate. Furthermore, it is advantageous if the semiconductor material region is formed with a second region, which is less highly doped and of the first conductivity type (n) and faces in the surface region of the semiconductor material region, in particular as an epitaxial region.
Beim erfindungsgemäßen Verfahren wird als Halbleiterbauteil z. B. eine Leistungsdiode ausgebildet. Denkbar sind aber auch andere Bauelemente oder deren Kombination.In the method according to the invention is used as a semiconductor device z. B. a power diode is formed. Conceivable, however, are other components or their combination.
Alternativ oder zusätzlich ist es vorgesehen, dass das Leistungshalbleiterbauteil und dessen zugrunde liegende Halbleiterschaltungsanordnung vollständig oder zum Teil als Anordnung und Parallelschaltung identischer Halbleiterelemente in einem Zellenfeld ausgebildet wird.Alternatively or additionally, it is provided that the power semiconductor component and its underlying semiconductor circuit arrangement is formed completely or partially as an arrangement and parallel connection of identical semiconductor elements in a cell array.
Es ist von besonderem Vorteil, wenn nach dem Schritt (b) des Ausbildens der Halbleiterschaltungsanordnung oder eines Teils davon im Oberflächenbereich des Halbleitermaterialbereichs in einem Schritt oder Prozess (e) ein von einem zweiten Leitungstyp (p) hoch dotierter (p+) dritter Bereich (
Dabei kann als Vorbereitung für den Schritt (e) des Ausbildens des vom zweiten Leitungstyp (p) dotierten dritten Bereichs auf dem Oberflächenbereich des Halbleitermaterialbereichs eine Streuschicht und insbesondere ein Streuoxid mit einem Oberflächenbereich ausgebildet werden.Thereby, as a preparation for the step (e) of forming the third region doped with the second conductivity type (p) on the surface region of the semiconductor material region, a scattering layer and in particular a scattering oxide having a surface region can be formed.
Bei den zuletzt genannten Varianten ist es denkbar, dass auf die bestehende Struktur oder in dessen Randbereich auf der dem Oberflächenbereich des Halbleitermaterialbereichs zugewandten Seite und insbesondere auf dem Oberflächenbereich der Streuschicht ein Hartmaskenmaterial aufgebracht und in einem einzigen fototechnischen Strukturierungsschritt zu einer Hartmaske mit Ausnehmungen zumindest für die auszubildende Grabenstruktur strukturiert wird, wobei durch die Ausnehmungen die darunter liegende Struktur bis zum Oberflächenbereich des Halbleitermaterialbereichs bzw. bis zum Oberflächenbereich der Streuschicht freigelegt wird.In the latter variants, it is conceivable that a hard mask material is applied to the existing structure or in its edge region on the side facing the surface region of the semiconductor material region and in particular on the surface region of the scattering layer and in a single phototechnical structuring step to form a hard mask with recesses at least for is patterned trainee trench structure, which is exposed through the recesses, the underlying structure to the surface region of the semiconductor material region or to the surface region of the scattering layer.
In diesem Fall kann es vorgesehen sein, dass über die Ausnehmungen oder über einen Teil der Ausnehmungen im Randbereich des Halbleitermaterialbereichs ein Graben oder mehrere Gräben für die Grabenstruktur ausgebildet werden, insbesondere durch einen Ätzschritt.In this case, provision may be made for a trench or a plurality of trenches for the trench structure to be formed over the recesses or over part of the recesses in the edge region of the semiconductor material region, in particular by an etching step.
Der Graben oder die Gräben können lateral im Randbereich des Halbleitermaterialbereichs und/oder parallel zum Rand des Randbereichs des Halbleitermaterialbereichs verlaufend ausgebildet werden.The trench or the trenches can be formed running laterally in the edge region of the semiconductor material region and / or parallel to the edge of the edge region of the semiconductor material region.
Es kann vorgesehen sein, dass der Graben oder die Gräben im Randbereich des Halbleitermaterialbereichs sich im Wesentlichen vertikal vom Oberflächenbereich des Halbleitermaterialbereichs in den Halbleitermaterialbereich hinein erstreckend ausgebildet werden.It can be provided that the trench or the trenches in the edge region of the semiconductor material region are formed substantially vertically extending from the surface region of the semiconductor material region into the semiconductor material region.
Ferner kann es vorgesehen sein, dass der Graben oder die Gräben mit einer Oxidschicht ausgebildet werden, insbesondere durch einen oxidativen Umwandlungsprozess im jeweiligen Wand-/Bodenbereich der jeweiligen Gräben.Furthermore, it can be provided that the trench or the trenches are formed with an oxide layer, in particular by an oxidative conversion process in the respective wall / bottom area of the respective trenches.
Alternativ oder zusätzlich ist es vorgesehen, dass eine seitliche Implantation in den Wandbereich des Grabens oder der Gräben durchgeführt wird, insbesondere unter Verwendung von Bor und/oder insbesondere mit einer nachfolgenden Aktivierung des implantierten Materials.Alternatively or additionally, it is provided that a lateral implantation in the wall region of the trench or trenches is carried out, in particular using boron and / or in particular with a subsequent activation of the implanted material.
Als weitere Alternative oder als weiterer Zusatz, kann es vorgesehen sein, dass auf der erhaltenen Struktur eine Passivierungsschicht mit einem Oberflächenbereich erzeugt wird, insbesondere in konformer Art und Weise, wobei insbesondere der Graben oder die Gräben ausgekleidet werden.As a further alternative or as a further addition, provision may be made for a passivation layer having a surface area to be produced on the structure obtained, in particular in a conformable manner, in particular the trench or trenches being lined.
In diesem Fall ist es denkbar, dass auf der erhaltenen Struktur ein Dielektrikum mit einem Oberflächenbereich derart ausgebildet wird, dass der Graben oder die Gräben dadurch gefüllt werden.In this case, it is conceivable that a dielectric having a surface area is formed on the resulting structure such that the trench or the trenches are filled thereby.
Es ist auch vorstellbar, dass dann die erhaltene Struktur derart rückgeätzt wird, dass dadurch – insbesondere außerhalb des Grabens oder der Gräben – die Passivierungsschicht und das Dielektrikum bis auf den Oberflächenbereich des Halbleitermaterialbereichs bzw. bis auf den Oberflächenbereich der Hartmaske abgetragen werden.It is also conceivable for the resulting structure to be etched back in such a way that the passivation layer and the dielectric are removed down to the surface region of the semiconductor material region or down to the surface region of the hard mask, in particular outside the trench or trenches.
Dann werden z. B. von der erhaltenen Struktur die Hartmaske und insbesondere die gegebenenfalls vorgesehene Streuschicht entfernt, so dass insbesondere der Oberflächenbereich des Halbleitermaterialbereichs und ferner insbesondere der vom zweiten Leitfähigkeitstyp dotierte dritte Bereich freigelegt werden.Then z. B. from the structure obtained, the hard mask and in particular the scattering layer optionally provided, so that in particular the surface region of the semiconductor material region and further in particular of the second conductivity type doped third region are exposed.
In diesem Fall ist von Vorteil, wenn auf der erhaltenen Struktur und somit selbstjustiert außerhalb des Grabens oder außerhalb der Gräben eine Metallisierung ausgebildet wird, insbesondere durch einen Vorgang des Aufwachsens. Diese und weitere Aspekte der vorliegenden Erfindung werden nachfolgend weiter erläutert:
Die Erfindung betrifft insbesondere ein Verfahren zum Herstellen einer Hochspannungs- oder Hochvoltdiode mit einem selbstjustierendem Ein-Masken-Prozess.In this case, it is advantageous if a metallization is formed on the structure obtained and thus adjusted outside the trench or outside the trenches, in particular by a process of growth. These and other aspects of the present invention are further explained below:
In particular, the invention relates to a method of manufacturing a high voltage or high voltage diode with a self-aligned single mask process.
Zur Sicherstellung einer ausreichend hohen Sperrfähigkeit bei Hochvolt-Halbleiterbauelementen aus Si oder SiC ist es erforderlich geeignete Maßnahmen für den Randabschluss am Chipende zu ergreifen. Bei modernen Leistungsschaltern wie IGBTs, SIPMOS-Leistungstransistoren, MOS-gesteuerten Kompensationsbauelementen (COOLMOS) sowie den dazugehörigen Hochvoltdioden muss die elektrische Feldstärke zwischen aktivem Gebiet und der Sägekante vollständig abgebaut werden, ohne dass es dabei zur Feldüberhöhung am Chiprand kommt.To ensure a sufficiently high blocking capability in high-voltage semiconductor devices made of Si or SiC, it is necessary to take appropriate measures for the edge termination at the chip end. In modern circuit breakers such as IGBTs, SIPMOS power transistors, MOS-controlled compensation components (COOLMOS) and the associated high-voltage diodes, the electric field strength between the active area and the sawing edge must be completely reduced, without resulting in field elevation at the chip edge.
Je höher die Sperrfähigkeit des Bauelementes wird, umso aufwändiger werden im Allgemeinen die Konstruktionen für den Randabschluss und umso höher die Anforderungen an die Passivierungsschichten.The higher the blocking capability of the device, the more complex in general the constructions for the edge termination and the higher the requirements for the passivation layers.
Bei den IGBT-Produktreihen sowie bei den dazugehörigen Freilaufdioden werden heute Sperrspannungen von 600 V bis 6,5 kV gefordert. Der Randabschluss wird hierbei in der Regel planar ausgeführt. Über die Randkonstruktion soll gewährleistet werden, dass die Äquipotentiallinien so aus dem Inneren des Bauelements an die Oberfläche geführt werden, dass deren Krümmung und Dichte zu keinem verfrühten Einsetzen der Avalanchegeneration im Silizium bzw. zum dielektrischen Durchbruch in den Passivierungsschichten führt und die Sperrfähigkeit des Bauelements weit unter den Wert der Volumendurchbruchsspannung absinken lässt.With the IGBT product series and the associated freewheeling diodes, reverse voltages of 600 V to 6.5 kV are required today. The edge termination is usually performed planar. The edge construction is intended to ensure that the equipotential lines are guided from the interior of the component to the surface such that their curvature and density does not lead to a premature onset of avalanche generation in the silicon or to a dielectric breakdown in the passivation layers and the blocking capability of the component is far drops below the value of volume breakdown voltage.
Weitere kritische Stellen sind Stufen und Kanten in der Topologie der Randkonstruktion. An diesen Stellen können sich im dynamischen Betrieb Spitzenfeldstärken von mehreren MV/cm an der Oberfläche ausbilden, die extrem hohe Anforderungen an die Robustheit der Schutzschichten für die Oberflächenpassivierung stellen. Werden diese nur unzureichend erfüllt, besteht die Gefahr, dass das Bauelement nach einer gewissen Anzahl von Schaltzyklen ausfällt.Other critical points are steps and edges in the topology of the boundary construction. At these points, peak field strengths of several MV / cm can be formed on the surface during dynamic operation, which place extremely high demands on the robustness of the protective layers for surface passivation. If these are insufficiently met, there is a risk that the component will fail after a certain number of switching cycles.
Um eine ausreichende Sperrfähigkeit zu gewährleisten, sind heute eine Reihe von Techniken für den Randabschluss im Einsatz, alle mit dem Ziel das elektrische Feld an der Oberfläche abzuschwächen und den Toleranzbereich gegenüber Oberflächenladungen zu erhöhen. Dadurch sollen die Potentialverhältnisse an der Halbleiteroberfläche langzeitstabil gehalten werden.In order to ensure sufficient blocking capability, a number of edge finishing techniques are in use today, all with the aim of attenuating the surface electric field and increasing the tolerance to surface charges. As a result, the potential conditions on the semiconductor surface should be kept stable over time.
Konzeptionell kann dabei zwischen dem so genannten Mesa- und dem planaren Randabschluss unterschieden werden. Während beim ersten Konzept eine Konturierung des Halbleiterrandes in Form von Schrägschliffen oder Gräben durch die sperrenden pn-Übergänge vorgenommen wird, muss beim Planarrand der Abbau der Feldstärke im Außenraum durch geeignete Maskentechniken bewerkstelligt werden. Dazu wird entweder der laterale Verlauf der Dotierung entsprechend eingestellt oder es werden so genannte Feldplattenkonstruktionen verwendet, über die die Oberflächenfeldstärke in geeigneter Weise in der zwischen ihnen und der Halbleiteroberfläche befindlichen Isolatorschicht abgebaut wird.Conceptually, a distinction can be made between the so-called mesa and the planar edge termination. While in the first concept a contouring of the semiconductor edge in the form of oblique cuts or trenches is made by the blocking pn junctions, the degradation of the field strength in the outer space must be accomplished by suitable mask techniques in the planarity. For this purpose, either the lateral course of the doping is adjusted accordingly or so-called field plate constructions are used, via which the surface field strength is degraded in a suitable manner in the insulator layer located between them and the semiconductor surface.
Die Optimierung eines hochsperrenden Planarrandes in Bezug auf die Aspekte Sperrvermögen und Sperrstabilität erfordert allerdings einen beträchtlichen Anteil der Chipfläche. Typischerweise ist für die Randbreite die zwei- bis dreifache Basisdicke anzusetzen. Der hohe Platzbedarf kommt dadurch zustande, dass die Äquipotentiallinien ihre Krümmung größtenteils im Silizium erfahren, um aus dem Bauteil heraus an die Oberfläche geführt zu werden. Eine Krümmung der Äquipotentiallinien im Silizium ist mit einer Erhöhung des elektrischen Feldes verbunden. Übersteigt dieses den kritischen Wert, kommt es zum Lawinendurchbruch. Um den Krümmungsradius hinreichend niedrig zu halten, benötigt beispielsweise eine Feldplattenkonstruktion mit Polsteroxid für ein 600 V Bauelement eine Randbreite von ca. 200 μm–250 μm, bei einem Sperrvermögen von 6,5 kV wird bereits eine Randbreite von mehr als 2000 μm erforderlich.However, optimizing a high blocking margin in terms of blocking capability and blocking stability requires a significant amount of chip area. Typically, the edge width should be set to two to three times the base thickness. The large footprint is due to the fact that the equipotential lines largely experience their curvature in the silicon in order to be led out of the component to the surface. A curvature of the equipotential lines in the silicon is associated with an increase in the electric field. If this exceeds the critical value, avalanche breakdown occurs. To keep the radius of curvature sufficiently low, for example, requires a field plate construction with pad oxide for a 600 V device edge width of about 200 .mu.m-250 .mu.m, with a blocking capacity of 6.5 kV, an edge width of more than 2000 microns already required.
Ein weiterer Nachteil, der mit der Realisierung eines planaren Hochvoltrandes einhergeht, ist der hohe Optimierungsaufwand und die hohe Prozesskomplexität. Letztere macht sich vor allem bei Hochvoltdioden bemerkbar, da die Grundstruktur im aktiven Teil des Bauelementes relativ einfach ist und nur wenige Prozessschritte erfordern würde. Die Realisierung der beschriebenen Randkonstruktion mit sukzessiven Oxidstufen und Polysilizium-Feldplatten erfordert heute beispielsweise bei einer 6,5 kV-Diode eine Verdoppelung der Anzahl der Fotoebenen und damit eine entsprechende Erhöhung der Waferkosten.A further disadvantage associated with the realization of a planar high-volume edge is the high optimization effort and the high process complexity. The latter is particularly noticeable in high-voltage diodes, since the basic structure in the active part of the component is relatively simple and would require only a few process steps. The realization of the described edge construction with successive oxide stages and polysilicon field plates requires, for example, a doubling of the number of photo planes and thus a corresponding increase in wafer costs, for example in the case of a 6.5 kV diode.
Gegenüber planaren Konzepten hat das Konzept eines Mesa-Randabschlusses den Vorteil, dass der Abbau der Feldstärke (zumindest teilweise) in die vertikale Tiefe des Bauelements verlegt wird und der Randbedarf entsprechend geringer ausfällt.Compared to planar concepts, the concept of a mesa edge termination has the advantage that the degradation of the field strength is (at least partially) moved to the vertical depth of the component and the edge requirement correspondingly lower.
Durch die modernen Trenchzellkonzepte, beispielsweise bei den neuen IGBT-Generationen, stehen mittlerweile Technologien zur Verfügung, die die Vertikalisierung des Randabschlusses realisierbar erscheinen lassen.The modern trench cell concepts, for example in the new IGBT generations, meanwhile provide technologies that make the verticalization of the edge termination feasible.
In der vorliegenden Erfindungsmeldung wird nun vorgeschlagen, eine Vertikalisierung des Randabschlusses bei Hochvoltdioden unter Verwendung einer selbstjustierenden Prozessabfolge so vorzunehmen, dass nur ein einzige Fotoebene erforderlich ist. Dadurch werden die Nachteile des hohen Randbedarfs und der hohen Prozesskomplexität auf ein Minimum reduziert.In the present invention disclosure is now proposed to make a verticalization of the edge termination in high-voltage diodes using a self-aligning process sequence so that only a single photo level is required. As a result, the disadvantages of the high edge requirement and the high process complexity are reduced to a minimum.
Das Herstellungsprinzip wird anhand eines Ausführungsbeispiels unten näher beschrieben.The manufacturing principle will be described below with reference to an embodiment below.
Ein wesentlicher Aspekt der Erfindung ist das Bereitstellen eines Herstellungsverfahrens für eine Hochvoltdiodenstruktur mit Trenchrand durch Verwendung nur einer einzigen Fotoebene.An essential aspect of the invention is the provision of a production method for a high-voltage diode structure with trench edge by using only a single photo plane.
Das Herstellungsprinzip wird im Folgenden anhand der
Beispielhaft wird als Grundmaterial ein hochdotiertes Si-Substrat mit einer Epitaxieschicht, in die das aktive Bauelement eingebaut wird, ausgeführt. Bei der Verwendung einer geeigneten Dünnwafertechnologie kann das stabilisierende Substratmaterial auch entfallen und der rückseitige n+-Emitter gleich zu Beginn über Ionenimplantation oder aus einer Dotierstoffquelle über Diffusion eingebracht werden. Für das Dünnen des Wafers kommen Schleifverfahren, Spinätzen oder Polierverfahren wie CMP in Frage.By way of example, a highly doped Si substrate with an epitaxial layer into which the active component is incorporated is carried out as the base material. When using a suitable Thin-wafer technology can also eliminate the stabilizing substrate material and introduce the backside n.sup. + Emitter at the beginning via ion implantation or from a dopant source via diffusion. For thinning the wafer, grinding methods, spin etching or polishing methods such as CMP are suitable.
Nach dem Aufwachsen eines Streuoxids (optional) wird der p+-Emitter implantiert und eingetrieben. Anschließend wird z. B. in einer CVD-Plasmaabscheidung aus TEOS (Tetraethylen-Oxisilan) ein etwa 2 μm dickes, undotiertes Siliziumoxid abgeschieden und im Ofen bei etwa 850°C verdichtet. Diese Hartmaske wird mittels Fototechnik strukturiert. Durch die lackfreien Gebiete werden entweder auf nasschemischem Weg oder durch einen Plasmaprozess Oxidfenster geätzt und anschließend der Fotolack entfernt. Durch die strukturierte Hartmaske werden entweder über eine anisotrope nasschemische Ätzung (z. B. mit KOH) oder wiederum durch Plasmaätzung die Trenches geätzt. Im Fall der Dünnwaferprozessierung ist vor der Trenchätzung das Bonden auf einen Träger, der dem gesamten System den erforderlichen mechanischen Halt verleiht, unverzichtbar.After growth of a scattering oxide (optional), the p + emitter is implanted and driven. Subsequently, z. B. deposited in a CVD plasma deposition of TEOS (tetraethylene Oxisilan) about 2 microns thick, undoped silicon oxide and compressed in the oven at about 850 ° C. This hard mask is structured using photographic technology. Oxide-free areas are used to etch oxide windows either by a wet-chemical method or by a plasma process, and then the photoresist is removed. The structured hard mask etches the trenches either via an anisotropic wet-chemical etching (eg with KOH) or again by plasma etching. In the case of thin wafer processing, prior to the trench etch, bonding to a substrate that provides the required mechanical support to the entire system is indispensable.
Die Trenchätzung kann optional um einen nachfolgenden Oxidationsschritt (Sacrificial Oxide) ergänzt werden, der ggf. das vorhandene Damage an der Kristalloberfläche eliminiert. (Bei Verwendung von Ätzverfahren, die eine sehr rauhe Trench-Seitenwand erzeugen, beispielsweise der so genannte Bosch Prozess, ist es u. U. notwendig, weitere Maßnahmen zur Glättung der Seitenwand zu ergreifen wie eben eine Opferoxidation oder alternativ bzw. in Kombination mit einer isotropen Überätzung der Oberfläche)The trench etching can optionally be supplemented by a subsequent oxidation step (sacrificial oxides), which possibly eliminates the damage on the crystal surface. (When using etching techniques that produce a very rough trench sidewall, such as the so-called Bosch process, it may be necessary to take other sidewall smoothing measures, such as sacrificial oxidation, or alternatively, or in combination with one isotropic overetching of the surface)
Die Opferoxidschicht kann gleichzeitig als Streuoxid für eine (optionale) Bor-Seitenwand-Implantation dienen und wird zweckmäßigerweise anschließend wieder entfernt. Eine zusätzliche seitliche Borimplantation wird insbesondere für Trenchtaperwinkel φ erforderlich, die deutlich kleiner sind als 90°. Das wird im Anschluss weiter unten näher ausgeführt. Nach der Bor-Aktivierung wird eine Passivierungsschicht abgeschieden. Diese kann beispielsweise aus thermischem Oxid bestehen (welches ggf. in Kombination mit dem Ofenprozess zur Boraktivierung gewachsen wird) oder aus einem anderen Dielektrika wie Nitrid oder Plasmaoxid bestehen. Semiisolierende Schichten aus amorphen oder polykristallinen Materialien können hier ebenfalls Verwendung finden. Zur Vermeidung von Glimmentladungen in der Umgebungsatmosphäre beim gesägten Chip wird der Trench anschließend mit einem Dielektrikum mit hoher Durchschlagsfestigkeit wie z. B. Polyimid verfüllt. Alternativ kann es vorteilhaft sein, ein Dielektrikum wie etwa Polyimid nur auf der Trenchseitenwand in ausreichender Dicke abzuscheiden. Nach einer Recessätzung von Polyimid und Passivierungsschicht in einem entsprechenden Plasmaätzprozess wird die TEOS-Hartmaske wieder freigelegt. Diese kann während der Recessätzung gleichzeitig als Schutz gegen das Anätzen der Anode und als Ätzstopp dienen. Danach wird diese, am zweckmäßigsten auf nasschemischem Weg durch eine HF-Ätzung, wieder entfernt. An der nun freiliegenden Anode kann auf galvanischem Weg ohne Zuhilfenahme einer weiteren Fototechnik selbstjustierend die Vorderseiten-Metallisierung aufgewachsen werden. Denkbar ist hier natürlich auch ein weiterer Fotoschritt im Fall einer ganzflächigen Beschichtung durch Bedampfen oder Sputtern. Zur Justierung können hier die Trenchkanten oder eigens dafür mitgeätzte Hilfsstrukturen herangezogen werden. Die rückseitige Metallisierung kann schließlich in jedem Fall ganzflächig aufgedampft oder aufgesputtert werden.The sacrificial oxide layer can simultaneously serve as scattering oxide for (optional) boron sidewall implantation and is expediently subsequently removed again. An additional lateral Borimplantation is required in particular for Trenchtaperwinkel φ, which are significantly smaller than 90 °. This will be explained in more detail below. After boron activation, a passivation layer is deposited. This can for example consist of thermal oxide (which may be grown in combination with the furnace boron activation process) or of other dielectrics such as nitride or plasma oxide. Semi-insulating layers of amorphous or polycrystalline materials can also be used here. To avoid glow discharges in the ambient atmosphere in the sawn chip, the trench is then connected to a dielectric with high dielectric strength such. B. filled with polyimide. Alternatively, it may be advantageous to deposit a dielectric such as polyimide only on the trench sidewall in sufficient thickness. After a Recessätzung of polyimide and passivation layer in a corresponding plasma etching process, the TEOS hardmask is exposed again. This can simultaneously serve as protection against the etching of the anode and as etch stop during the Recessätzung. Thereafter, this is most conveniently removed by wet etching by an HF etch. At the now exposed anode, the front side metallization can be grown by electroplating without the aid of a further photo technique. Of course, another photo step is conceivable in the case of a full-surface coating by vapor deposition or sputtering. For adjustment here the trench edges or specially mitgeätzte auxiliary structures can be used. Finally, the back metallization can in any case be vapor-deposited or sputtered over the entire surface.
Die zur Einstellung der dynamischen Eigenschaften üblicherweise erforderliche Schwermetalldiffusion kann zweckmäßigerweise nach dem Boreintrieb vorgenommen werden oder es kann alternativ eine Elektronenbestrahlung durchgeführt werden. Diese Maßnahme zur Trägerlebensdauereinstellung führt u. a. auch zur Erhöhung des Sperrstromes in der Diode. Das ist bei einer galvanischen Abscheidung der Anodenmetallisierung hilfreich, da der Strom hierbei in Sperrrichtung über den pn-Übergang fließt. Unterstützend wirkt hier auch eine Anhebung der Temperatur des Galvanikbades auf beispielsweise 80°C–90°C, um den Sperrstrom weiter anzuheben. Erreicht dieser Werte von etwa 0,1 mA, so werden für die Abscheidung einer 1 μm dicken Cu-Metallisierung etwa 75 Minuten benötigt.The heavy metal diffusion usually required for adjusting the dynamic properties can be expediently carried out after the boron drive or, alternatively, electron irradiation can be carried out. This measure for carrier life adjustment leads u. a. also to increase the reverse current in the diode. This is helpful in the case of galvanic deposition of the anode metallization, since the current thereby flows in the reverse direction over the pn junction. In addition, an increase in the temperature of the electroplating bath to, for example, 80 ° C.-90 ° C., helps to further increase the reverse current. If these values reach about 0.1 mA, about 75 minutes are required for the deposition of a 1 μm thick Cu metallization.
Die erwähnte Seitenwandimplantation mit Akzeptoren ist für nahezu senkrechte Trenches eher von untergeordneter Bedeutung. Das zeigt die in
Konkret lag der Simulation folgende Struktur zugrunde: Die vertikale Diffusionstiefe des p+-Gebietes (Anode) beträgt 6 μm und die Randkonzentration 5·1018 cm–3. Für das Grundmaterial wurde Silizium mit einem spezifischen Widerstand von 350 Ω·cm und einer Dicke von 375 μm angesetzt. Für das rückseitige n+-Kathodengebiet wurde eine Dosis von 1·1016 cm–2 und eine Junctiontiefe von 12 μm angenommen. Das entspricht beispielsweise einer Struktur, die für den Einsatz bei einer Nominalspannung von 3,3 kV dimensioniert ist. Weiterhin wurde im Außenraum die relative Dielektrizitätskonstante auf ε = 4 gesetzt. Die gebräuchlichsten Dielektrika wie SiO2 und Polyimid weisen Werte in dieser Größenordnung auf.Specifically, the simulation was based on the following structure: The vertical diffusion depth of the p + region (anode) is 6 μm and the edge concentration is 5 × 10 18 cm -3 . For the base material, silicon having a resistivity of 350 Ω · cm and a thickness of 375 μm was set. For the backside n + cathode region, a dose of 1 × 10 16 cm -2 and a junction depth of 12 μm were assumed. This corresponds, for example, to a structure that is dimensioned for use with a nominal voltage of 3.3 kV. Furthermore, the relative dielectric constant was set to ε = 4 in the outer space. The most common dielectrics such as SiO 2 and polyimide have values of this order of magnitude.
Die Simulation wurde mit dem Programm BREAKDOWN durchgeführt.The simulation was performed with the program BREAKDOWN.
Während bei einem planaren Randabschluss die Äquipotentiallinien immer gekrümmt zur Oberfläche verlaufen und deshalb die Volumensperrfähigkeit nie zu 100% realisiert werden kann, ermöglicht das seitliche Herausführen der Äquipotentiallinien ohne nennenswerte Krümmung das Erreichen eines Optimum zwischen Sperrfähigkeit und Platzbedarf. Zur Aufnahme der elektrischen Feldstärke im Außenraum ist lediglich der seitliche Anschluss einer hinreichend breiten Zone aus dielektrischem Material erforderlich. Im gezeigten Fall beträgt die Sperrspannung ohne zusätzliche Implantation trotz der extremen Punch-Through-Dimensionierung immerhin noch 85 der maximalen Sperrspannung von etwa 5100 V im Volumen und ist damit vergleichbar zur Situation wie bei einem Planarrand. While with a planar edge termination the equipotential lines are always curved to the surface and therefore the volume blocking capability can never be realized to 100%, lateral removal of the equipotential lines without appreciable curvature makes it possible to achieve an optimum between blocking capability and space requirement. For receiving the electric field strength in the outer space, only the lateral connection of a sufficiently wide zone of dielectric material is required. In the case shown, the blocking voltage without additional implantation despite the extreme punch-through dimensioning is still 85 of the maximum blocking voltage of about 5100 V in volume and is therefore comparable to the situation as a planarity.
Eine seitliche Akzeptorimplantation hat den Effekt, dass die am p+n-Übergang auftretende Feldstärkespitze abgeschwächt wird und dass dadurch die Sperrspannung bis zur maximalen Sperrfähigkeit im Volumen ansteigen kann. Allerdings kommt es bei einer zu hohen Dosis durch die dann erzwungene Krümmung der Potentiallinien nach unten zum nn+-Übergang hin, zur Feldaufsteilung an dieser Stelle und die Sperrspannung nimmt wieder ab. Neben dem Schliffwinkel hängt es auch von der Grunddimensionierung ab, wie breit der Plateaubereich mit maximaler Sperrspannung als Funktion der Implantationsdosis ausfällt. Bei der 3,3 kV-Struktur führt das Anlegen einer Sperrspannung von etwa 2300 V im Volumen bereits zum Durchgreifen (Punch Through) des elektrischen Feldes zur Kathode, die gleichzeitig als Feldstopp fungiert d. h. die weitere Ausbreitung der Raumladungszone wird gestoppt. Der Durchgriff geschieht hier also bereits bei 45% der Maximalspannung.A lateral acceptor implantation has the effect that the field strength peak occurring at the p + n junction is attenuated and that as a result the blocking voltage can increase in volume up to the maximum blocking capability. However, if the dose is too high, the forced curvature of the potential lines causes the nn + transition downwards, field division at this point and the blocking voltage decreases again. In addition to the grinding angle, it also depends on the basic dimensioning, how broad the plateau area fails with maximum blocking voltage as a function of the implantation dose. In the 3.3 kV structure, the application of a blocking voltage of about 2300 V in volume already leads to punch through of the electric field to the cathode, which simultaneously acts as a field stop, ie the further propagation of the space charge zone is stopped. The penetration happens here already at 45% of the maximum voltage.
Betrachtet man dagegen eine Struktur, die weniger stark auf Punch-Through dimensioniert ist, entschärfen sich auch die Potentialverhältnisse an der Halbleiteroberfläche und der zulässige p-Dosisbereich wird breiter. Dazu wurden in der Simulation folgende Modifikationen vorgenommen:
Der spezifische Widerstand des Grundmaterials wurde auf 30 Ω·cm und die Halbleiterdicke auf 75 μm gesetzt. Das entspricht einer Dimensionierung für ein 800 V-Bauelement. Die Volumensperrspannung beträgt etwa 990 V und die Raumladungszone greift erst beim Erreichen einer Sperrspannung von 630 V bis zur Kathode durch. Das entspricht etwa 65% der Maximalspannung. In beiden Fällen beträgt die Feldstärke etwa 110 kV/cm am nn+-Übergang beim Erreichen des Volumendurchbruchs. Da die kritische Feldstärke für den Avalancheeinsatz am p+n-Übergang (schwach) dotierungsabhängig ist, sinkt der Wert dort von der 800 V- zur 3,3 kV-Dimensionierung von etwa 220 kV/cm auf etwa 180 kV/cm ab.On the other hand, if one considers a structure that is less strongly punched-through, the potential conditions at the semiconductor surface also defuse and the permissible p-dose range becomes wider. For this purpose, the following modifications were made in the simulation:
The resistivity of the base material was set to 30 Ω · cm and the semiconductor thickness to 75 μm. This corresponds to a dimensioning for an 800 V component. The volume blocking voltage is about 990 V and the space charge zone reaches only when reaching a reverse voltage of 630 V to the cathode by. This corresponds to about 65% of the maximum voltage. In both cases, the field strength is about 110 kV / cm at the nn + transition on reaching the volume breakdown. Since the critical field strength for the avalanche insert at the p + n junction is (weak) doping-dependent, the value there drops from about 800 kV to 3.3 kV from about 220 kV / cm to about 180 kV / cm.
Bei dieser Struktur fällt die Sperrspannung außerhalb des Plateaubereichs langsamer ab und der zur maximalen Sperrspannung korrespondierende Dosisbereich wird größer.In this structure, the blocking voltage drops more slowly outside the plateau region and the dose range corresponding to the maximum blocking voltage becomes larger.
Zweckmäßigerweise wird man für Trenchtaper, die deutlich unter 90° liegen und bei denen in jedem Fall eine Seitenwandimplantation angebracht ist, einen Dosiswert wählen, der im mittleren Bereich des Sperrspannungsplateaus liegt. Dadurch wird eine entsprechende Sicherheit gegen das Einwirken von (sowohl positiven als auch negativen) Oberflächenladungen eingebaut, die aus der Prozessführung stammen können.Conveniently, for Trenchtaper, which are well below 90 ° and in which case a sidewall implantation is attached, choose a dose value that lies in the middle region of the reverse voltage plateau. This provides appropriate protection against the effects of (both positive and negative) surface charges that may have originated in the process.
Das Herstellungsprinzip kann in analoger Weise auch bei anderen Halbleitermaterialien wie SiC angewendet werden. Nachfolgend wird die Erfindung auf der Grundlage einer schematischen Zeichnung anhand bevorzugter Ausführungsformen näher erläutert.The manufacturing principle can be applied analogously to other semiconductor materials such as SiC. The invention will be explained in more detail on the basis of a schematic drawing with reference to preferred embodiments.
Diese und weitere Aspekte der vorliegenden Erfindung werden nachfolgend anhand der beigefügten Figuren erläutert, welche exemplarisch Ausführungsformen der Erfindung zeigen:These and further aspects of the present invention are explained below with reference to the attached figures, which show by way of example embodiments of the invention:
Nachfolgend werden strukturell und/oder funktionell ähnliche oder äquivalente Strukturen oder Verfahrensschritte mit denselben Bezugszeichen bezeichnet. Nicht in jedem Fall ihres Auftretens wird eine Detailbeschreibung der strukturellen Elemente oder Verfahrensschritte wiederholt.Hereinafter, structurally and / or functionally similar or equivalent structures or method steps will be denoted by the same reference numerals designated. Not in every case of their occurrence, a detailed description of the structural elements or process steps is repeated.
Die
Dem jeweils in den
Die
In dem in
Durch die Implantation der Borionen entsteht ein oberflächendotierter Bereich oder dritter Bereich
Im Übergang zu dem in
Im Übergang zu dem in
Im Übergang zu dem in
Im Übergang zu dem in
Im Übergang zu dem in
Im Übergang zu dem in
Die experimentellen Ergebnisse und Simulationsergebnisse zu verschiedenen Ausgestaltungsformen sind in den Graphen der
BezugszeichenlisteLIST OF REFERENCE NUMBERS
- 11
- Leistungshalbleiterbauteil, LeistungshalbleitermodulPower semiconductor device, power semiconductor module
- 1010
- Halbleiterschaltungsanordnung,Semiconductor circuitry,
- 2020
- Halbleitermaterialbereich, ChipSemiconductor material area, chip
- 20a20a
- Oberflächenbereichsurface area
- 20Z20Z
- ZentralbereichCentral area
- 20R20R
- Randbereichborder area
- 20-120-1
- erster Materialbereich, erster Abschnitt, Substrat, n+-Substratfirst material region, first section, substrate, n + substrate
- 20-220-2
- zweiter Bereich, zweiter Abschnitt, Epitaxiebereich, n-Basisbereichsecond area, second section, epitaxy area, n-base area
- 20-2'20-2 '
- zweiter Bereich, zweiter Abschnitt, Epitaxiebereich, n-Basisbereichsecond area, second section, epitaxy area, n-base area
- 20-320-3
- dritter Bereich, dritter Abschnitt, oberflächendotierter Bereichthird area, third section, surface doped area
- 3030
- RandabschlussbereichEdge termination area
- 3232
- Graben, TrenchDitch, trench
- 32b32b
- Bodenbereichfloor area
- 32p32p
- SeitenimplantationsbereichSide implantation region
- 32w32w
- Wandbereichwall area
- 4040
- Grabenstrukturgrave structure
- 6060
- Streuschicht, StreuoxidLitter layer, litter oxide
- 60a60a
- Oberflächenbereichsurface area
- 7070
- Maske, HartmaskeMask, hard mask
- 70'70 '
- Maskenmaterial, HartmaskenmaterialMask material, hard mask material
- 7272
- Ausnehmungrecess
- 8080
- Passivierungsschichtpassivation
- 80a80a
- Oberflächenbereichsurface area
- 9090
- Dielektrikumsmaterialdielectric material
- 90a90a
- Oberflächenbereichsurface area
- 100100
- Metallisierungmetallization
- RR
- Randedge
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