DE102004014208A1

DE102004014208A1 - Chipbehältnis, Verfahren zur Herstellung eines Chipbehältnisses und Chiptransportbehälter

Info

Publication number: DE102004014208A1
Application number: DE200410014208
Authority: DE
Inventors: Mathias KÄMPF; Frank Singer; Jürgen DACHS; Alfred Bachler
Original assignee: Osram Opto Semiconductors GmbH
Current assignee: Ams Osram International GmbH
Priority date: 2003-04-30
Filing date: 2004-03-23
Publication date: 2004-11-25
Also published as: US7445119B2; JP2004331222A; US20050002763A1

Abstract

In einen Halbleiterwafer sind Kavitäten zum Aufbewahren von Halbleiterchips anisotrop geätzt. Mit einer Orientierung des Wafers in (100)-Ziehrichtung ergeben sich geometrisch exakt geätzte Seitenwände der Kavitäten mit einem Winkel von 125,3 DEG . Dadurch wird erreicht, dass Chips mit geringer Gefahr der Beschädigung in die Kavität rutschen können. Auf der Kavitätenplatte befindet sich eine transparente Deckelplatte.

Description

Die Erfindung betrifft ein Chipbehältnis gemäß dem Oberbegriff des Patentanspruches 1, ein Verfahren zur Herstellung eines Chipbehältnisses gemäß dem Oberbegriff des Patentanspruches 25, sowie einen Chiptransportbehälter gemäß dem Oberbegriff des Patentanspruches 48.
Im Herstellungsprozess von elektronischen, insbesondere von optoelektronischen Bauelementen besteht die Notwendigkeit, einzelne Chips zu lagern, zu handhaben und zu transportieren. Transportschritte können sowohl innerhalb der Fertigung und der Qualitätskontrolle als auch auf dem Weg zum Kunden erfolgen. Je nach Bauart haben Chips unterschiedlich empfindliche Teile und Oberflächen und können somit bei diesen einzelnen Prozessschritten auf unterschiedliche Weise beschädigt werden. Beispielsweise weisen Hochleistungslaserdioden empfindliche Spiegelfacetten auf, die beim Transport während der letzten Kontrollschritte nach dem Vereinzeln oder während des Transport zum Kunden nicht beschädigt und nicht kontaminiert werden dürfen. Im vereinzelten Zustand kann weder eine Reinigung noch eine photolithographische oder mechanische Nacharbeit erfolgen.

Herkömmlicherweise werden Chips beispielsweise in sogenannten Gel-Paks aufbewahrt oder transportiert. Hierbei fungiert ein spezieller Kunststoff als Haftmedium. Auf diesem Haftmedium werden einzelne Chips abgelegt, auf denen sie auch bei starken Vibrationen haften. Sie fallen nicht aus dem Behältnis und verändern kaum ihre Lage. Die Haftfolie befindet sich auf der Unterseite des Bodens einer Kunststoffschatulle. Die Entnahme der Chips erfolgt auf einer Vakuumstation. Hier werden Teile der haftenden Folie in die Hohlräume der sich darunter befindenden Gitterstruktur gesogen, wodurch sich die haftwirksame Fläche reduziert. Somit muss überall, wo Chips aus dem Behältnis entnommen werden sollen, also auch beim Kunden, derartige Vakuumstationen vorhanden sein. Eine Wiederverwendung der Gel-Paks ist kritisch, da die Rückstände und Kontaminationen des Kunststoffes die Langzeitstabilität von in derartigen Behältnissen gelagerten Chips herabsetzen können.

Eine weitere Möglichkeit der Chiplagerung und des Chiptransports besteht in sogenannten wafflepaks, bei denen auf eine haftende Gelschicht verzichtet wird. Hier liegen Kavitäten in einer Kunststoffschatulle vor, in die die einzelnen Chips gelegt werden können.

Bei der Verwendung von kunststoffhaltigen Aufbewahrungsbehältnissen für Chips besteht das Problem, dass einzelne Bestandteile der Kunststoffe ausgasen können, was eine Kontamination einzelner Teile der Chips zur Folge haben kann. So kann die Spiegeleigenschaft eines dielektrischen Spiegels, der nach dem Prinzip der Lichtbrechung an Schichten mit unterschiedlichen Brechzahlen funktioniert und somit auf hohe Materialreinheit angewiesen ist, verändert werden und damit die Ausgangsleistung eines Bauelements verringert werden.

Weiterhin besteht das Problem, dass die Chips innerhalb der Kavitäten eine relativ große Bewegungsfreiheit besitzen, so dass während des Transports die Gefahr besteht, dass Chips sich aufstellen, kippen, oder mit ihrer Oberseite gegen den Deckel des Behältnisses schlagen, wodurch Schädigungen entstehen können.

Der Erfindung liegt die Aufgabe zugrunde, ein Chipbehältnis bzw. einen Chiptransportbehälter zu schaffen, der es erlaubt, elektronische Bauelemente, insbesondere optoelektronische Bauelemente, aufzubewahren und zu transportieren. Insbesondere ist es die Aufgabe, ein Chipbehältnis zu schaffen, mit dem einzelne Chips weitgehend ohne Beschädigung oder Kontamination aufbewahrt oder transportiert werden können.

Aufgabe ist es weiterhin, ein Verfahren zur Herstellung eines derartigen Chipbehältnisses zur Verfügung zu stellen.

Diese Aufgaben werden durch ein Chipbehältnis mit den Merkmalen des Anspruchs 1, durch ein Verfahren mit den Merkmalen des Anspruchs 25 und durch einen Chiptransportbehälter mit den Merkmalen des Anspruchs 48 gelöst.

Vorteilhafte Weiterbildungen des Chipbehältnisses und des Verfahrens zur Herstellung eines Chipbehältnisses sowie des Chiptransportbehälters sind in den Unteransprüchen 2 bis 24 bzw. in den Unteransprüchen 26 bis 47 bzw. in den Unteransprüchen 49 und 50 angegeben.

Ein Chipbehältnis gemäß der Erfindung enthält eine Mehrzahl von Kavitäten für je einen Halbleiterchip. Es weist eine Kavitätenplatte auf, in der die Kavitäten mittels Ätzen hergestellt sind. Hierdurch lassen sich Kavitäten mit sehr genau einstellbaren Abmessungen herstellen.

In einer bevorzugten Ausführungsform umfasst das Ätzen der Kavitäten einen anisotropen Ätzschritt. Dies erleichtert vorteilhafterweise eine Einstellung spezieller Geometrien der Kavitäten, beispielsweise spezielle Seitenwandgeometrien.

In einer besonders bevorzugten Ausführungsform des Chipbehältnisses verjüngen sich die Kavitäten mit zunehmender Tiefe. Derartige Kavitäten besitzen den Vorteil, dass Chips, die in den Kavitäten abgelegt werden, an deren schrägen Seitenflächen entlang zum Boden der Kavitäten hin abgleiten können.

Besonders bevorzugt sind Kavitäten, die senkrecht zur Haupterstreckungsrichtung der Kavitätenplatte einen trapezartigen Querschnitt aufweisen, die sich mit zunehmender Kavitäten-Tiefe verjüngen. Bei einer derartigen Geometrie der Kavitäten ist es besonders einfach, Chips ohne Beschädigung der Seiten und der Oberfläche in die Kavitäten abzulegen. Hauptsächlich die Kante zwischen Chipunterseite und Chipflanken ist während des Plazierens der Chips in die Kavitäten mit den Seitenflächen der Kavitäten in Kontakt. Die Flanken und die Oberseite der Chips werden dagegen vorteilhafterweise weitestgehend geschont.

In einer bevorzugten Ausführungsform weist die Kavitätenplatte kristallines Material auf. Die Verwendung von kristallinem Material für die Kavitätenplatte erleichtert es, einen anisotropen Ätzschritt durchzuführen.

In einer besonders bevorzugten Ausführungsform liegen Begrenzungsflächen der Kavitäten in Kristallebenen der Kavitätenplatte. Beim Ätzen mittels einer geeigneten Ätzmaske, die die Öffnungen der Kavitäten definieren, werden die gewünschten Begrenzungsflächen der Kavitäten freigelegt. Die Boden- und Seitenflächen der Kavitäten liegen in Gitterebenen der Kristall-Struktur des Materials der Kavitätenplatte.

Besonders bevorzugt umfasst die Kavitätenplatte einen Halbleiterwafer. Halbleiterwafer sind standardmäßig in der Halbleitertechnologie verfügbar, so dass für die Herstellung der erfindungsgemäßen Chipbehältnisse außer dem Ätzen der Kavitäten kein großer zusätzlicher Fertigungs-Aufwand erforderlich ist.

In einer bevorzugten Ausführungsform enthält der Halbleiterwafer Silizium und/oder Galliumarsenid. Diese beiden Materialien sind weit verbreitete Materialien in der Halbleitertechnologie und besitzen weiterhin den Vorteil, dass sie anisotrop ätzbar sind.

Besonders bevorzugt ist ein Halbleiterwafer, der aus einem in (100)-Richtung gezogenen Si-Kristall hergestellt ist, wobei Seitenwände der Kavitäten in einem derartigen Chipbehältnis in der (111)-Ebene liegen. Die Verwendung eines Halbleiterwafers, der aus einem in (100)-Richtung gezogenen Si-Kristall hergestellt ist, ermöglicht es somit, wegen der gleichbleibenden Winkelverhältnisse zwischen der (100)- und der (111)-Ebene, dass zwischen dem Boden der Kavitäten und den Seitenwänden der Kavitäten vom Inneren der Kavität aus gesehen ein Winkel von 125,3 ° vorliegt. Ein derartiger Winkel ermöglicht es, Chips in die Kavitäten abrutschen zu lassen, ohne dass die Flanken der Chips flächig mit den Seitenwänden der Kavitäten in Kontakt kommen, sondern lediglich in der Hauptsache an der Kante zwischen Unterseite und Flanken der Chips. Die oft sehr empfindliche Oberseite der Chips gerät nicht in Kontakt mit der Kavitätenplatte. Ein zu steiler Winkel der Seitenwände würde den Nachteil zur Folge haben, dass die Flanken der Chips zu starkt mit den Seitenwänden der Kavitäten in Kontakt kommen; flache Winkel der Seitenwände hätten dagegen den Nachteil, dass die Chips nicht durch ihr Eigengewicht auf den Boden der Kavitäten rutschen würden.

Besonders bevorzugt ist als Ätzmedium Kalilauge (KOH) verwendet. Dieses Ätzmedium ist für anisotropes Ätzen insbesondere von Silizium geeignet. Für Silizium sind auch weitere Ätzmedien einsetzbar; neben Nassätzverfahren sind auch Trockenätzverfahren möglich. Andere Halbleitermaterialien, glasartige oder keramische Materialien können mit jeweils spezifischen Ätzmedien anisotrop geätzt werden. GaAs-basierte Materialien, die sich ebenfalls bevorzugt für die Kavitätenplatte eignen können mit chlorbasierten Trockenätzmedien anisotrop geätzt werden.

Besonders bevorzugt weist das Chipbehältnis eine Deckelplatte auf. Eine derartige Deckelplatte ermöglicht es, Chips im Chipbehältnis vor Umwelteinflüssen und mechanischen Schäden zu schützen, verringert die Bewegungsfreiheit der Chips in der Kaviätenplatte und kann zum hermetischen Verschließen des Chipbehältnis genutzt werden.

In einer bevorzugten Ausführungsform ist die Deckelplatte transparent. Dies ermöglicht eine optische Kontrolle der Chips in dem Chipbehältnis, ohne den Deckel entfernen zu müssen. Dadurch werden Kontaminationen der Chips während eines Prüfungsschrittes weitgehend vermieden.

Besonders bevorzugt ist eine Deckelplatte, die mindestens ein Material aus der Gruppe bestehend aus Silizium, Quarz und Glas aufweist. Diese Materialien für die Deckelplatte enthalten chemische Elemente, die größtenteils in den Halbleitermaterialien der Chips vorhanden sind oder die die Halbleiterchips weitestgehend keinen Schaden zufügen.

In einer bevorzugten Ausführungsform des Chipbehältnisses besitzen die Kavitätenplatte und die Deckelplatte derart plane Kontaktflächen, dass die Deckelplatte weitgehend dicht mit der Kavitätenplatte abschließen kann. Somit werden Umwelteinflüsse auf die Chips in den Chipbehältnisse stark verringert. Vorteilhafterweise enthält die Deckelplatte Kavitäten, die jeweils einer Kavität der Kavitätenplatte zugeordnet sind.

Bei einer vorteilhaften Ausführungsform ist jede Kavität der Deckelplatte jeweils einer Kavität der Kavitätenplatte zugeordnet, derart, dass bei Wenden des Chipbehältnisses jeder Chip aus der Kavität der Kavitätenplatte in die zugeordnete Kavität der Deckelplatte gelangen kann. Nach Abheben der Kavitätenplatte von der Deckelplatte können dann die um 180 ° gewendeten Chips aus den Kavitäten der Deckelplatte entnommen werden. Beim Wenden der Chips werden diese im Vergleich zu den herkömmlichen Verfahren vorteilhafterweise nur vergleichsweise geringen mechanischen Einflüssen ausgesetzt, so dass die Gefahr einer Schädigung der Chips beim Wenden deutlich verringert werden kann.

In einer vorteilhaften Ausführungsform der Kavitätenplatte sind die Kavitäten tiefer als die Höhe der darin zu lagernden Chips. Im Falle der Verwendung einer Deckelplatte ohne Kavitäten, drückt folglich die Deckelplatte nicht direkt auf in der Kavitätenplatte gelagerte Chips, sondern liegt diese nur auf der Kavitätenplatte auf. Die Chips weisen dann in den Kavitäten bei aufgelegter Deckelplatte ein gerinfügiges Spiel auf. Vorzugsweise die Kavitäten der Kavitätenplatte etwa 10 μm tiefer als die Höhe der Chips. Diese Kavitätentiefe verringert die Gefahr, dass während eines Transports der Chips durch ein Kippen oder Aufstellen der Chips in den Kavitäten des Chipbehältnisses eine Schädigung der Chips auftritt. Der geringe Abstand von 10 μm zwischen Chipoberfläche und Deckelplatte im Chipbehältnis führt dazu, dass bei einem Verkippen der Chips in den Kavitäten die Oberfläche der Chips in einem sehr flachen Winkel mit der Deckelplatte in Berührung kommen. Es tritt also keine punkt- oder linienförmige Belastung der Chipoberfläche auf, sondern eine nahezu flächige Belastung der Chipoberfläche. Dies verhindert weitgehend eine Beschädigung der Chipoberfläche.

In einer bevorzugten Ausführungsform des Chipbehältnisses entsprechen die Abmessungen der Bodenfläche der Kavitäten möglichst genau den Abmessungen der Bodenfläche der Chips. Diese Maßnahme reduziert weiterhin die Bewegungsfreiheit der Chips innerhalb der Kavitäten, wodurch die Gefahr einer Schädigung der Chips weiter verringert wird.

In einer weiteren vorteilhaften Ausführungsform des Chipbehältnisses weist die Kavitätenplatte und/oder die Deckelplatte eine elektrisch leitfähige Oberflächenschicht auf. Eine derartige Schicht wirkt einer elektrostatischen Aufladung des Chipbehältnisses und der Chips und einer damit verbundenen Schädigung der Chips entgegen.

Vorteilhafterweise weist die elektrisch leitfähige Oberflächenschicht ein Metall auf, das einem Metall in der Kontaktschicht der Halbleiterchips identisch ist. Die Verwendung eines derartigen Metalls verringert die Gefahr einer unerwünschte Kontamination von Teilen der Chips mit Stoffen, die die Eigenschaften der Chips negativ verändern könnten.

In einer bevorzugten Ausführungsform weist die Kavitätenplatte eine Oberflächenschicht aus dielektrischem Material auf.

Es können auch verschiedene Schichten aus dielektrischem Material und elektrisch leitfähigem Material wie Metall kombiniert werden.

Bei einem vorteilhaften Chiptransportbehälter ist die Kavitätenplatte in ein Bodenteil dieses Chiptransportbehälters eingesetzt, die Deckelplatte auf die Kavitätenplatte aufgelegt, und die Deckelplatte mittels Befestigung an der Bodenplatte auf die Kavitätenplatte gedrückt. Dazu werden vorteilhafterweise Behälter mit Deckelklammern eingesetzt die vorzugsweise einerseits auf die Deckelplatte drücken und andererseits mit dem Bodenteil verbunden sind.

Weitere Vorteile, vorteilhafte Ausführungsformen und Weiterbildungen ergeben sich aus den folgenden in Verbindung mit den in 1 bis 5 erläuterten Ausführungsbeispielen. Es zeigen:

1 eine schematische perspektivische Darstellung eines Ausschnittes einer Kavitätenplatte gemäß einem ersten Ausführungsbeispiels,

2 eine schematische Darstellung eines Schnitts durch einen Ausschnitt einer Kavitätenplatte mit Deckelplatte gemäß einem zweiten Ausführungsbeispiel,

3 eine schematische Darstellung eines Schnitts durch eine Kavitätenplatte mit Deckelplatte gemäß einem dritten Ausführungsbeispiel,

4 eine schematische Darstellung eines Schnitts durch einen Chiptransportbehälter gemäß einem Ausführungsbeispiel,

5 eine schematische Darstellung eines Schnitts durch einen Chiptransportbehälter gemäß einem weiteren Ausführungsbeispiel,

6 eine schematische Darstellung eines Schnitts durch eine Kavitätenplatte mit Deckelplatte gemäß einem vierten Ausführungsbeispiel, und

7 eine schematische Darstellung eines Schnitts durch eine Kavitätenplatte mit Deckelplatte gemäß einem fünften Ausführungsbeispiel.

In den verschiedenen Ausführungsbeispielen sind gleiche oder gleichwirkende Bestandteile jeweils gleich bezeichnet und mit den gleichen Bezugszeichen versehen. Die dargestellten Schichtdicken sind nicht als maßstabsgerecht anzusehen. Sie sind vielmehr zum besseren Verständnis übertrieben dick und nicht mit den tatsächlichen Dickenverhältnissen zueinander dargestellt.
Bei dem ersten Ausführungsbeispiel, wie es in 1 dargestellt ist, handelt es sich um eine Kavitätenplatte 2, die aus einem Si-Wafer hergestellt ist, mit je einer Kavität 5 für je einen Halbleiterchip, beispielsweise für Laserdiodenbarren. Die Oberseite der Kavitätenplatte liegt in einer Ebene senkrecht zur (100)-Ziehrichtung des Kristalls, aus dem der Halbleiterwafer hergestellt ist. Der Wafer ist beispielsweise ein Si-Wafer oder ein Si-basierter Wafer. Die Kavitäten sind beispielsweise mittels KOH durch anisotropes Ätzen vorteilhafterweise mit Hilfe üblicher Maskentechniken hergestellt. Die sich dabei ergebenden Seitenflächen 4 der Kavitäten liegen in (111)-Ebenen des Wafers und schließen somit im Falle eines Si-Wafers mit der Bodenfläche der Kavität 8 einen Winkel von 125,3° ein. Die pyramidenartige Verjüngung der Kavitäten 8 zum Innern der Kavitätenplatte 2 hin hat den Vorteil, dass Chips, die in die Kavitäten 5 plaziert werden sollen, an den schrägen Seitenfächen 4 der Kavitäten 5 entlang auf die Bodenfläche 5 abrutschen können. Dies ist für die Chips sehr schonend.
Durch Verwendung einer anderen Kristallorientierung, anderer Wafermaterialien und/oder anderer Ätzmedien und/oder -verfahren können in Anpassung an andere Chipgeometrien Kavitäten mit anderen Geometrien erzeugt werden.
Kalilauge (KOH) ist für anisotropes Ätzen insbesondere bei Silizium geeignet, da während des Ätzens Ätzflächen entlang von Gitterebenen im kristallinen Silizium entstehen. Für Silizium sind auch andere bekannte Ätzmedien einsetzbar; geeignete Kavitäten können auch mittels bekannter Trockenätzverfahren erzeugt werden.
Alternativ kann zum Ätzen des Wafers z.B. auch eine Mischung aus HF und HNO₃, Ethylendiamin-Pyrokatechol (EDP), NaOH, LiOH oder NH₄OH verwendet werden. Desweiteren sind auch auch Ätzgase wie z.B. Fluorgase (z.B. CF₄, NF₃, SF₆, CHF₃, C2F₈, XeF₂ oder Mischungen dieser Gase) oder Chlorgase (z.B. SiCl₄, BCl₃, Cl₂, CCl₄, CF₃Cl, CCl₂F₂) geeignet, die z.B. auch noch mit weiteren Gasen wie z.B. Edelgasen gemischt sein können. Neben KOH ist EDP als Ätzmittel, insbesondere für Si, besonders bevorzugt.
Statt einem Si- oder Si-basierten Wafer kann z.B. auch ein GaAs- oder GaAs-basierter Wafer verwendet werden. Dieser lässt sich beispielsweise nasschemisch insbesondere durch eine Mischung von H₂SO₄, H₂O₂ und H₂O oder eine Mischung von NH₃, H₂O₂ und H₂O ätzen. Die Verwendung eines Ätzgases zum Trockenätzen wie z.B. einem Chlorgas, das z.B. mit weiteren Gasen wie beispielsweise Edelgasen gemischt sein kann, ist ebenso mit Vorteil möglich.
Ist die Kavitätenplatte aus einem Si-Wafer hergestellt, der in einer anderen als der (100)-Richtung gezogen ist, lassen sich andere Winkel der Seitenflächen einstellen.
Zur übersichtlichen Anordnung können die einzelnen Kavitäten in Gruppen untergliedert und numeriert werden. Eine Numerierung lässt sich ebenfalls durch Ätzen durchführen. Die Abmessungen der Bodenfläche 5 der Kavitäten 8 entsprechen denjenigen des Bodens der einzulagernden Chips, sodass ein Verrutschen der Chips innerhalb der Kavitäten entlang der Bodenflächen stark eingeschränkt ist.
Bei dem Ausführungsbeispiel gemäß 2 handelt es sich um ein Chipbehältnis 7 mit einer Kavitätenplatte 2 gemäß 1 und einer Deckelplatte 1, wobei die Deckelplatte 1 plan auf der Kavitätenplatte 2 aufliegt. Somit sind die Kavitäten 8 weitgehend dicht gegenüber Umwelteinflüssen abgeschlossen.
Ein Chip 9, der sich in einer Kavität 8 des Chipbehältnisses 7 befindet, liegt weitestgehend exakt mit seiner Unterseite auf der Bodenfläche 5 der Kavität 8 auf. Das geringe Spiel zwischen dem Chip 9 und den Kanten zwischen Boden 5 und den Seitenflächen 4 der Kavität 8 ermöglicht einen hohen Grad an Fixierung des Chips 9 in der Kavität 8.
Der Abstand zwischen Chipoberseite und Deckelplatte 1 beträgt 10 μm, was durch das anisotrope Ätzverfahren exakt einstellbar ist. Dieser oder ein ähnlich geringer Abstand des Chips 9 zur Deckelplatte 1 reduziert mögliche Schäden, die die Chipoberseite erfahren kann, wenn der Chip 9 während des Transports mit seiner Oberseite gegen die Deckelplatte 1 schlägt. Der geringe Abstand zwischen Chip 9 und Deckelplatte 1 hat zur Folge, dass bei einem Verkippen des Chips 9 ein sehr geringer Winkel zwischen Chipoberseite und Deckelplatte 1 besteht, so dass geringe Kräfte auf die Chipoberseite, die oft sehr empfindlich ist, ausgeübt wird. Bei einem unvorhergesehenen Verkippen oder verfahrensmäßig vorgesehenen Wenden des gesamten Chipbehältnisses, beispielsweise während des Transports bzw. vor der Weiterverarbeitung der Chips, hat der Chip nur sehr geringe Fallhöhen zu weitestgehend unbeschadet zu überstehen.
Die Deckelplatte 1 des Chipbehältnisses 7 ist in diesem Ausführungsbeispiel aus Quarzglas hergestellt und damit transparent. Dies eröffnet die Möglichkeit, dass durch die Deckelplatte eine optische Kontrolle der Chips durchgeführt werden kann, ohne dass die Deckelplatte abgenommen werden muss. Als weitere Materialien für die Deckelplatte kommen beispielsweise Si und Glas in Frage, wobei Si besonders bevorzugt ist. Die genannten Materialien sind weiterhin deswegen von Vorteil, weil die in ihnen enthaltenen chemischen Elemente in gängigen Halbleiterchips meist ohnehin enthalten sind und somit hinsichtlich Kontamination relativ unkritisch sind.
Ist beispielsweise die Vermeidung einer Kontamination von vorrangiger Bedeutung und ist kein geeignetes transparentes Material verfügbar, oder wird keine transparente Deckelplatte benötigt, kann auch eine nicht transparente Deckelplatte verwendet werden.
Beispielsweise wird eine Deckelplatte aus Si oder aus einem Material, das Si aufweist, verwendet. Diese ist aus Stabilitätsgründen etwa 1,5 mm dick und weist zumindest zum Teil abgerundete Ecken und Kanten auf, wodurch das Risiko für eine Bildung von Partikeln sowie für einen Materialabbruch signifikant verringert werden kann.
Die Kavitätenplatte 2 ist z.B. auch aus Si oder einem Si-haltigen Material gefertigt und weist eine Dicke von etwa 0,6 mm auf. Zumindest äußere Ecken und Kanten auf Seite der Öffnungen der Kavitäten können ebenfalls wie bei der Deckelplatte vorteilhafterweise abgerundet sein.
Um einer elektrostatischen Aufladung von Chipbehältnis und Chips entgegenzuwirken, kann die Kavitätenplatte 2 eine elektrisch leitfähige Oberflächenschicht 21 aufweisen (siehe 6 und 7). Zusätzlich oder stattdessen kann auch die Deckelplatte 1 eine derartige elektrisch leitfähige Oberflächenschicht 11 besitzen. Eine geringe Kontaminationsgefahr durch derartige Schichten besteht bei Verwendung oxidischer leitfähiger Schichten, wie beispielsweise Indium-Zinn-Oxid (ITO) oder ZnO.
Es ist besonders vorteilhaft, eine Deckelplatte 1 aus einem strahlungsdurchlässigen Material mit einer elektrisch leitfähigen Oberflächenschicht 11 aus ITO zu versehen, da ITO in der Regel ebenfalls strahlungsdurchlässig ist. Somit wird eine Transparenz der Deckelplatte 1 durch die elektrisch leitfähige Oberflächenschicht 11 nicht wesentlich verringert. Mit einer transparenten Deckelplatte 1 ergibt sich z.B. die Möglichkeit zu überprüfen, wieviele und/oder welche Art von Chips 9 sich in der Kavitätenplatte 2 befinden. Es ist sogar möglich, durch die transparente Deckelplatte 1 hindurch optische Kontrollen durchzuführen, ohne die Deckelplatte 1 abnehmen zu müssen und die Chips dabei der Gefahr einer Kontamination auszusetzen.
Durch die Verwendung einer transparenten Deckelplatte 1 kann darüberhinaus auf einfache Weise kontrolliert werden, ob die Deckelplatte 1 tatsächlich plan auf der Kavitätenplatte 2 aufliegt. Ist dies der Fall, so bilden sich bei Einfall von Licht zwischen der Deckelplatte 1 und der Kavitätenplatte 2 Newtonsche Ringe aus. Umgekehrt ist ein zumindest teilweises Fehlen derartiger Newtonschen Ringe ein Indiz dafür, dass die Deckelplatte 1 nicht ganz plan auf der Kavitätenplatte aufliegt. Dies kann etwa durch Partikel zwischen den beiden Platten oder durch zu flache Kavitäten 8 in der Kavitätenplatte, aus denen die Chips teilweise herausragen, hervorgerufen sein.
Alternativ kann auch eine geeignete metallische Schicht als elektrisch leitfähige Oberflächenschicht 11, 21 für die Deckelplatte 1 und/oder die Kavitätenplatte 2 verwendet werden. Vorzugsweise werden in diesem Fall solche Metalle ausgewählt, die in einer Kontaktschicht 91 der vorgesehenen Chips 9 vorhanden sind. Auch diese Maßnahme hilft, Kontaminationen von Teilen der Chips 9 möglichst gering bzw. mit möglichst wenig Einfluss auf die Chipeigenschaften zu halten, etwa indem elektrochemische und mechanische Eigenschaften von aneinander angrenzenden Materialien der Innenflächen der Kavitäten 8 und der Chips 9 weitestgehend einander angeglichen werden.
Weiterhin kann zusätzlich zu der oder den elektrisch leitfähigen Schichten eine dielektrische Schicht 12, 22 auf der Kavitätenplatte 2 und/oder der Deckelplatte 1 angeordnet sein, wie in 7 dargestellt ist. Durch die dielektrischen Oberflächenschichten 12, 22 wird das Material der Kavitätenplatte vorteilhafterweise passiviert. Ein geeignetes Material für eine dielektrische Oberflächenschicht 12, 22 ist beispielsweise SiO₂.
Alternativ zu dem in 6 dargestellten Ausführungsbeispiel können die elektrisch leitfähigen Oberflächenschichten 11, 21 auch durch dielektrische Oberflächenschichten 12, 22 ersetzt sein.
Das Chipbehältnis gemäß 3 unterscheidet sich von dem vorgenannten insbesondere dadurch, dass sich auch in der Deckelplatte 1 Kavitäten 8 befinden. Dabei ist jeweils eine Kavität 8 der Deckelplatte 1 einer Kavität 8 der Kavitätenplatte 2 zugeordnet, derart, dass bei Wenden des Chipbehältnisses 7 Chips 9 aus den Kavitäten 8 der Kavitätenplatte 2 in den Kavitäten 8 der Deckelplatte 1 zu liegen kommen. Wenn beispielsweise die Deckelplatte 1 mitsamt den Kavitäten 8 genauso, das heißt gegengleich ausgebildet ist wie die Kavitätenplatte 2, kommen die Chips 9 in gleicher Weise in den Kavitäten 8 zu liegen, wie es vorher in der Kavitätenplatte 2 der Fall war, mit dem Unterschied, dass die Chips mit der Unterseite nach oben in den Kavitäten 8 der Deckelplatte liegen. In dieser Position können die Chips nunmehr um 180° gewendet beispielsweise mit herkömmlichen Methoden aus der Deckelplatte 1 entnommen werden.
Die Kavitäten 8 der Deckelplatte 1 können aber auch anders gestaltet sein als die Kavitäten 8 der Kavitätenplatte 2. Beispielsweise können sie eine andere Tiefe oder andere Winkel der Seitenflächen aufweisen. Die geometrischen Ausgestaltungen können den jeweiligen Erfodernissen angepasst werden.
Bei dem Chiptransportbehälter 20 gemäß 4 ist ein Transportbehälter vorgesehen, der ein Bodenteil 13 und ein Deckelteil 14, jeweils aus Kunststoffmaterial, besitzt. Ein Chipbehältnis 7 gemäß 2 oder 3 ist in einer Ausnehmung des Bodenteiles 13 angeordnet. Ein Deckelteil 14 ist derart mit dem Bodenteil 13 verbunden, dass die Deckelplatte 1 auf die Kavitätenplatte 2 gedrückt wird. Das Deckelteil 14 weist dazu beispielsweise Federelemente 16 auf, die auf die Deckelplatte 1 drücken und kann beispielsweise mit Hilfe von Schrauben oder anderen lösbaren Verbindungsmitteln wie Klammern oder Klemmen mit dem Bodenteil 13 verbunden sein.
Der Chiptransportbehälter 20 gemäß 5 unterscheidet sich von dem vorgenannten insbesondere dadurch, dass der Deckelteil 14 klammerartig mit Klammerelementen 15 ausgebildet ist, die seitlich über den Bodenteil 13 greifen und in diesen bodenseitig eingreifen. Alternativ können die Klammerelemente 15 durch geeignete Ausnehmungen im Bodenteil 13 zur Befestigung durch dieses hindurch oder in dieses eingreifen.
Derartige Transportbehälter aus Kunststoff sind in der Halbleiterbranche gängig und daher kostengünstig. Beispielsweise werden Wafflepaks der Firma Gel-Pak^® genutzt, wobei im Gegensatz zur von dieser Firma vorgesehenen Verwendung die Rückseite des Bodenteils der Wafflepaks als Auflagefläche für die Chipbehältnisse 7 genutzt wird. Federelemente oder spangenartige Elemente der Deckelklammer 15 des Transportbehälters drücken die Deckelplatte 1 auf die Kavitätenplatte 2.
Ebenso können z.B. auch Wafflepaks und/oder Kunststoffdeckel der Firma Entegris^® als Transportbehälter verwendet werden. Sowohl die Wafflepaks als auch die Kunststoffdeckel weisen Aussparungen auf, die beispielsweise 1,5 mm tief und somit gut geeignet sind, eine Kavitätenplatte 2 mit einer Deckelplatte 1 hineinzulegen bzw. in diese einzuspannen. Die Kavitätenplatte und die Deckelplatte können beispielsweise beide eine Dicke aus dem Bereich zwischen einschließlich 0,3 bis einschließlich 0,7 mm aufweisen, so dass sie vollständig in der Ausnehmung des Kunststoffdeckels oder des Wafflepaks versinken. Die Abdeckplatte kann beispielsweiese mittels einer Saugpinzette aus der Ausnehmung heraus und von der Kavitätenplatte abgenommen werden.
Die Kavitätenplatte wird mit der Deckelplatte z.B. in ein erstes Wafflepak eingelegt. Nachfolgend wird das erste Wafflepak z.B. derart in ein zweites Waffelpak eingespannt, dass die Kavitätenplatte 2 und die Deckelplatte 1 durch die Wafflepaks umschlossen sind. Die Wafflepaks können zusätzlich noch beispielsweise mittels einer Standard-Kunststoffklammer zusammengedrückt und somit zueinander fixiert werden. Statt zwei Wafflepaks können auch zwei Kunststoffdeckel oder ein Wafflepak und ein Kunststoffdeckel als Transportbehälter verwendet werden.
Als weitere vorteilhafte Alternative kann die Deckelplatte 1 des Chipbehältnisses 7 gleichzeitig als Deckelteil des Chiptransportbehälters 20 verwendet sein und beispielsweise mittels Klammern, die einerseits auf die Deckelplatte 1 und andererseits auf die Unterseite des Bodenteils drücken, auf die Kavitätenplatte 2 gedrückt sein.
Die Erfindung ist selbstverständlich nicht auf die konkret beschriebenen Ausführungsbeispiele beschränkt, sondern erstreckt sich auf sämtliche Vorrichtungen und Verfahren, die die prinzipiellen Merkmale der Erfindung aufweisen. Insbesondere sind die Chipbehältnisse und Chiptransportbehälter für Chips unterschiedlicher Geometrie und unterschiedlichen Aufbaus einsetzbar. Mit Hilfe des Verfahrens des anisotropen Ätzens lassen sich Kavitäten verschiedener Geometrien erzielen, die für spezielle Chip-Bauformen geeignet sind. Materialien der Trägerplatte und der Deckelplatte sowie der Beschichtungen lassen sich auf die aufzubewahrenden bzw. zu transportierenden Chips abstimmen.
Die Erfindung umfasst jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Chipbehältnis (7) mit einer Mehrzahl von Kavitäten (8) für je einen Halbleiterchip (9), dadurch gekennzeichnet, dass es eine mit geätzten Kavitäten versehene Kavitätenplatte (2) aufweist.
Chipbehältnis nach Anspruch 1, dadurch gekennzeichnet, dass die Kavitätenplatte (2) Kavitäten (8) umfasst, die zumindest teilweise anisotrop geätzt sind.
Chipbehältnis nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass sich die Kavitäten (8) mit zunehmender Tiefe verjüngen.
Chipbehältnis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass sich ein Querschnitt der Kavitäten (8) senkrecht zur Oberfläche der Kavitätenplatte (2) mit zunehmender Tiefe trapezartig verjüngt.
Chipbehältnis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Kavitätenplatte (2) kristallines Material aufweist.
Chipbehältnis nach Anspruch 5, dadurch gekennzeichnet, dass Begrenzungsflächen (4, 5) der Kavitäten (8) in Kristallebenen des kristallinen Materials liegen.
Chipbehältnis nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Kavitätenplatte (2) einen Halbleiter-Wafer umfasst.
Chipbehältnis nach Anspruch 7, dadurch gekennzeichnet, dass der Halbleiter-Wafer Si oder GaAs enthält.
Chipbehältnis nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, dass der Halbleiter-Wafer aus einem in (100)-Richtung gezogenen Kristall hergestellt ist und Seitenwände (4) der Kavitäten (8) in (111)-Ebenen liegen.
Chipbehältnis nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Kavitäten zumindest teilweise mittels KOH geätzt sind.
Chipbehältnis nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass es eine Deckelplatte (1) aufweist.
Chipbehältnis nach Anspruch 11, dadurch gekennzeichnet, dass die Deckelplatte (1) transparent ist.
Chipbehältnis nach einem der Ansprüche 11 und 12, dadurch gekennzeichnet, dass die Deckelplatte (1) mindestens ein Material aus der Gruppe bestehend aus Silicium, Quarz und Glas aufweist.
Chipbehältnis nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass die Kavitätenplatte (2) und die Deckelplatte (1) derart plane Kontaktflächen aufweisen, dass die Deckelplatte (1) weitgehend dicht mit der Kavitätenplatte (2) abschließen kann.
Chipbehältnis nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass die Deckelplatte (1) Kavitäten (8) aufweist, die jeweils einer Kavität (8) der Kavitätenplatte (2) zugeordnet sind.
Chipbehältnis nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass die Deckelplatte (1) Kavitäten (8) aufweist, die jeweils einer Kavität (8) der Kavitätenplatte (2) zugeordnet sind, derart, dass bei Wenden des Chipbehältnisses (7) Chips (9) aus den Kavitäten der Kavitätenplatte in den Kavitäten der Deckelplatte zu liegen kommen.
Chipbehältnis nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass die Kavitäten (8) tiefer als die Höhe der Chips (9) sind.
Chipbehältnis nach Anspruch 17, dadurch gekennzeichnet, dass die Kavitäten (8) 10 μm tiefer als die Höhe der Chips (9) sind.
Chipbehältnis nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass Abmessungen einer Bodenfläche (5) der Kavitäten (8) den Abmessungen eines Bodens der Chips (9) entsprechen.
Chipbehältnis nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, dass die Kavitätenplatte (2) eine elektrisch leitfähige Oberflächenschicht (11, 21) aufweist.
Chipbehältnis nach einem der Ansprüche 11 bis 20, dadurch gekennzeichnet, dass die Deckelplatte (1) eine elektrisch leitfähige Oberflächenschicht (11, 21) aufweist.
Chipbehältnis nach einem der Ansprüche 20 und 21, dadurch gekennzeichnet, dass die elektrisch leitfähige Oberflächenschicht (11, 21) ein Metall aufweist, das in einer Kontaktschicht der Halbleiterchips (9) enthalten ist.
Chipbehältnis nach einem der Ansprüche 1 bis 22, dadurch gekennzeichnet, dass die Kavitätenplatte (2) eine Oberflächenschicht aus dielektrischem Material (12, 22) aufweist.
Chipbehältnis nach einem der Ansprüche 11 bis 23, dadurch gekennzeichnet, dass die Deckelplatte (1) eine Oberflächenschicht aus dielektrischem Material (12, 22) aufweist.
Verfahren zur Herstellung eines Chipbehältnisses mit einer Mehrzahl von Kavitäten für je einen Halbleiterchip, dadurch gekennzeichnet, dass in einer Kavitätenplatte (2) Kavitäten (8) mittels Ätzen hergestellt werden.
Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass das Ätzen einen anisotropen Ätzschritt umfasst.
Verfahren nach Anspruch 25 oder 26, dadurch gekennzeichnet, dass die Kavitäten (8) derart hergestellt werden, dass sie sich mit zunehmender Tiefe verjüngen.
Verfahren nach einem der Ansprüche 25 bis 27, dadurch gekennzeichnet, dass sich ein Querschnitt der Kavitäten (8) senkrecht zur Oberfläche der Kavitätenplatte (2) mit zunehmender Tiefe trapezartig verjüngt.
Verfahren nach einem der Ansprüche 25 bis 28, dadurch gekennzeichnet, dass eine Kavitätenplatte (2) verwendet wird, die kristallines Material aufweist.
Verfahren nach Anspruch 29, dadurch gekennzeichnet, dass die Kavitäten (8) so hergestellt werden, dass Begrenzungsflächen (4, 5) der Kavitäten (8) in Kristallebenen des kristallinen Materials liegen.
Verfahren nach einem der Ansprüche 25 bis 30, dadurch gekennzeichnet, dass die Kavitätenplatte (2) einen Halbleiter-Wafer umfasst.
Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass der Halbleiter-Wafer Si oder GaAs enthält.
Verfahren nach einem der Ansprüche 29 bis 32, dadurch gekennzeichnet, dass der Halbleiter-Wafer aus einem in (100)-Richtung gezogenen Kristall hergestellt ist und Seitenwände (4) der Kavitäten in (111)-Ebenen liegen.
Verfahren nach einem der Ansprüche 25 bis 33, dadurch gekennzeichnet, dass als Ätzmedium KOH verwendet wird.
Verfahren nach einem der Ansprüche 25 bis 34, dadurch gekennzeichnet, dass das Chipbehältnis (7) eine Deckelplatte (1) aufweist.
Verfahren nach Anspruch 35, dadurch gekennzeichnet, dass die Deckelplatte (1) mindestens ein Material aus der Gruppe bestehend aus Silicium, Quarz und Glas aufweist.
Verfahren nach Anspruch 36, dadurch gekennzeichnet, dass die Kavitätenplatte (2) und die Deckelplatte (1) derart plane Kontaktflächen aufweisen, dass die Deckelplatte (1) weitgehend dicht mit der Kavitätenplatte (2) abschließen kann.
Verfahren nach einem der Ansprüche 36 und 37, dadurch gekennzeichnet, dass die Deckelplatte (1) Kavitäten (8) aufweist, die jeweils einer Kavität (8) der Kavitätenplatte (2) zugeordnet sind.
Verfahren nach Anspruch 38, dadurch gekennzeichnet, dass die Deckelplatte (1) Kavitäten (8) aufweist, die jeweils einer Kavität (8) der Kavitätenplatte (2) zugeordnet sind, derart, dass bei Wenden des Chipbehältnisses (7) Chips (9) aus den Kavitäten der Kavitätenplatte in den Kavitäten der Deckelplatte zu liegen kommen.
Verfahren nach einem der Ansprüche 25 bis 39, dadurch gekennzeichnet, dass die Kavitäten (8) tiefer als die Höhe der Chips hergestellt werden.
Verfahren nach Anspruch 40, dadurch gekennzeichnet, dass die Kavitäten (8) 10 μm tiefer als die Höhe der Chips hergestellt werden.
Verfahren nach einem der Ansprüche 25 bis 41, dadurch gekennzeichnet, dass Abmessungen einer Bodenfläche (5) der Kavitäten (8) den Abmessungen eines Bodens der Chips (9) entsprechen.
Verfahren nach einem der Ansprüche 25 bis 42, dadurch gekennzeichnet, dass die Kavitätenplatte (2) mit einer elektrisch leitfähigen Oberflächenschicht (11, 21) versehen wird.
Verfahren nach einem der Ansprüche 25 bis 43, dadurch gekennzeichnet, dass die Deckelplatte (1) mit einer elektrisch leitfähigen Oberflächenschicht (11, 21) versehen wird.
Verfahren nach einem der Ansprüche 43 und 44, dadurch gekennzeichnet, dass die elektrisch leitfähige Oberflächenschicht (11, 21) ein Metall aufweist, das in einer Kontaktschicht der Halbleiterchips (9) enthalten ist.
Verfahren nach einem der Ansprüche 25 bis 45, dadurch gekennzeichnet, dass die Kavitätenplatte (2) mit einer Oberflächenschicht aus dielektrischem Material (12, 22) versehen wird.
Verfahren nach einem der Ansprüche 35 bis 46, dadurch gekennzeichnet, dass die Deckelplatte (1) mit einer Oberflächenschicht aus dielektrischem Material (12, 22) versehen wird.
Chiptransportbehälter (20) zur Aufnahme eines Chipbehältnisses (7) gemäß einem der Ansprüche 1 bis 24, dadurch gekennzeichnet, dass ein Bodenteil (13) mit einer Ausnehmung für das Chipbehältnis (7) und ein Deckelteil (14) mit Federelementen (16) vorgesehen sind, die die Deckelplatte (1) des Chipbehältnisses (7) bei geschlossenen Chiptransportbehälter auf die Kavitätenplatte (2) drücken und zum Verbinden von Deckelteil (14) und Bodenteil (13) lösbare Verbindungsmittel vorgesehen sind.
Chiptransportbehälter (20) gemäß Anspruch 48, dadurch gekennzeichnet, dass der Deckelteil (14) klammerartig ausgebildet ist und Klammerelemente (15) aufweist, die seitlich über oder seitlich in den Bodenteil (13) greifen.
Chiptransportbehälter (20) nach einem der Ansprüche 48 und 49, dadurch gekennzeichnet, dass die Deckelplatte (1) des Chipbehältnisses (7) auch Deckelteil (14) des Chiptransportbehälters (20) ist.