DE10164917B4 - Semiconductor memory system - Google Patents

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Abstract

Halbleiterspeichersystem mit
– einer Mehrzahl von Busleitungen, die wenigstens ein Taktsignal (CLK1, CLK2) sowie ein Adresssignal und ein Befehlssignal übertragen, und
– einem Speichermodul (700, 700'), das mit den mehreren Busleitungen verbunden ist, die ein erstes Taktsignal (CLK1) und ein zweites Taktsignal (CLK2) übertragen, wobei die Frequenz des ersten Taktsignals niedriger als die Frequenz des zweiten Taktsignals ist,
– wobei das Speichermodul ein Register (710), das mit dem Bus des ersten Taktsignals, dem Bus des Adresssignals und dem Bus des Befehlssignals verbunden ist und das Adresssignal und das Befehlssignal unter der Zeitsteuerung des ersten Taktsignals speichert, und mehrere Speicherchips (701 bis 706) aufweist, von denen jeder mit der Busleitung des zweiten Taktsignals verbunden ist und das Adresssignal und das Befehlssignal, die im Register gespeichert sind, unter der Zeitsteuerung des zweiten Taktsignals empfängt, wobei das Adresssignal und das Befehlssignal zu den Speicherchips in eine Richtung des Speichermoduls oder in zwei Richtungen von einem Mittenbereich des Speichermoduls aus übertragen werden.
Semiconductor memory system with
A plurality of bus lines transmitting at least one clock signal (CLK1, CLK2) and an address signal and a command signal, and
A memory module (700, 700 ') connected to the plurality of bus lines carrying a first clock signal (CLK1) and a second clock signal (CLK2), the frequency of the first clock signal being lower than the frequency of the second clock signal,
- wherein the memory module is a register (710) connected to the bus of the first clock signal, the bus of the address signal and the bus of the command signal and stores the address signal and the command signal under the timing of the first clock signal, and a plurality of memory chips (701 to 706 ), each of which is connected to the bus line of the second clock signal and receives the address signal and the command signal stored in the register under the timing of the second clock signal, the address signal and the command signal to the memory chips in a direction of the memory module or in two directions from a central area of the memory module.

Figure DE000010164917B4_0001
Figure DE000010164917B4_0001

Description

Die Erfindung bezieht sich auf ein Halbleiterspeichersystem mit einer Mehrzahl von Busleitungen und einem damit verbundenen Speichermodul.The invention relates to a semiconductor memory system having a plurality of bus lines and a memory module connected thereto.

Der wachsende Bedarf an Computersystemen, die in der Lage sind, große Datenmengen mit hoher Geschwindigkeit zu verarbeiten, hat in der fortgesetzten Entwicklung von hocheffizienten Mikrocontrollern und Zentralprozessoreinheiten (CPUs) resultiert, bei denen der Trend zum Betrieb bei immer höheren Systemtaktfrequenzen geht. Die Verwendung höherer Systemtaktfrequenzen erfordert unter anderem ein Anwachsen der Datenkapazität und Übertragungsgeschwindigkeit eines mit der CPU in Verbindung stehenden Datenspeichers. Mit anderen Worten ist der Speicher so zu konfigurieren, dass er synchron zu den höherfrequenten Systemtaktsignalen arbeitet.The growing demand for computer systems capable of handling large amounts of data at high speed has resulted in the continued development of high-efficiency microcontrollers and central processing unit (CPU) systems, which are becoming the trend for operation at ever-higher system clock frequencies. The use of higher system clock frequencies requires, among other things, an increase in the data capacity and transmission speed of a data memory associated with the CPU. In other words, the memory is to be configured to operate in synchronism with the higher frequency system clock signals.

1 veranschaulicht im Blockschaltbild eine Speichersteuerung 110 und ein Speichermodul 120 einer CPU-Systemplatine 100 herkömmlicher Art. Die Speichersteuerung 110 überträgt ein Taktsignal CLK, ein Adresssignal ADDR, ein Befehlssignal CMD und Daten DATA über eine Taktbusleitung, eine Adressbusleitung, eine Befehlsbusleitung bzw. einen Datenbus zum Speichermodul 120. Das Speichermodul 120 umfasst mehrere darin eingebettete Speicherchips, z. B. acht Speicherchips 101 bis 108, von denen jeder wie gezeigt an die Taktbusleitung, die Adressbusleitung, die Befehlsbusleitung und den Datenbus angeschlossen ist. 1 illustrates a block diagram of a memory controller 110 and a memory module 120 a CPU system board 100 conventional type. The memory controller 110 transmits a clock signal CLK, an address signal ADDR, a command signal CMD, and data DATA to the memory module via a clock bus line, an address bus line, a command bus, and a data bus, respectively 120 , The memory module 120 includes a plurality of memory chips embedded therein, e.g. B. eight memory chips 101 to 108 each of which is connected to the clock bus line, the address bus line, the command bus line and the data bus as shown.

Das Taktsignal CLK wird den Speicherchips 101 bis 108 zwecks Steuerung von deren Betrieb zugeführt. Außerdem werden im Fall, dass die Speicherchips 101 bis 108 synchrone DRAM-Chips sind, das Befehlssignal CMD, das Adresssignal ADDR und die Daten DATA bezüglich Flanken des Taktsignals CLK synchronisiert.The clock signal CLK becomes the memory chips 101 to 108 supplied for control of their operation. Also, in the case that the memory chips 101 to 108 synchronous DRAM chips, the command signal CMD, the address signal ADDR and the data DATA are synchronized with respect to edges of the clock signal CLK.

Wie aus 1 ersichtlich, werden die Daten DATA über den Datenbus durch unabhängige Mehrbit-Datenleitungen, die mit einem jeweiligen Speicherchip 101 bis 108 verbunden sind, den Speicherchips 101 bis 108 zugeführt und von diesen abgegeben. Die Last jeder Datenleitung entspricht daher einem Speicherchip. Im Gegensatz dazu werden das Adresssignal ADDR und das Befehlssignal CMD den Speicherchips 101 bis 108 gemeinsam zugeführt. Die Adressbus- und die Befehlsbusleitungen sind daher jeweils der kombinierten Last aller Speicherchips 101 bis 108 unterworfen.How out 1 As can be seen, the data DATA is transmitted over the data bus through independent multi-bit data lines connected to a respective memory chip 101 to 108 connected to the memory chips 101 to 108 supplied and discharged from these. The load of each data line therefore corresponds to a memory chip. In contrast, the address signal ADDR and the command signal CMD become the memory chips 101 to 108 fed together. The address bus and command bus lines are therefore each the combined load of all the memory chips 101 to 108 subjected.

Wie oben angedeutet, sind Hochgeschwindigkeits-CPUs von Hochfrequenz-Taktsignalen CLK begleitet. Allgemein können die Daten DATA des Datenbusses deshalb bei so hohen Frequenzen operieren, weil die Last jeder Datenleitung relativ gering ist (entsprechend einem Speicherchip). Andererseits können die relativ hohen Mehrspeicherchip-Lasten der Adressbus- und Befehlsbusleitungen einen Hochfrequenzbetrieb dieser Leitungen verhindern. Die Belastungen der Adressbus- und Befehlsbusleitungen können daher die effektive Betriebsgeschwindigkeit des Speichers auf weniger als die Systemtaktgeschwindigkeit begrenzen.As indicated above, high speed CPUs are accompanied by high frequency clock signals CLK. In general, the data DATA of the data bus can therefore operate at such high frequencies because the load of each data line is relatively low (corresponding to a memory chip). On the other hand, the relatively high multicast chip loads of the address bus and command bus lines can prevent high frequency operation of these lines. The stresses on the address bus and command buses may therefore limit the effective operating speed of the memory to less than the system clock speed.

2 veranschaulicht im Blockschaltbild ein herkömmliches Speichermodul 120, bei dem mehrere Busleitungen, die mit einem nicht gezeigten Mikroprozessor oder einer nicht gezeigten Speichersteuerung verbunden sind, auf einer Systemplatine angeordnet sind, typischerweise ein Taktbus, ein Adressbus und ein Befehlsbus. Das Speichermodul 100 umfasst mehrere Speicherchips 101 bis 106, einen Phasenregelkreis (PLL) 107 und ein Register 108. 2 illustrates in block diagram a conventional memory module 120 in which a plurality of bus lines connected to a microprocessor, not shown, or a memory controller, not shown, are arranged on a system board, typically a clock bus, an address bus and a command bus. The memory module 100 includes several memory chips 101 to 106 , a phase locked loop (PLL) 107 and a register 108 ,

Der PLL 107 empfängt ein auf die Taktbusleitung geladenes Taktsignal CLK und erzeugt mehrere interne Taktsignale ICLK0 bis ICLK6. Hierbei sei angenommen, dass die internen Taktsignale ICLK0 bis ICLK6 ideale Signale mit derselben Flankensteilheit und demselben Tastverhältnis ohne Versatz darstellen. Da die internen Taktsignale ICLK0 bis ICLK6 mit der Phase des Taktsignals CLK synchronisiert sind, besitzen sie dieselbe Frequenz wie das Taktsignal CLK. Das interne Taktsignal ICLK0 wird dem Register 108 zugeführt, während die internen Taktsignale ICLK1 bis ICLK6 je einem der Speicherchips 101 bis 106 zugeführt werden. In 2 ist somit jedes Taktsignal mit je einem Speicherchip verbunden. In realen Anwendungen kann jedoch die Anzahl an zugehörigen Speicherchips für ein Taktsignal variieren. Das Register 108 empfängt das Adresssignal ADDR und das Befehlssignal CMD in Abhängigkeit vom internen Taktsignal und überträgt die empfangenen Signale zum jeweiligen Speicherchip 101 bis 106.The PLL 107 receives a clock signal CLK loaded on the clock bus line and generates a plurality of internal clock signals ICLK0 to ICLK6. It is assumed here that the internal clock signals ICLK0 to ICLK6 represent ideal signals with the same edge steepness and the same duty cycle without offset. Since the internal clock signals ICLK0 to ICLK6 are synchronized with the phase of the clock signal CLK, they have the same frequency as the clock signal CLK. The internal clock signal ICLK0 is the register 108 while the internal clock signals ICLK1 to ICLK6 each one of the memory chips 101 to 106 be supplied. In 2 Thus, each clock signal is connected to a respective memory chip. In real applications, however, the number of associated memory chips may vary for one clock signal. The registry 108 receives the address signal ADDR and the command signal CMD in response to the internal clock signal and transmits the received signals to the respective memory chip 101 to 106 ,

Da das Speichermodul 120 nur ein Taktsignal CLK empfängt und mehrere interne Taktsignale ICLK1 bis ICLK6 erzeugt, steigen die Frequenzen der internen Taktsignale ICLK1 bis ICLK6 mit größer werdender Frequenz des Taktsignals CLK in einem Hochleistungssystem an. Da die Speicherchips 101 bis 106, welche die internen Taktsignale ICLK1 bis ICLK6 empfangen und in Abhängigkeit von denselben arbeiten, aus Bauelementen aufgebaut sein können, die für Hochfrequenzbetrieb geeignet sind, ergeben sich aus ihrem Betrieb keine Schwierigkeiten. Jedoch ist zweifelhaft, ob das Register 108 die Funktion erfüllen kann, das Adresssignal ADDR und das Befehlssignal CMD mit einer zeitlichen Steuerung zu empfangen, die der Frequenz des internen Taktsignals ICLK0 entspricht, d. h. der hohen Frequenz des Taktsignals CLK, und dann die empfangenen Signale synchron zu demselben Hochfrequenz-Taktsignal CLK zu den Speicherchips 101 bis 106 zu übertragen. Die Betriebseigenschaften des Registers 108 können daher ebenfalls die effektive Betriebsgeschwindigkeit des Speichers auf weniger als die Systemtaktgeschwindigkeit begrenzen.Because the memory module 120 only one clock signal CLK receives and generates a plurality of internal clock signals ICLK1 to ICLK6, the frequencies of the internal clock signals ICLK1 to ICLK6 increase with increasing frequency of the clock signal CLK in a high power system. Because the memory chips 101 to 106 which can receive and operate in response to the internal clock signals ICLK1 to ICLK6 can be constructed of components suitable for high-frequency operation, their operation does not give rise to any difficulties. However, it is doubtful whether the register 108 can fulfill the function of receiving the address signal ADDR and the command signal CMD at a timing corresponding to the frequency of the internal clock signal ICLK0, that is, the high frequency of the clock signal CLK, and then the received signals in synchronization with the same high-frequency clock signal CLK memory chips 101 to 106 to transfer. The operating characteristics of the register 108 Therefore, they may also limit the effective operating speed of the memory to less than the system clock speed.

In der Offenlegungsschrift WO 99/30240 A1 ist ein Halbleiterspeichersystem mit einer Mehrzahl von Busleitungen und einem damit verbundenen Speichermodul offenbart, bei dem eine Speichermodulsteuerung ein Systemtaktsignal über einen Systemspeicherbus empfängt und daraus unter Verwendung eines Verzögerungsregelkreises ein Taktsignal für die das Speichermodul bildenden Speicherbauelemente generiert, dessen Frequenz niedriger sein kann als diejenige des Systemtaktsignals.In the published patent application WO 99/30240 A1 there is disclosed a semiconductor memory system having a plurality of bus lines and an associated memory module, wherein a memory module controller receives a system clock signal over a system memory bus and generates therefrom, using a delay locked loop, a clock signal for the memory module forming memory devices whose frequency may be lower than that of the system clock signal ,

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeichersystems zugrunde, mit dem sich arbeitsfähige Frequenzen für ein Adresssignal und ein Befehlssignal selbst bei einer Steigerung der Systemtaktsignalfrequenz verwenden lassen und bei denen ein Taktsignal mit ausreichend niedriger Frequenz geeignet für den Betrieb eines Registers verwendbar ist, selbst wenn die Frequenz eines Systemtaktsignals gesteigert wird.The invention is based on the technical problem of providing a semiconductor memory system which can use operable frequencies for an address signal and a command signal even with an increase in the system clock signal frequency and in which a clock signal of sufficiently low frequency is suitable for the operation of a register itself when the frequency of a system clock signal is increased.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeichersystems mit den Merkmalen des Anspruchs 1, 2, oder 3.The invention solves this problem by providing a semiconductor memory system having the features of claim 1, 2, or 3.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.Advantageous developments of the invention are specified in the subclaims.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:Advantageous embodiments of the invention described below and the conventional embodiment explained above for better understanding thereof are shown in the drawings, in which:

1 ein Blockschaltbild einer Speichersteuerung und eines Speichermoduls einer herkömmlichen CPU-Systemplatine, 1 a block diagram of a memory controller and a memory module of a conventional CPU system board,

2 ein Blockschaltbild eines auf der Systemplatine von 1 montierten, herkömmlichen Speichermoduls, 2 a block diagram of one on the system board of 1 assembled, conventional memory module,

3 ein Blockschaltbild eines ersten Halbleiterspeicherbauelementes für ein Speichermodul, 3 FIG. 2 is a block diagram of a first semiconductor memory device for a memory module. FIG.

4 ein Blockschaltbild einer Systemplatine mit einem vom ersten verschiedenen zweiten Halbleiterspeicherbauelement für ein Speichermodul, 4 FIG. 2 is a block diagram of a system board having a second semiconductor memory device for a memory module different from the first. FIG.

5 ein Blockschaltbild des in 4 verwendeten Halbleiterspeicherbauelementes, 5 a block diagram of in 4 used semiconductor memory device,

6 ein Zeitsteuerungsdiagramm zur Veranschaulichung des Betriebs der Halbleiterspeicherbauelemente der 3 und 5, 6 a timing diagram for illustrating the operation of the semiconductor memory devices of 3 and 5 .

7 ein Blockschaltbild eines Systems mit einem Speichermodul gemäß einer ersten erfindungsgemäßen Realisierung, 7 1 is a block diagram of a system with a memory module according to a first embodiment of the invention;

8 ein Blockschaltbild eines Systems mit einem Speichermodul gemäß einer zweiten erfindungsgemäßen Realisierung, 8th 1 is a block diagram of a system with a memory module according to a second embodiment of the invention;

9 ein Blockschaltbild eines Systems mit einem Speichermodul gemäß einer dritten erfindungsgemäßen Realisierung, 9 FIG. 2 shows a block diagram of a system with a memory module according to a third implementation according to the invention, FIG.

10 ein Blockschaltbild eines Systems mit einem Speichermodul gemäß einer vierten erfindungsgemäßen Realisierung, 10 FIG. 2 is a block diagram of a system having a memory module according to a fourth embodiment of the invention. FIG.

11 ein Blockschaltbild eines Systems mit einem Speichermodul gemäß einer fünften erfindungsgemäßen Realisierung und 11 a block diagram of a system with a memory module according to a fifth inventive implementation and

12 ein Blockschaltbild eines Systems mit einem Speichermodul gemäß einer sechsten erfindungsgemäßen Realisierung. 12 a block diagram of a system with a memory module according to a sixth implementation of the invention.

3 zeigt ein erstes Halbleiterspeicherbauelement 101, das allgemein einem der in einem Speichermodul, z. B. dem Modul 120 von 1, enthaltenen Speicherchips entspricht. Das Halbleiterspeicherbauelement 101 beinhaltet einen Taktpuffer 310, einen Adresspuffer 320, einen Befehlspuffer 330, einen Datenpuffer 340 und eine Steuereinheit 350. Der Taktpuffer 310 empfängt ein Taktsignal CLK, nachfolgend als externes Taktsignal bezeichnet, das sich auf einem Taktbus befindet, und erzeugt interne Taktsignale CLK1 und CLK2. Die relativen Frequenzen des ersten internen Taktsignals CLK1 und des zweiten internen Taktsignals CLK2 werden durch den Taktpuffer 310 in Abhängigkeit von einem Steuersignal CTRL bestimmt, das von der Steuereinheit 350 abgegeben wird. Beispielsweise kann das Steuersignal CTRL bestimmen, ob das erste interne Taktsignal CLK1 an einer ansteigenden oder abfallenden Flanke des externen Taktsignals CLK synchronisiert werden soll. Die Steuereinheit 350 kann von einem Modusregistersatz (MRS) gebildet sein, und das Steuersignal CTRL kann zu einem Zeitpunkt gesetzt werden, zu dem das Halbleiterspeicherbauelement 101 hochgefahren wird, und/oder zu dem ein Abschaltmodus beendet wird. 3 shows a first semiconductor memory device 101 commonly used in a memory module, e.g. B. the module 120 from 1 , contains memory chips. The semiconductor memory device 101 includes a clock buffer 310 , an address buffer 320 , a command buffer 330 , a data buffer 340 and a control unit 350 , The clock buffer 310 receives a clock signal CLK, hereinafter referred to as an external clock signal, which is on a clock bus, and generates internal clock signals CLK1 and CLK2. The relative frequencies of the first internal clock signal CLK1 and the second internal clock signal CLK2 are determined by the clock buffer 310 in response to a control signal CTRL determined by the control unit 350 is delivered. For example, the control signal CTRL may determine whether the first internal clock signal CLK1 is to be synchronized on a rising or falling edge of the external clock signal CLK. The control unit 350 may be formed by a mode register set (MRS), and the control signal CTRL may be set at a timing to which the semiconductor memory device 101 is started up and / or to which a shutdown mode is terminated.

Die Frequenz des ersten internen Taktsignals CLK1 kann relativ zur Frequenz des zweiten internen Taktsignals CLK2 in Abhängigkeit von dem Steuersignal CTRL variieren. Nachfolgend wird der Fall beschrieben, dass die Frequenz des ersten internen Taktsignals CLK1 niedriger als diejenige des zweiten internen Taktsignals CLK2 ist. In diesem Fall entspricht die Frequenz des zweiten internen Taktsignals CLK2 im wesentlichen derjenigen des externen Taktsignals CLK. Bei einer angenommenen Frequenz des externen Taktsignals CLK von 400 MHz besitzt dann auch das zweite interne Taktsignal CLK2 eine Frequenz von 400 MHz. Das erste interne Taktsignal CLK1 kann beispielsweise eine Frequenz aufweisen, die halb so groß wie diejenige des zweiten internen Taktsignals CLK2 oder niedriger ist. Wieder angenommen, dass die Frequenz des zweiten internen Taktsignals CLK2 400 MHz beträgt, besitzt dann das erste interne Taktsignal CLK1 eine Frequenz von 200 MHz oder 100 MHz.The frequency of the first internal clock signal CLK1 may vary relative to the frequency of the second internal clock signal CLK2 in response to the control signal CTRL. The following describes the case where the frequency of the first internal clock signal CLK1 is lower than that of the second internal clock signal CLK2. In this case, the frequency of the second internal clock signal CLK2 substantially corresponds to that of the external clock signal CLK. For an assumed Frequency of the external clock signal CLK of 400 MHz then has the second internal clock signal CLK2 a frequency of 400 MHz. For example, the first internal clock signal CLK1 may have a frequency that is half that of the second internal clock signal CLK2 or lower. Again, assuming that the frequency of the second internal clock signal CLK2 is 400 MHz, then the first internal clock signal CLK1 has a frequency of 200 MHz or 100 MHz.

Der Adresspuffer 320 empfängt das Adresssignal ADDR unter der Zeitsteuerung durch das erste interne Taktsignal CLK1. In gleicher Weise empfängt der Befehlspuffer 330 das Befehlssignal CMD unter der Zeitsteuerung des ersten internen Taktsignals CLK1. Andererseits erfolgt das Eingeben der Daten DATA in und Ausgeben derselben aus dem Datenpuffer 340 unter der Zeitsteuerung des zweiten internen Taktsignals CLK2.The address buffer 320 receives the address signal ADDR under the timing by the first internal clock signal CLK1. In the same way, the command buffer receives 330 the command signal CMD under the timing of the first internal clock signal CLK1. On the other hand, inputting the data DATA in and outputting the same from the data buffer 340 under the timing of the second internal clock signal CLK2.

Im Betrieb empfängt das Halbleiterspeicherbauelement 101 das hochfrequente externe Taktsignal CLK. In diesem Ausführungsbeispiel besitzt das vom Taktpuffer 310 erzeugte zweite interne Taktsignal CLK2 dieselbe Frequenz wie das externe Taktsignal CLK, z. B. 400 MHz. Dies bedeutet, dass das Halbleiterspeicherbauelement 101 die Daten DATA synchron zum externen Taktsignal CLK empfängt bzw. abgibt, was der Betriebsfrequenz einer Speichersteuerung oder eines Mikroprozessors entspricht, die bzw. der auf der Systemplatine montiert ist.In operation, the semiconductor memory device receives 101 the high frequency external clock signal CLK. In this embodiment, this has the clock buffer 310 generated second internal clock signal CLK2 the same frequency as the external clock signal CLK, z. B. 400 MHz. This means that the semiconductor memory device 101 the data DATA is synchronous with the external clock signal CLK, which corresponds to the operating frequency of a memory controller or a microprocessor mounted on the system board.

Im Unterschied dazu werden das Adresssignal ADDR und das Befehlssignal CMD synchron mit dem ersten internen Taktsignal CLK1 verarbeitet, dessen Frequenz niedriger als diejenige des externen Taktsignals CLK ist. Auf diese Weise können die Hochfrequenz-Bauelementbeschränkungen überwunden werden, die bislang durch die Last der Adressbusleitung und der Befehlsbusleitung bedingt waren, was das Halbleiterspeicherbauelement 101 gut für Hochfrequenzbetrieb geeignet macht.In contrast, the address signal ADDR and the command signal CMD are processed in synchronism with the first internal clock signal CLK1 whose frequency is lower than that of the external clock signal CLK. In this way, the high frequency device limitations that were previously imposed by the load of the address bus line and the command bus line can be overcome, which is the semiconductor memory device 101 good for high frequency operation.

Ein Datenabtastsignal STROBE kann an den Datenpuffer 340 angelegt werden, um ein Zwischenspeichern der hochfrequenten Daten DATA zu steuern. In diesem Fall erfolgt das Eingeben/Ausgeben der Daten DATA in den bzw. aus dem Datenpuffer 340 in Abhängigkeit von einer Flanke des Abtastsignals STROBE. Insbesondere werden Daten bei einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM) vom Typ mit Einzeldatenrate (SDR) bei jeder ansteigenden oder fallenden Flanke des Abtastsignals STROBE eingegeben bzw. ausgegeben. Bei einem DRAM vom Typ mit Doppeldatenrate (DDR) erfolgt das Eingeben/Ausgeben der Daten sowohl an der ansteigenden als auch an der fallenden Flanke des Abtastsignals STROBE.A data strobe signal STROBE can be sent to the data buffer 340 be created to control a buffering of the high-frequency data DATA. In this case, the inputting / outputting of the data DATA to / from the data buffer takes place 340 in response to an edge of the sample signal STROBE. Specifically, data is input to a single data rate type (SDR) dynamic random access memory (DRAM) at each rising or falling edge of the strobe signal STROBE. In a double-data-rate (DDR) type of DRAM, input / output of the data occurs on both the rising and falling edges of the strobe signal STROBE.

4 veranschaulicht eine Systemplatine 400 mit einer Speichersteuerung 410 und einem Speichermodul 420, das mehrere Speicherchips 401 bis 408 umfasst. Die Speichersteuerung 410 erzeugt ein erstes Taktsignal CLK1, ein zweites Taktsignal CLK2, ein Adresssignal ADDR, ein Befehlssignal CMD und ein Datensignal DATA und überträgt die erzeugten Signale auf einen ersten Taktbus, einen zweiten Taktbus, einen Adressbus, einen Befehlsbus und einen Datenbus. Die Frequenz des zweiten Taktsignals CLK2 entspricht bei diesem Ausführungsbeispiel im wesentlichen derjenigen des externen Taktsignals CLK1 des Ausführungsbeispiels von 3. In gleicher Weise entspricht die Frequenz des ersten Taktsignals CLK1 dieses Ausführungsbeispiels im wesentlichen derjenigen des ersten Taktsignals CLK1 des Ausführungsbeispiels von 3. Jeder Speicherchip 401 bis 408 ist mit dem ersten Taktbus, dem zweiten Taktbus, dem Adressbus, dem Befehlsbus und dem Datenbus verbunden und empfängt das erste Taktsignal CLK1, das zweite Taktsignal CLK2, das Adresssignal ADDR, das Befehlssignal CMD und das Datensignal DATA. 4 illustrates a system board 400 with a memory controller 410 and a memory module 420 that has several memory chips 401 to 408 includes. The memory controller 410 generates a first clock signal CLK1, a second clock signal CLK2, an address signal ADDR, a command signal CMD, and a data signal DATA, and transmits the generated signals to a first clock bus, a second clock bus, an address bus, a command bus, and a data bus. The frequency of the second clock signal CLK2 in this embodiment substantially corresponds to that of the external clock signal CLK1 of the embodiment of FIG 3 , Likewise, the frequency of the first clock signal CLK1 of this embodiment substantially corresponds to that of the first clock signal CLK1 of the embodiment of FIG 3 , Every memory chip 401 to 408 is connected to the first clock bus, the second clock bus, the address bus, the command bus and the data bus and receives the first clock signal CLK1, the second clock signal CLK2, the address signal ADDR, the command signal CMD and the data signal DATA.

5 veranschaulicht ein Beispiel eines in dem Speichermodul 420 der 4 enthaltenen Speicherchips 401. Der Speicherchip 401 umfasst einen Adresspuffer 520, einen Befehlspuffer 530 und einen Datenpuffer 540. Der Adresspuffer 520 empfängt das erste Taktsignal CLK1 und das Adresssignal ADDR, und der Befehlspuffer 530 empfängt das erste Taktsignal CLK1 und das Befehlssignal CMD. Der Datenpuffer 540 empfängt das zweite Taktsignal CLK2 und das Datensignal DATA. Wie beim Ausführungsbeispiel von 3 werden das Adresssignal ADDR und das Befehlssignal CMD synchron mit dem ersten internen Taktsignal CLK1 verarbeitet, das eine niedrigere Frequenz als das externe Taktsignal CLK2 bzw. das zweite interne Taktsignal CLK2 aufweist. Auf diese Weise können die Hochfrequenz-Bauelementbeschränkungen überwunden werden, die bislang durch die Last der Adressbusleitung und der Befehlsbusleitung bedingt waren. 5 illustrates an example of one in the memory module 420 of the 4 contained memory chips 401 , The memory chip 401 includes an address buffer 520 , a command buffer 530 and a data buffer 540 , The address buffer 520 receives the first clock signal CLK1 and the address signal ADDR, and the command buffer 530 receives the first clock signal CLK1 and the command signal CMD. The data buffer 540 receives the second clock signal CLK2 and the data signal DATA. As in the embodiment of 3 For example, the address signal ADDR and the command signal CMD are processed in synchronism with the first internal clock signal CLK1 having a lower frequency than the external clock signal CLK2 and the second internal clock signal CLK2, respectively. In this way, the high frequency device constraints previously imposed by the load of the address bus line and the command bus line can be overcome.

6 veranschaulicht durch zeitentsprechende Darstellung der relevanten Signalverläufe den Betrieb der Speicherchips gemäß den beiden obigen Ausführungsbeispielen der 3 bis 5. Allgemein beträgt die Periode des ersten internen Taktsignals CLK1 vorzugsweise ein ganzzahliges Vielfaches der Periode des externen Taktsignals CLK. In diesem Beispiel ist die Frequenz des ersten internen Taktsignals CLK1 halb so groß wie diejenige des externen Taktsignals CLK bzw. des zweiten internen Taktsignals CLK2. Das Adresssignal ADDR und das Befehlssignal CMD beinhalten Aufbau- und Haltezeittoleranzen relativ zur ansteigenden Flanke des ersten internen Taktsignals CLK1. Im Fall eines DRAM-Halbleiterspeicherbauelements vom SDR-Typ werden die Daten über einen Datenanschluss DQ an jeder ansteigenden oder fallenden Flanke des zweiten internen Taktsignals CLK2 abgegeben, dessen Frequenz derjenigen des externen Taktsignals CLK entspricht. Im Fall eines DRAM-Halbleiterspeicherbauelementes vom DDR-Typ werden die Daten über einen Datenanschluss DQ sowohl an der ansteigenden als auch der fallenden Flanke des zweiten internen Taktsignals CLK2 abgegeben. 6 Illustrates the operation of the memory chips according to the two embodiments of the above embodiments by time-corresponding representation of the relevant signal waveforms 3 to 5 , Generally, the period of the first internal clock signal CLK1 is preferably an integer multiple of the period of the external clock signal CLK. In this example, the frequency of the first internal clock signal CLK1 is half that of the external clock signal CLK and the second internal clock signal CLK2, respectively. The address signal ADDR and the command signal CMD include setup and hold time tolerances relative to the rising edge of the first internal clock signal CLK1. In the case of an SDR type DRAM semiconductor memory device, the data is transferred via a Data terminal DQ delivered on each rising or falling edge of the second internal clock signal CLK2, whose frequency corresponds to that of the external clock signal CLK. In the case of a DRAM semiconductor memory device of the DDR type, the data is output via a data terminal DQ on both the rising and the falling edge of the second internal clock signal CLK2.

In Fällen, in denen der im Speicherchip des ersten oder zweiten Ausführungsbeispiels enthaltene Datenpuffer zum Empfang eines Datenabtastsignals STROBE angeschlossen ist, erfolgt das Eingeben/Ausgeben der Daten sowohl an der ansteigenden als auch der fallenden Flanke des Datenabtastsignals STROBE, wie in 6 gezeigt. Dieser Betrieb entspricht allgemein demjenigen des DDR-DRAMs.In cases where the data buffer included in the memory chip of the first or second embodiment is connected to receive a data strobe signal STROBE, inputting / outputting of the data is performed on both the rising and falling edges of the data strobe signal STROBE, as in FIG 6 shown. This operation generally corresponds to that of the DDR DRAM.

7 zeigt ein erfindungsgemäßes System mit einem Speichermodul 700 mit mehreren Speicherchips 701 bis 706 und einem Register 710. Das Register 710 ist zum Empfangen eines ersten Taktsignals CLK1, eines Adresssignals ADDR und eines Befehlssignals CMD angeschlossen, die auf eine Systemplatine gegeben werden. Das Register 710 speichert das Adresssignal ADDR und das Befehlssignal CMD unter der Zeitsteuerung des ersten Taktsignals CLK1 und überträgt selbige zu den Speicherchips 701 bis 706. In diesem Ausführungsbeispiel werden das Adresssignal ADDR und das Befehlssignal CMD, die vom Register 710 abgegeben werden, in einer Richtung, in 7 von links nach rechts, über das Speichermodul 700 hinweg zu den Speicherchips 701 bis 706 übertragen. 7 shows a system according to the invention with a memory module 700 with several memory chips 701 to 706 and a register 710 , The registry 710 is connected to receive a first clock signal CLK1, an address signal ADDR and a command signal CMD which are applied to a system board. The registry 710 stores the address signal ADDR and the command signal CMD under the timing of the first clock signal CLK1 and transmits the same to the memory chips 701 to 706 , In this embodiment, the address signal ADDR and the command signal CMD, the from the register 710 be delivered, in one direction, in 7 from left to right, via the memory module 700 away to the memory chips 701 to 706 transfer.

Die Speicherchips 701 bis 706 sind zum Empfangen des zweiten Taktsignals CLK2, das auf die Systemplatine gegeben wird, sowie des Adresssignals ADDR und des Befehlssignals CMD, die vom Register 710 abgegeben werden, angeschlossen. Das zweite Taktsignal CLK2 weist eine höhere Frequenz auf als das erste Taktsignal CLK1. Das erste Taktsignal CLK1, das Adresssignal ADDR und das Befehlssignal CMD können den Speicherchips 701 bis 706 direkt zugeführt werden, d. h. ohne über das Register 710 im Speichermodul 700 geführt zu werden. Das erste Taktsignal CLK1 dient hierbei zur Ansteuerung eines Adresspuffers und eines Befehlspuffers, die das Adresssignal ADDR bzw. das Befehlssignal CMD empfangen. Das zweite Taktsignal CLK2 dient zur Ansteuerung von Datenpuffern. Das erste Taktsignal CLK1 mit niedrigerer Frequenz wird daher als das Betriebstaktsignal für das Adresssignal ADDR und das Befehlssignal CMD verwendet, und das zweite Taktsignal CLK2 höherer Frequenz wird zum Eingeben und Ausgeben von Daten verwendet. Das erste Taktsignal CLK1, das zweite Taktsignal CLK2, das Adresssignal ADDR und das Befehlssignal CMD werden in nicht näher gezeigter Weise durch eine Speichersteuerung oder einen Mikroprozessor zugeführt und sind an verschiedene Bauelemente, insbesondere das Speichermodul 700, über Busleitungen angeschlossen, die über die Systemplatine hinweg verlaufen.The memory chips 701 to 706 are for receiving the second clock signal CLK2 applied to the system board, and the address signal ADDR and the command signal CMD received from the register 710 be delivered, connected. The second clock signal CLK2 has a higher frequency than the first clock signal CLK1. The first clock signal CLK1, the address signal ADDR and the command signal CMD may be the memory chips 701 to 706 be fed directly, ie without the register 710 in the memory module 700 to be led. The first clock signal CLK1 serves to drive an address buffer and a command buffer which receive the address signal ADDR or the command signal CMD. The second clock signal CLK2 is used to drive data buffers. The first lower frequency clock signal CLK1 is therefore used as the operation clock signal for the address signal ADDR and the command signal CMD, and the second higher clock signal CLK2 is used for inputting and outputting data. The first clock signal CLK1, the second clock signal CLK2, the address signal ADDR and the command signal CMD are supplied in a manner not shown in detail by a memory controller or a microprocessor and are to various components, in particular the memory module 700 , connected via bus lines that run across the system board.

8 veranschaulicht eine Modifikation von 7 als eine weitere erfindungsgemäße Systemrealisierung. Hierbei sind das Adresssignal ADDR und das Befehlssignal CMD, die vom Register 710 abgegeben werden, vom Mittenbereich eines entsprechenden Speichermoduls 700' aus mit den Speicherchips 701 bis 706 verbunden. Dementsprechend werden das Adresssignal ADDR und das Befehlssignal CMD, die vom Register 710 abgegeben werden, in zwei Richtungen, d. h. in 8 von der Mitte nach links und von der Mitte nach rechts, über das Speichermodul 700 hinweg zu den Speicherchips 701 bis 706 übertragen. Die Konfiguration dieses Ausführungsbeispiels reduziert die Differenz der Leitungslast für die Speicherchips 701 bis 706 und dadurch den Versatz zwischen den Speicherchips 701 bis 706. 8th illustrates a modification of 7 as another inventive system realization. Here, the address signal ADDR and the command signal CMD, the from the register 710 be discharged, from the center of a corresponding memory module 700 ' out with the memory chips 701 to 706 connected. Accordingly, the address signal ADDR and the command signal CMD are output from the register 710 be delivered in two directions, ie in 8th from the center to the left and from the center to the right, via the memory module 700 away to the memory chips 701 to 706 transfer. The configuration of this embodiment reduces the difference of the line load for the memory chips 701 to 706 and thereby the offset between the memory chips 701 to 706 ,

9 veranschaulicht eine weitere Modifikation von 7 als eine weitere erfindungsgemäße Realisierung. Hierbei werden das erste Taktsignal CLK1 und das zweite Taktsignal CLK2 nicht von einer Speichersteuerung oder einem Mikroprozessor zugeführt, sondern von einem Phasenregelkreis (PLL), der ein auf die Systemplatine gegebenes Systemtaktsignal CLK empfängt. 9 illustrates a further modification of 7 as a further realization according to the invention. Here, the first clock signal CLK1 and the second clock signal CLK2 are not supplied from a memory controller or a microprocessor but from a phase locked loop (PLL) which receives a system clock signal CLK given to the system board.

10 veranschaulicht eine Modifikation von 9 als eine weitere erfindungsgemäße Realisierung. Wie in 8 sind das Adresssignal ADDR und das Befehlssignal CMD, die von einem Register 910 abgegeben werden, vom Mittenbereich eines entsprechenden Speichermoduls 900' aus mit Speicherchips 901 bis 906 verbunden. Dementsprechend werden das Adresssignal ADDR und das Befehlssignal CMD, die vom Register 910 abgegeben werden, in zwei Richtungen, d. h. in 10 vom Mittenbereich nach links und vom Mittenbereich nach rechts, über das Speichermodul 900' hinweg zu den Speicherchips 901 bis 906 übertragen. Die Konfiguration dieses Ausführungsbeispiels reduziert die Differenz in der Leitungslast für die Speicherchips 901 bis 906 und dadurch den Versatz zwischen den Speicherchips 901 bis 906. 10 illustrates a modification of 9 as a further realization according to the invention. As in 8th are the address signal ADDR and the command signal CMD from a register 910 be discharged, from the center of a corresponding memory module 900 ' out with memory chips 901 to 906 connected. Accordingly, the address signal ADDR and the command signal CMD are output from the register 910 be delivered in two directions, ie in 10 from the center area to the left and from the center area to the right, via the memory module 900 ' away to the memory chips 901 to 906 transfer. The configuration of this embodiment reduces the difference in the line load for the memory chips 901 to 906 and thereby the offset between the memory chips 901 to 906 ,

Die in den 7 bis 10 gezeigten Speichermodule arbeiten im wesentlichen auf dieselbe Weise, die nun stellvertretend unter Bezugnahme auf das Speichermodul von 7 erläutert wird. Die Frequenz des ersten Taktsignals CLK1 ist niedriger als diejenige des zweiten Taktsignals CLK2. Das erste Taktsignal CLK1 mit der niedrigeren Frequenz wird als Betriebstaktsignal des Registers 710 verwendet, und das zweite Taktsignal CLK2 mit der höheren Frequenz wird als das Betriebstaktsignal der Speicherchips 701 bis 706 verwendet, um auf diese Weise das Leistungsvermögen des Registers 710, das bei relativ niedriger Geschwindigkeit arbeitet, an die höheren Betriebsgeschwindigkeiten der Speicherchips 701 bis 706 anzupassen. Die Speicherchips 701 bis 706 können aus synchronen Hochgeschwindigkeits-DRAMs bestehen, beispielsweise DDR-DRAMs oder SDR-DRAMs.The in the 7 to 10 The memory modules shown operate in substantially the same manner, which will now be described by reference to the memory module of FIG 7 is explained. The frequency of the first clock signal CLK1 is lower than that of the second clock signal CLK2. The first clock signal CLK1 with the lower frequency is called the operating clock signal of the register 710 used, and the second clock signal CLK2 with the higher frequency than the operating clock signal of the memory chips 701 to 706 used in this way the performance of the register 710 operating at relatively low speed, the higher operating speeds of the memory chips 701 to 706 adapt. The memory chips 701 to 706 may consist of synchronous high-speed DRAMs, for example DDR DRAMs or SDR DRAMs.

Im Unterschied zum herkömmlichen Speichermodul, das ein einzelnes Taktsignal empfängt und selbiges über das Speichermodul hinweg verteilt, empfängt das erfindungsgemäße Speichermodul zwei Taktsignale CLK1 und CLK2 und führt selbige Bauelementen zu, die bei unterschiedlichen Frequenzen arbeiten, d. h. dem Register einerseits und den Speicherchips andererseits. Das Speichermodul beinhaltet daher zwei Modulanschlüsse, die zum Empfangen der zwei Taktsignale CLK1 und CLK2 benutzt werden. In den Speichermodulen 700, 700', 900 und 900' der 7 bis 10 wird, da die bei unterschiedlichen Frequenzen arbeitenden Register und Speicherchips in den Speichermodulen selektiv mit Taktsignalen entsprechender Frequenzen versorgt werden, das Register mit der relativ niedrigen Betriebsfrequenz in einer stabilen Weise betrieben.In contrast to the conventional memory module which receives a single clock signal and distributes the same over the memory module, the memory module according to the invention receives two clock signals CLK1 and CLK2 and supplies the same components operating at different frequencies, ie the register on the one hand and the memory chips on the other. The memory module therefore includes two module terminals used to receive the two clock signals CLK1 and CLK2. In the memory modules 700 . 700 ' . 900 and 900 ' of the 7 to 10 For example, since the registers and memory chips operating at different frequencies in the memory modules are selectively supplied with clock signals of respective frequencies, the register is operated at the relatively low operating frequency in a stable manner.

11 zeigt ein Speichermodul 1100 gemäß einer weiteren erfindungsgemäßen Realisierung. Dieses Speichermodul 1100 entspricht im wesentlichen dem Speichermodul 700 von 7 mit der Ausnahme, dass ein Phasenregelkreis 1120 vorgesehen ist, der das zweite Taktsignal CLK2 empfängt und selbiges auf Speicherchips 1101 bis 1106 verteilt. Dabei empfängt der PLL 1120 das zweite Taktsignal CLK2 und erzeugt eine Mehrzahl von internen Taktsignalen ICLK1 bis ICLK6, die er zu den Speicherchips 1101 bis 1106 überträgt. Die internen Taktsignale ICLK1 bis ICLK6 besitzen dieselbe Flankensteilheit und dasselbe Tastverhältnis und stellen näherungsweise ideale Signale ohne Versatz dar. Außerdem besitzen die internen Taktsignale ICLK1 bis ICLK6 dieselbe Frequenz wie das zweite Taktsignal CLK2, da sie mit diesem phasensynchronisiert sind. Daher haben die internen Taktsignale ICLK1 bis ICLK6 ebenfalls eine hohe Frequenz. 11 shows a memory module 1100 according to a further realization of the invention. This memory module 1100 essentially corresponds to the memory module 700 from 7 with the exception that a phase locked loop 1120 is provided which receives the second clock signal CLK2 and the same on memory chips 1101 to 1106 distributed. The PLL receives 1120 the second clock signal CLK2 and generates a plurality of internal clock signals ICLK1 to ICLK6, which it to the memory chips 1101 to 1106 transfers. The internal clock signals ICLK1 to ICLK6 have the same slew rate and the same duty cycle and are approximately ideal signals without offset. In addition, the internal clock signals ICLK1 to ICLK6 have the same frequency as the second clock signal CLK2 because they are phase-locked with it. Therefore, the internal clock signals ICLK1 to ICLK6 also have a high frequency.

12 veranschaulicht eine Modifikation von 11 als eine weitere erfindungsgemäße Realisierung. In dieser Variante werden wie in 8 das Adresssignal ADDR und das Befehlssignal CMD von einem Register 1110 abgegeben und vom Mittenbereich eines entsprechenden Speichermoduls 1100' aus zu den Speicherchips 1101 bis 1106 geführt. Dementsprechend werden das Adresssignal ADDR und das Befehlssignal CMD, die vom Register 1110 abgegeben werden, in zwei Richtungen, d. h. in 12 vom Mittenbereich nach links und vom Mittenbereich nach rechts über das Speichermodul 1100' hinweg zu den Speicherchips 1101 bis 1106 übertragen. Die Konfiguration dieses Ausführungsbeispiels reduziert die Differenz in der Leitungslast für die Speicherchips 1101 bis 1106 und dadurch den Versatz zwischen den Speicherchips 1101 bis 1106. 12 illustrates a modification of 11 as a further realization according to the invention. In this variant, as in 8th the address signal ADDR and the command signal CMD from a register 1110 delivered and the center of a corresponding memory module 1100 ' out to the memory chips 1101 to 1106 guided. Accordingly, the address signal ADDR and the command signal CMD are output from the register 1110 be delivered in two directions, ie in 12 from the center area to the left and from the center area to the right via the memory module 1100 ' away to the memory chips 1101 to 1106 transfer. The configuration of this embodiment reduces the difference in the line load for the memory chips 1101 to 1106 and thereby the offset between the memory chips 1101 to 1106 ,

In den Speichermodulen 1100 und 1100' der 11 und 12 wird, da die bei verschiedenen Frequenzen arbeitenden Register und Speicherchips in den Modulen selektiv mit Taktsignalen korrespondierender Frequenzen versorgt werden, das Register mit der relativ niedrigen Betriebsfrequenz in einer stabilen Weise betrieben.In the memory modules 1100 and 1100 ' of the 11 and 12 For example, since the registers and memory chips operating at different frequencies in the modules are selectively supplied with clock signals of corresponding frequencies, the register is operated at the relatively low operating frequency in a stable manner.

Die Erfindung umfasst auch Ausführungsformen, bei denen das Speichermodul so konfiguriert ist, dass es nicht nur zwei Taktsignale CLK1, CLK2, sondern mehr als zwei Taktsignale unterschiedlicher Betriebsfrequenzen empfängt, die dann zu verschiedenen Bauelementen geführt werden, welche bei unterschiedlichen Frequenzen arbeiten.The invention also includes embodiments in which the memory module is configured to receive not only two clock signals CLK1, CLK2, but more than two clock signals of different operating frequencies, which are then routed to various devices operating at different frequencies.

Claims (5)

Halbleiterspeichersystem mit – einer Mehrzahl von Busleitungen, die wenigstens ein Taktsignal (CLK1, CLK2) sowie ein Adresssignal und ein Befehlssignal übertragen, und – einem Speichermodul (700, 700'), das mit den mehreren Busleitungen verbunden ist, die ein erstes Taktsignal (CLK1) und ein zweites Taktsignal (CLK2) übertragen, wobei die Frequenz des ersten Taktsignals niedriger als die Frequenz des zweiten Taktsignals ist, – wobei das Speichermodul ein Register (710), das mit dem Bus des ersten Taktsignals, dem Bus des Adresssignals und dem Bus des Befehlssignals verbunden ist und das Adresssignal und das Befehlssignal unter der Zeitsteuerung des ersten Taktsignals speichert, und mehrere Speicherchips (701 bis 706) aufweist, von denen jeder mit der Busleitung des zweiten Taktsignals verbunden ist und das Adresssignal und das Befehlssignal, die im Register gespeichert sind, unter der Zeitsteuerung des zweiten Taktsignals empfängt, wobei das Adresssignal und das Befehlssignal zu den Speicherchips in eine Richtung des Speichermoduls oder in zwei Richtungen von einem Mittenbereich des Speichermoduls aus übertragen werden.A semiconductor memory system comprising - a plurality of bus lines transmitting at least one clock signal (CLK1, CLK2) and an address signal and a command signal, and - a memory module ( 700 . 700 ' ) connected to the plurality of bus lines carrying a first clock signal (CLK1) and a second clock signal (CLK2), the frequency of the first clock signal being lower than the frequency of the second clock signal, - wherein the memory module is a register ( 710 ) which is connected to the bus of the first clock signal, the bus of the address signal and the bus of the command signal and stores the address signal and the command signal under the timing of the first clock signal, and a plurality of memory chips ( 701 to 706 ), each of which is connected to the bus line of the second clock signal and receives the address signal and the command signal stored in the register under the timing of the second clock signal, the address signal and the command signal to the memory chips in a direction of the memory module or in two directions from a central area of the memory module. Halbleiterspeichersystem mit – einer Mehrzahl von Busleitungen, die ein Systemtaktsignal (CLK), ein Adresssignal (ADDR) und ein Befehlssignal (CMD) übertragen, – einem Speichermodul (900, 900'), das mit den mehreren Busleitungen verbunden ist, und – einem Phasenregelkreis (920), der das Systemtaktsignal empfängt und ein erstes Taktsignal (CLK1) sowie ein zweites Taktsignal (CLK2) abgibt, wobei die Frequenz des ersten Taktsignals niedriger als die Frequenz des zweiten Taktsignals ist, – wobei das Speichermodul ein Register (910), das mit dem Bus des ersten Taktsignals, dem Bus des Adresssignals und dem Bus des Befehlssignals verbunden ist und das Adresssignal und das Befehlssignal unter der Zeitsteuerung des ersten Taktsignals speichert, und mehrere Speicherchips (901 bis 906) aufweist, von denen jeder mit der Busleitung des zweiten Taktsignals verbunden ist und das Adresssignal und das Befehlssignal, die im Register gespeichert sind, unter der Zeitsteuerung des zweiten Taktsignals empfängt, wobei das Adresssignal und das Befehlssignal zu den Speicherchips in einer Richtung des Speichermoduls oder in zwei Richtungen von einem Mittenbereich des Speichermoduls aus übertragen werden.A semiconductor memory system comprising - a plurality of bus lines carrying a system clock signal (CLK), an address signal (ADDR) and a command signal (CMD), - a memory module ( 900 . 900 ' ), which is connected to the plurality of bus lines, and - a phase locked loop ( 920 ) receiving the system clock signal and outputting a first clock signal (CLK1) and a second clock signal (CLK2), wherein the frequency of the first clock signal is lower than the frequency of the second clock signal, - wherein the memory module is a register ( 910 ) which is connected to the bus of the first clock signal, the bus of the address signal and the bus of the command signal and stores the address signal and the command signal under the timing of the first clock signal, and a plurality of memory chips ( 901 to 906 ) each of which is connected to the bus line of the second clock signal and receives the address signal and the command signal stored in the register under the timing of the second clock signal, the address signal and the command signal to the memory chips in one direction of the memory module or in two directions from a central area of the memory module. Halbleiterspeichersystem mit – einer Mehrzahl von Busleitungen, die wenigstens ein Taktsignal sowie ein Adresssignal und ein Befehlssignal übertragen, und – einem Speichermodul (1100, 1100'), das mit den mehreren Busleitungen verbunden ist, die ein erstes Taktsignal (CLK1) und ein zweites Taktsignal (CLK2) mit gegenüber dem ersten Taktsignal höherer Frequenz übertragen, – wobei das Speichermodul ein Register (1110), das mit dem Bus des ersten Taktsignals, dem Bus des Adresssignals und dem Bus des Befehlssignals verbunden ist und das Adresssignal und das Befehlssignal unter der Zeitsteuerung des ersten Taktsignals speichert, einen Phasenregelkreis (1120), der mit dem Bus des zweiten Taktsignals verbunden ist und mehrere interne Taktsignale (ICLK1 bis ICLK6) mit der Frequenz des zweiten Taktsignals abgibt, und mehrere Speicherchips (1101 bis 1106) aufweist, von denen jeder mit dem Phasenregelkreis verbunden ist und das Adresssignal und das Befehlssignal, die im Register gespeichert sind, unter der Zeitsteuerung jeweils eines der mehreren internen Taktsignale empfängt, wobei das Adresssignal und das Befehlssignal zu den Speicherchips in einer Richtung des Speichermoduls oder in zwei Richtungen von einem Mittenbereich des Speichermoduls aus übertragen werden.A semiconductor memory system comprising - a plurality of bus lines transmitting at least one clock signal and an address signal and a command signal, and - a memory module ( 1100 . 1100 ' ), which is connected to the plurality of bus lines, which transmit a first clock signal (CLK1) and a second clock signal (CLK2) with respect to the first clock signal of higher frequency, - wherein the memory module is a register ( 1110 ) connected to the bus of the first clock signal, the bus of the address signal and the bus of the command signal and storing the address signal and the command signal under the timing of the first clock signal, a phase locked loop ( 1120 ) which is connected to the bus of the second clock signal and outputs a plurality of internal clock signals (ICLK1 to ICLK6) at the frequency of the second clock signal, and a plurality of memory chips ( 1101 to 1106 ) each of which is connected to the phase-locked loop and the address signal and the command signal stored in the register each receive one of the plurality of internal clock signals under the timing, the address signal and the command signal being sent to the memory chips in one direction of the memory module in two directions from a central area of the memory module. Halbleiterspeichersystem nach einem der Ansprüche 1 bis 3, weiter gekennzeichnet durch eine Speichersteuerung (410), die das erste Taktsignal und das zweite Taktsignal bzw. das Systemtaktsignal sowie das Adresssignal und das Befehlssignal zuführt.Semiconductor memory system according to one of Claims 1 to 3, further characterized by a memory controller ( 410 ) which supplies the first clock signal and the second clock signal and the system clock signal, as well as the address signal and the command signal. Halbleiterspeichersystem nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass das Speichermodul wenigstens zwei Modulanschlüsse aufweist, an denen das erste und das zweite Taktsignal empfangen wird.Semiconductor memory system according to one of claims 1 to 4, further characterized in that the memory module comprises at least two module terminals, at which the first and the second clock signal is received.
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