DE10159633A1

DE10159633A1 - Simulating circuit-under-test for verification of test logic integrated in circuit-under-test, by supplying control data stream from test bench controller, and using test signals to verify function

Info

Publication number: DE10159633A1
Application number: DE10159633A
Authority: DE
Inventors: Renate Henftling; Wolfgang Ecker; Andreas Zinn; Matthias Bauer; Martin Zambaldi
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-12-05
Filing date: 2001-12-05
Publication date: 2003-06-26

Abstract

The method involves connecting the circuit-under-test (101) to a test bench element (102a-102n) via a test logic verification layer (105) and/or applying at least one test logic verification element (105a). A control data stream (111a-111n) is supplied from a test bench controller (103) to the corresponding elements. Test signals are used to verify the circuit-under-test. The circuit-under-test is simulated when the test logic is verified, whereby test signals are applied from the test bench element to the circuit-under-test. An Independent claim is also included for an apparatus for simulating a circuit-under-test.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Durchführen von Simulationen zur Überprüfung einer funktionalen Korrektheit eines Schaltungsentwurfs bzw. einer Schaltungseinheit, und betrifft insbesondere ein Verfahren zum Simulieren einer zu verifizierenden Schaltungseinheit, bei dem eine in der zu verifizierenden Schaltungseinheit integrierte Testlogik verifizierbar ist. The present invention relates to a method for Perform simulations to check a functional Correctness of a circuit design or one Circuit unit, and relates in particular to a method for Simulate a circuit unit to be verified, in which a integrated in the circuit unit to be verified Test logic is verifiable.

Ein wesentliches Augenmerk bei einem Entwurf einer Hardware wird auf eine Durchführung von Tests zur Überprüfung der funktionalen Korrektheit eines Schaltungsentwurfs gelegt, wobei der Aufwand zur Erstellung sogenannter "Testbenches" mit der Komplexheit eines Schaltungsentwurfs ständig zunimmt. An essential focus when designing a hardware will conduct tests to verify the functional correctness of a circuit design, whereby the effort to create so-called "test benches" increases with the complexity of a circuit design.

Testbenches sind beispielsweise Modelle, welche die Umgebung eines Schaltungsentwurfs und entsprechende Eingangssignale und von diesen Eingangssignalen abhängige Ausgangssignale, beispielsweise Signalantworten, nachbilden. For example, test benches are models that test the environment a circuit design and corresponding input signals and output signals dependent on these input signals, for example, replicate signal responses.

Derartige Modelle sind z. B., aber nicht ausschließlich, in Hardware-Beschreibungssprachen wie VERILOG und VHDL ausgeführt. In vielen Fällen ist eine Co-Simulation von Hardware- und Software-Einheiten realisierbar, wie beispielsweise in "Matthias Bauer, Wolfgang Ecker: Hardware/Software Co- Simulation in a VHDL-based Test Bench Approach, DAC 97, Anaheim, California, U.S.A." beschrieben. Such models are e.g. B., but not exclusively, in hardware description languages such as VERILOG and VHDL. In many cases, a co-simulation of hardware and software units can be implemented, for example in "Matthias Bauer, Wolfgang Ecker: Hardware / Software Co-Simulation in a VHDL-based Test Bench Approach, DAC 97 , Anaheim, California, USA "described.

In einer Testbench wird beispielsweise ein Modell einer Schaltungseinheit bzw. eines Schaltungs-/Schaltkreis- Bausteins simuliert, wobei in vielen Fällen neben einer Funktionalität des Schaltungsentwurfs auch ein Zeitverhalten zu berücksichtigen ist. In a test bench, for example, a model of a Circuit unit or a circuit / circuit Building block simulated, in many cases next to one Functionality of the circuit design also a timing behavior is considered.

Testbenches nach dem Stand der Technik sind beispielsweise derart ausgebildet, dass mindestens ein Testbenchelement als logische Schnittstelle zwischen einem Testbench-Controller und einer zu verifizierenden Schaltungseinheit bereitgestellt wird. Ein Testbenchelement kann beispielsweise als ein Transaktor oder als ein Protokollgenerator ausgeführt sein, wobei das jeweilige Testbenchelement die für eine logische Schnittstelle benötigten Signalwertverläufe erzeugt. Eine Verknüpfung der Signale sowie eine Festlegung der entsprechenden Signalwertverläufe entspricht einem Protokoll, wobei spezifische Abfolgen von Signalwertverläufen zu Protokolloperationen, wie beispielsweise die Operationen:
"Speicher lesen";
"ATM (asynchroner Transfer Modus)-Zelle schicken";
etc.
zusammengefasst werden, wobei derartige Protokolloperationen wiederum ineinander geschachtelt sein können, um beispielsweise folgende Operationen auszuführen:
"DMA-Übertragung durchführen";
"ATM-Zellensequenz schicken", um ATM-Schalter umzuprogrammieren,
etc. Prior art test benches are designed, for example, in such a way that at least one test bench element is provided as a logical interface between a test bench controller and a circuit unit to be verified. A test bench element can be designed, for example, as a transaction or as a protocol generator, the respective test bench element generating the signal value curves required for a logical interface. Linking the signals and defining the corresponding signal value profiles corresponds to a protocol, with specific sequences of signal value profiles relating to protocol operations, such as the operations:
"Read memory";
"Send ATM (asynchronous transfer mode) cell";
Etc.
can be summarized, whereby such protocol operations can in turn be nested within one another, for example to carry out the following operations:
"Perform DMA transfer";
"Send ATM cell sequence" to reprogram ATM switches
Etc.

Eine derartige protokolloperations-bezogene Beschreibung erleichtert eine Auslegung von Testbenchelementen, welche wiederum mehrfach bei einer Durchführung von Simulationen wiederverwendet werden können. Such a protocol operation related description facilitates the design of test bench elements, which again several times when simulations are carried out can be reused.

Die zu verifizierende Schaltungseinheit kann durch eine beliebige Schaltungseinheit, wie beispielsweise einen Mikroprozessor, eine Mikrochip-Grafikkarte, etc. ausgebildet sein, wobei vorherrschend digitale Signale, gegebenenfalls aber auch gemischte analoge und digitale Signale verarbeitet werden. The circuit unit to be verified can by a any circuit unit, such as one Microprocessor, a microchip graphics card, etc., predominantly digital signals, but possibly also mixed analog and digital signals processed become.

In sinnvoller Weise werden Testbenchelemente derart ausgelegt, dass sie unter möglichst vielen Simulations- Randbedingungen bei möglichst vielen zu verifizierenden Schaltungseinheiten eingesetzt werden können. Test bench elements become meaningful in this way designed to use as many simulation Boundary conditions with as many as possible to be verified Circuit units can be used.

In herkömmlicher Weise wird ein Testbench-Controller als ein zentrales Steuerelement eingesetzt, durch welchen es ermöglicht wird, den Gesamtablauf einer Simulation zu steuern. Der Testbench-Controller wird in herkömmlicher Weise mit einem Simulationsprogramm beaufschlagt, das zentral bereitgestellt wird. Conventionally, a testbench controller is considered a central control used by which it is made possible to control the overall sequence of a simulation. The Testbench controller is used in a conventional manner Simulated program that is provided centrally becomes.

Weiterhin kommuniziert der Testbench-Controller mit jedem einzelnen Testbenchelement über einen Steuerdatenstrom, wobei eine Verbindung zwischen dem Testbench-Controller und dem jeweiligen Testbenchelement bereitgestellt ist. Eine Abfolge von Protokolloperationen kann beispielsweise in einem Testbenchelement spezifiziert sein, wobei diese entweder fest in einem Modell codiert sind oder eine gewünschte Abfolge von Protokolloperationen aus einer Datei eingelesen wird. The Testbench controller also communicates with everyone single test bench element via a control data stream, whereby a connection between the testbench controller and the respective test bench element is provided. A sequence of protocol operations can, for example, in one Testbenchelement be specified, which is either fixed are encoded in a model or a desired sequence of Log operations are read from a file.

Herkömmliche Test-/Simulationsverfahren verwenden somit überwiegend Testbench-Architekturen, welche von einem Testbench- Controller als zentrale Einheit gesteuert werden, wobei den einzelnen Testbenchelementen übermittelt wird, welche Protokolloperationen auszuführen sind. Weiterhin muss sichergestellt sein, dass die Testbenchelemente dem Testbench- Controller mitteilen können, mit welchem Erfolg und mit welchen Daten ein Ablauf der spezifischen Protokolloperationen ausgeführt bzw. beendet wurde. Conventional test / simulation methods therefore use predominantly testbench architectures, which are based on a testbench Controllers can be controlled as a central unit, the which individual test bench elements are transmitted Protocol operations are to be performed. Furthermore must it must be ensured that the test bench elements correspond to the test bench Controllers can tell with what success and with which data a sequence of the specific protocol operations was executed or ended.

In herkömmlicher Weise wird eine erstellte Hardware in Testeinrichtungen getestet. Auch hierfür werden wieder Testbenches benötigt, welche jedoch teilweise unterschiedliche Ausprägungen aufweisen als für die Simulation konzipierte Testbenches. Bei diesen Tests wird unter Verwendung einer sogenannten Testlogik, welche in der Hardware der zu testenden Schaltungseinrichtung integriert ist, die bereitgestellte Schaltungseinrichtung in sogenannte "Tester" eingebracht und mittels der Testeinrichtungen verifiziert werden. Eine Testlogik kann beispielsweise in Form von Abtastpfaden und Abtastketten (Scan-Path, Boundary-Scan), eingebauter Logik für Selbsttests (BIST = "Built in Selftest"), Testapplikations- Controllern, usw. bereitgestellt werden, wobei beliebige und mehrfache Kombinationen derartiger Realisierungen auftreten können. In a conventional manner, a hardware is created in Test facilities tested. Again, this will be Testbenches are required, but some of them are different Expressions as designed for the simulation Testbenches. These tests are performed using a So-called test logic, which in the hardware of the testing circuit device is integrated, the provided Circuit device introduced in so-called "testers" and be verified by means of the test facilities. A Test logic can be in the form of scan paths and Scan chains (scan path, boundary scan), built-in logic for Self-tests (BIST = "Built in Selftest"), test application Controllers, etc. are provided, with any and multiple combinations of such realizations occur can.

In nachteiliger Weise berücksichtigen herkömmliche Verfahren zum Simulieren von Schaltungseinheiten die Komponenten und Funktionalitäten dieser Testlogik nicht oder nur sehr eingeschränkt. Weiterhin findet in nachteiliger Weise keine allgemeine standardisierte funktionale Verifikation einer Testlogik im Zusammenhang mit einer regulären Testbench im Sinne einer Simulation statt. Während der Tests in den Testeinrichtungen wird die Korrektheit der Testlogik hingegen unzweckmäßigerweise bereits als vorgegeben angenommen und nicht weiter verifiziert. Disadvantageously consider conventional methods the components and to simulate circuit units Functionalities of this test logic not or only very much limited. Furthermore, none is found disadvantageously general standardized functional verification of a Test logic in the sense of a regular test bench a simulation instead. During the tests in the The correctness of the test logic, however, becomes test equipment inappropriately already assumed as given and not further Verified.

Bei Verfahren zum Verifizieren einer zu verifizierenden Schaltungseinheit ist es daher derzeit nach dem Stand der Technik üblich, für eine funktionelle Verifikation zwei unterschiedliche, getrennte Testbenches für ein Testen in einer Testeinrichtung und ein Simulieren von Modellen zu verwenden. Das Verhalten von Testlogik wird in nachteiliger Weise erst bei einem Testen in einer Testeinrichtung berücksichtigt, wobei das Verhalten nicht selbst verifiziert wird, sondern lediglich einer Vereinfachung der Verfikation der bereitgestellten Schaltungslogik dient, indem der Test in einer Testeinrichtung unterstützt wird. In methods of verifying one to be verified Circuit unit, it is therefore currently according to the state of the Technology common, for a functional verification two different, separate test benches for testing in one Test facility and a simulation of models to use. The behavior of test logic becomes disadvantageous first taken into account when testing in a test facility, whereby the behavior is not verified itself, but just a simplification of the verification of the Circuit logic provided by the test in a Test facility is supported.

Weiterhin ist es unzweckmäßig, dass zwischen den beiden unterschiedlichen, getrennten Testbenches keinerlei Kommunikation bzw. kein Datenaustausch bereitgestellt und/oder unterstützt wird. Furthermore, it is inappropriate that between the two different, separate test benches Communication or no data exchange provided and / or is supported.

Somit ist es ein Nachteil herkömmlicher Verfahren zum Simulieren einer zu verifizierenden Schaltungseinheit, dass in Vorrichtungen zur Simulation einer zu verifizierenden Schaltungseinheit nach dem Stand der Technik eine Verifikation einer Testlogik nicht durchgeführt wird. Hierbei sei darauf hingewiesen, dass eine Testlogik, welche zudem in einer zu verifizierenden Schaltungseinheit integriert ist, ebenso fehlerhaft sein kann, wie die Schaltungslogik der zu verifizierenden Schaltungseinheit selbst. Thus, it is a disadvantage of conventional methods for Simulate a circuit unit to be verified that in Devices for simulating a to be verified Circuit unit according to the prior art verification test logic is not performed. Here be on it pointed out that a test logic, which is also in a too verifying circuit unit is integrated, as well can be faulty, such as the circuit logic of the verifying circuit unit itself.

Fig. 3 zeigt ein herkömmliches Verfahren zum Verifizieren einer zu verifizierenden Schaltungseinheit 101 mittels eines in einem Steuerelement 104 abgelegten Testprogramms. Wie in Fig. 3 gezeigt, ist das Steuerelement 104, welches ein spezifisches Testprogramm enthält, an den Testbench-Controller 103 angebunden, wobei ein Controller-Datenstrom 114 von dem Steuerelement 104 zu dem Testbench-Controller 103 übermittelt wird. FIG. 3 shows a conventional method for verifying a circuit unit 101 to be verified by means of a test program stored in a control element 104 . As shown in FIG. 3, the control element 104 , which contains a specific test program, is connected to the test bench controller 103 , a controller data stream 114 being transmitted from the control element 104 to the test bench controller 103 .

Ein üblicher Anschluss von Testbenchelementen 102a-102n erfolgt in herkömmlicher Weise mittels Steuerdatenströmen 111a-111n. A common terminal of testbench elements 102 a-102 n carried out in a conventional manner by means of control data streams 111a-111n.

Es sei darauf hingewiesen, dass ein oder mehrere Testbenchelemente 102a, . . . 102i, . . . 102n vorhanden sein können, wobei i einen Laufindex darstellt. It should be noted that one or more test bench elements 102 a,. , , 102 i. , , 102 n can be present, where i represents a running index.

Beispielhaft sind in Fig. 3 fünf unterschiedliche Testbenchelemente dargestellt, wobei das Testbenchelement 102a beispielsweise einer seriellen Schnittstelle entspricht, die Daten mittels eines seriellen Testdatenstroms (verdeutlicht durch eine einzelne Linie in Fig. 3) mit der zu verifizierenden Schaltungseinheit 101 austauscht. Three different test bench elements are shown by way of example in FIG. 3, the test bench element 102 a corresponding, for example, to a serial interface that exchanges data with the circuit unit 101 to be verified by means of a serial test data stream (illustrated by a single line in FIG. 3).

Als weiteres Beispiel ist das Testbenchelement 102n als eine parallele Schnittstelle dargestellt, die Testdaten mit der zu verifizierenden Schaltungseinheit 101 mittels eines parallelen Testdatenstroms (verdeutlicht durch drei Linien in Fig. 3) austauscht. As a further example, the test bench element 102 n is shown as a parallel interface, which exchanges test data with the circuit unit 101 to be verified by means of a parallel test data stream (illustrated by three lines in FIG. 3).

In ähnlicher Weise erfolgt ein Datenaustausch zwischen den übrigen Testbenchelementen und der zu verifizierenden Schaltungseinheit 101, wobei spezifizierte Datenströme (nicht gezeigt) ausgetauscht werden. Beispielhaft sind in Fig. 3 fünf Testbenchelemente 102a, 102b, 102i, 102i + 1 und 102n dargestellt, es können jedoch weniger oder mehr Testbenchelemente bereitgestellt werden. In a similar manner, data exchange takes place between the remaining test bench elements and the circuit unit 101 to be verified, with specified data streams (not shown) being exchanged. For example, five test bench elements 102 a, 102 b, 102 i, 102 i + 1 and 102n are shown in FIG. 3, but fewer or more test bench elements can be provided.

Es ist klar erkennbar, dass die Anzahl der Steuerdatenströme 111a, . . . 111i, (i = Laufindex), . . . ihn der Anzahl von Testbenchelementen 102a-102n entsprechen muss. It can be clearly seen that the number of control data streams 111 a,. , , 111 i, (i = running index),. , , it must correspond to the number of test bench elements 102 a- 102 n.

Es ist somit eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Simulieren einer zu verifizierenden Schaltungseinheit bereitzustellen, bei dem eine entsprechende Testlogik, die in der zu verifizierenden Schaltungseinheit integriert sein kann, gemeinsam mit einer Schaltungslogik der zu verifizierenden Schaltungseinheit simulierbar bzw. verifizierbar ist. It is therefore an object of the present invention Process for simulating a to be verified Provide circuit unit in which a corresponding Test logic in the circuit unit to be verified can be integrated, together with a circuit logic of the verifying circuit unit can be simulated or is verifiable.

Diese Aufgabe wird erfindungsgemäß durch das im Patentanspruch 1 angegebene Verfahren zum Simulieren einer zu verifizierenden Schaltungseinheit und eine Vorrichtung mit den Merkmalen des Patentanspruchs 10 gelöst. Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen. This object is achieved by the im Claim 1 specified method for simulating a verifying circuit unit and a device with the Features of claim 10 solved. Further Embodiments of the invention result from the subclaims.

Ein wesentlicher Gedanke der Erfindung besteht darin, dass entsprechende Informationen über eine Testlogik bereits in eine Simulation eingebunden werden. Hierbei kann eine Informations- und Verhaltens-Modellierung in ein Testbenchelement und/oder in eine Testbenchelementschale integriert werden, wobei die Steuerung des entsprechenden Testbenchelements und/oder der entsprechenden Testbenchelementschale auf vielfältige Weise erfolgen kann. An essential idea of the invention is that corresponding information about a test logic already in a simulation can be integrated. Here, a Information and behavior modeling in a test bench element and / or integrated into a test bench element shell, the control of the corresponding test bench element and / or the corresponding test bench element shell can be done in many different ways.

Ein Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass eine Testlogik zusammen mit einer Schaltungslogik der zu verifizierenden Schaltungseinheit selbst verifizierbar ist. Weiterhin ist es nützlich, dass ein Einsatz einer durchgängigen Testbench ermöglicht wird, d. h. es müssen nicht mehr unterschiedliche Testbenches für Simulation und Test erstellt werden. An advantage of the method according to the invention is that that a test logic together with a circuit logic of the verifying circuit unit itself is verifiable. It is also useful to use a end-to-end test bench is enabled, d. H. it no longer need different test benches for simulation and test created become.

In vorteilhafter Weise wird eine Testbench von der Simulation bis hin zum Testen in einer Testeinrichtung einsetzbar. A test bench from the simulation is advantageous right up to testing in a test facility.

Das erfindungsgemäße Verfahren zum Simulieren einer zu verifizierenden Schaltungseinheit weist im Wesentlichen die folgenden Schritte auf:

a) Anschließen der zu verifizierenden Schaltungseinheit an mindestens ein Testbenchelement über mindestens eine Testlogikverifikationsschale und/oder ein Testlogikverifikationselement, welches durch mindestens ein Testbenchelement bereitgestellt wird;
b) Zuführen mindestens eines Steuerdatenstroms von einem Testbench-Controller zu der zu verifizierenden Schaltungseinheit über die entsprechenden Testbenchelemente und die mindestens eine Testlogikverifikationsschale oder das mindestens eine Testlogikverifikationselement;
c) Verifizieren der in der zu verifizierenden Schaltungseinheit integrierten Testlogik mit Testsignalen bzw. Testsignalverläufen über das mindestens eine Testlogikverifikationselement und/oder die Testlogikverifikationsschale; und
d) Simulieren der zu verifizierenden Schaltungseinheit bei verifizierter Testlogik, wobei Testsignale von dem mindestens einen Testbenchelement an die zu verifizierende Schaltungseinheit angelegt werden.

The method according to the invention for simulating a circuit unit to be verified essentially has the following steps:

a) connecting the circuit unit to be verified to at least one test bench element via at least one test logic verification shell and / or a test logic verification element which is provided by at least one test bench element;
b) supplying at least one control data stream from a test bench controller to the circuit unit to be verified via the corresponding test bench elements and the at least one test logic verification shell or the at least one test logic verification element;
c) verifying the test logic integrated in the circuit unit to be verified with test signals or test signal profiles via the at least one test logic verification element and / or the test logic verification shell; and
d) Simulating the circuit unit to be verified with verified test logic, test signals being applied by the at least one test bench element to the circuit unit to be verified.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung. There are advantageous ones in the subclaims Developments and improvements to the subject of Invention.

Gemäß einer bevorzugten Weiterbildung der vorliegenden Erfindung wird in der Testlogikverifikationsschale eine durch ein Modusumschaltsignal gesteuerte Umschaltung zwischen einem Simulationsmodus für die Testlogik (Testmodus bzw. Testlogikmodus) und einem Simulationsmodus für die Schaltungslogik (Schaltungsmodus bzw. Normalbetriebmodus) bereitgestellt. According to a preferred development of the present Invention is one by one in the test logic verification shell Mode switching signal controlled switching between one Simulation mode for the test logic (test mode or Test logic mode) and a simulation mode for the circuit logic (Switching mode or normal operating mode) provided.

Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird die mindestens eine Testlogikverifikationsschale und/oder das mindestens eine Testlogikverifikationselement mittels einer textbasierten Beschreibung durch mindestens ein Textelement der Testlogik erzeugt. According to a further preferred development of the present invention is the at least one Test logic verification shell and / or the at least one Test logic verification element by means of a text-based description generates at least one text element of the test logic.

Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird die mindestens eine Testlogikverifikationsschale und/oder das mindestens eine Testlogikverifikationselement mittels einer tabellenbasierten Beschreibung durch mindestens ein Tabellenelement der Testlogik erzeugt. According to yet another preferred development of the present invention is the at least one Test logic verification shell and / or the at least one Test logic verification element using a table-based description generated by at least one table element of the test logic.

Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird aus der textbasierten und/oder der tabellenbasierten Beschreibung der Testlogik eine automatische Erzeugung der mindestens einen Testlogikverifikationsschale mittels eines Schalengenerators und/oder des mindestens einen Testlogikverifikationselements mittels eines Elementgenerators bereitgestellt. According to yet another preferred development of the present invention is derived from the text-based and / or the table-based description of the test logic automatic generation of at least one Test logic verification shell using a shell generator and / or the at least one test logic verification element by means of a Element generator provided.

Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird eine Testlogik zum Initialisieren der zu verifizierenden Schaltungseinheit bereitgestellt, wodurch sich der Vorteil ergibt, dass die zu verifizierende Schaltungseinheit in einen vorgebbaren Ausgangszustand gesetzt werden kann. Hierbei können bevorzugtermaßen während einer Simulation z. B. Zustände gewechselt werden, spezielle Simulationen für Grenzfälle zielgerichtet bereitgestellt werden, und schwer überprüfbare Operationen eingestellt werden. Eine Initialisierung kann beispielsweise durch ein zusätzliches Testbenchelement bereitgestellt werden. According to yet another preferred development of the present invention provides test logic for initialization the circuit unit to be verified is provided, which gives the advantage that the to be verified Circuit unit in a predeterminable initial state can be set. This can preferably during a simulation z. B. states are changed, special Targeted simulations for borderline cases are provided operations that are difficult to verify become. An initialization can be done, for example, by a additional test bench element can be provided.

Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird eine Testlogik zum Initialisieren des mindestens einen Testbenchelements bereitgestellt wird. In vorteilhafter Weise werden Abtastketten, bzw. allgemein eine Logik, in mindestens ein Testbenchelement integriert, wodurch eine Initialisierung des Testbenchelements mit vorgebbaren Werten, eine Übergabe erforderlicher Simulationssignale, etc. ermöglicht werden. According to yet another preferred development of the present invention provides test logic for initialization of the at least one test bench element is provided. Advantageously, scan chains, or in general logic integrated in at least one test bench element, whereby an initialization of the test bench element with predeterminable values, a transfer necessary Simulation signals, etc. are made possible.

Die erfindungsgemäße Vorrichtung zur Simulation einer zu verifizierenden Schaltungseinheit weist weiterhin auf:

a) eine zu verifizierende Schaltungseinheit, welche an mindestens ein Testbenchelement anschließbar ist;
b) mindestens eine Testlogikverifikationsschale und/oder mindestens ein Testlogikverifikationselement;
c) mindestens ein Testbenchelement;
d) einen Schalengenerator zur Erzeugung der mindestens einen Testlogikverifikationsschale und/oder einen Elementgenerator zur Erzeugung des mindestens einen Testlogikverifikationselements aus Textelementen und/oder Tabellenelementen; und
e) einen Testbench-Controller zur Zuführung von mindestens einem Steuerdatenstrom zu dem mindestens einen Testbenchelement und zu der mindestens einen Testlogikverifikationsschale und/oder dem mindestens einen Testlogikverifikationselement.

The device according to the invention for simulating a circuit unit to be verified furthermore has:

a) a circuit unit to be verified, which can be connected to at least one test bench element;
b) at least one test logic verification shell and / or at least one test logic verification element;
c) at least one test bench element;
d) a shell generator for generating the at least one test logic verification shell and / or an element generator for generating the at least one test logic verification element from text elements and / or table elements; and
e) a test bench controller for supplying at least one control data stream to the at least one test bench element and to the at least one test logic verification shell and / or the at least one test logic verification element.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert. Embodiments of the invention are in the drawings shown and in the description below explained.

In den Zeichnungen zeigen: The drawings show:

Fig. 1 eine Vorrichtung zur Simulation einer zu verifizierenden Schaltungseinheit gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; Fig. 1 shows a device for simulation of a circuit to be verified unit according to an embodiment of the present invention;

Fig. 1a eine Vorrichtung zur Simulation einer zu verifizierenden Schaltungseinheit gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung; FIG. 1a is a device for simulation of a circuit to be verified unit according to another embodiment of the present invention;

Fig. 2 ein Ablaufdiagramm zur Erzeugung einer Testlogikverifikationsschale und oder eines Testlogikverifikationselements aus Textelementen und/oder Tabellenelementen unter Verwendung eines Schalengenerators gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und 2 is a flow diagram for generating a test logic verification shell and or a test logic verification element of text elements and / or table elements using a shell generator according to a preferred embodiment of the present invention. and

Fig. 3 eine herkömmliche Vorrichtung zur Simulation einer zu verifizierenden Schaltungseinheit. Fig. 3 shows a conventional device for simulating a circuit unit to be verified.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte. In the figures, the same reference symbols designate the same or functionally identical components or steps.

In der in Fig. 1 veranschaulichten Vorrichtung zur Simulation einer zu verifizierenden Schaltungseinheit 101 ist zunächst ein Testbench-Controller 103 gezeigt, welcher mit einem Steuerdatenstrom 111a-111n einzelne Testbenchelemente 102a-102n anspricht, wie bereits unter Bezugnahme auf Figur erläutert. Erfindungsgemäß wird eine Testlogikverifikationsschale 105 über ein Modusumschaltsignal 107 angesprochen. Der Testbench-Controller 103 erhält einen Controller-Datenstrom 114 über ein Steuerelement 104, welches als seine Datei und oder eine Datenstruktur ausgebildet sein kann. Beispielhaft ist die Testlogikverifikationsschale 105 zwischen den ersten beiden Testbenchelementen 102a und 102b und der zu verifizierenden Schaltungseinheit 101 angeordnet. Ein paralleler Testdatenstrom 113 verdeutlicht, dass weiterhin Testbenchelemente, hier das Testbenchelement 102n Daten direkt mit der zu verifizierenden Schaltungseinheit 101 austauschen können. In the device for simulating a circuit unit 101 to be verified, which is illustrated in FIG. 1, a test bench controller 103 is shown first, which addresses individual test bench elements 102 a 102 n with a control data stream 111 a- 111 n, as already explained with reference to FIG. According to the invention, a test logic verification shell 105 is addressed via a mode switch signal 107 . The testbench controller 103 receives a controller data stream 114 via a control element 104 , which can be designed as its file and or a data structure. As an example, the test logic verification shell 105 is arranged between the first two test bench elements 102 a and 102 b and the circuit unit 101 to be verified. A parallel test data stream 113 clarifies that test bench elements, here the test bench element 102 n, can also exchange data directly with the circuit unit 101 to be verified.

Die zusätzlich eingeführte Testlogikverifikationsschale 105 implementiert die Funktionalität zur Verifikation einer Testlogik zusammen mit einer Schaltungslogik. Beispielsweise kann die Testlogikverifikationsschale 105 derart ausgeprägt sein, dass sie einen BIST ("Built in Selftest", eingebauter Selbsttest) verifiziert. Weiterhin kann die Testlogikverifikationsschale in einer weiteren Ausprägung zwischen einem Testlogikmodus und einem Normalbetriebmodus oder Schaltungsmodus, bei welchem Simulationen zur Verifikation der zu verifizierenden Schaltungseinheit durchgeführt werden, unterscheiden. Die Umschaltung zwischen einem Testlogikmodus und einem Normalbetriebmodus wird durch den Testbench-Controller 103 gesteuert, der ein Modusumschaltsignal 107 zu der Testlogikverifikationsschale 105 ausgibt. The additionally introduced test logic verification shell 105 implements the functionality for verifying a test logic together with a circuit logic. For example, the test logic verification shell 105 can be designed in such a way that it verifies a BIST ("Built in Self Test"). In a further form, the test logic verification shell can further differentiate between a test logic mode and a normal operating mode or circuit mode, in which simulations are carried out to verify the circuit unit to be verified. The switchover between a test logic mode and a normal operating mode is controlled by the test bench controller 103 , which outputs a mode switchover signal 107 to the test logic verification shell 105 .

Es sei darauf hingewiesen, dass die Testlogikverifikationsschale 105 nicht auf eine Verifikation einer BIST-Testlogik beschränkt ist, sondern dass beliebig viele Testlogiken der verschiedensten Ausprägungen ansteuerbar und bedienbar sind. Weiterhin kann eine zu verifizierende Schaltungseinheit 101 prinzipiell von beliebig vielen (Testlogikverifikations-)Schalen und/oder Testlogikverifikationselementen 105a (Fig. 1a) unterschiedlicher Ausprägungen zur Verifikation einer Testlogik umgeben sein. Die Testlogikverifikationsschale 105 stellt, wie in Fig. 1 beispielhaft veranschaulicht, eine Ansteuerung sowohl der Testlogik 106 als auch der Schaltungslogik 108 bereit, wobei die Schaltungslogik 108 zumindest teilweise, aber in verschiedenen Ausprägungen auch vollständig, von der Testlogik 106 umgeben ist. It should be pointed out that the test logic verification shell 105 is not limited to a verification of a BIST test logic, but that any number of test logics of the most varied types can be controlled and operated. Furthermore, a circuit unit 101 to be verified can in principle be surrounded by any number of (test logic verification) shells and / or test logic verification elements 105 a ( FIG. 1a) of different types for verification of a test logic. As illustrated by way of example in FIG. 1, the test logic verification shell 105 provides control of both the test logic 106 and the circuit logic 108 , the circuit logic 108 being at least partially, but also in various forms, completely surrounded by the test logic 106 .

Fig. 1a zeigt eine Vorrichtung zur Simulation einer zu verifizierenden Schaltungseinheit gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Um eine überlappende Beschreibun zu vermeiden, werden im folgenden nur die von der Fig. 1 verschiedenen Komponenten erläutert. Fig. 1a shows a device for simulation of a circuit to be verified unit according to another preferred embodiment of the present invention. In order to avoid an overlapping description, only the components different from FIG. 1 are explained below.

Ein Taktgenerator 116 stellt den Testbenchelementen 102b-102n sowie einem zusätzlich eingefügten Testlogikverifikationselement 105a Taktsignale bereit. Das Testlogikverifikationselement 105a übernimmt in dem in Fig. 1a gezeigten Ausführungsbeispiel die Funktionen der unter Bezugnahme auf Fig. 1 beschriebenen Testlogikverifikationsschale 105 teilweise oder vollständig. Ein Selbsttest-Generator 117 ist in dem mindestens einen Testlogikverifikationselement 105a zur Ausführung von Selbsttests bereitgestellt. A clock generator 116 provides the test bench elements 102 b- 102 n and an additionally inserted test logic verification element 105 a with clock signals. The test logic verification element 105 a takes over in the state shown in Fig. 1a embodiment, the functions of the test logic verification tray 105 described with reference to FIG. 1, partially or completely. A self-test generator 117 is provided in the at least one test logic verification element 105 a for executing self-tests.

Fig. 2 zeigt ein Ablaufdiagramm, welches eine Erzeugung einer Testlogikverifikationsschale 105 mittels eines Schalengenerators 109 bzw. eine Erzeugung eines Testlogikverifikationselements 105a mittels eines Elementgenerators 109a verdeutlicht. Zu diesem Zweck werden dem Schalengenerator 109 bzw. dem Elementgenerator 109a entweder ein Textelement 110 oder ein Tabellenelement 115 oder beide Elemente zugeführt. Fig. 2 shows a flow diagram of a test logic verification element a illustrates a generation of a test logic verification shell 105 by means of a generator shell 109 and generation 105 by means of an element generator 109 a. For this purpose, either a text element 110 or a table element 115 or both elements are fed to the shell generator 109 or the element generator 109 a.

In vorteilhafter Weise kann der Schalengenerator 109 bzw. der Elementgenerator 109a eine automatische Erzeugung der mindestens einen Testlogikverifikationsschale 105 bzw. des mindestens einen Testlogikverifikationselements 105a bereitstellen. Das Tabellenelement 115 enthält eine tabellenbasierte Beschreibung der Testlogik 106, während das Textelement 110 eine textbasierte Beschreibung der Testlogik 106 enthält. Somit kann eine Testlogikverifikationsschale 105 bzw. das Testlogikverifikationselement 105a sowohl durch eine textbasierte Beschreibung als auch durch eine tabellenbasierte Beschreibung einer Testlogik bereitgestellt werden. Advantageously, the shell generator 109 or the element generator 109 a can automatically generate the at least one test logic verification shell 105 or the at least one test logic verification element 105 a. Table element 115 contains a table-based description of test logic 106 , while text element 110 contains a text-based description of test logic 106 . A test logic verification shell 105 or the test logic verification element 105 a can thus be provided both by a text-based description and by a table-based description of a test logic.

Weiterhin ist es vorteilhaft, dass eine einzige Testumgebung für eine dynamische, gemischte Verifikation sowohl der Funktionalität des Schaltungsentwurfs bzw. der Schaltungslogik, als auch der Testlogik bereitgestellt wird. It is also advantageous to have a single test environment for dynamic, mixed verification of both Functionality of the circuit design or circuit logic, as well as the test logic is provided.

Es sei darauf hingewiesen, dass sich die Bezeichnung Testlogik unter anderem auf Boundary-Scan-Tests, BISTs (Built in Selftests), Memory-BISTs, Scan-Paths, PLL-Tests und TAP- Controller, sowia auf jede weitere Logik bezieht, welche in der zu verifizierenden Schaltungseinheit integriert ist und dazu dient, die Funktionalität des Schaltungsentwurfs zu überprüfen. It should be noted that the name Test logic including boundary scan tests, BISTs (Built in Selftests), memory BISTs, scan paths, PLL tests and TAP Controller, as well as any other logic that relates to the circuit unit to be verified is integrated and serves to add functionality to the circuit design check.

Bezüglich der in Fig. 3 dargestellten, herkömmlichen Vorrichtung zur Simulation einer zu verifizierenden Schaltungseinheit wird auf die Beschreibungseinleitung verwiesen. With regard to the conventional device for simulating a circuit unit to be verified, which is shown in FIG. 3, reference is made to the introduction to the description.

Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar. Bezugszeichenliste In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
101 Zu verifizierende Schaltungseinheit
102a, . . . 102i, . . . 102n Testbenchelemente (i = Laufindex)
103 Testbench-Controller
104 Steuerelement
105 Testlogikverifikationsschale
105a Testlogikverifikationselement
106 Testlogik
107 Modusumschaltsignal
108 Schaltungslogik
109 Schalengenerator
109a Elementgenerator
110 Textelement
111a, . . . 111i, . . .111n Steuerdatenstrom (i = Laufindex)
112 Serieller Testdatenstrom
113 Paralleler Testdatenstrom
114 Controller-Datenstrom
115 Tabellenelement
116 Taktgenerator
117 Selbsttest-Generator
Although the present invention has been described above on the basis of preferred exemplary embodiments, it is not restricted thereto, but rather can be modified in many ways. List of Reference Numerals In the figures, like reference numerals designate the same or functionally identical components or steps.
101 Circuit unit to be verified
102 a ,. , , 102 i. , , 102 n test bench elements (i = running index)
103 Testbench controller
104 control
105 test logic verification shell
105 a Test logic verification element
106 test logic
107 Mode switching signal
108 circuit logic
109 shell generator
109 a element generator
110 text element
111 a ,. , , 111 i,. , , 111 n control data stream (i = running index)
112 Serial test data stream
113 Parallel test data stream
114 Controller data stream
115 table element
116 clock generator
117 Self-test generator

Claims

1. A method for simulating a circuit unit ( 101 ) to be verified, in which a test logic ( 106 ) integrated in the circuit unit ( 101 ) to be verified can be verified, with the steps:

a) connecting the circuit unit ( 101 ) to be verified to at least one test bench element ( 102 a- 102 n) via at least one test logic verification shell ( 105 ) and / or introducing at least one test logic verification element ( 105 a);

b) supplying at least one control data stream ( 111 a- 111 n) from a test bench controller ( 103 ) to the corresponding test bench elements ( 102 a- 102 n) and to the at least one test logic verification shell ( 105 ) and / or to the at least one test logic verification element ( 105 a);

c) verifying the test logic ( 106 ) integrated in the circuit unit ( 101 ) to be verified with test signals via the test logic verification shell ( 105 ) and / or the at least one test logic verification element ( 105 a); and

d) simulating the circuit unit ( 101 ) to be verified with verified test logic ( 106 ), test signals being applied by the at least one test bench element ( 102 a- 102 n) to the circuit unit ( 101 ) to be verified.

2. The method according to claim 1, characterized in that a switchover between a test logic mode and a normal operating mode is provided in the test logic verification shell ( 105 ) controlled by a mode switchover signal ( 107 ).

3. The method according to claim 1, characterized in that the at least one test logic verification shell ( 105 ) and / or the at least one test logic verification element ( 105 a) is generated by means of a text-based description by at least one text element ( 110 ) of the test logic ( 106 ).

4. The method according to claims 1 and 3, characterized in that the at least one test logic verification shell ( 105 ) and / or the at least one test logic verification element ( 105 a) is generated by means of a table-based description by at least one table element (115) of the test logic ( 106 ) ,

5. The method according to claims 1, 3 and 4, characterized in that from the text-based and / or the table-based description of the test logic ( 106 ) an automatic generation of the at least one test logic verification shell ( 105 ) by means of a shell generator ( 109 ) and / or at least one test logic verification element ( 105 a) is provided by means of an element generator ( 109 a).

6. The method according to claim 1, characterized in that the test logic (106) of which is provided to be verified circuit unit (101) prior to and during a simulation for verifying circuit unit (101) for initializing.

7. The method according to claims 1 and 6, characterized in that the test logic ( 106 ) of the circuit unit to be verified ( 101 ) for initializing the circuit unit to be verified ( 101 ) by means of the at least one test logic verification shell ( 105 ) and / or the at least one test logic verification element ( 105 a) is provided.

8. The method according to claim 1, characterized in that a test logic is integrated in the at least one test bench element ( 102 a- 102 n).

9. The method according to claims 1 and 8, characterized in that in the at least one test bench element (102 a-102 n) integrated test logic is provided for initializing the at least one test bench member (102 n 102 a-).

10. Device for simulating a circuit unit ( 101 ) to be verified, in which a test logic ( 106 ) integrated in the circuit unit ( 101 ) to be verified can be verified, with:

a) a circuit unit ( 101 ) to be verified, which can be connected to at least one test bench element ( 102 a- 102 n);

b) at least one test logic verification shell ( 105 ) and / or at least one test logic verification element ( 105 a);

c) at least one test bench element ( 102 a- 102 n);

d) a shell generator ( 109 ) for generating the at least one test logic verification shell ( 105 ) and / or an element generator ( 109 a) for generating the at least one test logic verification element ( 105 a) from text elements ( 110 ) and / or table elements (115); and

e) a test bench controller ( 103 ) for supplying at least one control data stream ( 111 a- 111 n) to the circuit unit ( 101 ) to be verified via the at least one test bench element ( 102 a- 102 n) and the at least one test logic verification shell ( 105 ) and / or via the at least one test logic verification element ( 105 a).

11. Device for simulating a circuit unit ( 101 ) to be verified according to claim 10, characterized in that at least one test bench element ( 102 a- 102 n) is available for initialization by means of the test logic ( 106 ).

12. The device for simulating a circuit unit ( 101 ) to be verified according to claim 10, characterized in that the at least one test logic verification shell ( 105 ) and / or the at least one test logic verification element ( 105 a) have integrated test logic.