DE10119144C1 - Verfahren zum Testen von Halbleiter-Speicherbausteinen - Google Patents

Verfahren zum Testen von Halbleiter-Speicherbausteinen

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    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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    • G11C29/40Response verification devices using compression techniques

Abstract

Die Erfindung betrifft ein Verfahren zum Testen von Halbleiter-Speicherbausteinen, in welchen Daten in Bänken mit adressierbarer, Zeilen und Spalten enthaltenden Matrixstruktur gespeichert werden, bei dem Fehleradressen von Fehlerstellen in den Bänken in komprimierter Form zu einer externen Testvorrichtung übertragen werden. Erfindungsgemäß ist vorgesehen, dass die Zeilen bzw. die Spalten in Bereiche unterteilt werden, dass die im jeweiligen Bereich auftretenden Fehler zeilen- bzw. spaltenweise gezählt werden, dass die Fehleranzahl in jedem Bereich zeilen- bzw. spaltenweise mit einem Schwellenwert verglichen wird, und dass die Vergleichsergebnisse als Zusatzinformation zeilen- bzw. spaltenweise zusammen mit den Fehleradressen an die Testvorrichtung übertragen werden.

Description

Die Erfindung betrifft ein Verfahren zum Testen von Halb­ leiter-Speicherbausteinen, in welchen Daten in Bänken mit adressierbarer, Zeilen und Spalten enthaltenden Matrix­ struktur gespeichert werden, bei dem Fehleradressen von Feh­ lerstellen in den Bänken in komprimierter Form zu einer externen Testvorrichtung übertragen werden.

Aufgrund ihres Herstellungsprozesses ist bislang nicht zu vermeiden, dass Halbleiterspeicherbausteine in ihren Spei­ cherbereichen Fehlerstellen aufweisen. Diese Fehlerstellen sind in Fehleradressen matrixartig in Zeilen und Spalten organisierten Speicher-Bänke lokalisiert. Vor Freigabe eines Speicherbausteins erfolgt nach dessen Herstellung ein Test, ein sog. Selbsttest. Dieser Selbsttest sieht eine externe Testvorrichtung vor, die über eine Datenübertragungsleitung mit einem Speicherbaustein verbunden ist und die im Laufe des Selbsttests mit den aufgefundenen Fehleradressen beaufschlagt wird. Um den Aufwand beim Testen apparativ so gering wie mög­ lich zu halten, besteht die Bestrebung, zum Testen möglichst wenig Testkanäle zu verwenden, d. h. eine möglichst geringe Anzahl an Leitungsverbindungen zwischen dem zu testenden Speicherbaustein und der externen Testvorrichtung. Bei dem in Rede stehenden Selbsttest-Verfahren werden deshalb aufgefun­ dene Fehleradressen in komprimierter Form zur Testvorrichtung übertragen. Problematisch ist hierbei, dass bei sehr starker Kompression so viel Information verloren geht, dass keine Rückschlüsse mehr auf die Art der Fehler, beispielsweise Cluster-Fehler, gezogen werden können. Mangels dieser Rück­ schlüsse gestaltet sich eine Reparatur von Fehleradressen problematisch. Im Rahmen dieser Reparatur ist vorgesehen, die Fehleradressen durch Ersatzadressen zu ersetzen. Dieser Problematik wurde bislang entgegengewirkt, indem eine weniger starke Kompression eingesetzt wurde, oder indem sämtliche Daten zur Testvorrichtung übertragen werden, in welchem sie zu einem Bitfehlerverzeichnis, einer sogenannten Bitfail-Map zusammengesetzt werden. Ein weiterer Ansatz zur Überwindung des genannten Problems besteht darin, dass beim Test einer Zeile oder einer Spalte die auftretenden fehlerhaften Adres­ sen bis zu einer einstellbaren Anzahl angesammelt werden. So­ bald diese Anzahl fehlerhafter Adressen überschritten ist, wird der Testvorrichtung ein Zwangsreparaturbefehl, ein soge­ nanntes Must-Repair mitgeteilt. Falls die Anzahl fehlerhafter Adressen nicht überschritten ist, werden dann die angesammel­ ten Fehleradressen seriell zur Testvorrichtung übertragen. Die Übertragung zur Testvorrichtung erfolgt dabei, während bereits die nächste Zeile oder Spalte getestet wird.

Eine Aufgabe der Erfindung besteht darin, ein Verfahren zum Selbsttesten von Halbleiter-Speicherbausteinen der eingangs genannten Art zu schaffen, das unter Verwendung möglichst weniger Testerkanäle zuverlässig arbeitet und die Bandbreite der Testerkanäle gut nutzt.

Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen angegeben.

Die bisherige Vorgehensweise hat den Nachteil, dass, wenn zum Testen nur wenige Testkanäle zur Verfügung stehen, im Falle eines Must-Repairs die Fehleradressen in hochkomprimierter Form zum Tester übertragen werden müssen, dass die Gefahr besteht, dass Information verloren geht und deshalb keine Rückschlüsse mehr auf die Art der Fehler gemacht werden kann.

Aus der US 6,145,092 ist ein Verfahren zum Testen von Halbleiter-Speicherbausteinen bekannt, bei dem Daten in Bänken einer Matrixstruktur, die adressierbare Zeilen und Spalten enthält, gespeichert werden kann, da bei einem auftretenden Fehler zeilen- bzw. spaltenweise gezählt wird und wobei die Fehleranzahl zeilen- bzw. spaltenweise mit einem Schwellenwert verglichen wird und dann das Vergleichsergebnis an einen Tester übertragen wird. Aus der US 5,909,448 ist weiterhin ein Verfahren zum Testen von Halbleiter-Bausteinen bekannt, bei dem Fehleradressen von Fehlerstellen in Bänken in komprimierter Form zu einem externen Tester übertragen werden.

Demnach schafft die Erfindung mit anderen Worten ein Ver­ fahren zum Selbsttesten von Halbleiter-Speicherbausteinen unter komprimierter Bereitstellung der Fehleradressen der Übertragung zur Testvorrichtung mit einem im Vergleich zum Stand der Technik relativ geringen Kompressionsgrad, der dadurch erzielt wird, dass die Zeilen bzw. die Spalten in Bereiche unterteilt werden, wobei die im jeweiligen Bereich auftretenden Fehler zeilen- bzw. spaltenweise gezählt werden, wobei die Fehleranzahl in jedem Bereich zeilen- bzw. spalten­ weise mit einem Schwellenwert verglichen wird und wobei die Vergleichsergebnisse als Zusatzinformation zeilen- bzw. spal­ tenweise zusammen mit den Fehleradressen an die Testvor­ richtung übertragen werden.

Ein Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass für eine Fehleranalyse in der Testvorrichtung bislang nicht zur Verfügung stehende Daten in Gestalt von Zusatz­ information bereitstehen. Vorteilhaft ist ferner, dass zur Implementierung des erfindungsgemäßen Verfahrens ein relativ geringer Mehraufwand erforderlich ist. Dieser Mehraufwand er­ schöpft sich in zusätzlichen Latches für die Zusatzinforma­ tion sowie in einem Vergleicher und einem Zähler.

Schließlich besteht noch ein Vorteil der Erfindung darin, dass bei seiner Ausführung ein geringer bis überhaupt kein Daten-Overhead auftritt, weil im Fall eines Must-Repairs die verfügbare Testkanalbandbreite nicht voll ausgenutzt wird. Die verbleibende Bandbreite wird für die erfindungsgemäße Zu­ satzinformation benutzt.

Gemäß einer vorteilhaften Weiterbildung der Erfindung wird die Zusatzinformation in Gestalt der Vergleichsergebnisse in Form eines Bytes übertragen. Dieses zusätzliche Byte kann gegebenenfalls auch nur bei einem Must-Repair übertragen wer­ den, was den Vorteil erbringt, dass die maximale Bandbreite nicht überschritten wird.

Gemäß einer weiteren vorteilhaften Ausführungsform des erfin­ dungsgemäßen Verfahrens ist vorgesehen, dass dann Zusatz­ information erzeugt wird, wenn die Vergleichsergebnisse größer sind als oder gleich dem Schwellenwert.

Gemäß einer vorteilhaften Weiterbildung der Erfindung ist vorgesehen, dass die Zusatzinformation abhängig davon quali­ fiziert wird, ob Fehlerstellen in einem oder in mehreren der Bereiche enthalten sind, in welchem die Zeilen bzw. Spalten unterteilt sind. Auch diese qualifizierte Zusatzinformation wird bevorzugt in Gestalt eines Bytes übertragen.

Die Anzahl der Bereich in welche die Zeilen bzw. Spalten erfindungsgemäß unterteilt sind, um Zusatzinformation in Gestalt der Vergleichsergebnisse zwischen dem Schwellenwert und der Fehleranzahl zu gewinnen, ist im Rahmen der Erfindung ebensowenig begrenzt wie der Schwellenwert. Eine typische An­ zahl für die Bereiche und den Schwellenwert beträgt bei­ spielsweise 2, 4, 8, . . . Es ist jedoch durchaus auch eine ungerade Anzahl von Bereichen einsetzbar, wie etwa drei Bereiche.

Nachfolgend wird die Erfindung anhand der Zeichnung beispiel­ haft näher erläutert; die einzige Figur der Zeichnung zeigt schematisch eine Daten-Bank eines Halbleiter-Speicher­ bausteins.

Wie in der Figur gezeigt ist eine nicht näher bezeichnete Speicherbank matrixartig in neun Zeilen und elf Spalten unterteilt. Die Schnittstellen der Zeilen und Spalten legen Adressen fest. Fehlerhafte Adressen bzw. Fehleradressen sind mit Kreisen dargestellt. Demnach liegt eine Fehleradresse vor in <2,2<, d. h. am Schnittpunkt der zweiten Zeile mit der zweiten Spalte. Weitere Fehleradressen liegen in der vierten, der fünften und der neunten Zeile vor. In der vierten Zeile liegen drei Fehleradressen nebeneinander vor: <4,5<, <4,6<, <4,7<. In der fünften Zeile liegen vier Fehleradressen vor: <5,4<, <5,5<, <5,6<, <5,7<. Schließlich liegen in der neunten Zeile sechs Fehleradressen vor: <9,5<, <9,6<, <9,7<, <9,8<, <9,9<, <9,10<.

Ferner ist in der Figur mit MSB das Most Significant Bit bzw. das signifikanteste Bit und mit LSB ist das Least Significant Bit bzw. das am wenigsten signifikante Bit bezeichnet.

Erfindungsgemäß sind die Zeilen in Bereiche unterteilt. Im vorliegenden Fall in drei Bereiche, einen Bereich 0, einen Bereich 1 und einen Bereich 2. Der Bereich 0 umfasst die Spalten <0< bis <3<. Der Bereich 1 umfasst die Spalten <4< bis <7< und der Bereich 2 umfasst die Spalten <8< bis <11<.

Erfindungsgemäß werden die Zeilen im jeweiligen Bereich 0, 1 und 0, 1, 2 mit einem Schwellenwert verglichen, der im vor­ liegenden Fall 3 beträgt und die Vergleichsergebnisse werden als Zusatzinformation, bevorzugt hexadezimal kodiert zeilen­ weise zusammen mit den jeweiligen Fehleradressen an eine nicht gezeigte Testvorrichtung übertragen, die den Selbsttest des Halbleiter-Speicherbausteins durchführt.

Der Verfahrensablauf ist wie folgt: In der Zeile <0< liegt deine Fehleradresse vor. Der Vergleich mit dem Schwellenwert 3 ergibt deshalb die Zusatzinformation 0. Dasselbe gilt für die Zeile <1<. Auch hier lautet die Zusatzinformation 0.

In der Zeile <2< liegt die vorstehend genannte Fehleradresse vor. Weitere Fehleradressen liegen in dieser Zeile nicht vor, weshalb ein Vergleich dieser einen Fehleradresse mit dem Schwellenwert 3 wieder die Zusatzinformation 0 ergibt.

In der Zeile <3< liegt kein Zeilenfehler vor, weshalb die Zu­ satzinformation wiederum 0 ergibt.

In den Zeilen <4< bis <6< liegen jeweils mehrere Fehleradres­ sen vor. In der Zeile <4< liegen die vorstehend genannten drei Fehleradressen vor. Ein Vergleich mit dem Schwellenwert ergibt die hexadezimal kodierte Zusatzinformation 2. Dasselbe Ergebnis ergibt sich für die Zeile <5<, in welcher die vor­ stehend genannten vier Fehleradressen vorliegen, d. h., auch hier lautet das Vergleichsergebnis für die Zusatzinformation 2. In der Zeile <6< finden sich die vorstehend genannten drei Fehleradressen, was wiederum zu der Zusatzinformation 2 führt. Die Zusatzinformationen 2, 2, 2 in den Zeilen <4< bis <6< liegen jeweils im Bereich 1 und stellen insgesamt einen Cluster-Fehler dar. Hierbei handelt es sich um eine qualifi­ zierte Zusatzinformation, die zusammen mit den Fehleradressen an die Testvorrichtung übertragen wird.

In der Zeile <9< liegen insgesamt die vorstehend genannten sechs Adressenfehler vor, die jeweils in Gruppen von drei in den Bereich 1 und 2 fallen. Ein bereichsweiser Vergleich mit dem Schwellenwert ergibt zusammen die hexadezimal kodierte Zusatzinformation 3.

Die Zusatzinformation in Gestalt der Bytes 0, 2 und 3, wie vorstehend angeführt, wird zusammen mit den gefundenen Feh­ leradressen zur Testvorrichtung übertragen. Dies ist ins­ besondere dann von Vorteil, wenn ein Must-Repair gemeldet wird, weil beim Auftreten eines Must-Repairs die verfügbare Testkanalbandbreite nicht vollständig benutzt wird. Die verbleibende Bandbreite steht für die Zusatzinformation zur Verfügung.

Das vorstehend erläuterte Beispiel sieht eine Unterteilung der Zeilen in drei Bereiche vor. Alternativ hierzu können auch die Spalten in mehrere, beispielsweise drei Bereiche unterteilt sein und die byteweise Übertragung von Zusatzinformation erfolgt spaltenweise.

Claims (6)

1. Verfahren zum Testen von Halbleiter-Speicherbausteinen, in welchen Daten in Bänken mit adressierbarer, Zeilen und Spalten enthaltenden Matrixstruktur gespeichert werden, bei dem Fehleradressen von Fehlerstellen in den Bänken in kompri­ mierter Form zu einer externen Testvorrichtung übertragen werden, dadurch gekennzeichnet, dass die Zeilen bzw. die Spalten in Bereiche unterteilt werden, dass die im jeweiligen Bereich auftretenden Fehler zeilen- bzw. spaltenweise gezählt werden, dass die Fehleranzahl in jedem Bereich zeilen- bzw. spaltenweise mit einem Schwellen­ wert verglichen wird, und dass die Vergleichsergebnisse als Zusatzinformation zeilen- bzw. spaltenweise zusammen mit den Fehleradressen an die Testvorrichtung übertragen werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Schwellenwert größer als 1, bevorzugt 2 beträgt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich­ net, dass die Zusatzinformation vorzugsweise in Gestalt eines Bytes übertragen wird.
4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass Zusatzinformation erzeugt wird, wenn die Vergleichsergebnisse größer sind als oder gleich dem Schwel­ lenwert sind.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Zusatzinformation abhängig davon qualifiziert wird, ob Fehlerstellen in einem oder in mehreren Bereichen enthalten sind.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die qualifizierte Zusatzinformation vorzugsweise in Gestalt eines Bytes übertragen wird.
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