DE10044960B4 - Method for producing a power semiconductor component - Google Patents

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Abstract

Verfahren zur Herstellung eines Leistungshalbleiterbauelements bestehend aus einem Halbleiterkörper (4) eines ersten Leistungstyps mit zwei einander gegenüber liegenden Hauptoberflächen (1, 5), jeweils einem Bereich eines zweiten Leitungstyps (2, 6), der an die jeweiligen Hauptoberflächen (1, 5) angrenzt, sowie einer an dem Rand des Halbleiterkörpers (4) angeordneten Zone (11) des zweiten Leitungstyps, die die beiden Bereiche (2, 6) des zweiten Leitungstyps elektrisch leitend miteinander verbindet, bei dem mindestens eine durch ein nur von einer Hauptoberfläche (1 oder 5) ausgehendes Ätzverfahren mit basischem Medium V-förmige Grabenstruktur erzeugt wird und anschließend die am Rand des Halbleiterkörpers angeordnete Zone (11) durch einen Diffusionsprozess ausgehend von der V-förmigen Grabenstruktur gebildet wird.method for producing a power semiconductor component consisting of a semiconductor body (4) a first type of power with two opposing ones main surfaces (1, 5), in each case a region of a second conductivity type (2, 6), which adjoins the respective main surfaces (1, 5), as well as a zone (11) arranged on the edge of the semiconductor body (4) of the second conductivity type, the two areas (2, 6) of the second Conductor type electrically conductively connects, in which at least an etching process starting from only one major surface (1 or 5) with basic medium V-shaped Trench structure is generated and then arranged at the edge of the semiconductor body Zone (11) by a diffusion process from the V-shaped trench structure is formed.

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Figure 00000001

Description

Die Erfindung beschreibt ein Verfahren zur Herstellung eines beidseitig sperrenden Leistungshalbleiterbauelements. Derartige Halbleiterbauelemente sind beispielsweise Thyristoren. Die weiteren Ausführungen beziehen sich auf diesen Typ von Halbleiterbauelementen, sind allerdings analog auch auf andere beidseitig sperrende Halbleiterbauelement wie beispielhaft Bipolar- Transistoren mit isoliertem Gate (IGBT) anwendbar. Daher sind in allen Abbildungen nur die für die Erfindung bzw. die Erklärungen zum Stand der Technik notwendigen Element gezeichnet, dafür nicht relevante Elemente werden aus Gründen der Übersichtlichkeit weggelassen.The The invention describes a method for producing a double-sided blocking power semiconductor device. Such semiconductor devices are, for example, thyristors. The other versions are related to this type of semiconductor devices, however analogous to other blocking on both sides semiconductor device for example insulated gate bipolar transistors (IGBT) applicable. Therefore, in all figures, only those for the invention or the explanations drawn to the state of the art necessary element, but not relevant elements are made for reasons the clarity omitted.

Bei bidirektional sperrenden Leistungshalbleiterbauelementen mit wenigstens 2 sperrenden pn-Übergängen zählen zum Stand der Technik einerseits Bauelemente, bei denen das Ausgangsmaterial ein homogenes Halbleitermaterial ist und die pn- Übergänge von den Oberflächen aus eingebracht werden. Andererseits zählen dazu Bauelemente unter Verwendung von Epitaxialwafern, bei denen der Übergang Zwischen Substrat und Epitaxialschicht einen pn-Übergang bildet.at bidirectionally blocking power semiconductor components with at least 2 blocking pn junctions count to Prior art, on the one hand, components in which the starting material a homogeneous semiconductor material and the pn junctions from the surfaces be introduced. On the other hand, components are included Use of epitaxial wafers in which the transition between substrate and Epitaxial layer a pn junction forms.

Bei allen bidirektional sperrenden Leistungshalbleiterbauelementen muss ein Randabschluss für den pn-Übergang hergestellt werden, um einen die Sperrspannung verringernden Oberflächendurchbruch zu vermeiden.at all bidirectionally blocking power semiconductor devices must an edge termination for the pn junction be prepared to a reverse voltage reducing surface breakdown to avoid.

Bei großflächigen meist runden Thyristoren in MESA-Struktur werden nach dem vereinzeln aus der Verbund des Halbleiterkörpers nach dem Stand der Technik, beispielhaft dargestellt in 1, die nahe der ersten 1 und zweiten 5 Oberfläche liegenden pn-Übergänge 3 und 7 zu einer Randkontur mit einem definierten Winkel 9 mechanisch angeschliffen und anschließend mittel gängiger Methoden passiviert 8.In the case of large-area, mostly round thyristors in MESA structure, after isolation from the composite of the semiconductor body according to the prior art, they are shown by way of example in FIG 1 near the first one 1 and second 5 Surface pn junctions 3 and 7 to a border contour with a defined angle 9 mechanically ground and then passivated by common methods 8th ,

Bei rechteckigen, meist quadratischen, Thyristoren in MESA-Struktur (siehe ebenfalls 1) werden die pn-Übergänge 3 bzw. 7 nahe der ersten 1 und zweiten 5 Oberfläche durch Säge- und/oder Ätzverfahren zu einer Randkontur mit definierten Winkel 9 abgeschrägt und anschließend mittels Glas oder anderer Methoden passiert 8. Die auf einem Halbleiterkörper hergestellten Halbleiterbauelemente werden nach ihrer Fertigstellung entlang der Grabenstruktur 10 vereinzelt.For rectangular, mostly square, thyristors in MESA structure (see also 1 ) become the pn junctions 3 respectively. 7 near the first 1 and second 5 Surface by sawing and / or etching process to a border contour with defined angle 9 Beveled and then passed by glass or other methods 8th , The semiconductor devices fabricated on a semiconductor body become, after completion, along the trench structure 10 sporadically.

Für beide vorgenannten Verfahren des Randabschlusses der pn-Übergänge von Seiten der ersten und zweiten Oberfläche ergeben sich folgenden Nachteile.

  • • Der Herstellungsaufwand ist erheblich, denn es ist sowohl eine Strukturierung von beiden Seiten als auch beispielsweise eine Ätzung eines MESA-Grabens von beiden Seiten erforderlich.
  • • Die Montage derart hergestellter Halbleiterbauelemente ist aufwendig, da sich auf der druckzukontaktierenden bzw. aufzulötenden Seite des Halbleiterbauelements jeweils ein passivierter pn-Übergang befindet, und sich zwischen dieser Randkontur und dem Grundsubstrat ein Spalt befindet in den beispielsweise Lötmittel eintreten und zu Kurzschlüssen führen können.
  • • Die Auflagefläche auf dem Grundsubstrat ist geringer als die Fläche des Halbleiterbauelements, daraus ergibt sich ein erhöhter Wärmewiderstand.
  • • Die einzelnen Halbleiterbauelemente sind nicht im Verbund des Halbleiterkörpers in einer Messapparatur elektrisch messbar, vielmehr müssen die Halbleiterbauelemente vor der Messung vereinzelt werden um anschießend einzeln charakterisiert zu werden. Dies ist kostenaufwendig und vor allem nicht kompatibel mit modernen Produktionsverfahren.
For both aforementioned methods of edge termination of the pn junctions from the first and second surface sides, the following disadvantages arise.
  • • The manufacturing effort is significant, as both structuring from both sides and, for example, etching of a MESA trench from both sides are required.
  • The assembly of semiconductor components produced in this way is expensive because there is a passivated pn junction on the side of the semiconductor component to be pressure-contacted, and there is a gap between this edge contour and the base substrate into which, for example, solder can enter and cause short-circuits.
  • • The bearing surface on the base substrate is smaller than the surface of the semiconductor device, resulting in an increased thermal resistance.
  • The individual semiconductor components can not be measured electrically in a composite apparatus of the semiconductor body in a measuring apparatus, rather the semiconductor components must be separated before the measurement in order to be subsequently characterized individually. This is costly and above all not compatible with modern production methods.

Die genannten Nachteile werden nach dem Stand der Technik vermieden, mittels einer elektrisch leitenden Zone im Randbereich des Halbleiterbauelements. Dabei wird in diesem Randbereich eine leitende Verbindung des zweiten Leitungstyps erzeugt.The mentioned disadvantages are avoided according to the prior art, by means of an electrically conductive zone in the edge region of the semiconductor component. In this case, in this edge region, a conductive connection of the second Line type generated.

Dies ist relativ einfach bei der Verwendung von mittels Epitaxie-Verfahren hergestellten Bauelementen, die aus einem dicken Substrat (>350μm) und einer Epitaxieschicht im Bereich von 50μm bestehen, welche die eigentlich genutzte aktive Zone bilden. In der EP 0 341 075 wird ein Verfahren beschrieben, bei dem mittels Säge- und/oder Ätztechnik ein Graben bis hinunter in das Grundsubstrat erzeugt wird. Die Randflächen dieses Grabens werden anschließend dotiert, damit wird das elektrische Potential des Substrats auf die Oberfläche gelegt. Dieses Verfahren ist allerdings auf mittels Epitaxie-Verfahren hergestellten Bauelemente beschränkt. Epitaxialschichten sind derzeit nur bis zu einer Dicke von ca. 100μm wirtschaftlich herstellbar. Für Leistungshalbleiterbauelemente wird eine Sperrspannung von mindestens 1600V benötigt, dies entspricht einer Dicke der Epitaxialschicht von mehr als 100μm, derartige Schichten sind allerdings derzeit nicht wirtschaftlich zu fertigen.This is relatively easy with the use of epitaxy-fabricated devices consisting of a thick substrate (> 350 μm) and an epitaxial layer in the region of 50 μm, which form the active zone actually used. In the EP 0 341 075 describes a method in which by means of sawing and / or etching a trench down to the base substrate is generated. The edge surfaces of this trench are then doped, so that the electrical potential of the substrate is placed on the surface. However, this method is limited to devices produced by epitaxy methods. Epitaxial layers are currently only economically producible up to a thickness of about 100 microns. For power semiconductor devices a reverse voltage of at least 1600V is required, this corresponds to a thickness of the epitaxial layer of more than 100μm, but such layers are currently not economical to manufacture.

Eine Lösung nach 2, bei der ausgehend von einem homogenen Halbleitermaterial vom ersten Leitungstyp 4 der pn-Übergang 7 der zweiten Oberfläche 5 auf die erste Oberfläche 1 geführt wird, ist in der EP 0 361 318 , sowie im Datenbuch der der Firma IXYS Semiconducor GmbH, Seite J-11 (Jahrgang 1998) beschrieben. Dabei erfolgt eine lokale tiefe Diffusion des Dotierstoffs des zweiten Leitungstyps 2 bzw. 6 (im Fall von p-Dotierung meist Aluminium) von der ersten 1 und zweiten 5 Oberfläche aus. Dieses Verfahren wird als Trenndiffusion bezeichnet. Der entscheidende Vorteil der Trenndiffusion liegt darin, dass die Erzeugung eines Randabschlusses 9 mit Passivierung 8 beider pn-Übergänge 3 bzw. 7 allein auf der ersten Oberfläche erfolgen kann. Als Passivierung 9 bieten sich alle nach dem Stand der Technik bekannten Arten, wie Grabenstrukturen mit Passivierungsschicht oder eine Struktur mit Potentialringen oder mit Feldplatten oder eine Variation der lateralen Dotierung an. Der Nachteil der Trenndiffusion ist die Erfordernis einer sehr tiefen Diffusion von beispielsweise Aluminium. Bei einer Dicke des Halbleitermaterials von beispielsweise 400μm ist eine Eindringtiefe a von der ersten 1 und zweiten 5 Oberfläche aus von mehr als 200μm zur Erzeugung eines durchgehenden Leitungsbereichs 11 erforderlich. Dafür sind auch bei Aluminium, dem am schnellsten diffundierenden p-Dotanden, sehr lange Diffusionszeiten, 100 bis 150 Stunden, bei hoher Temperatur erforderlich. Dieses Verfahrens ist für eine rationelle Fertigung sehr aufwendig.A solution after 2 in which starting from a homogeneous semiconductor material of the first conductivity type 4 the pn junction 7 the second surface 5 on the first surface 1 is conducted in the EP 0 361 318 , as well as in the data book of the company IXYS Semiconducor GmbH, page J-11 (year 1998) described. In this case, there is a local deep diffusion of the dopant of the second conductivity type 2 respectively. 6 (in the case of p-doping mostly aluminum) from the first 1 and second 5 Surface off. This process is called separation diffusion. Of the decisive advantage of the separation diffusion lies in the fact that the production of an edge conclusion 9 with passivation 8th both pn junctions 3 respectively. 7 can be done alone on the first surface. As a passivation 9 All types known from the prior art, such as trench structures with a passivation layer or a structure with potential rings or with field plates or a variation of the lateral doping, are suitable. The disadvantage of the separation diffusion is the requirement of a very deep diffusion of, for example, aluminum. With a thickness of the semiconductor material of for example 400 .mu.m, a penetration depth a of the first 1 and second 5 Surface area of more than 200μm to create a continuous line area 11 required. For aluminum, the fastest diffusing p-dopants, very long diffusion times, 100 to 150 hours, at high temperature are required. This process is very expensive for a rational production.

Diesen Nachteil vermeidet das in der EP 0 933 819 vorgeschlagene Verfahren: Ein auf der zweiten Oberfläche bereits p-dotiertes Halbleitermaterial wird mit einem weiteren Halbleiterkörper mittels des Silicon-Direct-Bonding (SDB) Verfahren verbunden. Anschließend wird im ersten Halbleitermaterial ein bis zum zweiten Halbleitermaterial durchgehender Graben erzeugt, dessen Randflächen mittels Ionenimplantation p-dotiert werden. Damit wird der pn-Übergang von der zweiten Oberfläche des ersten Halbleitermaterial an dessen erste Oberfläche gebracht. Der Nachteil dieses Verfahrens liegt in dem zusätzlich notwendigen Halbleiterkörper sowie einer hohe Anzahl von Prozeßschritten.This disadvantage avoids that in the EP 0 933 819 proposed methods: A on the second surface already p-doped semiconductor material is connected to another semiconductor body by means of the silicone direct bonding (SDB) method. Subsequently, in the first semiconductor material, a trench which extends through to the second semiconductor material is produced, whose edge surfaces are p-doped by means of ion implantation. Thus, the pn junction from the second surface of the first semiconductor material is brought to the first surface thereof. The disadvantage of this method lies in the additional necessary semiconductor body and a high number of process steps.

Ebenso ist gemäß der EP 0 702 412 ein Leistungshalbleiterbauelement mit einem Halbleiterkörper vom ersten Leitungstyp bekannt, mit zwei an den jeweiligen Hauptoberflächen liegenden Bereichen zweiter Leitfähigkeit, die miteinander verbunden sind. Hierzu weist das Leistungshalbleiterbauelement zwei symmetrisch angeordnete durch ein Ätzverfahren hergestellte Gräben auf. Die Randbereiche dieser Gräben sind als Bereiche zweiten Leitungstyps ausgebildet und mittels Diffusionsverfahren hergestellt.Likewise, according to the EP 0 702 412 a power semiconductor device having a semiconductor body of the first conductivity type known, with two lying on the respective main surfaces areas of second conductivity, which are interconnected. For this purpose, the power semiconductor component has two symmetrically arranged trenches produced by an etching method. The edge regions of these trenches are designed as regions of the second conductivity type and produced by means of diffusion processes.

Der Erfindung liegt die Aufgabe zugrunde ein Verfahren zur Herstellung eines aus einem homogenen Halbleiterkörper aufgebauten bidirektional sperrenden Leistungshalbleiterbauelements vorzustellen, bei dem beide pn-Übergänge auf nur einer Oberfläche mit einer sperrfähigen Randabschluss mit Passivierungsschicht versehen sind, wobei die Diffusionslänge für den benötigten leitenden Randbereich geringer als die Dicke des Halbleiterkörpers ist und bei dem gleichzeitig nur ein photolithographischer Prozeßschritt zur Erzeugung dieses Randbereiches erforderlich ist.Of the Invention is based on a process for the preparation of the object a constructed of a homogeneous semiconductor body bidirectional blocking power semiconductor device to present in the both pn junctions on only one surface with a lockable Edge termination are provided with passivation layer, wherein the diffusion length for the required conductive edge region is less than the thickness of the semiconductor body and at the same time only a photolithographic process step to generate this edge area is required.

Die Aufgabe wird erfindungsgemäß gelöst, durch ein Herstellungsverfahren mit den Merkmalen des Anspruchs 1. Bevorzugte Ausführungsformen sind in den Unteransprüchen beschrieben.The The object is achieved by, by a manufacturing method having the features of claim 1. Preferred Embodiments are in the subclaims described.

Die Herstellung des Leistungshalbleiterbauelements nach Anspruch 1 ist durch die für diese Erfindung wesentlichen Schritte gekennzeichnet:

  • 1. Ausgehend von einem Halbleiterkörper des ersten Leitungstyps werden in den Randzonen der später zu vereinzelnden Halbleiterbauelemente von einer Seite ausgehende Grabenstrukturen erzeugt, die als Basis für die Erzeugung von Bereichen vom zweiten Leitungstyp dienen.
  • 2. Anschießend werden Bereiche vom zweiten Leitungstyp an oder nahe der Oberflächen durch Einbringung eines entsprechenden Dotanden erzeugt.
  • 3. Gegebenenfalls werden für das entsprechende Halbleiterbauelement notwendige Bereiche anschließend mittels weitere Diffusions- und oder Implantationsprozesse mit den entsprechenden Dotanden erzeugt.
  • 4. Anschließend wird ein Randabschluss mit Passivierung der pn-Übergänge durchgeführt, sowie das Halbleiterbauelement mit geeigneten metallischen Kontaktierungen versehen.
The production of the power semiconductor component according to claim 1 is characterized by the steps essential for this invention:
  • 1. Starting from a semiconductor body of the first conductivity type, trench structures emanating from one side are produced in the edge zones of the semiconductor components to be separated later, which serve as a basis for the generation of regions of the second conductivity type.
  • 2. Subsequently, regions of the second conductivity type are generated at or near the surfaces by introducing a corresponding dopant.
  • 3. Optionally, necessary areas for the corresponding semiconductor component are subsequently produced by means of further diffusion and / or implantation processes with the corresponding dopants.
  • 4. Subsequently, an edge termination with passivation of the pn junctions is performed, and provided the semiconductor device with suitable metallic contacts.

Der erfinderische Gedanke zur Erzeugung der Randzone wird anhand der Ausführungsbeispiele in den 3 bis 6 näher erläutert.The inventive idea for generating the edge zone is based on the embodiments in the 3 to 6 explained in more detail.

3 zeigt eine Grabenstruktur mit aufgebrachtem Dotanden, sowie die Lage der Bereiche verschiedener Leitungstypen nach den Diffusionsprozessen. 3 shows a trench structure with dopant applied, as well as the location of the regions of different conductivity types after the diffusion processes.

4 zeigt eine Kompensationsstruktur zur Vermeidung ungewollter Ätzungen in den Eckbereichen der Halbleiterbauelemente. 4 shows a compensation structure for avoiding unwanted etching in the corner regions of the semiconductor devices.

5 zeigt eine Randstruktur erzeugt durch einen Ätzvprozeß mit basischem Medium sowie zwei Diffusionsprozesse. 5 shows an edge structure generated by a Ätzvprozeß with basic medium and two diffusion processes.

6 zeigt eine Randstruktur erzeugt durch einen Ätzvprozeß mit basischem Medium sowie einen Diffusionsprozeß. 6 shows an edge structure generated by a Ätzvprozeß with basic medium and a diffusion process.

3 zeigt die Herstellung sowie die Funktionsweise der erfinderischen Ausgestaltung der Randzone während des ersten Herstellungsschrittes. Zunächst wird der Halbleiterkörper 4 mit einer Oxidschicht 12 versehen. Diese Schicht wird über einen Photolithographieschritt geöffnet und wirkt nun als Maskierung für die weiteren Prozessschritte. Anschließend erfolgt eine siliziumabtragende Ätzung mittels eines basischen Mediums. Die Oberflächen 1 bzw. 5 weist ein Kristallorientierung entlang der (100)-Ebene des kristallinen Siliziums auf. Eine Ätzung mit sauerem Medium bewirkt eine isotrope Ätzung des Halbleitermaterials. Demgegenüber bewirkt die Ätzung mit basischem Medium eine anisotrope Ätzung mit einem Ätzstopp, bzw. einer sehr stark reduzierten Ätzrate entlang der (111)-Ebenen. Daraus ergeben sich verschieden Vorteile:

  • • Bereits zu Beginn der Ätzung bilden sich V-förmige Ränder 13 mit einem Winkel zur Ebene der Oberfläche von 54,7° aus.
  • • Mit Fortschreitender Ätzdauer erhöht sich die Eindringtiefe in das Halbleitermaterial, allerdings ohne den bei saueren Medien bekannten Vorgang des Unterätzens der Ränder. Die Bereich 17 zwischen den V-förmigen Ränder bleibt dabei im wesentlichen parallel zu Oberfläche. Die Breite f dieses Bereiches läßt sich durch einfache geometrische Betrachtungen bestimmen.
  • • Nach Ausbildung des vollständigen V-förmigen Grabens erfolgt keine bzw. nur äußerst langsam fortschreitende weitere Ätzung des Halbleitermaterials mehr. Dadurch ist die Prozessdauer keine kritische Größe, die bei überschreiten zu einer zu tiefen Ätzung des Halbleitermaterials führt.
  • • Durch eine definierte Breite e der Maskierung ergibt sich automatisch eine Tiefe der Ätzung zu 1/2e tan (54,7°), also beispielhaft bei einer Breite e von 200μm eine Tiefe des Grabens von 141μm.
3 shows the production and operation of the inventive design of the edge zone during the first manufacturing step. First, the semiconductor body 4 with an oxide layer 12 Mistake. This layer is over a Photolithographieschritt opened and now acts as a mask for the further process steps. This is followed by a silicon-removing etching by means of a basic medium. The surfaces 1 respectively. 5 has a crystal orientation along the (100) plane of the crystalline silicon. An acid medium etch causes an isotropic etch of the semiconductor material. In contrast, the etching with basic medium causes an anisotropic etching with an etching stop, or a very greatly reduced etching rate along the (111) planes. This results in different advantages:
  • • Already at the beginning of the etching V-shaped edges form 13 with an angle to the plane of the surface of 54.7 °.
  • As the etching time progresses, the penetration depth into the semiconductor material increases, but without the process of undercutting the edges known from acidic media. The area 17 between the V-shaped edges remains substantially parallel to the surface. The width f of this range can be determined by simple geometrical considerations.
  • After the formation of the complete V-shaped trench, no further or only slowly progressing further etching of the semiconductor material takes place. As a result, the duration of the process is not a critical quantity which, if exceeded, leads to a too deep etching of the semiconductor material.
  • • A defined width e of the masking automatically results in a depth of the etching to 1 / 2e tan (54.7 °), thus for example at a width e of 200 μm a depth of the trench of 141 μm.

Anschließend an die Ätzung erfolgt eine Belegung, z. B. mittels Ionenimplantation, mit dem Dotanden 14 für die zu erzeugende Randzone. Dabei dient die Oxidschicht 12 wiederum als Maskierung. Somit wird mittels nur eines photolithographischen Schritts sowohl die Quelle für den Dotanden in das Volumen des Halbleiterkörpers gelegt als auch die Struktur der zu dotierenden Zone erzeugt. Nach einem Diffusionsschritt liegt der Übergang vom ersten Leitungstyp zum zweiten entlang der Linie 15.Following the etching is an occupancy, z. B. by ion implantation, with the dopant 14 for the edge zone to be generated. The oxide layer is used 12 again as a mask. Thus, by means of only one photolithographic step, both the source for the dopant is placed in the volume of the semiconductor body and the structure of the zone to be doped is generated. After a diffusion step, the transition from the first conductivity type to the second is along the line 15 ,

4 zeigt eine Kompensationsstruktur zur Vermeidung ungewollter Ätzungen. Die Bauelemente 18 befinden sich in einer zweidimensionalen Matrix auf dem Halbleiterkörper. Ein kritischer Punkt sind bei dem oben beschriebenen Verfahren zur Ätzung der Randstrukturen 19 die Eckbereiche der einzelnen Halbleiterbauelemente. Da hier Oberflächenwinkel von größer 180° auftreten gibt es hier keinen Ätzstopp vergleichbar mit den (111)-Ebenen im Volumen des Halbleiterkörpers. Ein Ätzung ohne Kompensation würde zu abgerundeten und unterätzten Ecken der Halbleiterbauelement führen. Daher ist hier beispielhaft ein geometrische Ausgestaltung einer Kompensationsstruktur 20 dargestellt, bei der kein Winkel über 180° auftreten. An den Kanten der Kompensationsstruktur erfolgt ebenfalls eine V-förmige Ätzung in die Tiefe des Halbleiterkörpers. Bei entsprechender Ausgestaltung dieser Kompensationsstruktur resultiert dies aber in einer insgesamt sehr zufriedenstellenden Lösung der Ätzungen der Schnittpunkte der V-förmigen Grabenstrukturen. 4 shows a compensation structure to avoid unwanted etching. The components 18 are located in a two-dimensional matrix on the semiconductor body. A critical point in the above-described method for etching the edge structures 19 the corner regions of the individual semiconductor components. Since surface angles of more than 180 ° occur here, there is no etch stop comparable to the (111) planes in the volume of the semiconductor body. An etch without compensation would result in rounded and undercut corners of the semiconductor device. Therefore, here is an example of a geometric design of a compensation structure 20 shown in which no angle over 180 ° occur. At the edges of the compensation structure likewise a V-shaped etching takes place into the depth of the semiconductor body. With a corresponding configuration of this compensation structure, however, this results in an overall very satisfactory solution of the etchings of the intersections of the V-shaped trench structures.

5 zeigt eine weitere Ausgestaltung der erfinderischen V-förmigen Randzone eines Halbleiterbauelements, erzeugt durch einen Ätzprozeß mit basischem Medium sowie zwei Diffusionsprozesse. Der in Zusammenhang mit in 3 beschriebene Vorgang wird hier von entweder der ersten oder der zweiten Oberfläche des Bauelements ausgeführt. 5 shows a further embodiment of the inventive V-shaped edge zone of a semiconductor device, produced by an etching process with basic medium and two diffusion processes. The in connection with in 3 The process described here is performed by either the first or the second surface of the device.

In einem ersten Schritt wird eine V-förmigen Grabenstruktur 13 der Tiefe b erzeugt. Anschließend wird eine Diffusionen der Tiefe c durchgeführt. Die dafür benötigte Zeit und somit die dadurch erzielte Tiefe der Diffusion ist derart zu bemessen, dass im anschießenden zweiten Diffusionsprozeß ein Bereich 11 des zweiten Leitungstyps mit der Grenzfläche 16 erzeugt wird und die Eindringtiefe der Gesamtdiffusion c+d größer ist als die nach der Grabenstrukturierung verbleibende Dicke des Halbleiterkörpers a abzüglich der Breite des Bereichs vom zweiten Leitungstyps der durch die zweite Diffusion an der zweiten Oberfläche erzeugten wird. Die erste Diffusion erzeugt somit eine erste Abgrenzung 15 des Bereichs vom zweiten Leitungstyp mit einer Tiefe von b+c. Die anschießende zweite Diffusion erzeugt an der ersten und zweiten Oberfläche den hier erforderlichen Bereich des zweiten Leitungstyps, sowie im Bereich der Grabenstruktur eine zusätzliche Eindringtiefe d, so dass sich eine Kontur 16 des Bereichs des zweiten Leitungstyps herausbildet. Damit ist die gewünschte elektrisch leitende Verbindung zwischen dem Bereich des zweiten Leitungstyps 6 an der zweiten Oberfläche 5 mit dem Bereich des zweiten Leitungstyps 2 der ersten Oberfläche 1 geschaffen. Dadurch wird eine Verlegung des zu passivierenden pn-Übergangs 7 von der zweiten Oberfläche an die erste Oberfläche erzielt.In a first step, a V-shaped trench structure 13 the depth b generated. Subsequently, a diffusion of the depth c is performed. The time required for this, and thus the depth of diffusion achieved thereby, is to be dimensioned such that in the subsequent second diffusion process a region 11 of the second conductivity type with the interface 16 and the penetration depth of the total diffusion c + d is greater than the thickness of the semiconductor body a remaining after trench structuring minus the width of the second conductive type region generated by the second diffusion on the second surface. The first diffusion thus creates a first demarcation 15 of the second conductivity type region with a depth of b + c. The subsequent second diffusion produces on the first and second surfaces the region of the second conductivity type required here, as well as an additional penetration depth d in the region of the trench structure, so that a contour is formed 16 of the area of the second conductivity type. Thus, the desired electrically conductive connection between the region of the second conductivity type 6 on the second surface 5 with the area of the second conductivity type 2 the first surface 1 created. This will cause a relocation of the pn junction to passivate 7 scored from the second surface to the first surface.

Die Herstellung des Leistungshalbleiterbauelements nach diesem Ausführungsbeispiel hat die Vorteile der verringerten Diffusionszeit gegenüber dem Stand der Technik, einer zufriedenstellenden Stabilität des Halbleiterkörpers vor der Vereinzelung der Halbleiterbauelemente hervorgerufen durch die Restdicke des Bereiches 10 zwischen der V-förmigen Grabenstruktur und der gegenüberliegenden Oberfläche, sowie ein nur einseitig notwendiger photolithographischer Prozeß.The fabrication of the power semiconductor device according to this embodiment has the advantages of reduced diffusion time over the prior art, a satisfactory stability of the semiconductor body prior to singulation of the semiconductor devices caused by the residual thickness of the region 10 between the V-shaped trench structure and the opposite surface, as well as a one-sided necessary photolithographic process.

6 zeigt eine weitere Ausgestaltung der erfinderischen Randzone eines Halbleiterbauelements, erzeugt durch einen Ätzprozeß mit basischem Medium sowie einen Diffusionsprozeß. Der in Zusammenhang mit in 3 beschriebene Vorgang wird hier in abgewandelter Form von entweder der ersten oder der zweiten Oberfläche des Bauelements ausgeführt. 6 shows a further embodiment of the inventive edge zone of a semiconductor device, produced by an etching process with basic medium and a diffusion process. The in connection with in 3 described process is here performed in a modified form of either the first or the second surface of the device.

In einem ersten Schritt wird eine V-förmigen Grabenstruktur 13 der Tiefe b erzeugt. Hierbei ist die Tiefe b derart bemessen, dass die elektrisch leitende Randzone ausschließlich durch den Diffusionsprozeß erzeugt wird, der zur Herstellung der beiden Bereiche 2 und 6 vom zweiten Leitungstyp an der ersten 1 und zweiten 5 Oberfläche benötigt wird.In a first step, a V-shaped trench structure 13 the depth b generated. Here, the depth b is dimensioned such that the electrically conductive edge zone is generated exclusively by the diffusion process, which is used to produce the two areas 2 and 6 of the second conductivity type at the first 1 and second 5 Surface is needed.

Dadurch bildet sich eine Kontur 16 des Bereichs des zweiten Leitungstyps, der die gewünschte elektrisch leitende Verbindung zwischen dem Bereich des zweiten Leitungstyps 6 an der zweiten Oberfläche 5 mit dem Bereich des zweiten Leitungstyps 2 der ersten Oberfläche 1 hervorruft. Dadurch wird eine Verlegung des zu passivierenden pn-Übergangs 7 von der zweiten Oberfläche an die erste Oberfläche erzielt.This forms a contour 16 the region of the second conductivity type, the desired electrically conductive connection between the region of the second conductivity type 6 on the second surface 5 with the area of the second conductivity type 2 the first surface 1 causes. This will cause a relocation of the pn junction to passivate 7 scored from the second surface to the first surface.

Die Herstellung des Leistungshalbleiterbauelements nach diesem Ausführungsbeispiel hat die Vorteile, dass die Randkontur ausschließlich durch den Diffusionsprozeß erzeugt wird, der auch zur Erzeugung der pn-Übergänge des Halbleiterbauelements notwendig ist und sich somit als zusätzlicher Aufwand nur der Ätzprozeß mit basischem Medium zur Erzeugung der Grabenstruktur ergibt. Nachteilig ist die hierbei notwendige Tiefe der Grabenstruktur, die zu einer deutlich reduzierten Stabilität des Halbleiterkörpers vor der Vereinzelung der Halbleiterbauelemente führt.The Production of the power semiconductor device according to this embodiment has the advantages that the edge contour is generated exclusively by the diffusion process which is also used to generate the pn junctions of the semiconductor device is necessary and thus as an additional expense only the etching process with basic Medium for creating the trench structure results. The disadvantage is the in this case necessary depth of the trench structure, the one to a clear reduced stability of the semiconductor body before the separation of the semiconductor components leads.

Allen nach dem erfinderischen Verfahren erzeugten Halbleiterbauelementen sind folgende vorteilhafte Eigenschaften gemeinsam:

  • • Der Herstellungsaufwand, speziell die benötigte Zeit für die Trenndiffusion wird deutlich verringert.
  • • Das basische Ätzmedium bewirkt eine V-förmige Randkontur ohne Unterätzen bei einfach einzustellende Tiefe der Randkontur.
  • • Die Montage der erzeugten einzelnen Leistungshalbleiterbauelement ist weniger aufwendig, da eine der Oberflächen vollflächig bzw. nahezu vollflächig metallisiert und kontaktiert werden kann.
  • • Der Wärmeübergang des Halbleiterbauelements kann vollflächig bzw. nahezu vollflächig erfolgen.
  • • Die einzelnen Halbleiterbauelemente können vor dem Vereinzeln im Verbund des Halbleiterkörpers charakterisiert werden.
All semiconductor devices produced by the inventive method have the following advantageous properties in common:
  • • The manufacturing effort, especially the time required for the separation diffusion is significantly reduced.
  • • The basic etching medium creates a V-shaped edge contour without undercutting at easily adjustable depth of the edge contour.
  • The assembly of the individual power semiconductor component produced is less complicated, since one of the surfaces can be metallized and contacted over the entire surface or almost the entire surface.
  • • The heat transfer of the semiconductor device can take place over the entire surface or almost the entire surface.
  • The individual semiconductor components can be characterized prior to singulation in the composite of the semiconductor body.

Die Fertigung der Leistungshalbleiterbauelemente wird somit vereinfacht und mit modernen Produktionstechniken kompatibel gestaltet.The Production of the power semiconductor components is thus simplified and made compatible with modern production techniques.

Claims (5)

Verfahren zur Herstellung eines Leistungshalbleiterbauelements bestehend aus einem Halbleiterkörper (4) eines ersten Leistungstyps mit zwei einander gegenüber liegenden Hauptoberflächen (1, 5), jeweils einem Bereich eines zweiten Leitungstyps (2, 6), der an die jeweiligen Hauptoberflächen (1, 5) angrenzt, sowie einer an dem Rand des Halbleiterkörpers (4) angeordneten Zone (11) des zweiten Leitungstyps, die die beiden Bereiche (2, 6) des zweiten Leitungstyps elektrisch leitend miteinander verbindet, bei dem mindestens eine durch ein nur von einer Hauptoberfläche (1 oder 5) ausgehendes Ätzverfahren mit basischem Medium V-förmige Grabenstruktur erzeugt wird und anschließend die am Rand des Halbleiterkörpers angeordnete Zone (11) durch einen Diffusionsprozess ausgehend von der V-förmigen Grabenstruktur gebildet wird.Method for producing a power semiconductor component consisting of a semiconductor body ( 4 ) of a first type of power with two main surfaces ( 1 . 5 ), in each case a region of a second conductivity type ( 2 . 6 ) to the respective main surfaces ( 1 . 5 ) and one at the edge of the semiconductor body ( 4 ) ( 11 ) of the second conductivity type, the two regions ( 2 . 6 ) of the second conductivity type electrically conductively connects to each other, in which at least one by a single main surface ( 1 or 5 ) outgoing etching process with basic medium V-shaped trench structure is generated and then arranged on the edge of the semiconductor body zone ( 11 ) is formed by a diffusion process from the V-shaped trench structure. Verfahren zur Herstellung eines Leistungshalbleiterbauelements nach Anspruch 1, dadurch gekennzeichnet, dass die Quelle (14) des Dotierstoffs zur Erzeugung der Randzone (11) sich in der mindestens einen V-förmigen Grabenstruktur (13) des Halbleiterkörpers (4) befindet und die Maskierung (12) zur Verbringung des Dotierstoffe identisch ist mit der Maskierung zur Erzeugung der mindestens einen Grabenstruktur.Method for producing a power semiconductor component according to Claim 1, characterized in that the source ( 14 ) of the dopant for generating the edge zone ( 11 ) in the at least one V-shaped trench structure ( 13 ) of the semiconductor body ( 4 ) and the masking ( 12 ) for transferring the dopant is identical to the masking for producing the at least one trench structure. Verfahren zur Herstellung eines Leistungshalbleiterbauelements nach Anspruch 1, dadurch gekennzeichnet, dass zur Erzeugung der Randzone (11) vom zweiten Leitungstyp (2 bzw. 6) auf beiden Oberflächen (1 bzw. 5) des Halbleiterkörpers (4) eine Oxidschicht (12) erzeugt wird, diese auf einer Oberfläche (1 bzw. 5) zur Maskierung strukturiert wird, eine V-förmige Grabenstruktur (13) durch ein Ätzverfahren mit basischem Medium erzeugt wird, ein Dotierstoff (14) zur Erzeugung des zweiten Leitungstyps (2 bzw. 6) aufgebracht wird und durch einen zusätzlichen zum zur Erzeugung des zweiten Leitungstyps erforderlichen Diffusionsprozeß in den Halbleiterkörper eingebracht wird.Method for producing a power semiconductor component according to claim 1, characterized in that for generating the edge zone ( 11 ) of the second conductivity type ( 2 respectively. 6 ) on both surfaces ( 1 respectively. 5 ) of the semiconductor body ( 4 ) an oxide layer ( 12 ) is generated on a surface ( 1 respectively. 5 ) is structured to mask, a V-shaped trench structure ( 13 ) is produced by a basic medium etching process, a dopant ( 14 ) for generating the second conductivity type ( 2 respectively. 6 ) is applied and is introduced by an additional required for the generation of the second conductivity type diffusion process in the semiconductor body. Verfahren zur Herstellung eines Leistungshalbleiterbauelements nach Anspruch 1, dadurch gekennzeichnet, dass zur Erzeugung der Randzone (11) vom zweiten Leitungstyp (2 bzw. 6) auf beiden Oberflächen (1 bzw. 5) des Halbleiterkörpers (4) eine Oxidschicht (12) erzeugt wird, diese auf einer Oberfläche (1 bzw. 5) zur Maskierung strukturiert wird, eine V-förmige Grabenstruktur (13) durch ein Ätzverfahren mit basischem Medium mit einer Tiefe erzeugt wird, die ausreichend ist um ausschließlich mittels des zur Erzeugung des zweiten Leitungstyps erforderlichen Diffusionsprozeß diese Randzone herzustellen.Method for producing a power semiconductor component according to claim 1, characterized in that for generating the edge zone ( 11 ) of the second conductivity type ( 2 respectively. 6 ) on both surfaces ( 1 respectively. 5 ) of the semiconductor body ( 4 ) an oxide layer ( 12 ) is generated on a surface ( 1 respectively. 5 ) is structured to mask, a V-shaped trench structure ( 13 ) is produced by an etching process with basic medium having a depth which is sufficient to produce this edge zone exclusively by means of the diffusion process required to produce the second conductivity type. Verfahren zur Herstellung eines Leistungshalbleiterbauelements nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, dass in den Kreuzungsbereichen der V-förmigen Randstrukturen Kompensationsstrukturen (20) auf die Oberfläche des Halbleiterkörpers aufgebracht werden, die keinen Winkel größer 180° zu sich selbst oder zur Maskierung zur Ätzung der Oberfläche einschließen.Method for producing a power semiconductor component according to one of Claims 3 or 4, characterized in that in the crossing regions of the V-shaped edge structures Compensation structures ( 20 ) are applied to the surface of the semiconductor body, which include no angle greater than 180 ° to itself or for masking to the etching of the surface.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004060210A1 (en) * 2004-12-14 2006-06-29 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Separation diffusion zone producing method for double-sided blocking power semiconductor component, involves producing trench that extends from side of semiconductor body up to maximum depth of body, and placing doping material into body
US8264047B2 (en) * 2010-05-10 2012-09-11 Infineon Technologies Austria Ag Semiconductor component with a trench edge termination
EP3142143A1 (en) * 2015-09-11 2017-03-15 ABB Technology AG Method for manufacturing a power semiconductor device
DE102016124670B4 (en) 2016-12-16 2020-01-23 Semikron Elektronik Gmbh & Co. Kg Thyristor with a semiconductor body

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0341075A2 (en) * 1988-05-06 1989-11-08 Harris Corporation Symmetrical blocking high voltage breakdown semiconductor device and method of fabrication
EP0361318A2 (en) * 1988-09-27 1990-04-04 Asea Brown Boveri Aktiengesellschaft Thyristor
EP0702412A1 (en) * 1993-06-01 1996-03-20 Komatsu Ltd. Semiconductor device having high breakdown strength
US5883012A (en) * 1995-12-21 1999-03-16 Motorola, Inc. Method of etching a trench into a semiconductor substrate
EP0933819A1 (en) * 1998-02-03 1999-08-04 Siemens Aktiengesellschaft Method of fabricating a bidirectionally blocking power semiconductor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0341075A2 (en) * 1988-05-06 1989-11-08 Harris Corporation Symmetrical blocking high voltage breakdown semiconductor device and method of fabrication
EP0361318A2 (en) * 1988-09-27 1990-04-04 Asea Brown Boveri Aktiengesellschaft Thyristor
EP0702412A1 (en) * 1993-06-01 1996-03-20 Komatsu Ltd. Semiconductor device having high breakdown strength
US5883012A (en) * 1995-12-21 1999-03-16 Motorola, Inc. Method of etching a trench into a semiconductor substrate
EP0933819A1 (en) * 1998-02-03 1999-08-04 Siemens Aktiengesellschaft Method of fabricating a bidirectionally blocking power semiconductor

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