DE10029288A1 - Process for the production of a planar mask on topology-containing surfaces - Google Patents

Process for the production of a planar mask on topology-containing surfaces

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DE10029288A1 DE2000129288 DE10029288A DE10029288A1 DE 10029288 A1 DE10029288 A1 DE 10029288A1 DE 2000129288 DE2000129288 DE 2000129288 DE 10029288 A DE10029288 A DE 10029288A DE 10029288 A1 DE10029288 A1 DE 10029288A1
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Abstract

The invention relates to a method for producing a planar mask on surfaces having reliefs, whereby recesses (V) are filled with a selective oxide (1) and a mask layer (2) conforming to the shape thereof and an antireflecting layer (3) are subsequently formed. A larger lithography processing window is obtained due to this improved planarity. At the same time, the use of thinner organic antireflecting coated layers results in reducing the amount of lacquer used during etching thus providing an improved etching processing window.

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer planaren Maske auf topologiehaltigen Ober­ flächen und insbesondere auf ein Verfahren zur Herstellung einer planaren STI-Hartmaske zur Realisierung von Strukturen kleiner 170 nm in DRAM-Zellen.The present invention relates to a method for Production of a planar mask on topology-containing surfaces surfaces and in particular on a method of manufacture a planar STI hard mask for the realization of structures less than 170 nm in DRAM cells.

Auf Grund der fortschreitenden Integration in integrierten Halbleiterschaltungen sind mittlerweile Strukturgrößen unter­ halb von 170 nm erforderlich. Insbesondere für eine Fotoli­ thografie derartiger Strukturen unterhalb von 170 nm ist eine planare Oberfläche der Wafer zwingend erforderlich. Insbeson­ dere bei sogenannten DRAM-Speicherschaltungen geht ein Litho­ grafie-Prozessfenster beispielsweise für das Ausbilden der aktiven Gebiete mit ihren tiefen Grabenkondensatoren sowie verwandten Produkten gegen Null. Da auf Grund der immer klei­ ner werdenden Strukturen der Lithografie eine erforderliche Erhöhung der Auflösung mit einer geringer werdenden Tiefen­ schärfe einhergeht, verstärken zusätzliche Unebenheiten der Scheiben- bzw. Waferoberfläche diese Problematik. Zur fest definierten und sauberen Ausbildung von entsprechenden Struk­ turen in einem Substrat müssen daher Unebenheiten der Wafer­ scheiben beseitigt werden oder dünnere Lackschichten verwen­ det werden.Due to the progressive integration in integrated Semiconductor circuits are now structure sizes below half of 170 nm required. Especially for a Fotoli Thography of such structures below 170 nm is one planar surface of the wafer is imperative. Insbeson in the case of so-called DRAM memory circuits, a litho is used graphic process window for example for the formation of the active areas with their deep trench capacitors as well related products towards zero. Because of the always small structures of lithography are becoming necessary Increasing the resolution with decreasing depths sharpness goes hand in hand, reinforce additional unevenness of the Wafer or wafer surface this problem. To the feast defined and clean training of appropriate structure structures in a substrate must therefore have unevenness in the wafer discs are removed or thinner layers of paint are used be det.

Fig. 1 zeigt eine vereinfachte Schnittansicht einer herkömm­ lichen Foto-Resistsoftmaske zur Realisierung beispielsweise einer flachen Grabenisolierung (STI, shallow trench isolati­ on) in einer DRAM-Zelle. Fig. 1 shows a simplified sectional view of a conventional union resistsoft mask for realizing, for example, shallow trench isolation (STI, shallow trench isolation) in a DRAM cell.

Gemäß Fig. 1 sind in einem Halbleitersubstrat 10 eine Viel­ zahl von Grabenkondensatoren 20 ausgebildet, die in einem oberen Bereich einen Isolationskragen bzw. Collar 21 aufwei­ sen und in einem unteren Bereich ein Dielektrikum 22 besit­ zen, welches als Kondensatordielektrikum wirkt. Grabenkonden­ satoren besitzen in ihrem Inneren beispielsweise eine Polysi­ liziumfüllung 23, die als Elektrode des Grabenkondensators 20 wirkt. Eine nicht dargestellte Gegenelektrode befindet sich hierbei im unteren Bereich des Grabenkondensators 20 im Halb­ leitersubstrat 10, wodurch ein Kondensator mit ausreichender Ladungshaltekapazität geschaffen wird.According to Fig. 1 are a plurality number of grave formed capacitors 20 in a semiconductor substrate 10, the sen aufwei in an upper portion of an insulating collar and collar 21 and in a lower region, a dielectric 22 besit zen, which acts as the capacitor dielectric. Trench capacitors have, for example, a polysilicon filling 23 in their interior, which acts as an electrode of the trench capacitor 20 . A counter electrode, not shown, is located in the lower region of the trench capacitor 20 in the semiconductor substrate 10 , thereby creating a capacitor with sufficient charge holding capacity.

Zur Isolation der in Fig. 1 dargestellten benachbarten Gra­ benkondensatoren und gleichzeitig der später formierten Tran­ sistoren ist eine flache Grabenisolierung (STI, shallow trench isolation) erforderlich, bei der vorzugsweise bis zum Isolationskragen 21 das Halbleitersubstrat 10 bzw. das Poly­ silizium-Füllmaterial 23 entfernt und mit Isoliermaterial aufgefüllt wird. Beim vorausgehenden Ausbilden der Grabenkon­ densatoren 20 entsteht jedoch eine stark topologiehaltige Oberfläche, die insbesondere durch das Fehlen von Schichtbe­ reichen der Padschicht 11 oberhalb der Grabenkondensatoren 20 hervorgerufen wird. Die Padschicht 11 besteht hierbei vor­ zugsweise aus Si3N4. Zur Ausnivellierung dieser topologiehal­ tigen Oberfläche wird bei der herkömmlichen Foto- Resistsoftmaske gemäß Fig. 1 eine organische Antireflexions­ schicht 3' an der Oberfläche aufgebracht, wodurch sich eine verbesserte (planare) Oberfläche ergibt. Anschließend wird ein Foto-Resist 4 aufgeschleudert, mittels herkömmlicher fo­ tolithografischer Verfahren belichtet und entwickelt, wodurch man die in Fig. 1 dargestellte Maske erhält. Nachteilig bei einem derartigen herkömmlichen Verfahren zur Herstellung einer planaren Maske ist jedoch die ungenügende Planarität der organischen Antireflexionsschicht 3', die eine relativ dicke Fotolackschicht 4 erfordert. Das Lithografie-Prozessfenster wird dadurch verringert, weshalb ein nachfolgendes exaktes Ausbilden von fest definierten flachen Grabenisolierungen (STI) erschwert wird. Ferner besitzt dieses Verfahren den Nachteil, dass bei einer späteren ITM-Ätzung der organischen Antireflexionsschicht 3' und der Padschicht 11 ein hoher Lackverbrauch auftritt. Bei einer zu dünnen Lackmaske bzw. einem zu dünnen Foto-Resist 4 kann dies zur Anätzung von ak­ tiven Gebieten an den Seitenwänden im Halbleitersubstrat 10 führen, wodurch sich die Ausbeute wesentlich verringert.For isolation of the adjacent Gra benkondensatoren shown in Fig. 1 and at the same time the transistors later formed shallow trench isolation (STI, shallow trench isolation) is required, in which preferably up to the insulation collar 21, the semiconductor substrate 10 or the poly silicon filler 23 removed and filled with insulating material. In the previous formation of the Grabenkon capacitors 20 , however, a strong topology-containing surface is created, which is caused in particular by the lack of layer regions of the pad layer 11 above the trench capacitors 20 . The pad layer 11 consists here preferably of Si 3 N 4 . To level this topologiehal term surface in the conventional photo resist soft mask according to FIG. 1, an organic anti-reflection layer 3 'is applied to the surface, which results in an improved (planar) surface. Subsequently, a photo resist 4 is spun on, exposed using conventional photolithographic methods and developed, whereby the mask shown in FIG. 1 is obtained. A disadvantage of such a conventional method for producing a planar mask, however, is the insufficient planarity of the organic antireflection layer 3 ', which requires a relatively thick photoresist layer 4 . The lithography process window is thereby reduced, which is why subsequent precise formation of firmly defined shallow trench insulation (STI) is made more difficult. Furthermore, this method has the disadvantage that the IT anti-reflection layer 3 ′ and the pad layer 11 are later used for high paint consumption. If the resist mask is too thin or the photo resist 4 is too thin, this can lead to the etching of active areas on the side walls in the semiconductor substrate 10 , as a result of which the yield is significantly reduced.

Fig. 2 und 3 zeigen vereinfachte Schnittansichten einer herkömmlichen BSG-Hartmaske mit einer organischen und einer anorganischen Antireflexionsschicht. Gleiche Bezugszeichen bezeichnen hierbei wiederum gleiche oder ähnliche Schichten, weshalb auf eine wiederholte Beschreibung nachfolgend ver­ zichtet wird. Fig. 2 and 3 show simplified sectional views of a conventional BSG hard mask with an organic and an inorganic antireflective layer. The same reference numerals again designate the same or similar layers, which is why a repeated description is omitted below.

Gemäß Fig. 2 und 3 werden die topologiehaltigen Oberflä­ chen des Halbleitersubstrats 10 mit seinen Grabenkondensato­ ren 20 unter Verwendung von sogenannten Hartmasken ausgegli­ chen. Hierbei wird auf die Padschicht 11 bzw. die dazwischen liegenden Vertiefungen eine Hartmaskenschicht 5 aus bei­ spielsweise Borsilikatglas (BSG) ausgebildet, wodurch sich eine nahezu planare Oberfläche ergibt. Gemäß Fig. 2 kann diese nahezu planare Oberfläche durch Abscheiden einer orga­ nischen Antireflexionsschicht 3' weiter nivelliert werden oder lediglich mit einer anorganischen Antireflexionsschicht 3 gemäß Fig. 3 beschichtet werden. Abschließend wird auf der organischen Antireflexionsschicht 3' oder der anorganischen Antireflexionsschicht 3 wiederum ein Fotolack bzw. Foto- Resist 4 aufgeschleudert, belichtet und entwickelt, wodurch man die in Fig. 2 bzw. Fig. 3 dargestellte Maske erhält. Nachteilig ist jedoch auch bei einer derartigen BSG- Hartmaske, dass die vorhandenen Topologien der Oberfläche zwar in abgeschwächter Form aber immer noch vorhanden sind. Da auch in diesem Fall die Antireflexionsschicht 3 bzw. 3' aus optischen Gründen (Vermeidung von störenden Reflexionen) für die Lithografie zwingend notwendig ist, ergeben sich je­ doch wiederum die Nachteile von viel zu schmalen Ätzprozess­ fenstern. Insbesondere bei Verwendung der organischen Antire­ flexionsschicht 3' gemäß Fig. 2 wird der Vorteil eines ent­ spannten Lackbudgets wiederum durch den Nachteil der organi­ schen Antireflexionsschicht zunichte gemacht. Insbesondere bei Strukturgrößen unterhalb von 170 nm ermöglichen derartige herkömmliche planare Masken nur eine unzureichend scharfe bzw. exakte Abdeckung der zu ätzenden Bereiche.According to Fig. 2 and 3, the topology-containing Oberflä surfaces of the semiconductor substrate 10 with its Grabenkondensato ren 20 using so-called hard mask ausgegli chen. In this case, a hard mask layer 5 made of, for example, borosilicate glass (BSG) is formed on the pad layer 11 or the intervening depressions, resulting in an almost planar surface. According to FIG. 2, this almost planar surface can be leveled further by depositing an organic antireflection layer 3 'or can only be coated with an inorganic antireflection layer 3 according to FIG. 3. Finally, in turn, is spin coated on the organic antireflection layer 3 'or the inorganic antireflection layer 3, a photoresist or photo resist 4, exposed and developed, thereby obtaining the mask shown in FIG. 3 or FIG 2.. However, it is also disadvantageous with such a BSG hard mask that the existing topologies of the surface are still present in a weakened form. Since the antireflection layer 3 or 3 'is also absolutely necessary for the lithography in this case for optical reasons (avoidance of disturbing reflections), however, there are again the disadvantages of etching process windows that are much too narrow. In particular when using the organic anti-reflection layer 3 'according to FIG. 2, the advantage of a relaxed paint budget is in turn negated by the disadvantage of the organic anti-reflection layer. In particular with structure sizes below 170 nm, such conventional planar masks only provide insufficiently sharp or exact coverage of the areas to be etched.

Der Erfindung liegt daher die Aufgabe zu Grunde, ein Verfah­ ren zur Herstellung einer planaren Maske auf topologiehalti­ gen Oberflächen zu schaffen, die eine höhere Genauigkeit und damit größere Ausbeute bei sehr kleinen Strukturgrößen ermög­ licht.The invention is therefore based on the object of a method for the production of a planar mask on topology to create surfaces that are more accurate and thus enables greater yield with very small structure sizes light.

Diese Aufgabe wird durch die Maßnahmen des Patentanspruchs 1 gelöst.This object is achieved by the measures of claim 1 solved.

Insbesondere durch ein selektives Auffüllen von Vertiefungen in der topologiehaltigen Oberfläche und dem anschließenden Ausbilden einer konformen Maskenschicht und einer Antirefle­ xionsschicht erhält man eine vollständig planare Maske, die beliebig dick ausgebildet werden kann, wodurch man sowohl ein größeres Lithografie- als auch ein größeres Ätzprozess-Fen­ ster erhält. In particular through a selective filling of depressions in the topology-containing surface and the subsequent one Form a conformal mask layer and an anti-glare a completely planar mask is obtained can be formed as thick as desired, which makes both a larger lithography as well as a larger etching process window ster receives.  

Vorzugsweise wird für das Auffüllen der Vertiefungen ein se­ lektives Oxidationsverfahren zum Abscheiden von Siliziumdi­ oxid nur innerhalb der Vertiefungen verwendet. Auf diese Wei­ se erhält man unter Verwendung einer Padschicht einen beson­ ders einfachen und kostengünstigen Herstellungsprozess.Preferably, a se for filling the wells selective oxidation process for the deposition of silicon di oxide used only within the wells. In this way one obtains a special one using a pad layer simple and inexpensive manufacturing process.

Vorzugsweise wird als Antireflexionsschicht eine anorganische und/oder organische Antireflexionsschicht verwendet, wodurch man eine homogene Dicke sowohl über einem stark topologiehal­ tigen Zellfeld als auch in einem Randbereich mit größeren Strukturen erhält.An inorganic layer is preferably used as the anti-reflection layer and / or organic anti-reflection layer is used, whereby one has a homogeneous thickness both over a strongly topological cell field as well as in an edge area with larger ones Maintains structures.

In den Unteransprüchen sind weitere vorteilhafte Ausgestal­ tungen der Erfindung gekennzeichnet.Further advantageous configurations are in the subclaims tion of the invention.

Die Erfindung wird nachstehend anhand eines Ausführungsbei­ spiels unter Bezugnahme auf die Zeichnung näher beschrieben.The invention is illustrated below by means of an embodiment game described in more detail with reference to the drawing.

Es zeigen:Show it:

Fig. 1 eine vereinfachte Schnittansicht einer herkömmlichen Foto-Resistsoftmaske; Fig. 1 is a simplified sectional view of a conventional photo resist soft mask;

Fig. 2 eine vereinfachte Schnittansicht einer herkömmlichen BSG-Hartmaske mit organi­ scher Antireflexionsschicht; Fig. 2 is a simplified sectional view of a conventional BSG hard mask with an organic anti-reflection layer;

Fig. 3 eine vereinfachte Schnittansicht einer herkömmlichen BSG-Hartmaske mit anorgani­ scher Antireflexionsschicht; Figure 3 is a simplified sectional view of a conventional BSG hard mask with an inorganic anti-reflection layer.

Fig. 4A bis 4F vereinfachte Schnittansichten zur Veran­ schaulichung der jeweiligen Verfahrens­ schritte zur Herstellung einer planaren Maske gemäß der vorliegenden Erfindung; und FIG. 4A through 4F show simplified sectional views schaulichung Veran to the respective process steps of manufacturing a planar mask according to the present invention; and

Fig. 5A bis 5C vereinfachte Schnittansichten zur Veran­ schaulichung der Verfahrensschritte zur Herstellung einer flachen Grabenisolie­ rung in DRAM-Zellen mit der in Fig. 4A bis 4F hergestellten Maske. Fig. 5A to 5C show simplified sectional views to Veran schaulichung the process steps for manufacturing a flat Grabenisolie tion in DRAM cells shown in Fig. 4A to 4F fabricated mask.

Fig. 4A bis 4F zeigen vereinfachte Schnittansichten zur Darstellung von jeweiligen Verfahrensschritten zur Herstel­ lung einer planaren Maske gemäß der vorliegenden Erfindung, wobei gleiche Bezugszeichen gleiche oder ähnliche Elemente bzw. Schichten bezeichnen wie in Fig. 1 bis 3 und zur Ver­ meidung von Wiederholungen auf eine detaillierte Beschreibung nachfolgend verzichtet wird. FIGS. 4A through 4F show simplified sectional views illustrating respective process steps for the manufacture lung of a planar mask according to the present invention, wherein like reference characters designate like or similar elements or layers as in Fig. 1 to 3 and Ver avoidance of repetitions to a detailed description is omitted below.

Das Verfahren zur Herstellung einer erfindungsgemäßen plana­ ren Maske auf topologiehaltigen Oberflächen wird gemäß Fig. 4A bis 4F wiederum anhand einer DRAM-Speicherschaltung beispielhaft beschrieben. Die Erfindung ist jedoch nicht dar­ auf beschränkt und umfasst vielmehr alle weiteren Herstel­ lungsverfahren zur Realisierung einer planaren Maske auf to­ pologiehaltigen Oberflächen wie z. B. in Bipolarschaltungen, eingebetteten Schaltungen usw.The method for producing a planar mask according to the invention on topology-containing surfaces is again described by way of example using a DRAM memory circuit according to FIGS. 4A to 4F. However, the invention is not limited to and rather includes all other manufacturing processes for realizing a planar mask on topology-containing surfaces such. B. in bipolar circuits, embedded circuits, etc.

Gemäß Fig. 4A befinden sich in einem Halbleitersubstrat 10 eine Vielzahl von Grabenkondensatoren 20, die als tiefe Grä­ ben im Halbleitersubstrat 10 ausgebildet sind. Zur Verhinde­ rung von Leckströmen bzw. zur Isolierung besitzen diese Grabenkondensatoren 20 in ihrem oberen Bereich Isolationskrägen 21 bzw. Collars. Die Grabenkondensatoren 20 sind hierbei in ihrem Inneren mit einem leitenden Füllmaterial 23 aufgefüllt, das beispielsweise aus dotiertem Polysilizium besteht und als Elektrode für den Grabenkondensator 20 dient. An den Wänden der Grabenkondensatoren 20 befindet sich zur Isolierung vom Halbleitersubstrat 10 eine Dielektrikumschicht 22, die im We­ sentlichen ein Speicherdielektrikum darstellt. Eine nicht dargestellte weitere Elektrode befindet sich in einem unteren Bereich des Grabenkondensators 20 innerhalb des Halbleiter­ substrats 10, wodurch eine Gegenelektrode zum Füllmaterial 23 realisiert wird. Beim Ausbilden dieser Grabenkondensatoren 20 entstehen an der Oberfläche Vertiefungen V, die beispielswei­ se in einer Padschicht 11 und dem Halbleitersubstrat 10 aus­ gebildet sind. Die Padschicht 11 besteht vorzugsweise aus Si3N4.According to FIG. 4A, a multiplicity of trench capacitors 20 are located in a semiconductor substrate 10 , said trench capacitors being formed as deep trenches in the semiconductor substrate 10 . To prevent leakage currents or for insulation, these trench capacitors 20 have insulation collars 21 or collars in their upper region. The trench capacitors 20 are here filled with a conductive filler 23 , which consists, for example, of doped polysilicon and serves as an electrode for the trench capacitor 20 . On the walls of the trench capacitors 20 there is a dielectric layer 22 for insulation from the semiconductor substrate 10 , which essentially represents a storage dielectric. A further electrode, not shown, is located in a lower region of the trench capacitor 20 within the semiconductor substrate 10 , as a result of which a counter electrode to the filling material 23 is realized. When these trench capacitors 20 are formed, depressions V are formed on the surface, which are formed, for example, in a pad layer 11 and the semiconductor substrate 10 . The pad layer 11 preferably consists of Si 3 N 4 .

Gemäß Fig. 4B wird nunmehr in einem ersten Verfahrensschritt ein selektives Auffüllen der Vertiefungen V in der topologie­ haltigen Oberfläche des Halbleitersubstrats 10 bzw. des Wa­ fers durchgeführt. Vorzugsweise wird dieses selektive Auffül­ len der Vertiefungen V durch ein selektives Oxidationsverfah­ ren realisiert, wie es beispielsweise aus der Druckschrift WO 98/03992 bekannt ist. Bei diesem sogenannten SELOX-Verfah­ ren wird selektiv zur Padschicht 11 nur in den Vertiefungen V ein Oxid 1 (z. B. SiO2) abgeschieden, bis die Höhe der Padschicht 11 erreicht ist. Auf diese Weise erhält man eine nahezu vollständige planare Oberfläche.Referring to FIG. 4B, a selective filling of the depressions V in the topology-containing surface of the semiconductor substrate 10 or the Wa will now fers carried out in a first process step. This selective filling of the depressions V is preferably realized by a selective oxidation process, as is known, for example, from the publication WO 98/03992. In this so-called SELOX process, an oxide 1 (for example SiO 2 ) is deposited selectively to the pad layer 11 only in the depressions V until the height of the pad layer 11 is reached. In this way, an almost complete planar surface is obtained.

Gemäß Fig. 4C wird in einem nachfolgenden Schritt eine kon­ forme Maskenschicht 2 ganzflächig an der Oberfläche des Halb­ leitersubstrats 10 bzw. des Wafers abgeschieden. Vorzugsweise verwendet man für diese Maskenschicht 2 eine aus Silizium Oxid bestehende Hartmaskenschicht. Anschließend wird an der Oberfläche der Hartmaskenschicht 2 eine Antireflexionsschicht 3 ganzflächig ausgebildet. Die Antireflexionsschicht 3 kann hierbei entweder aus einer anorganischen Antireflexions­ schicht wie z. B. SixOyN(1-x-y) bestehen oder eine organische Lackschicht wie z. B. DUV30 aufweisen.Referring to FIG. 4C, a kon forme mask layer 2 is blanket deposited on the surface of the semiconductor substrate 10 and the wafer in a subsequent step. Preferably a composed of silicon oxide hard mask layer on said mask layer. 2 An anti-reflection layer 3 is then formed over the entire surface of the surface of the hard mask layer 2 . The antireflection layer 3 can either consist of an inorganic antireflection layer such. B. Si x O y N (1-xy) exist or an organic coating such as. B. DUV30.

Im Gegensatz zum Stand der Technik gemäß Fig. 1 und 2 ist bei Verwendung einer organischen Antireflexionsschicht 3 ihre Schichtdicke in allen Bereichen des Wafers gleich groß, da sie nicht zur Ausnivellierung von Unebenheiten missbraucht wird. Die Antireflexionsschicht 3 dient somit insbesondere der Verringerung bzw. vollständigen Auslöschung von störenden Reflexionen bei einer nachfolgenden Belichtung eines Foto­ lacks bzw. Foto-Resists.In contrast to the prior art according to FIGS. 1 and 2, when an organic antireflection layer 3 is used, its layer thickness is the same in all areas of the wafer, since it is not misused to level out unevenness. The antireflection layer 3 thus serves in particular to reduce or completely eliminate annoying reflections during subsequent exposure of a photo lacquer or photo resist.

Dieser Fotolack bzw. Foto-Resist 4 wird gemäß Fig. 4D in ei­ nem nachfolgenden Schritt ganzflächig und mit einer gegenüber dem Stand der Technik gemäß Fig. 1 bis 3 relativ geringen Schichtdicke ganzflächig auf der Antireflexionsschicht 3 aus­ gebildet, belichtet und entwickelt, wodurch eine Fotomaske realisiert wird. Auf Grund der erstmals sehr geringen Schichtdicken für die Fotomaske 4 erhält man eine ausreichend scharfe Maske, weshalb Strukturgrößen auch unterhalb von 170 nm zuverlässig und mit hoher Ausbeute realisiert werden kön­ nen.This photoresist or photo resist 4 is formed according to FIG. 4D in a subsequent step over the entire area and with a layer thickness that is relatively small compared to the prior art according to FIGS. 1 to 3 over the entire area on the antireflection layer 3 , exposed and developed, whereby a Photo mask is realized. Due to the very low layer thicknesses for the photomask 4 for the first time, a sufficiently sharp mask is obtained, which is why structure sizes below 170 nm can be reliably and with high yield.

Im Verfahrensschritt gemäß Fig. 4E wird eine sogenannte HM- Ätzung durchgeführt, bei der unter Verwendung des Fotolacks bzw. Foto-Resists 4 sowohl die Antireflexionsschicht 3 als auch die Maskenschicht 2 bis zum SELOX-Oxid 1 und der Padschicht 11 entfernt wird. In the method step according to FIG. 4E, a so-called HM etching is carried out, in which both the antireflection layer 3 and the mask layer 2 up to the SELOX oxide 1 and the pad layer 11 are removed using the photoresist or photo resist 4 .

Gemäß Fig. 4F werden in einem nachfolgenden Verfahrens­ schritt (resist strip) der Foto-Resist 4 sowie die Antirefle­ xionsschicht 3 vollständig entfernt und eine sogenannte ITM- Ätzung bis in das Halbleitersubstrat 10 durchgeführt. Hierbei wird sowohl das SELOX-Oxid 1 als auch die freiliegende Padschicht 11 vollständig entfernt und das Halbleitersubstrat 10 bzw. das Polysilizium-Füllmaterial 23 der Grabenkondensa­ toren 20 leicht angeätzt.According to Figure 4F. In a subsequent process step (resist strip) the photo resist 4 and the Antirefle xionsschicht 3 is completely removed, and a so-called ITM- etching performed up into the semiconductor substrate 10. Here, both the SELOX oxide 1 and the exposed pad layer 11 are completely removed and the semiconductor substrate 10 or the polysilicon filler 23 of the trench capacitors 20 is slightly etched.

Gemäß dem vorstehend beschriebenen Herstellungsverfahren er­ hält man somit eine vollständige Planarisierung durch das SELOX-Oxid 1 und die konforme Hartmaske 2, welche eine dünne planare organische ARC-Schicht ergibt, die in diesem Fall nur die Funktion einer Antireflexionsschicht haben muss. Aufgrund dieser verbesserten Planarität wird ein größeres Lithogra­ phie-Prozessfenster erreicht. Gleichzeitig ermöglicht die Verwendung dünnerer organischer ARC-Schichten einen geringe­ ren Lackverbrauch während der Ätzung und damit ein verbesser­ tes Ätzprozessfenster. Auf diese Weise können dünnere Foto­ lackdicken ermöglicht werden, wodurch wiederum Strukturbrei­ ten unterhalb von 170 nm mit großer Präzision und hoher Aus­ beute realisiert werden können.According to the manufacturing process described above, he thus obtains a complete planarization through the SELOX oxide 1 and the conforming hard mask 2 , which results in a thin planar organic ARC layer, which in this case only has to have the function of an anti-reflection layer. Due to this improved planarity, a larger lithography process window is achieved. At the same time, the use of thinner organic ARC layers enables a lower paint consumption during the etching and thus an improved etching process window. In this way, thinner photo lacquer thicknesses can be made possible, which in turn allows structure widths below 170 nm to be realized with great precision and high yield.

Alternativ kann beim vorstehend beschriebenen Verfahren das Entfernen des Foto-Resists 4 entfallen und die Verfahrens­ schritte gemäß Fig. 4E und 4F in einem gemeinsamen Ätz­ schritt durchgeführt werden.Alternatively, the removal of the photo resist 4 can be omitted in the method described above and the method steps according to FIGS. 4E and 4F can be carried out in a common etching step.

Fig. 5A bis 5C zeigen vereinfachte Schnittansichten zur Darstellung von Verfahrensschritten zur Herstellung einer flachen Grabenisolierung in DRAM-Zellen. Gleiche Bezugszei­ chen bezeichnen hierbei wiederum gleiche Elemente oder Schichten wie in den Fig. 1 bis 4, weshalb auf eine wie­ derholte Beschreibung nachfolgend verzichtet wird. Fig. 5A to 5C show simplified sectional views showing process steps for manufacturing a flat grave insulation in DRAM cells. The same reference numerals in this case again refer to the same elements or layers as in FIGS . 1 to 4, which is why a repeated description is omitted below.

Gemäß Fig. 5A wird unter Verwendung der in den Fig. 4A bis 4F hergestellten planaren Maske mittels einer sogenannten IT-Ätzung eine flache Grabenisolierung (STI, shallow trench isolation) im Halbleitersubstrat 10 derart ausgebildet, dass eine Vertiefung bis zu den Isolationskrägen 21 der Grabenkon­ densatoren 20 entsteht. Dieser in Fig. 5A dargestellte Ätz­ schritt kann vorzugsweise auch mit den in Fig. 4E und 4F dargestellten Ätzschritten zusammengefasst werden, wodurch sich eine weitere Vereinfachung des Prozesses ergibt. Alter­ nativ können jedoch auch nur die in Fig. 4F und 5A darge­ stellten Ätzschritte in einem gemeinsamen Ätzschritt durchge­ führt werden.According to FIG. 5A, using the planar mask produced in FIGS. 4A to 4F, so-called IT etching is used to form a shallow trench isolation (STI) in the semiconductor substrate 10 in such a way that a depression up to the insulation collars 21 of the trench cones capacitors 20 arises. This etching step shown in FIG. 5A can preferably also be combined with the etching steps shown in FIGS. 4E and 4F, which results in a further simplification of the process. Alternatively, however, only the etching steps shown in FIGS . 4F and 5A can be carried out in a common etching step.

Gemäß Fig. 5B wird weiter das SELOX-Oxid 1 und die ver­ bleibende Hartmaskenschicht 2 vollständig entfernt und eine HDP-SiO2-Schicht 6 (high density plasma) an der Oberfläche bzw. in der Vertiefung abgeschieden. Auf diese Weise werden die benachbarten Grabenkondensatoren 20 voneinander isoliert, wobei lediglich ein offener Bereich des Grabenkondensators 20 als Ladungszufuhr und -abfuhr zu einem nicht dargestellten Feldeffekt-Transistor dient. Optional kann jedoch das SELOX- Oxid 1 und die Hartmaskenschicht 2 an der Oberfläche verblei­ ben.According to Fig. 5B, the oxide SelOx 1 and the ver remaining hard mask layer 2 is further fully removed, and a HDP-SiO 2 layer 6 (high density plasma) deposited on the surface or in the recess. In this way, the adjacent trench capacitors 20 are isolated from one another, only an open area of the trench capacitor 20 serving as charge supply and discharge to a field effect transistor, not shown. Optionally, however, the SELOX oxide 1 and the hard mask layer 2 can remain on the surface.

In einem Verfahrensschritt gemäß Fig. 5C wird anschließend die Oberfläche des Wafers planarisiert, wobei vorzugsweise ein chemisch-mechanisches Polieren (CMP, chemical mechanical polishing) verwendet wird. In a method step according to FIG. 5C is then planarized the surface of the wafer, preferably using a chemical-mechanical polishing (CMP, chemical mechanical polishing) is used.

Auf diese Weise können insbesondere bei Herstellung von DRAM- Zellen die erforderlichen Verfahrensschritte vereinfacht und besonders kleine Strukturgrößen realisiert werden.In this way, especially when producing DRAM Cells the necessary procedural steps and simplified particularly small structure sizes can be realized.

Die Erfindung wurde vorstehend anhand einer planaren Maske für eine flache Grabenisolierung in DRAM-Zellen beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst vielmehr alle weiteren Verfahren zur Herstellung einer planaren Maske auf topologiehaltigen Oberflächen, wie sie beispielsweise in Bipolarschaltungen und/oder eingebetteten Schaltungen vorkom­ men können.The invention has been described above using a planar mask for shallow trench isolation in DRAM cells. However, it is not limited to this and rather encompasses all other processes for producing a planar mask on topology-containing surfaces, such as in Bipolar circuits and / or embedded circuits occur can.

Claims (6)

1. Verfahren zur Herstellung einer planaren Maske auf topo­ logiehaltigen Oberflächen mit den Schritten:
  • a) selektives Auffüllen von Vertiefungen (V) in der topolo­ giehaltigen Oberfläche;
  • b) Ausbilden einer konformen Maskenschicht (2) auf der auf­ gefüllten Oberfläche;
  • c) Ausbilden einer Antireflexionsschicht (3) auf der Mas­ kenschicht (2);
  • d) Ausbilden einer Fotomaske (4) auf der Antireflexions­ schicht (3);
  • e) Entfernen eines Teils der Antireflexionsschicht (3) und der Maskenschicht (2) unter Verwendung der Fotomaske (4); und
  • f) Entfernen der Fotomaske (4) und der Antireflexions­ schicht (3)
1. Method for producing a planar mask on surfaces containing topology, with the steps:
  • a) selective filling of depressions (V) in the topological surface;
  • b) forming a conformal mask layer ( 2 ) on the filled surface;
  • c) forming an anti-reflection layer ( 3 ) on the mask layer ( 2 );
  • d) forming a photomask ( 4 ) on the anti-reflection layer ( 3 );
  • e) removing part of the anti-reflection layer ( 3 ) and the mask layer ( 2 ) using the photomask ( 4 ); and
  • f) removing the photomask ( 4 ) and the anti-reflection layer ( 3 )
2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass in Schritt a) ein selektives Oxidationsverfahren zum Auffüllen der Ver­ tiefungen (V) verwendet wird.2. The method according to claim 1, characterized in that in step a) a selective oxidation process to fill the ver deepening (V) is used. 3. Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass in Schritt d) eine konforme Hartmaskenschicht (2) aus Silizium-Oxid aus­ gebildet wird.3. The method according to claim 1 or 2, characterized in that in step d) a conformal hard mask layer ( 2 ) is formed from silicon oxide. 4. Verfahren nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass in Schritt c) eine organische und/oder anorganische Antireflexions­ schicht (3, 3') ausgebildet wird.4. The method according to any one of claims 1 to 3, characterized in that an organic and / or inorganic antireflection layer ( 3 , 3 ') is formed in step c). 5. Verfahren nach Patentanspruch 4, dadurch gekennzeichnet, dass die anor­ ganische Antireflexionsschicht (3) SixOyN(1-x-y) aufweist.5. The method according to claim 4, characterized in that the inorganic antireflection layer ( 3 ) Si x O y N (1-xy) . 6. Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass die plana­ re Maske eine STI-Maske für flache Grabenisolierungen (6) in DRAM-Zellen darstellt.6. The method according to any one of claims 1 to 5, characterized in that the planar mask is an STI mask for shallow trench isolation ( 6 ) in DRAM cells.
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