DE10006950C1

DE10006950C1 - Circuit arrangement for constant voltage and / or constant current generation

Info

Publication number: DE10006950C1
Application number: DE2000106950
Authority: DE
Inventors: Wolfgang Horn
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-02-16
Filing date: 2000-02-16
Publication date: 2002-01-24
Anticipated expiration: 2020-02-17
Also published as: EP1126351B1; EP1126351A1; DE50112251D1

Abstract

Es wird eine Schaltungsanordnung beschrieben, mit der Konstantspannungen und/oder Konstantströme nach dem Bandgap-Prinzip (Bandabstands-Prinzip) erzeugt werden können. Die Schaltungsanordnung zeichnet sich insbesondere aus durch einen ersten und einen zweiten Transistor (T1, T2), deren Gateanschlüsse über einen ersten Widerstand (R1) miteinander verbunden sind und deren Kollektoranschlüsse an einer Versorgungsspannung (Vdd) anliegen, sowie einen zweiten Widerstand (R2), der zwischen dem Gateanschluss des ersten Transistors (T1) und die Versorgungsspannung (Vdd) geschaltet ist, so dass durch die Differenz der Gate-Emitter-Spannungen an den Transistoren (T1, T2) ein durch den ersten und zweiten Widerstand (R1, R2) nach Masse fließender Referenzstrom (Iref) erzeugt wird, und eine auf die Versorgungsspannung (Vdd) bezogene Referenzspannung (Vref) an dem Ermitter des ersten Transisitors (T1) abgreifbar ist. Der Referenzstrom (Iref) bzw. die Referenzspannung (Vref) sind in weiten Grenzen temperatur- und betriebsspannungsunabhängig und insbesondere unempfindlich gegen Einflüsse eines Reversbetriebes eines DMOS-Leistungstransistors in einer sperrschichtisolierten Mischtechnologie.A circuit arrangement is described with which constant voltages and / or constant currents can be generated according to the bandgap principle (bandgap principle). The circuit arrangement is characterized in particular by a first and a second transistor (T1, T2), the gate connections of which are connected to one another via a first resistor (R1) and the collector connections of which are connected to a supply voltage (Vdd), and a second resistor (R2), which is connected between the gate terminal of the first transistor (T1) and the supply voltage (Vdd), so that the difference between the gate-emitter voltages at the transistors (T1, T2) causes a through the first and second resistor (R1, R2) reference current (Iref) flowing to ground is generated, and a reference voltage (Vref) related to the supply voltage (Vdd) can be tapped at the emitter of the first transistor (T1). The reference current (Iref) and the reference voltage (Vref) are largely independent of temperature and operating voltage and are particularly insensitive to the effects of reverse operation of a DMOS power transistor in a junction-insulated mixed technology.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung von Konstantspannungen und/oder Konstantströmen nach dem Bandgap-Prinzip (Bandabstands-Prinzip), bei dem die Durch flußspannungen zweier P-N-Übergänge zur Erzeugung einer Refe renzspannung eingesetzt werden.The invention relates to a circuit arrangement for generation of constant voltages and / or constant currents after Band gap principle (band gap principle), in which the through forward voltages of two P-N junctions to generate a ref limit voltage can be used.

Aus der JP 3-268118 A ist eine Stromquelle nach dem Bandgap- Prinzip bekannt, die zwei Transistoren aufweist, deren Basis- Anschlüsse aneinander angeschlossen sind, wobei deren Kollek tor-Anschlüsse an ein Versorgungspotential angeschlossen sind, an welches auch die Basis-Anschlüsse über einen Wider stand angeschlossen sind. Zwischen den Emitter des einen Transistors und ein Bezugspotential ist ein Widerstand ge schaltet, an dem eine zu dem Emitterstrom dieses Transistors proportionale Spannung abgreifbar ist.From JP 3-268118 A a current source according to the band gap Known principle, which has two transistors whose base Connections are connected to each other, their collector gate connections connected to a supply potential are, to which also the base connections via a counter stand are connected. Between the emitters of one Transistor and a reference potential is a resistor ge switches, one at the emitter current of this transistor proportional voltage can be tapped.

Ein Problem kann sich zum Beispiel gemäss Fig. 1 bei einer sperrschichtisolierten Mischtechnologie auf einem p-Substrat 13 ergeben. Dabei wird bei einer Polaritätsumkehr an einem DMOS-Leistungstransistor (Reversbetrieb) die aus einem n- leitenden Drainanschluss 11 und dem p-Substrat 13 gebildete Diode leitend, und die in das Substrat 13 injizierten La dungsträger bilden den Emitterstrom eines parasitären bipola ren npn-Flächentransistors 12. Alle epitaxialen n-Wannen 10a, . . . 10x (zum Beispiel BJT-Kollektoren) der Schaltung stel len für diesen Transistor 12 potentielle Kollektoren dar, aus denen beim Reversbetrieb des DMOS-Leistungstransistors Kol lektorströme Ic1, . . Icx abgezogen werden können. Dies kann dazu führen, dass empfindliche andere Schaltungsteile mit hochohmig angeschlossenen n-Wannen, wie zum Beispiel eine Schaltungsanordnung der eingangs genannten Art nach dem Bandgap-Prinzip, in ihrer Funktion beeinträchtigt werden oder so gar völlig ausfallen.A problem can arise, for example according to FIG. 1, in the case of a barrier technology insulated mixing technology on a p-substrate 13 . In the case of a polarity reversal on a DMOS power transistor (reverse operation), the diode formed from an n-type drain connection 11 and the p-type substrate 13 becomes conductive, and the charge carriers injected into the substrate 13 form the emitter current of a parasitic bipolar npn area transistor 12th All epitaxial n wells 10 a,. , , 10 x (for example, BJT collectors) of the circuit represent 12 potential collectors for this transistor, from which collector currents Ic1,. During reverse operation of the DMOS power transistor. , Icx can be deducted. This can lead to the function of sensitive other circuit parts with high-resistance connected n-wells, such as a circuit arrangement of the type mentioned at the beginning, being impaired or even failing completely.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Schal tungsanordnung zu schaffen, die eine in weiteren Grenzen tem peratur- und betriebsspannungsunabhängige Konstantspannung und/oder einen Konstantstrom mit einer Bandabstands- Referenz erzeugt und die insbesondere unempfindlich gegen Einflüsse des oben beschriebenen Reversbetriebes ist.The invention is therefore based on the object of a scarf to create an arrangement which has a tem Constant voltage independent of temperature and operating voltage and / or a constant current with a bandgap Generates reference and which is particularly insensitive to Influences of the reverse operation described above.

Gelöst wird diese Aufgabe gemäss Anspruch 1 mit einer Schal tungsanordnung der eingangs genannten Art, die sich durch folgende Merkmale auszeichnet: einen ersten und einen zweiten Transistor, deren Basisanschlüsse über einen ersten Wider stand miteinander verbunden sind und deren Kollektoranschlüs se an einer Versorgungsspannung anliegen, sowie einen zweiten Widerstand, der zwischen den Basisanschluss des ersten Tran sistors und die Versorgungsspannung geschaltet ist, so dass durch die Differenz der Basis-Emitter-Spannungen an den Tran sistoren ein durch den ersten und zweiten Widerstand nach Masse fließender Referenzstrom erzeugt wird, und eine auf die Versorgungsspannung bezogene Referenzspannung an dem Emitter des ersten Transistors abgreifbar ist.This object is achieved according to claim 1 with a scarf arrangement of the type mentioned, which is characterized by distinguishes the following features: a first and a second Transistor, whose base connections via a first counter were connected to each other and their collector connections se applied to a supply voltage, and a second Resistance between the base connector of the first tran sistors and the supply voltage is switched so that by the difference of the base-emitter voltages on the trans sistors by the first and second resistor Mass flowing reference current is generated, and one on the Supply voltage related reference voltage at the emitter of the first transistor can be tapped.

Die Unteransprüche haben vorteilhafte Weiterbildungen der Er findung zum Inhalt.The subclaims have advantageous developments of the Er finding the content.

Danach ist insbesondere ein Ausgangspuffer/Treiber vorgese hen, mit dem die Referenzspannung geteilt und niederohmig an einen Ausgang geführt wird.After that, an output buffer / driver in particular is provided with which the reference voltage is divided and applied with low resistance an exit is led.

Ferner umfaßt die Schaltungsanordnung vorzugsweise einen Kom parator mit einer Stromspiegelschaltung, mit der die Emitter ströme des ersten und zweiten Transistors sowie der Referenz strom in einen Gleichgewichtszustand geregelt werden, in dem diese Ströme im wesentlichen gleich sind. Furthermore, the circuit arrangement preferably comprises a comm parator with a current mirror circuit with which the emitter currents of the first and second transistor and the reference current are regulated in an equilibrium state in which these currents are essentially the same.

Weiterhin ist vorzugsweise ein Stellglied mit einer Start schaltung zur Beaufschlagung des Komparators vorgesehen, das einen dritten Transistor aufweist, mit dem eine Spannungs- oder Stromdifferenz an den Emitteranschlüssen des ersten und zweiten Transistors durch Ansteuerung eines vierten und fünf ten Transistors in dem Komparator ausgeregelt wird.Furthermore, there is preferably an actuator with a start provided circuit for loading the comparator, the has a third transistor with which a voltage or current difference at the emitter connections of the first and second transistor by driving a fourth and five th transistor is regulated in the comparator.

Weitere Einzelheiten, Merkmale und Vorteile der Erfindung er geben sich aus der folgenden Beschreibung einer bevorzugten Ausführungsform anhand der Zeichnung. Es zeigt:Further details, features and advantages of the invention he give a preferred from the following description Embodiment based on the drawing. It shows:

Fig. 1 eine schematische Darstellung zur Erläuterung der sich bei einem Reversbetrieb ergebenden Probleme; Figure 1 is a schematic representation for explaining the problems that arise in reverse operation.

Fig. 2 ein Blockschaltbild einer erfindungsgemässen Ausfüh rungsform; und Fig. 2 is a block diagram of an embodiment according to the invention; and

Fig. 3 ein Schaltbild der in Fig. 2 gezeigten Ausführungs form. Fig. 3 is a circuit diagram of the embodiment shown in Fig. 2.

Die erfindungsgemässe Ausführungsform umfasst gemäss Fig. 2 eine Bandgap-Schaltung 1 zur Erzeugung einer Referenzspanung nach dem Bandabstandsprinzip, die auf eine positive Versor gungsspannung Vdd bezogen ist, einen Ausgangspuffer/Treiber 4, dessen Eingang mit dem Ausgang der Bandgap-Schaltung 1 verbunden ist und an dessen Ausgang eine Ausgangs- Referenzspannung Vref anliegt, einen Strom- und Spannungskom parator 2, der reversstromunempfindlich ist und über eine er ste und eine zweite Klemme A, B mit der Bandgap-Schaltung 1 verbunden ist, sowie ein Stellglied 3 mit Startschaltung, das den Komparator 2 beaufschlagt.The inventive embodiment, shown in FIG. 2 is a bandgap circuit 1, an output buffer / driver 4 having its input connected to the output of the bandgap circuit 1 for generating a Referenzspanung after the bandgap principle, the supply voltage on a positive versor Vdd is based, and at the output of which there is an output reference voltage Vref, a current and voltage comparator 2 which is insensitive to reverse current and is connected via a ste and a second terminal A, B to the bandgap circuit 1 , and an actuator 3 with a start circuit which applied to the comparator 2 .

Mit dem Ausgangspuffer/Treiber 4 wird die von der Bandgap- Schaltung 1 erzeugte Referenzspannung auf nahezu beliebige Werte (zum Beispiel < 1,26 Volt) geteilt und am Ausgang nie derohmig zur Verfügung gestellt. Der Komparator 2 regelt mit Hilfe des Stellgliedes 3 die Bandgap-Schaltung 1 aus, wobei die für den ausgeregelten Zustand zu erfüllende Bedingung die Gleichheit der Spannungen an den beiden Klemmen A, B sowie die Gleichheit der Ströme 11, 12 durch diese Klemmen ist.With the output buffer / driver 4 , the reference voltage generated by the bandgap circuit 1 is divided into almost any values (for example <1.26 volts) and is never made available at the output in an ohmic manner. The comparator 2 regulates the bandgap circuit 1 with the aid of the actuator 3, the condition to be fulfilled for the regulated state being the equality of the voltages at the two terminals A, B and the equality of the currents 11 , 12 through these terminals.

Fig. 3 zeigt ein Gesamtschaltbild der bevorzugten Ausfüh rungsform, wobei diese Komponenten jeweils durch gestrichelte Linien abgegrenzt sind. Fig. 3 shows an overall circuit diagram of the preferred embodiment, these components being delimited by dashed lines.

Die Bandgap-Schaltung 1 umfaßt einen ersten und einen zweiten bipolaren npn-Transistor T1, T2, deren Basisanschlüsse über einen ersten Widerstand R1 miteinander verbunden sind. Die Kollektoranschlüsse liegen an einer positiven Versorgungs spannung Vdd an, während der Emitteranschluss des ersten Transistors T1 an die erste Klemme A und der Emitteranschluss des zweiten Transistors T2 an die zweite Klemme B geführt ist. Der Basisanschluss des ersten Transistors T1 ist schließlich über einen zweiten Widerstand R2 mit der Versor gungsspannung Vdd verbunden.The bandgap circuit 1 comprises a first and a second bipolar npn transistor T1, T2, the base connections of which are connected to one another via a first resistor R1. The collector connections are connected to a positive supply voltage Vdd, while the emitter connection of the first transistor T1 is connected to the first terminal A and the emitter connection of the second transistor T2 is connected to the second terminal B. The base connection of the first transistor T1 is finally connected to the supply voltage Vdd via a second resistor R2.

Der Komparator 2 umfaßt einen vierten und einen fünften bipo laren pnp-Transistor T4, T5, deren Basisanschlüsse miteinan der verbunden sind, wobei der Emitter des vierten Transistors T4 über die zweite Klemme B mit dem Emitter des zweiten Tran sistors T2 und der Emitter des fünften Transistors T5 über die erste Klemme A mit dem Emitter des ersten Transistors T1 verbunden ist. Der Kollektor des fünften Transistors T5 ist über einen ersten (z. B. MOSFET-) Transistor M1 mit Masse so wie mit einem Gate dieses Transistors M1 verbunden. Der Kol lektor des vierten Transistors T4 liegt über einen dritten MOSFET-Transistor M3 an Masse. Weiterhin ist ein zweiter MOSFET-Transistor M2 vorgesehen, der einen Referenzstrom Iref von der Basis des zweiten Transistors T2 nach Masse fließen läßt. Über einen zehnten MOSFET-Transistor M10 kann schließ lich ein temperaturunabhängiger Bias-Strom I_BIAS nach Masse erzeugt und bei Bedarf ausgekoppelt werden. Die Schaltungsan ordnung kann somit zusätzlich als Generator für einen tempe raturkompensierten Biasstrom I_BIAS für den betreffenden Chip dienen und umfaßt auf diese Weise ein inherentes "Auto- Biasing". Die Basisanschlüsse der MOSFET-Transistoren M1, M2, M3, M10 sind miteinander verbunden.The comparator 2 comprises a fourth and a fifth bipolar pnp transistor T4, T5, the base connections of which are connected to one another, the emitter of the fourth transistor T4 via the second terminal B having the emitter of the second transistor T2 and the emitter of the fifth Transistor T5 is connected via the first terminal A to the emitter of the first transistor T1. The collector of the fifth transistor T5 is connected via a first (eg MOSFET) transistor M1 to ground as well as to a gate of this transistor M1. The collector of the fourth transistor T4 is connected to ground via a third MOSFET transistor M3. Furthermore, a second MOSFET transistor M2 is provided which allows a reference current Iref to flow from the base of the second transistor T2 to ground. A tenth MOSFET transistor M10 can finally be used to generate a temperature-independent bias current I _BIAS to ground and, if necessary, to couple it out. The circuit arrangement can thus additionally serve as a generator for a temperature-compensated bias current I _BIAS for the chip in question and in this way comprises an inherent "auto-biasing". The base connections of the MOSFET transistors M1, M2, M3, M10 are connected to one another.

Das Stellglied 3 umfaßt einen dritten bipolaren npn- Transistor T3, dessen Kollektor mit der positiven Versor gungsspannung Vdd und dessen Emitter mit den zusammengeschal teten Basisanschlüssen des vierten und fünften Transistors T4, T5 sowie über einen dritten Widerstand R3 mit Masse ver bunden ist. Zwischen die Versorgungsspannung Vdd und Masse sind ein vierter und ein siebter MOSFET-Transistor M4, M7 in Reihe geschaltet, wobei zwischen diesen die Basis des dritten Transistors T3 liegt. Das Gate des vierten MOSFET-Transistors M4 ist mit dem Kollektor des vierten Transistors T4, das Gate des siebten MOSFET-Transistors M7 ist mit dem Gate eines ach ten MOSFET-Transistors M8 verbunden, der in Reihe mit einem neunten MOSFET-Transistor M9 zwischen der Versorgungsspannung Vdd und Masse liegt. Das Gate des siebten und achten MOSFET- Transistors M7, M8 ist zwischen den achten und neunten MOSFET-Transistor M8, M9 geschaltet. Das Gate des neunten MOSFET-Transistors M9 ist mit den zusammengeschalteten Gate anschlüssen des ersten, zweiten, dritten und zehnten MOSFET- Transistors M1, M2, M3, M10 verbunden.The actuator 3 comprises a third bipolar npn transistor T3, the collector with the positive supply voltage Vdd and the emitter with the interconnected base terminals of the fourth and fifth transistors T4, T5 and a third resistor R3 connected to ground. A fourth and a seventh MOSFET transistor M4, M7 are connected in series between the supply voltage Vdd and ground, the base of the third transistor T3 being located between them. The gate of the fourth MOSFET transistor M4 is connected to the collector of the fourth transistor T4, the gate of the seventh MOSFET transistor M7 is connected to the gate of an eighth MOSFET transistor M8, which is connected in series with a ninth MOSFET transistor M9 between the Supply voltage Vdd and ground. The gate of the seventh and eighth MOSFET transistors M7, M8 is connected between the eighth and ninth MOSFET transistors M8, M9. The gate of the ninth MOSFET transistor M9 is connected to the interconnected gate connections of the first, second, third and tenth MOSFET transistors M1, M2, M3, M10.

Schließlich ist im linken Schaltungsteil der Ausgangspuffer/ Treiber 4 realisiert, der einen sechsten bipolaren pnp- Transistor T6 umfaßt, dessen Emitter über eine Reihenschal tung eines vierten und fünften Widerstandes R4, R5 mit der Versorgungsspannung Vdd und dessen Kollektor über einen fünf ten MOSFET-Transistor M5 mit Masse verbunden ist. Der Emitter liegt außerdem über einen sechsten MOSFET-Transistor M6 an Masse, dessen Gate mit dem Kollektor des sechsten Transistors T6 verbunden ist. Die Basis des fünften MOSFET-Transistors M5 ist wiederum mit den zusammengeschalteten Gateanschlüssen des ersten, zweiten, dritten, neunten und zehnten MOSFET- Transistors M1, M2, M3, M9, M10 verbunden. Die Referenzspannung Vref wird an dem durch den vierten und fünften Wider stand R4, R5 gebildeten Spannungsteiler abgegriffen.Finally, the output buffer / driver 4 is realized in the left-hand circuit part, which comprises a sixth bipolar pnp transistor T6, the emitter of which is connected via a series circuit of fourth and fifth resistors R4, R5 to the supply voltage Vdd and the collector of which is connected to a fifth MOSFET transistor M5 is connected to ground. The emitter is also grounded via a sixth MOSFET transistor M6, the gate of which is connected to the collector of the sixth transistor T6. The base of the fifth MOSFET transistor M5 is in turn connected to the interconnected gate connections of the first, second, third, ninth and tenth MOSFET transistors M1, M2, M3, M9, M10. The reference voltage Vref is tapped at the voltage divider formed by the fourth and fifth opponents R4, R5.

Ein wesentlicher Kern der Erfindung besteht in der Implemen tierung des Bandgap-Prinzips in der Bandgap-Schaltung 1, die auch eigenständig, das heißt ohne die Schaltungsteile 2 bis 4 einsetzbar ist. Sie ist jedoch insbesondere für den Einsatz in Kombination mit dem Komparator 2 geeignet, durch den sich die Unempfindlichkeit der Gesamtschaltung gegenüber den ein gangs genannten Reversströmen ergibt. Ferner wird mit dem strombestimmenden ersten Widerstand R1 der Temperaturgang der Differenz der beiden Basis-Emitterspannungen von T1 und T2 dU_BE kompensiert, so dass der Referenzstrom Iref temperatu runabhängig ist.An essential core of the invention is the implementation of the bandgap principle in the bandgap circuit 1 , which can also be used independently, that is to say without the circuit parts 2 to 4 . However, it is particularly suitable for use in combination with the comparator 2 , as a result of which the overall circuit is insensitive to the reverse currents mentioned above. Furthermore, with the current-determining first resistor R1, the temperature response of the difference between the two base emitter voltages of T1 and T2 dU _{BE is} compensated, so that the reference current Iref is temperature-independent.

Darüber hinaus ist die Schaltung selbstversorgend, so dass sich zwei mögliche Arbeitspunkte ergeben, und zwar einerseits ein gewünschter und andererseits ein solcher Arbeitspunkt, bei dem der Referenzstrom Iref gleich Null und die Referenz spannung Vref gleich der positiven Versorgungsspannung Vdd ist. Die bei bekannten Schaltungen mit dieser Eigenschaft häufig nur schwer zu realisierende Startschaltung ist erfin dungsgemäss in das Stellglied 3 integriert, ohne einen we sentlichen zusätzlichen Aufwand zu erfordern.In addition, the circuit is self-sufficient, so that there are two possible operating points, on the one hand a desired and on the other hand, such an operating point in which the reference current Iref is equal to zero and the reference voltage Vref is equal to the positive supply voltage Vdd. The start circuit, which is often difficult to implement in known circuits with this property, is integrated in accordance with the invention in the actuator 3 without requiring a substantial additional effort.

Die beiden Transistoren T1, T2 der Bandgap-Schaltung 1 weisen unterschiedliche Emitterflächen auf. Wenn das Potential an den Klemmen A, B, das heißt an den Emitteranschlüssen des er sten und zweiten Transistors T1, T2 identisch ist und auch die Ströme 11, 12 gleich sind, so liegt an den Basisanschlüs sen die Differenz der beiden Basis-Emitter-Spannungen dU_BE von T1 und T2 an. Dadurch ergibt sich für diesen Gleichge wichtszustand ein Referenzstrom durch den ersten Widerstand R1 von Iref = dU_BE/R1, der auch über den zweiten Widerstand R2 fließt. The two transistors T1, T2 of the bandgap circuit 1 have different emitter areas. If the potential at the terminals A, B, that is to say at the emitter terminals of the first and second transistors T1, T2, is identical and the currents 11 , 12 are also identical, the difference between the two base-emitter Voltages dU _BE from T1 and T2. This results in a reference current for this equilibrium state through the first resistor R1 of Iref = dU _BE / R1, which also flows through the second resistor R2.

Die Referenzspannung ergibt sich als Summe des durch den Re ferenzstrom Iref erzeugten Spannungsabfalls an dem zweiten Widerstand R2 und der Spannung U_BE an der Basis-Emitter-Diode des ersten Transistors T1. Die Referenzspannung Vref ist an der ersten Klemme A abgreifbar und auf die positive Versor gungsspannung Vdd bezogen.The reference voltage is the sum of the voltage drop across the second resistor R2 generated by the reference current Iref and the voltage U _BE across the base-emitter diode of the first transistor T1. The reference voltage Vref can be tapped at the first terminal A and relates to the positive supply voltage Vdd.

Der Komparator 2 regelt im Zusammenspiel mit dem Stellglied 3 die Bandgap-Schaltung 1 stets auf diesen Gleichgewichtszu stand aus, bei dem der Referenzstrom Iref gleich dem ersten und dem zweiten Strom I1, I2 (Emitterstrom des ersten bzw. zweiten Transistors T1, T2) durch die erste bzw. zweite Klem me A, B ist. Diese Strombedingung wird durch die durch den ersten bis dritten MOSFET-Transistor M1, M2, M3 gebildete Stromspiegelschaltung realisiert. Durch die dem Stromspiegel vorgeschalteten pnp-Transistoren T4, T5 hat ein Potentialun terschied an den Klemmen A, B unmittelbar einen Stromunter schied zur Folge und wird daher ebenso ausgeregelt. Dieser Regelvorgang läuft im Detail wie folgt ab:
Wenn die Spannung an der ersten Klemme A oder der erste Strom I1 durch diese Klemme A ansteigen, so wird der Gateanschluss des vierten MOS-Transistors M4 des Stellgliedes 3 nach Masse gezogen und dadurch der dritte Transistor T3 aufgesteuert. Dadurch steigt das Potential an den Basisanschlüssen des vierten, fünften und sechsten Transistors T4, T5, T6 an, bis der Gleichgewichtszustand wieder hergestellt ist.The comparator 2 , in cooperation with the actuator 3, always regulates the bandgap circuit 1 to this equilibrium state, in which the reference current Iref is equal to the first and second currents I1, I2 (emitter current of the first and second transistors T1, T2) the first and second terminals are A, B. This current condition is realized by the current mirror circuit formed by the first to third MOSFET transistors M1, M2, M3. Due to the pnp transistors T4, T5 connected upstream of the current mirror, a potential difference at the terminals A, B immediately results in a current difference and is therefore also corrected. This control process proceeds in detail as follows:
When the voltage at the first terminal A or the first current I1 rises through this terminal A, the gate connection of the fourth MOS transistor M4 of the actuator 3 is pulled to ground and the third transistor T3 is thus turned on. As a result, the potential at the base connections of the fourth, fifth and sixth transistors T4, T5, T6 rises until the equilibrium state is restored.

Der dritte Widerstand R3 bildet dabei eine Stromsenke für den dritten Transistor T3 und wirkt gleichzeitig als Startwider stand, indem er im stromlosen Zustand die Basisanschlüsse des vierten bis sechsten Transistors T4, T5, T6 nach Masse zieht und so den unerwünschten Arbeitspunkt ausschließt.The third resistor R3 forms a current sink for the third transistor T3 and acts simultaneously as a start resistance stood by the base connections of the fourth to sixth transistor T4, T5, T6 pulls to ground and so excludes the undesired working point.

Der optionale Ausgangspuffer/Treiber 4 treibt den sechsten Transistor T6 mit einem Basispotential und einem Emitter strom, das/der identisch ist mit denjenigen an dem vierten und fünften Transistor T4, T5. Das Emitterpotential ent spricht dem Potential an der ersten und zweiten Klemme A, B und somit der Referenzspannung Vref. Die Forderung des iden tischen Emitterstroms wird durch den fünften und sechsten MOSFET-Transistor M5, M6 erfüllt. Wenn der Emitter- und somit der Kollektorstrom durch den sechsten Transistors T6 steigt, so steigt auch das Potential an dem fünften MOSFET-Transistor M5, so dass der vierte MOSFET-Transistor M4 aufgesteuert wird und den überschüssigen Strom übernimmt. The optional output buffer / driver 4 drives the sixth transistor T6 with a base potential and an emitter current which is identical to that on the fourth and fifth transistor T4, T5. The emitter potential corresponds to the potential at the first and second terminals A, B and thus the reference voltage Vref. The requirement of the identical emitter current is met by the fifth and sixth MOSFET transistors M5, M6. When the emitter and thus the collector current through the sixth transistor T6 increases, the potential at the fifth MOSFET transistor M5 also increases, so that the fourth MOSFET transistor M4 is turned on and takes over the excess current.

LIST OF REFERENCE NUMBERS

11

Bandgap-Schaltung
Bandgap circuit

22

Komparator
comparator

33

Stellglied
actuator

44

Ausgangspuffer/Treiber
Output buffer / driver

1010

a, a,

1010

x n-Wannen
x n tubs

1111

Drainanschluss
drain

1212

npn-Flächentransistor
NPN junction transistor

1313

p-Substrat
T1 bis T6 erster bis sechster Transistor
M1 bis M10 erster bis zehnter MOSFET-Transistor
R1 bis R5 erster bis fünfter Widerstand
Vdd Versorgungsspannung
Iref Referenzstrom
Vref Referenzspannung
I_BIAS p-substrate
T1 to T6 first to sixth transistor
M1 to M10 first to tenth MOSFET transistor
R1 to R5 first to fifth resistor
Vdd supply voltage
Iref reference current
Vref reference voltage
I _BIAS

Biasstrom
I1, I2 Emitterstrom des ersten bzw. zweiten Transistors
bias current
I1, I2 emitter current of the first and second transistor

Claims

1. Circuit arrangement for generating constant voltages and / or constant currents using the bandgap principle a first and a second transistor (T1, T2), the Ba sis connections with each other via a first resistor (R1) are connected and their collector connections to a Versor voltage (Vdd) and a second resistor (R2) connected between the base terminal of the first transistor (T1) and the supply voltage (Vdd) is switched, so that by the difference in base-emitter voltages at the Transistors (T1, T2) through the first and second resistors (R1, R2) reference current (Iref) flowing to ground is generated, and one related to the supply voltage (Vdd) Reference voltage (Vref) at the emitter of the first train sistors (T1) can be tapped.

2. Circuit arrangement according to claim 1, characterized by an output buffer / driver ( 4 ) with which the reference voltage voltage is divided and led to an output with low resistance.

3. Circuit arrangement according to claim 1 or 2, characterized by a comparator ( 2 ) with a current mirror circuit (M1, M2, M3) with which the emitter currents (I1, I2) of the first and two-th transistor (T1, T2) and the reference current (Iref) are regulated into an equilibrium state in which these currents are essentially the same.

4. Circuit arrangement according to claim 3, characterized in that the comparator ( 2 ) has a fourth and a fifth transistor (T4, T5), the gate connections of which are connected to one another and the emitter connections of which are connected to the emitter connections of the first and second transistors (T1, T2) are, so that a voltage difference at these connections results in a current difference that is corrected with the current mirror circuit (M1, M2, M3).

5. Circuit arrangement according to claim 3 or 4, characterized by a tenth transistor (M10) driven by the current mirror circuit, for generating a temperature-independent bias current (I _BIAS ).

6. Circuit arrangement according to one of claims 3 to 5, characterized by an actuator ( 3 ) with a start circuit for supplying the comparator ( 2 ), which has a third transistor (T3) with which a voltage or current difference at the emitter terminals of the first and second transistor (T1, T2) is regulated by driving the fourth and fifth transistor (T4, T5).