CS274207B1

CS274207B1 - Connection for two-port memory controller

Info

Publication number: CS274207B1
Application number: CS501088A
Authority: CS
Inventors: Pavel Ing Kocur; Jindrich Ing Csc Sykora; Pavel Ing Vanecek
Original assignee: Pavel Ing Kocur; Jindrich Ing Csc Sykora; Vanecek Pavel
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1991-04-11
Also published as: CS501088A1

Description

Vynález ae týká zapojení řadiče dvoubránové paměti pro mikroprocesorové a vícepočítačové systémy.

Až dosud se pro komunikaci na sběrnici mikropočítačových systémů používá převážně sdílené jednobránové paměti. Při použití dvoubrénových pamětí je možno podstatně zvýšit propustnost systémové sběrnice a tím i intenzitu interprocesorové komunikace. Dále je možno pomocí dvoubrénových pamětí provést distribuci sdílené paměti k jednotlivým mikropočítačům, komunikovat mezi rozdělenými sběrnicemi atd. Základní nevýhodou současného stavu je skutečnost, že neexistují řadiče sestavené z dostupných součástek, které bý jednodud$e způsobem umožňovaly použití klasických jednobrénových pamětí ve funkci dvoubránové paměti, zejména řadiče dvoubránové paměti pro průmyslové použití.

Tyto nedostatky odstraňuje zapojení řadiče dvoubránové paměti podle vynálezu, jehož podstata spočívá v tom, že skupinová vstupní svorka prvních dat je spojena se skupinovým vstupem prvního zesilovače dat a skupinová vstupní svorka druhých dat je spojena se skupinovým vstupem druhého zesilovače dat. Jeho skupinový výstup je spojen jednak se skupinovým výstupem prvního zesilovače dat a jednak s výstupní skupinovou svorkou dat. Skupinová vstupní svorka nižěích bitů první adresy je spojena s prvním skupinovým vstupem prvního zesilovače adres, jehož skupinový výstup je spojen jednak se skupinovým vstupem prvního indikátoru přerušení, jednak se skupinovým vstupem druhého indikátoru přerušení, jednak s výstupní skupinovou svorkou adres, jednak s prvním skupinovým vstupem dekodéru výběru pamětí a jednak se skupinovým výstupem druhého zesilovače adres. Jeho skupinový vstup je spojen se skupinovou vstupní svorkou nižších bitů druhé adresy, zatímco první vstupní svorka čtecího přikazuje spojena s prvním vstupem druhého B-S klopného obvodu. Jeho výstup je spojen se vstupem pro řízení směru prvního zesilovače dat. Jehož blokovací vstup je spojen jednak s blokovacím vstupem prvního zesilovače adres, jednak s hodinovým vstupem prvního D klopného obvodu, jednak s prvním uvolňovacím vstupem dekodéru výběrů pamětí a jednak s prvním výstupem prvního posuvného registru. Jeho druhý výstup Je spojen jednak s blokovacím vstupem prvního zesilovače zápisového příkazu a jednak s blokovacím vstupem prvního indikátoru přerušení. Výstup prvního zesilovače zápisového příkazu Je spojen s výstupem druhého zesilovače zápisového příkazu a současně s výstupní svorkou zápisového příkazu. Výatup prvního indikátoru přerušení Je spojen s první výstupní svorkou přerušení, zatímco první vstupní svorka zápisového příkazu je spojena a druhým vstupem druhého B-S klopného obvodu a současně ae vstupem prvního zesilovače zápisového příkazu. První evorka požadavku na blokování paměti je spojena s datovým vstupem a s nulovacím vstupem prvního D klopného obvodu, jehož výstup je spojen s nulovacím vstupem druhého posuvného registru, Jehož hodinový vstup je spojen se vstupní svorkou hodinových impulsů a současně s hodinovým vstupem prvního posuvného registru. Jeho třetí výstup je spojen s první výstupní svorkou odpovědi, zatímco skupinová vstupní svorka vyšších bitů první adresy je spojena se skupinovým vstupem prvního dekodéru. Jeho blokovací vstup je spojen ae svoikou stavového bitu a výstup prvního dekodéru je spojen s prvním vstupem prvního B-S klopného obvodu. Jeho druhý vstup je spojen s výstupem druhého dekodéru, jehož skupinový vstup je spojen se skupinovou vstupní svorkou vyšších bitů druhé adresy. Druhá vstupní svorka čtecího příkazu je spojena jednak s prvním vstupem součinového hradla a jednak s prvním vstupem třetího B-S klopného obvodu. Jeho výstup je spojen se třetím vstupem pro řízení směru druhého zesilovače dat, jehož blokovací vstup je spojen jednak a blokovacím vstupem druhého zesilovače adres, jednak s hodinovým vstupem druhého D klopného obvodu, jednak s druhým uvolňovacím vstupem dekodéru výběru pamětí a jednak s prvním výstupem druhého posuvného registru. Jeho druhý výstup je spojen jednak s blokovacím vstupem druhého indikátoru přerušení a jednak s blokovacím vstupem druhého zesilovače zápisového příkazu. Jeho vstup je spojen jednak a druhým vstupem třetího B-S klopného obvodu, jednak s druhým vstupem součinového hradla a jednak s druhou vstupní svorkou zápisového příkazu. Výstup součinového hradla je spojen s blokovacím vstupem druhého dekodéru. Výstup druhého indikátoru přerušení Je spojen s druhou výstupní svorkou přerušení, zatímco druhá svorka požadavku blokování je spojena s datovým vstupem a nulovacím vstupem druhého D klopného obvodu. Jeho výstup je spojen s nulovacím vstupem prvního posuvOS 274 207 B1 ného registru, jehož datový vatup je spojen s prvním výstupem prvního E-S klopného obvodu. Jeho druhý výstup je spojen s datovým vstupem druhého posuvného registru, jehož třetí výstup je spojen a druhou výstupní svorkou odpovědi. Skupinový výstup dekodéru výběrů pamětí je spojen s výstupní skupinovou svorkou výběrů pamětí.

Výhodou zapojení podle vynálezu je zejména skutečnost, že řadič umožňuje použití věech standardních statických i dynamických pamětí ve funkci dvoubránové paměti a sdílené dvoubránové paměti. Pomocí řadiče lze tedy realizovat široký sortiment dvoubránových pamětí s různými vlastnostmi podle použitého paměťového prvku. Další podstatnou výhodou je velká rychlost arbitrážní logiky řadiče. Tyto vlastnosti řadiče je možno výhodně použít při realizaci statické dvoubránové paměti, ktsrá umožňuje dosažení velké rychlosti přístupu a spolehlivosti uchovávané informace. Takový typ dvoubránové paměti je vhodný pro průmyslové použití v reálném čase. Řadič podle vynálezu umožňuje nejen rychlé a bezkolizní přepínání přístupem k buňkám paměti z obou brán, ale navíc je zde vyřešen problém programově ovládaného vyhrazení paměti pouze pro jednu z obou brán blokováním druhé brány. Tím je zaručena možnost blokového přenosu dat časově optimálním způsobem. Pro vyhrazení přístupu do paměti je možno použít i programového prostředku typu SEMAFOR a pro komunikaci je možno použít systému přerušení.

Příklad zapojení řadiče dvoubránové paměti podle vynálezu je znázorněn na výkresu.

Skupinová svorka prvních dat je spojena se skupinovým vstupem 75 prvního zesilovače ££2 dat. Skupinová vstupní svorka U druhých dat je spojena se skupinovým vstupem 85 druhého zesilovače 113 dat, jehož skupinový výstup 88 je spojen se skupinovým výstupem 78 prvního zesilovače 222 dat a s výstupní skupinovou svorkou 22 dat. Skupinová vstupní svorka 2 nižších bitů adresy je spojena se skupinovým vstupem 80 prvního zesilovače adres. Skupinová svorka 22 nižších bitů druhé adresy je spojena se skupinovým vstupem 82 druhého zesilovače 115 adres. Jeho výstup 84 je spojen s výstupem 81 prvého zesilovače 114 adres a s výstupní skupinovou svorkou 22 adres. Výstupní skupinové svorky §2 adres a 8£ jsou dále spojeny se skupinovým vstupem 90 prvního indikátoru 222 přerušení, se skupinovým vstupem 92 druhého indikátoru 2iZ přerušení a skupinovým vstupem 9J dekodéru |18 výběru pamětí, přičemž jeho blokovací vstup 22 druhého indikátoru 222 přerušení je připojen na druhý výstup 56 druhého posuvného registru 222 ^a Blokovací vstup 8g prvního indikátoru 212 přerušení je připojen na druhý vstup JO prvního posuvného registru 104. Skupinový výstup 92 prvního indikátoru 222 přerušení je připojen na první výstupní svorku 2θ přerušení. Skupinový výstup 94 druhého indikátoru 222 přerušení je připojen na druhou výstupní svorku 20 přerušení. První svorka 3 čtecího příkazu je spojena s prvním vstupem 66 druhého H-S klopného obvodu 208, jehož výstup 68 je spojen se vstupem 77 pro řízení směru prvního zesilovače 112 dat. Blokovací vstup 76 prvního zesilovače 222 dat je spojen s blokovacím vstupem 79 prvního zesilovače 221 adres, s hodinovým vstupem 58 prvního D klopného obvodu 106, s prvním uvolňovacím vstupem 96 dekodéru 118 výběru pamětí a s prvním výstupem 51 prvého posuvného registru 204, jehož druhý výstup 50 je spojen s blokovacím vstupem 70 prvního zesilovače 222 zápisového příkazu. Přitom výstup 72 prvního zesilovače 222 zápisového příkazu je spojen s výstupem 74 druhého zesilovače 222 zápisového příkazu a současně s výstupní svorkou 22 zápisového příkazu. První svorka 4 zápisového příkazu je spojena s druhým vstupem 67 druhého R-S klopného obvodu 108 a současně se vstupem 69 prvního zesilovače 222 zápisového příkazu, přičemž první svorka 5 požadavku na blokování paměti je spojena s datovým vstupem 59 a s nulovacím vstupem 60 prvního D klopného obvodu 106, jehož výstup 64 je spojen s nulovacím vstupem 54 druhého posuvného registru 105. Hodinový vstup 5J druhého posuvného registru £05, je spojen se vstupní svorkou 22 hodinových impulsů a současně s hodinovým vstupem 47 prvního posuvného registru 221» jehož třetí výstup 49 je spojen s první výstupní svorkou 22 odpovědi. Skupinová vstupní svorka 6 vyšších bitů první adresy je spojena se skupinovým vstupem 30 prvního adresového dekodéru 222» 2®Bož blokovací vstup 32 je epojen se svorkou 7 stavového bitu, přičemž výstup 32 prvního dekodéru 200 je spojen s prvním vstupem 42 prvního E-S klopného obvodu 223, jehož druhý vstup 43 je spojen s výstupem 35 druhého adresového dekodéru 222» jehož skupinový vstup 22 2^e spojen se skupinovou vstupní

CS 274 207 B1 svorkou 8 vyšších bitů druhé adresy. Druhá vstupní svorka 9 čtecího příkazu je spojena jednak s prvním vstupem 36 součinového hradla 102, jednak s prvním vstupem 39 třetího R-S klopného obvodu 109, jehož výstup 4£ je spojen se vstupem pro řízení směru 87 druhého zesilovače 113 dat. Blokovací vstup 86 zesilovače ££3 dat je spojen jednak s blokovacím vstupem 83 druhého zesilovače 115 adres, jednak s hodinovým vstupem 63 druhého D klopného obvodu 107, druhým uvolňovacím vstupem 97 dekodéru ££8 výběrů psmětí a s prvým výstupem 55 druhého posuvného registru 105. Druhý výstup 56 posuvného registru 105 je spojen s blokovacím vstupem 93 druhého indikátoru ££7 přerušení a s blokovacím vstupem 72 druhého zesilovače £££ zápisového příkazu, jehož vstup 73 je spojen jednak s druhým vstupem 40 třetího S-S klopného obvodu £09, Jednak s druhým vstupem 37 součinového hradla £02 a s druhou vstupní svorkou £0 zápisového příkazu. Výstup 38 součinového hradla £02 je spojen s blokovacím vstupem 34 druhého dekodéru 101. Výstup 94 druhého indikátoru ££7 přerušení je spojen s druhou výstupní svorkou 20 přerušení. Druhá svorka £2 požadavku blokování Je spojena s datovým vstupem 61 a nulovacím vstupem 62 druhého klopného obvodu £07, jehož výstup 65 je spojen s nulovacím vstupem 48 prvního posunového registru £04. Datový vstup 46 prvního posuvného registru 104 je spojen s prvním výstupem 44 prvního R-S klopného obvodu £03, jehož druhý výstup 45 je spojen s datovým vstupem 52 druhého posuvného registru 105, jehož třetí výstup 57 je spojen s druhou výstupní svorkou 2£ odpovědi. Skupinový výstup 98 výběru pamětí ££8 Je spojen s výstupní skupinovou svorkou 22 výběru.

Princip činnosti řadiče dvoubránové paměti spočívá v tom, že na základě signálu z adresových dekodérů 100 a 101 se pomocí prvního R-S klopného obvodu £03 rozhoduje, které bráně má být paměí přidělena, přičemž v Jednom časovém okamžiku může být pamět přidělena pouze jedné bráně. Vlastní připojení datových vstupů paměti vybrané bráně je provedeno pomocí datových zesilovačů ££2 a 113. Stejným způsobem je k paměti připojena adresa pomocí adresových zesilovačů 114 a 115 a řídicí impulsy pomocí zesilovačů příkazů 110 a £££. Pro bezkolizní přepínání jedné a druhé brány slouží posuvné registry 104 a 105, které generují sled impulsů pro přepínáni celého řadiče a ke generování odpovědi pro sběmicové systémy, připojené na první a druhou bránu řadiče. Pomocí klopných obvodů £06 a 107 je možno zablokovat řadiče £04 a 105 a tím trvale přidělit dvoubránovou pamět pouze jedné bráně na základě příkazu z datové sběrnice mikropočítače.

Zapojení lze využít pro realizaci dvoubránové paměti v libovolné pamětové kapacitě pomocí běžných paměťových prvků, zejména pro realizaci rychlé statické sdílené dvoubránové paměti pro průmyslové použití.

Claims

Zapojení řadiče dvoubránové paměti, složené ze dvou dekodérů, součinového hradla, tří R-S klopných obvodů, dvou D klopných obvodů, dvou zesilovačů zápisového příkazu, dvou zesilovačů dat, dvou zesilovačů adres, dvou posuvných registrů a dvou indikátorů přerušení a dekodéru výběru pamětí, vyznačující se tím, že skupinová vstupní svorka (1) prvních dat je spojena se skupinovým vstupem (75) prvního zesilovače (112) dat a skupinová vstupní svorka (13) druhých dat je spojena s prvním skupinovým vstupem (85) druhého zesilovače (113) dat, jehož skupinový výstup (88) je spojen jednak se skupinovým výstupem (78) prvního zesilovače (112) dat a jednak s výstupní skupinovou svorkou (15) dat, přičemž skupinová vstupní svorka (2) nižších bitů první adresy je spojena s prvním skupinovým vstupem (80) prvního zesilovače (114) adres, jehož skupinový výstup (81) je spojen jednak s prvním skupinovým vstupem (90) prvního indikátoru (116) přerušení, jednak s prvním skupinovým vstupem (92) druhého indikátoru (117) přerušení, jednak s výstupní skupinovou svorkou (19) adres, jednak s prvním skupinovým vstupem (95) dekodéru (118) výběru pamětí a jednak se skupinovým výstupem (84) druhého zesilovače (115) adres, jehož skupinový vstup (82) je spojen se skupinovou vstupní evorkou (14) nižších bitů druhé adresy, zatímco první vstupní svorka (3) čteCS 274 207 B1 čího příkazu je spojena s prvním vstupem (66) druhého R-S klopného obvodu (108), Jehož výstup (68) je spojen se třetím vstupem (77) pro řízení směru prvního zesilovače (112) dat, jehož blokovací vstup (76) je spojen jednak s blokovacím vstupem (79) prvního zesilovače (114) adres, jednak s hodinovým vstupem (58), prvního D klopného obvodu (106), jednak s prvním uvolňovacím vatupem (96) dekodéru (118) výběrů pamětí a Jednak s prvním výstupem (51) prvního posuvného registru (104), jehož druhý výstup (50) je spojen jednak β blokovacím vstupem (70) prvního zesilovače (110) zápisového příkazu a jednak s blokovacím vstupem (89) prvního indikátoru (116) přerušení, přičemž výstup (71) prvního zesilovače (110) zápisového příkazu je spojen s výstupem (74) druhého zesilovače (111) zápisového příkazu a současně s výstupní svorkou (17) zápisového příkazu a výstup (91) prvního indikátoru (116) přerušení je spojen s první výstupní svorkou (18) přerušení, zatímco první vstupní svorka (4) zápisového příkazu je spojena s druhým vstupem (67) druhého R-S klopného obvodu (108) a současně se vstupem (69) prvního zesilovače (110) zápisového příkazu a první svorka (5) požadavku na blokování paměti je spojena s datovým vstupem (59) a nulovacím vstupem (60) prvního D klopného obvodu (106), jehož výstup (64) je spojen s nulovacím vstupem (54) druhého posuvného registru (105), jehož hodinový vstup (53) je spojen se vstupní svorkou (11) hodinových impulsů a současně s hodinovým vstupem (47) prvního posuvného registru (104), jehož třetí výstup (40) Je spojen s první výstupní svorkou (16) odpovědi, zatímco skupinová vstupní svorka (6) vyšších bitů první adresy je spojena se skupinovým vstupem (30) prvního dekodéru (100), jehož blokovací vstup (31) je spojen se svorkou (7) stavového hitu a výstup (32) prvního dekodéru (100) je spojen β prvním vstupem (42) prvního R-S klopného'obvodu (103), jehož druhý vstup (43) je spojen s výstupem (35) druhého dekodéru (101), jehož skupinový vstup (33) je epojen se skupinovou vstupní svorkou (8) vyšších hitů druhé adresy, zatímco druhá vstupní svorka (9) čtecího příkazu je spojena jednak 8 prvním vstupem (36) součinového hradla (102) a Jednak β prvním vstupem (39) třetího R-S klopného obvodu (109), jehož výstup (41) je spojen s třetím vstupem (87) pro řízení směru druhého zesilovače (113) dat, jehož blokovací vstup (86) Je spojen jednak s blokovacím vstupem (83) druhého zesilovače (115) adres, jednak s hodinovým vstupem (63) druhého D klopného obvodu (107), jednak s druhým uvolňovacím vstupem (97) dekodéru (118) výběrů pamětí a jednak s prvním výstupem (55) druhého posuvného registru (105), jehož druhý výstup (56) je spojen jednak s blokovacím vstupem (93) druhého indikátoru (117) přerušení a jednak s blokovacím vstupem (72) druhého zesilovače (111) zápisového příkazu, Jehož vstup (73) je spojen jednak s druhým vstupem (40) třetího R-S klopného obvodu (109), jednak s druhým vstupem (37) součinového hradla (102) a jednak s druhou vstupní svorkou (10) zápisového příkazu a výstup (38) součinového hradla (102) je spojen s blokovacím vstupem (34) druhého dekodéru (101) a výstup (94) druhého indikátoru (117) přerušení je spojen s druhou výstupní svorkou (20) přerušení, zatímco druhá svorka (12) požadavku blokování je spojena 8 datovým vstupem (61) a nulovacím vstupem (62) druhého D klopného obvodu (107), jehož výstup (65) je spojen s nulovacím vstupem (48) prvního posuvného registru (104), jehož datový vstup (46) je spojen s prvním výstupem (44) prvního R-S klopného obvodu (103), jehož druhý výstup (45) je spojen s datovým vstupem (52) druhého posuvného registru (105), Jehož třetí výstup (57) je spojen s druhou výstupní svorkou (21) odpovědi a skupinový výstup (98) dekodéru (118) výběru pamětí je spojen s výstupní skupinovou svorkou (22) výběrů pamětí.