CS271917B1

CS271917B1 - Control logic for two-port memories

Info

Publication number: CS271917B1
Application number: CS886903A
Authority: CS
Inventors: Vaclav Ing Otys; Milan Ing Dlauhy; Josef Ing Koca
Original assignee: Otys Vaclav; Milan Ing Dlauhy; Josef Ing Koca
Priority date: 1988-10-20
Filing date: 1988-10-20
Publication date: 1990-12-13
Also published as: CS690388A1

Description

Vynález se týká řídicí logiky dvoubránové paměti, určené pro komunikaci mezi jednočipovým mikropočítačem a nadřazeným mikropočítačem prostřednictvím sdílené paměti RAM.

Dosavadní známé řídící logiky dvoubránových pamětí používané pro komunikaci mezi dvěma mikropočítači, vyžadují, aby oba mikropočítače byly vybaveny obvyklými synchronizačními vstupy READX, umožňujícími prodloužení paměťového cyklu mikropočítače při výskytu kolize v přístupu obou mikropočítačů ke společné sdílené paměti RAM. Vzhledem k tomu, že některé jednočipové mikropočítače nejsou vybaveny synchronizačním vstupem RBADY, musí být u nich používány jiné prostředky pro komunikaci s ostatními mikropočítači, např. pomocí vstup-výstupních obvodů nebo s použitím speciálních paměťových obvodů typu EIEO. Nevýhodou těohto řešení je menší rychlost komunikace a potřeba speciálních, těžko dostupných a drahých paměťových obvodů typu PÍPO.

Výše uvedené nedostatky odstraňuje řídicí logika dvoubránové paměti podle vynálezu, jehož podstata spočívá v tom, že sběrnicový vývod paměti RAM je spojen s druhými sběrnicovými vývody prvního a druhého sběrnicového zesilovače, přičemž první sběrnicový vývod prvního sběrnicového zesilovače je spojen jednak se sběrnicovým vývodem jednočipového mikropočítače, jednak se vstupem prvního adresového dekodéru a jednak se vstupem generátoru vzorkovacího signálu. První sběrnicový vývod druhého sběrnicového zesilovače je spojen se eběrnicovým vývodem nadřazeného mikropočítače a současně se vstupem druhého adresového dekodéru. Výstup je spojen s nastavovacím vstupem prvního klopného obvodu, jehož nulovací vstup je spojen s výstupem prvního adresového dekodéru, přičemž přímý výstup prvního klopného obvodu je spojen s řídicím vstupem druhého sběrnicového zesilovače a současně se synchronizačním vstupem nadřazeného mikropočítače a negovaný výstup prvního klopného obvodu je spojen s řídícím vstupem prvního sběrnicového zesilovače a současně s datovým vstupem druhého klopného obvodu, jehož výstup je spojen s bitovým vstupem jednočipového mikropočítače a jehož hodinový vstup je epojen β výstupem generátoru vzorkovacího signálu.

Hlavní výhodou řídící logiky dvoubránové paměti podle vynálezu je, že umožňuje využití dvoubránové paměti v mikropočítačových systémech, obsahujících jednočipové mikropočítače, které nejsou vybaveny synchronizačním vstupem READY. To přináší podstatné zvýšení rychlosti a dalších parametrů při komunikaci s jednočipovými mikropočítači.

Příklad praktického provedení řídicí logiky dvoubránové paměti podle vynálezu je znázorněn blokovým sche^zmatem na přiloženém obrázku.

Řídící logika dvoubránové paměti podle vynálezu sestává z paměti 3 RAM, jejíž sběrnicový vývod 3.2 je spojen s druhými sběrnicovými vývody 4.2 a 5.2 prvního a druhého sběrnicového zesilovače 4, 5. První sběrnicový vývod 4.1 prvního sběrnicového zesilovače 4 je spojen jednak se eběrnicovým vývodem 1.2 jednočipového mikropočítače JL, jednak se vstupem 6.1 prvního adresového dekodéru j5.a jednak se vstupem 10.1 generátoru 10 vzorkovacího signálu. První sběrnicový vývod 5.1 druhého sběrnicového zesilovače 5 je spojen se eběrnicovým vývodem 2.2 nadřazeného mikropočítače

2. a současně se vstupem 7.1 druhého adresového dekodéru 7. Výstup 7.2 druhého adresového dekodéru 7 je spojen s nastavovacím vstupem 8.1 prvního kloného obvodu 8 a výstup 6.2 prvního adresového dekodéru je spojen s nulovým vstupem 8.2 prvního klopného obvodu ,8, jehož přímý výstup 8.3 je spojen s řídícím vstupem 5.3 druhého sběrnicového zesilovače 5 a současně se synchronizačním vstupem 2.1 nadřazeného mikropočítače J2. Negovaný výstup 8.4 prvního klopného obvodu 8 je spojen s řídícím

CS 271917 Bl vstupem 4.3 prvního směrnicového zesilovače 4 a současně s datovým vstupem 9.1 druhého klopného obvodu 9, jehož výstup 9.3 je spojen a bitovým vstupem 1.1 jednočipového mikropočítače JL. Hodinový vstup 9.2 druhého klopného obvodu 9 je spojen s výstupem 10.2 generátoru 10 vzorkového signálu.

Řídicí logika dvoubránové paměti podle vynálezu pracuje tak, že pamět RAM je přes sběrnicové zesilovače 4 a 5 střídavě připojována na sběrnicové vývody 1.2 a 2.2 jednočipového mikropočítače 1 nebo nadřazeného mikropočítače 2. Přepínání je ovládáno z výstupů 8.3 a 8.4 prvního klopného obvodu .8., který je překlápěn v závislosti na požadavcích obou mikropočítačů 1.2, vyhodnocovaných pomocí prvního a druhého adresového dekodéru 6, 7. Po dobu přidělení paměti 3 RAM jednočipovému mikropočítači 1 a při současném požadavku nadřazeného mikropočítače 2, je tento udržován ve stavu čekání pomocí jeho synchronizačního vstupu 2.1. Podobnou funkci splňuje u jednočipového mikropočítače 1 druhý klopný obvod 9 spolu s generátorem 10 vzorkovacího signálu. Jejich činnost je následující.

Na výstupu 9.3 druhého klopného obvodu 9 je zaznamenáván stav prvního klopného obvodu 8 v okamžiku začátku paměfového cyklu jednočipového mikropočítače 1. Tento stav je pomoci bitového vstupu 1.1. jednočipového mikropočítače JL_ programově testován bezprostředně po každém přístupu jednočipového mikropočítače 1 k paměti 3 RAM. Pokud testovaný bit není nastaven, znamená to, že pamět 3 RAM nebyla jednočipovému mikropočítači 1 včas přidělena a pamětová operace musi být automaticky zopakována. Programově lze tuto funkci nejsnáze realizovat pomoci instrukcí typu XNB, kterou je nutno zařadit za každou instrukci, vyvolávající přístup k dvoubránové paměti.

Řídicí logika dvoubránové paměti podle vynálezu může být využita např. v rozsáhlejších mikropočítačových systémech, pro funkci inteligentních vstup-výstupních jednotek, vybavených vlastními jednočipovými mikropočítači. Řídicí logiku je možno výhodně realizovat pomocí integrovaných obvodů typu programovatelných logických polí nebo hradlových polí.

Claims

Řídicí logika dvoubránové paměti sestávající z jednočipového mikropočítače, nadřazeného mikropočítače, paměti RAM, adresových dekodérů, klopných obvodů, dále z generátoru vzorkovacího signálu a ze sběrnicových zesilovačů, vyznačená tím, že sběrnicový vývod (3.1) paměti (3) RAM je spojen s druhými sběrnicovými vývody (4.2 a 5.2) prvního sběrnicového zesilovače (4) a druhého sběrnicového zesilovače (5), přičemž první sběrnicový vývod (4.1) prvního sběrnicového zesilovače (4) je spojen jednak se sběrnicovým vývodem (1.2) jednočipového mikropočítače (1), jednak se vstupem (6.1) prvního adresového dekodéru (6) a jednak se vstupem (10.1) generátoru (10) vzorkovacího signálu, zatímco první sběrnicový vývod (5.1) druhého sběrnicového zesilovače (5) je spojen se sběrnicovým vývodem (2,2) nadřazeného mikropočítače (2) a současně se vstupem (7.1) druhého adresového dekodéru (7), jehož výstup (7.2) je spojen s nastavovacím vstupem (8.1) prvního klopného obvodu (8), jehož nulovací vstup (8.2) je spojen s výs,tupém (6.2) prvního adresového dekodéru (6), přičemž přímý výstup (8.3) prvního klopného obvodu (8) je spojen s řídícím vstupem (5,3) druhého sběrnicového zesilovače (5) & současně se synchronizačním vstupem (2.1) nadřazeného mikropočítače (2) a negovaný výstup (8.4) prvního

CS 271917 Bl klopného obvodu (8) je spojen s řídicím vstupem (4.3) prvního sbérnicového zesilova če (4) a současné s datovým vstupem (9,1) druhého klopného obvodu (9), jehož výstup (9.3) je spojen s bitovým vstupem (1.1) jednočipového mikropočítače (1) a jehož hodinový vstup (9.2) Je spojen s výstupem (10.2) generátoru (10) vzorkovaoiho signálu.