CN217239489U - 发光二极管芯片 - Google Patents

Abstract

本申请涉及一种发光二极管芯片，该发光二极管芯片包括衬底；外延结构，位于衬底的表面；外延结构包括发光层、电流扩展层、势垒层及顶层半导体层；顶层半导体层与势垒层内均形成有二维载流子气层；透明导电层，位于顶层半导体层背离势垒层的表面，并贯穿顶层半导体层延伸至势垒层内。上述实施例提供的发光二极管芯片，在势垒层及顶层半导体层之间形成有二维载流子气层，二维载流子气层处具有高密度载流子分布，能够通过透明导电层和电流扩展层形成较佳的载流子扩展，极大提高载流子注入密度和均匀性，改善电流拥挤效应，形成具有高横向电流扩展以及低工作电压的发光二极管，从而提升发光二极管的发光效率以及大电流下工作的可靠性。

Description

发光二极管芯片

技术领域

本申请涉及半导体技术领域，特别是涉及一种发光二极管芯片。

背景技术

发光二极管(light-emitting diode，LED)是一种半导体发光器件，具有寿命长、能耗低、体积小、可靠性高等优点，在大屏幕彩色显示、交通信号灯和照明领域发挥了越来越重要的作用。

常规发光二极管包含一个P区(其中含有一层或多层P型半导体材料)和一个N区(其中含有一层或多层N型半导体材料)，发光二极管管芯横向尺寸为几百微米乘几百微米量级，而其中的P区和/或N区的厚度相对小很多，使得其中横向电阻远大于纵向电阻，电流只能纵向流动而几乎不能横向流动，不可避免地存在电流横向扩展问题，进而导致电流拥挤效应的产生，导致发光二极管发光不均匀、发热不均匀和使用寿命下降等问题，尤其是对于大尺寸的大功发光二极管电流拥挤效应更加明显。

因此，如何减少电流拥挤效应产生的影响，提升发光二极管的发光效率，是亟需解决的问题。

实用新型内容

基于此，有必要针对现有技术中的上述不足之处，提供一种发光二极管芯片。

为了实现上述目的或其他目的，本申请根据一些实施例，提供一种发光二极管芯片，包括：

衬底；

外延结构，位于所述衬底的表面；所述外延结构包括发光层、电流扩展层、势垒层及顶层半导体层；其中，所述电流扩展层位于所述发光层背离所述衬底的一侧；所述势垒层位于所述电流扩展层背离所述发光层的表面，所述顶层半导体层位于所述势垒层背离所述电流扩展层的表面；所述顶层半导体层与所述势垒层之间形成有二维载流子气层；

透明导电层，所述透明导电层位于所述顶层半导体层背离所述势垒层的表面，并贯穿所述顶层半导体层延伸至所述势垒层内。

上述实施例提供的发光二极管芯片，通过在势垒层与顶层半导体层之间形成二维载流子气层，二维载流子气层处具有高密度载流子分布，该高密度载流子能够通过透明导电层和电流扩展层形成较佳的载流子扩展，极大提高载流子注入密度和均匀性，改善电流拥挤效应，形成具有高横向电流扩展以及低工作电压的发光二极管，从而提升发光二极管的发光效率以及大电流下工作的可靠性。

在其中一个实施例中，所述衬底包括蓝宝石衬底、碳化硅衬底、氧化锌衬底、氧化镓衬底或氮化镓衬底。

在其中一个实施例中，所述透明导电层包括氧化铟锡薄膜层。

在其中一个实施例中，所述透明导电层的厚度为50nm～300nm。

在其中一个实施例中，所述外延结构还包括：

缓冲层，位于所述衬底的表面；

非掺杂半导体层，位于所述缓冲层背离所述衬底的表面；

N型半导体层，位于所述非掺杂半导体层背离所述缓冲层的表面；所述发光层位于所述N型半导体层背离所述非掺杂半导体层的表面；

第一P型半导体层，所述第一P型半导体层位于所述发光层背离所述N型半导体层的表面；

电子阻挡层，所述电子阻挡层位于所述第一P型半导体层背离所述发光层的表面；

第二P型半导体层，所述第二P型半导体层位于所述电子阻挡层背离所述第一P型半导体层的表面，

电流扩展层，位于所述第二P型半导体层背离所述电子阻挡层的表面。

在其中一个实施例中，所述缓冲层包括氮化物缓冲层；所述非掺杂半导体层包括非掺杂氮化物层；所述N型半导体层包括N型氮化物层；所述发光层包括多对氮化物量子阱；所述第一P型半导体层包括P型氮化物层；所述电子阻挡层包括P型氮化铝镓层；所述第二P型半导体层包括P型氮化物层，且所述第二P型半导体层的生长温度高于所述第一P型半导体层的生长温度；所述电流扩展层包括P型氮化物电流扩展层；所述势垒层包括P型氮化物势垒层；所述顶层半导体层包括P型氮化物层。

在其中一个实施例中，所述缓冲层的厚度为15nm～35nm；所述非掺杂半导体层的厚度为1.5μm～3.5μm；所述N型半导体层的厚度为1.5μm～3.5μm；所述第一P型半导体层的厚度为40nm～60nm；所述电子阻挡层的厚度为15nm～100nm；所述第二P型半导体层的厚度为70nm～90nm，所述电流扩展层的厚度为30nm～50nm；所述势垒层的厚度为11nm～19nm；所述顶层半导体层的厚度为5nm～40nm。

在其中一个实施例中，所述缓冲层包括非掺杂氮化镓层；所述非掺杂半导体层包括非掺杂氮化镓层；所述N型半导体层包括N型氮化镓层；所述发光层包括多对氮化镓铟/氮化镓量子阱；所述第一P型半导体层及所述第二P型半导体层均包括P型氮化物层；所述电流扩展层包括P型氮化镓铟层。

在其中一个实施例中，所述外延结构内还具有凹槽，所述凹槽贯穿所述顶层半导体层、所述势垒层、所述电流扩展层、所述第二P型半导体层、所述电子阻挡层、所述第一P型半导体层及所述发光层，并延伸至所述N型半导体层内，以暴露出部分所述N型半导体层；所述发光二极管芯片还包括：

P电极，位于所述透明导电层背离所述顶层半导体层的表面；

N电极，位于所述凹槽暴露出的所述N型半导体层的表面。

在其中一个实施例中，所述P电极包括镍/金P型电极；所述N电极包括钛/铝/钛/金N型电极。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1及图2为本申请不同实施例提供的发光二极管芯片的制备方法的流程图；

图3为本申请其中一个实施例提供的发光二极管芯片的制备方法中，步骤S20的流程图；

图4为本申请其中一个实施例提供的发光二极管芯片的制备方法中，步骤S20所得结构的截面结构示意图；

图5为本申请其中一个实施例提供的发光二极管芯片的制备方法中，步骤S30所得结构的截面结构示意图；

图6为本申请其中一个实施例提供的发光二极管芯片的制备方法中，步骤S40所得结构的截面结构示意图；

图7为本申请其中一个实施例提供的发光二极管芯片的制备方法中，步骤S50所得结构的截面结构示意图；

图8为本申请其中一个实施例提供的发光二极管芯片的制备方法中，于透明导电层背离顶层半导体层的表面形成P电极，于凹槽暴露出的N型半导体层的表面形成N电极所得结构的截面结构示意图；图8亦为本申请其中一个实施例提供的发光二极管芯片的截面结构示意图。

附图标记说明：

10、衬底；20、外延结构；201、缓冲层；202、非掺杂半导体层；203、N型半导体层；204、发光层；205、第一P型半导体层；206、电子阻挡层；207、第二P型半导体层；208、电流扩展层；209、势垒层；210、顶层半导体层；30、开口；40、凹槽；50、透明导电层；60、P电极；70、N电极。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...的表面”其它元件或层时，其可以直接地在其它元件或层的表面，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一或第二等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一P型半导体层称为第二P型半导体层，且类似地，可以将第二P型半导体层成为第一P型半导体层；第一P型半导体层与第二P型半导体层为不同的P型半导体层。

此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述实用新型的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差；图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。

常规发光二极管包含一个P区(其中含有一层或多层P型半导体材料)和一个N区(其中含有一层或多层N型半导体材料)，发光二极管管芯横向尺寸为几百微米乘几百微米量级，而其中的P区和/或N区的厚度相对小很多，使得其中横向电阻远大于纵向电阻，电流只能纵向流动而几乎不能横向流动，不可避免地存在电流横向扩展问题，进而导致电流拥挤效应的产生，导致发光二极管发光不均匀、发热不均匀和使用寿命下降等问题，尤其是对于大尺寸的大功发光二极管电流拥挤效应更加明显。

目前，通常使用透明导电材料氧化铟锡(ITO)以减少电流拥挤效应，实现电流扩展均匀分布；但是ITO难以和P型氮化镓(GaN)实现欧姆接触或欧姆接触电阻较高，高的欧姆接触电阻会产生较多的焦耳热，也会使器件的光电性能变差，缩短器件寿命。

基于此，本申请希望提供一种能够解决现有技术中上述不足之处的方案，其详细内容将在后续实施例中得以阐述。

请参阅图1，本申请根据一些实施例，提供一种发光二极管芯片的制备方法。具体的，该制备方法可以包括如下步骤：

S10：提供衬底；

S20：于衬底的表面形成外延结构；

S30：形成开口；

S50：形成透明导电层。

更具体的，请参阅图2，步骤S20可以包括如下步骤：

S204：于衬底上形成发光层；

S208：于发光层背离衬底的一侧形成电流扩展层；

S209：于电流扩展层背离发光层的表面形成势垒层；

S210：于势垒层背离电流扩展层的表面形成顶层半导体层；其中，顶层半导体层与势垒层之间形成二维载流子气层。

在此基础上，于步骤S30中形成的开口贯穿顶层半导体层，并延伸至势垒层内；于步骤S50中形成的透明导电层覆盖顶层半导体层背离势垒层的表面，并填满开口。

与传统的非极性半导体材料(譬如硅)不同，极性半导体材料具有许多独特的特性，包括在极性半导体的表面或两种不同的极性半导体界面处存在固定极化电荷，这些固定极化电荷的存在可吸引可移动的高密度载流子，从而形成二维载流子气；二维载流子气的产生不需要附加电场，也不依赖于半导体内的掺杂效应，是自发产生的；极性半导体材料界面处的二维载流子气可以具有较高的面电荷密度，同时，由于不需要掺杂，二维载流子气受到的离子散射等作用也大大减少，因此具有较高的迁移率；较高的面电荷密度和迁移率使得这种自发产生的二维载流子气具有良好的导通能力和很高的响应速度。

可以理解，禁带宽度不同的两种或多种半导体层界面会形成较强的极化效应，上述实施例提供的发光二极管芯片的制备方法，在势垒层上形成顶层半导体层，利用势垒层与顶层半导体层之间强烈的自发极化效应及较大的晶格失配所导致的压电极化在势垒层与顶层半导体层之间形成二维载流子气层，二维载流子气层处具有高密度载流子分布，增强载流子的横向扩展能力，通过透明导电层和电流扩展层形成较佳的载流子扩展，提高载流子的注入效率，极大提高载流子注入密度和均匀性，改善电流拥挤效应，形成具有高横向电流扩展以及低工作电压的发光二极管，从而提升发光二极管的发光均匀性及发光效率，以及大电流下工作的可靠性。

对于步骤S10，请结合图1中的S10参阅图3，提供衬底10。

可以理解，本申请对于衬底10的材质并不做具体限定；具体的，衬底10可以包括但不限于蓝宝石衬底、碳化硅衬底、氧化锌衬底、氧化镓衬底或氮化镓衬底等等中的任意一种或几种。

在其中一个实施例中，在步骤S20形成外延结构20之前，还可以包括对衬底10进行洁净处理的步骤。本申请对于进行洁净处理的方式并不做具体限定，在其中一个实施例中，可以在还原气氛下对衬底10进行洁净处理；洁净处理的温度可以为1000℃～1500℃，洁净处理的时间可以为1min～10min。

可以理解，上述数据仅作为示例，在实际实施例中洁净处理的温度及时间并不以上述数据为限。

对于步骤S20，请结合图1中的S20参阅图4至图5，在其中一个实施例中，步骤S204之前还可以包括如下步骤：

S201：于衬底10的表面形成缓冲层201；

S202：于缓冲层201背离衬底10的表面形成非掺杂半导体层202；

S203：于非掺杂半导体层202背离缓冲层201的表面形成N型半导体层203；在此基础上，发光层204形成于N型半导体层203背离非掺杂半导体层202的表面。

在上述实施例的基础上，步骤S204之后还可以包括如下步骤：

S205：于发光层204背离N型半导体层203的表面形成第一P型半导体层205；

S206：于第一P型半导体层205背离发光层204的表面形成电子阻挡层206；

S207：于电子阻挡层206背离第一P型半导体层205的表面形成第二P型半导体层207；在此基础上，电流扩展层208形成于第二P型半导体层207背离电子阻挡层206的表面。

可以理解，本申请中涉及的缓冲层201可以包括但不限于氮化物缓冲层；在其中一个实施例中，缓冲层201包括低温氮化物缓冲层，譬如非掺杂氮化镓层；本申请对于缓冲层201的厚度并不做具体限定，在其中一个实施例中，缓冲层201的厚度为15nm～35nm，譬如，缓冲层201的厚度可以为15nm、20nm、25nm、30nm或35nm等等；本申请对于形成缓冲层201的工艺亦不做具体限定；生长缓冲层201所需的镓(Ga)源可以来自但不仅限于三甲基镓(TMG)；生长气氛可以包括但不仅限于氢气(H₂)气氛；生长温度可以为500℃～700℃，譬如，生长温度可以为500℃、550℃、600℃、650℃或700℃等等；生长压力可以为550mbar～750mbar，譬如，生长压力可以为550mbar、600mbar、650mbar、700mbar或750mbar等等。

可以理解，本申请中涉及的非掺杂半导体层202可以包括但不限于非掺杂氮化物层；在其中一个实施例中，非掺杂半导体层202包括非掺杂氮化镓层；本申请对于非掺杂半导体层202的厚度并不做具体限定，在其中一个实施例中，非掺杂半导体层202的厚度为1.5μm～3.5μm，譬如，非掺杂半导体层202的厚度可以为1.5μm、2μm、2.5μm、3μm或3.5μm等等；本申请对于形成非掺杂半导体层202的工艺亦不做具体限定；生长非掺杂半导体层202所需的镓源可以来自但不仅限于三甲基镓；生长气氛可以包括但不仅限于氢气气氛；生长温度可以为1115℃～1315℃，譬如，生长温度可以为1115℃、1165℃、1215℃、1265℃或1315℃等等；生长压力可以为200mbar～400mbar，譬如，生长压力可以为200mbar、250mbar、300mbar、350mbar或400mbar等等。

可以理解，本申请中涉及的N型半导体层203可以包括但不限于N型氮化物层；在其中一个实施例中，N型半导体层203包括N型氮化镓层；本申请对于N型半导体层203的厚度并不做具体限定，在其中一个实施例中，N型半导体层203的厚度为1.5μm～3.5μm，譬如，N型半导体层203的厚度可以为1.5μm、2μm、2.5μm、3μm或3.5μm等等；本申请对于形成N型半导体层203的工艺亦不做具体限定；形成N型半导体层203的过程中可以采用但不仅限于硅掺杂，在采用硅掺杂的实施例中，硅的掺杂浓度可以为4×10¹⁸cm^-3～6×10¹⁸cm^-3，譬如，硅的掺杂浓度可以为4×10¹⁸cm^-3、4.5×10¹⁸cm^-3、5×10¹⁸cm^-3、5.5×10¹⁸cm^-3或6×10¹⁸cm^-3；生长N型半导体层203所需的镓源可以来自但不仅限于三甲基镓；生长气氛可以包括但不仅限于氢气气氛；生长温度可以为1110℃～1310℃，譬如，生长温度可以为1110℃、1160℃、1210℃、1260℃或1310℃等等；生长压力可以为50mbar～250mbar，譬如，生长压力可以为50mbar、100mbar、150mbar、200mbar或250mbar等等。

本申请中涉及的发光层204可以包括但不限于多对氮化物量子阱；在其中一个实施例中，氮化物量子阱可以包括氮化镓铟(InGaN)/氮化镓(GaN)量子阱结构，氮化镓铟/氮化镓量子阱结构包括氮化镓铟量子阱及氮化镓量子垒，本申请对于发光层204中氮化镓铟/氮化镓量子阱结构的对数亦不做具体限定。

在其中一个实施例中，发光层204包括10对氮化镓铟/氮化镓量子阱结构；本申请对于氮化镓铟量子阱及氮化镓量子垒的厚度并不做具体限定，在其中一个实施例中，氮化镓铟量子阱的厚度为1.5nm～3.5nm，譬如，氮化镓铟量子阱的厚度可以为1.5nm、2nm、2.5nm、3nm或3.5nm等等；本申请对于氮化镓量子垒的厚度亦不做具体限定，在其中一个实施例中，氮化镓量子垒的厚度为7nm～15nm，譬如，氮化镓量子垒的厚度可以为7nm、9nm、11nm、13nm或15nm等等；本申请对于形成发光层204的工艺亦不做具体限定；生长发光层204所需的镓源可以来自但不仅限于三乙基镓(TEGa)，所需的铟源可以来自但不仅限于三甲基铟(TMIn)；生长气氛可以包括但不仅限于氮气(N₂)气氛；生长温度可以为750℃～950℃，譬如，生长温度可以为750℃、800℃、850℃、900℃或950℃等等；生长压力可以为300mbar～500mbar，譬如，生长压力可以为300mbar、350mbar、400mbar、450mbar或500mbar等等。

可以理解，本申请中涉及的第一P型半导体层205可以包括但不限于P型氮化物层；在其中一个实施例中，第一P型半导体层205包括低温P型氮化物层，譬如P型氮化镓层；本申请对于第一P型半导体层205的厚度并不做具体限定，在其中一个实施例中，第一P型半导体层205的厚度为40nm～60nm，譬如，第一P型半导体层205的厚度可以为40nm、45nm、50nm、55nm或60nm等等；本申请对于形成第一P型半导体层205的工艺亦不做具体限定；生长第一P型半导体层205所需的镓源可以来自但不仅限于三甲基镓；生长气氛可以包括但不仅限于氢气气氛；生长温度可以为880℃～1000℃，譬如，生长温度可以为880℃、910℃、940℃、970℃或1000℃等等；形成第一P型半导体层205的过程中可以采用但不仅限于镁(Mg)掺杂，在采用镁掺杂的实施例中，镁的掺杂浓度可以为1×10¹⁹cm^-3～3×10¹⁹cm^-3，譬如，镁的掺杂浓度可以为1×10¹⁹cm^-3、1.5×10¹⁹cm^-3、2×10¹⁹cm^-3、2.5×10¹⁹cm^-3或3×10¹⁹cm^-3。

可以理解，本申请中涉及的电子阻挡层206可以包括但不仅限于P型氮化铝镓(AlGaN)层；本申请对于电子阻挡层206的厚度并不做具体限定，在其中一个实施例中，电子阻挡层206的厚度为15nm～100nm，譬如，电子阻挡层206的厚度可以为15nm、25nm、50nm、75nm或100nm等等；本申请对于形成电子阻挡层206的工艺并不做具体限定，生长电子阻挡层206所需的镓源可以来自但不仅限于三甲基镓，所需铝(Al)源可以来自于三甲基铝(TMAl)，生长气氛可以包括但不仅限于氮气(N₂)气氛；生长温度可以为950℃～1150℃，譬如，生长温度可以为950℃、1000℃、1050℃、1100℃或1150℃等等；生长压力可以为50mbar～250mbar，譬如，生长压力可以为50mbar、100mbar、150mbar、200mbar或250mbar等等；

可以理解，本申请中涉及的第二P型半导体层207可以包括但不限于P型氮化物层；在其中一个实施例中，第二P型半导体层207包括P型氮化镓层；本申请对于第二P型半导体层207的厚度并不做具体限定，在其中一个实施例中，第二P型半导体层207的厚度为70nm～90nm，譬如，第二P型半导体层207的厚度可以为70nm、75nm、80nm、85nm或90nm等等；本申请对于形成第二P型半导体层207的工艺亦不做具体限定，生长第二P型半导体层207所需的镓源可以来自但不仅限于三甲基镓，生长气氛可以包括但不仅限于氢气气氛；生长温度可以为1040℃～1160℃，譬如，生长温度可以为1040℃、1070℃、1100℃、1130℃或1160℃等等；生长压力可以为400mbar～600mbar，譬如，生长压力可以为400mbar、450mbar、500mbar、550mbar或600mbar等等；形成第二P型半导体层207的过程中可以采用但不仅限于镁掺杂，在采用镁掺杂的实施例中，镁的掺杂浓度可以为4×10¹⁹cm^-3～6×10¹⁹cm^-3，譬如，镁的掺杂浓度可以为4×10¹⁹cm^-3、4.5×10¹⁹cm^-3、5×10¹⁹cm^-3、5.5×10¹⁹cm^-3或6×10¹⁹cm^-3。

需要说明的是，第二P型半导体层207的生长温度应当高于第一P型半导体层205的生长温度。

可以理解，本申请中涉及的电流扩展层208可以包括但不限于P型氮化物电流扩展层；在其中一个实施例中，电流扩展层208包括P型氮化镓铟层；本申请对于电流扩展层208的厚度并不做具体限定，在其中一个实施例中，电流扩展层208的厚度为30nm～50nm，譬如，电流扩展层208的厚度可以为30nm、35nm、40nm、45nm或50nm等等；本申请对于形成电流扩展层208的工艺亦不做具体限定，生长电流扩展层208所需的镓源可以来自但不仅限于三甲基镓，生长气氛可以包括但不仅限于氢气气氛，生长温度可以为680℃～880℃，譬如，生长温度可以为680℃、730℃、780℃、830℃或880℃等等；生长压力可以为300mbar～500mbar，譬如，生长压力可以为300mbar、350mbar、400mbar、450mbar或500mbar等等；形成电流扩展层208的过程中可以采用但不仅限于镁掺杂，在采用镁掺杂的实施例中，镁的掺杂浓度可以为2×10²⁰cm^-3～4×10²⁰cm^-3，譬如，镁的掺杂浓度可以为2×10²⁰cm^-3、2.5×10²⁰cm^-3、3×10²⁰cm^-3、3.5×10²⁰cm^-3或4×10²⁰cm^-3。

可以理解，本申请中涉及的势垒层209可以包括但不限于P型氮化物势垒层；本申请对于势垒层209的厚度并不做具体限定，在其中一个实施例中，势垒层209的厚度为11nm～19nm，譬如，势垒层209的厚度可以为11nm、13nm、15nm、17nm或19nm等等；本申请对于形成势垒层209的工艺亦不做具体限定，生长势垒层209所需的镓源可以来自但不仅限于三甲基镓，所需的铝源可以来自但不仅限于三甲基铝，生长气氛可以包括但不仅限于氮气气氛，生长温度可以为900℃～1100℃，譬如，生长温度可以为900℃、950℃、1000℃、1050℃或1100℃等等，生长压力可以为100mbar～200mbar，譬如，生长压力可以为100mbar、125mbar、150mbar、175mbar或200mbar等等；形成势垒层209的过程中可以采用但不仅限于镁掺杂，在采用镁掺杂的实施例中，镁的掺杂浓度可以为4×10¹⁹cm^-3～6×10¹⁹cm^-3，譬如，镁的掺杂浓度可以为4×10¹⁹cm^-3、4.5×10¹⁹cm^-3、5×10¹⁹cm^-3、5.5×10¹⁹cm^-3或6×10¹⁹cm^-3。

可以理解，本申请中涉及的顶层半导体层210可以包括但不限于P型氮化物层；本申请对于顶层半导体层210的厚度并不做具体限定，在其中一个实施例中，顶层半导体层210的厚度为5nm～40nm，譬如，顶层半导体层210的厚度可以为5nm、10nm、15nm、20nm或40nm等等；本申请对于形成顶层半导体层210的工艺亦不做具体限定，生长顶层半导体层210所需的镓源可以来自但不仅限于三甲基镓，生长气氛可以包括但不仅限于氢气气氛，生长温度可以为880℃～1280℃，譬如，生长温度可以为880℃、1030℃、1080℃、1230℃或1280℃等等，生长压力可以为400mbar～600mbar，譬如，生长压力可以为400mbar、450mbar、500mbar、550mbar或600mbar等等；形成顶层半导体层210的过程中可以采用但不仅限于镁掺杂，在采用镁掺杂的实施例中，镁的掺杂浓度可以为2×10¹⁹cm^-3～4×10¹⁹cm^-3，譬如，镁的掺杂浓度可以为2×10¹⁹cm^-3、2.5×10¹⁹cm^-3、3×10¹⁹cm^-3、3.5×10¹⁹cm^-3或4×10¹⁹cm^-3。

对于步骤S30，请结合图1中的S30参阅图5，形成开口30，开口30贯穿顶层半导体层210，并延伸至势垒层209内。在其中一个实施例中，开口30还可以贯穿势垒层209，并延伸至电流扩展层208上表面或延伸至电流扩展层208内。

在其中一个实施例中，该制备方法还可以具体包括如下步骤：

S40：刻蚀顶层半导体层210、势垒层209、电流扩展层208、第二P型半导体层207、电子阻挡层206、第一P型半导体层205、发光层204及N型半导体层203，以形成凹槽40；凹槽40贯穿顶层半导体层210、势垒层209、电流扩展层208、第二P型半导体层207、电子阻挡层206、第一P型半导体层205及发光层204，并延伸至N型半导体层203内，以暴露出部分N型半导体层203，如图6所示。

需要说明的是，本申请中步骤S40与步骤S30并无顺序上的限制，也即二者任一在前执行或同时执行，均是允许的；步骤S40与步骤S30的执行顺序可根据实际需求作适应性调整。

在其中一个实施例中，如图1所示，在步骤S30之后且步骤S50之前执行步骤S40。

本申请对于形成凹槽40的方式并不做具体限定；在其中一个实施例中，对顶层半导体层210、势垒层209、电流扩展层208、第二P型半导体层207、电子阻挡层206、第一P型半导体层205、发光层204及N型半导体层203进行台面刻蚀(mesa etching)。

对于步骤S50，请结合图1中的S50参阅图7，形成透明导电层50，透明导电层50覆盖顶层半导体层210背离势垒层209的表面，并填满开口(图7未示出)。

本申请对于透明导电层50的材质并不做具体限定；在其中一个实施例中，透明导电层50包括氧化铟锡(ITO)薄膜层。氧化铟锡的光电性能优越，具有较高的载流子浓度，氧化铟锡薄膜层的电阻可以达到10^-4Ω·cm。

本申请对于透明导电层50的厚度亦不做限定，在其中一个实施例中，透明导电层50的厚度为50nm～300nm，譬如，透明导电层50的厚度可以为50nm、100nm、150nm、200nm或300nm等等。

在其中一个实施例中，在步骤S50之后，还可以包括形成P电极的步骤及形成N电极的步骤；具体的，请参阅图8，可以在形成透明导电层50之后，于透明导电层50背离顶层半导体层210的表面形成P电极60；于凹槽40暴露出的N型半导体层203的表面形成N电极70。

本申请对于P电极60及N电极70的材质，以及厚度均不做具体限定；P电极60及N电极均可以为包括铬(Cr)层、铝(Al)层、金(Au)层、铂(Pt)层、钯(Pd)层、钛(Ti)层、钽(Ta)层或镍(Ni)层的单层电极，也可以为铬层、铝层、金层、铂层、钯层、钛层、钽层及镍层中至少两层的多层电极。在其中一个实施例中，P电极60包括镍/金P型电极，即P电极60包括叠置的镍层及金层，其中，镍层的厚度可以为8nm～12nm，譬如，镍层的厚度可以为8nm、10nm或12nm等等，金层的厚度可以为100nm～300nm，譬如，金层的厚度可以为100nm、150nm、200nm、250nm或300nm等等；在其中一个实施例中，N电极70包括钛/铝/钛/金N型电极，即N电极70包括依次叠置的第一层钛层、铝层、第二层钛层及金层，其中，第一层钛层的厚度可以为11nm～17nm，譬如，第一层钛层的厚度可以为11nm、13nm、15nm、17nm或19nm等等，铝层的厚度可以为21nm～29nm，譬如，铝层的厚度可以为21nm、23nm、25nm、27nm或29nm等等，第二层钛层的厚度可以为51nm～59nm，譬如，第二层钛层的厚度可以为51nm、53nm、55nm、57nm或59nm等等，金层的厚度可以为100nm～300nm，譬如，金层的厚度可以为100nm、150nm、200nm、250nm或300nm等等。

可以理解，上述数据仅作为示例，在实际实施例中P电极60及N电极70的材质的厚度并不以上述数据为限。

由于N电极70一般是要与下层生长的N型半导体层203接触，因此需要通过刻蚀的手段将N型半导体层203暴露出来，于是N电极70的位置低于P电极60，相对而言形成较低的平台。

应该理解的是，虽然图1、图2及图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图2及图4中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

请继续参阅图8，本申请还根据一些实施例，提供一种发光二极管芯片，该发光二极管芯片可以包括衬底10、外延结构20及透明导电层50。

具体的，外延结构20位于衬底10的表面；外延结构20可以包括发光层204、电流扩展层208、势垒层209及顶层半导体层210；其中，电流扩展层208位于发光层204背离衬底10的一侧；势垒层209位于电流扩展层208背离发光层204的表面，顶层半导体层210位于势垒层209背离电流扩展层208的表面；顶层半导体层210与势垒层209之间形成有二维载流子气层(未示出)；透明导电层50位于顶层半导体层210背离势垒层209的表面，并贯穿顶层半导体层210延伸至势垒层209内。

上述实施例提供的发光二极管芯片，利用势垒层与顶层半导体层之间强烈的自发极化效应及较大的晶格失配所导致的压电极化在势垒层与顶层半导体层之间形成二维载流子气层，二维载流子气层处具有高密度载流子分布，高密度载流子分布能够通过透明导电层50和电流扩展层208形成较佳的载流子扩展，极大提高载流子注入密度和均匀性，改善电流拥挤效应，形成具有高横向电流扩展以及低工作电压的发光二极管，从而提升发光二极管的发光效率以及大电流下工作的可靠性。

可选的，本申请涉及的发光二极管芯片中，衬底10可以包括但不限于蓝宝石衬底、碳化硅衬底、氧化锌衬底、氧化镓衬底或氮化镓衬底等等中的任意一种或几种。

可选的，本申请涉及的发光二极管芯片中，发光层204可以包括但不限于多对氮化物量子阱；在其中一个实施例中，氮化物量子阱可以包括多对氮化镓铟(InGaN)/氮化镓量子阱结构，氮化镓铟/氮化镓量子阱结构包括氮化镓铟量子阱及氮化镓量子垒，本申请对于发光层204中氮化镓铟/氮化镓量子阱结构的对数亦不做具体限定。

在其中一个实施例中，发光层204可以包括10但不仅限于对氮化镓铟/氮化镓量子阱结构；本申请对于氮化镓铟量子阱的厚度并不做具体限定，在其中一个实施例中，氮化镓铟量子阱的厚度为1.5nm～3.5nm，譬如，氮化镓铟量子阱的厚度可以为1.5nm、2nm、2.5nm、3nm或3.5nm等等；本申请对于氮化镓量子垒的厚度亦不做具体限定，在其中一个实施例中，氮化镓量子垒的厚度为7nm～15nm，譬如，氮化镓量子垒的厚度可以为7nm、9nm、11nm、13nm或15nm等等。

可选的，本申请涉及的发光二极管芯片中，势垒层209可以包括但不限于P型氮化物势垒层；本申请对于势垒层209的厚度并不做具体限定，在其中一个实施例中，势垒层209的厚度为11nm～19nm，譬如，势垒层209的厚度可以为11nm、13nm、15nm、17nm或19nm等等；势垒层209可以掺杂镁，镁的掺杂浓度可以为4×10¹⁹cm^-3～6×10¹⁹cm^-3，譬如，镁的掺杂浓度可以为4×10¹⁹cm^-3、4.5×10¹⁹cm^-3、5×10¹⁹cm^-3、5.5×10¹⁹cm^-3或6×10¹⁹cm^-3。

可选的，本申请涉及的发光二极管芯片中，顶层半导体层210可以包括但不限于P型氮化物层，本申请对于顶层半导体层210的厚度并不做具体限定；顶层半导体层210也可以掺杂镁，镁的掺杂浓度可以为2×10¹⁹cm^-3～4×10¹⁹cm^-3，譬如，镁的掺杂浓度可以为2×10¹⁹cm^-3、2.5×10¹⁹cm^-3、3×10¹⁹cm^-3、3.5×10¹⁹cm^-3或4×10¹⁹cm^-3。

同时，在本申请涉及的发光二极管芯片中，透明导电层50包括但不限于氧化铟锡(ITO)薄膜层。氧化铟锡的光电性能优越，具有较高的载流子浓度，氧化铟锡薄膜层的电阻可以达到10^-4Ω·cm；在其中一个实施例中，透明导电层50的厚度为50nm～300nm，譬如，透明导电层50的厚度可以为50nm、100nm、150nm、200nm或300nm等等。

请继续参阅图8，在其中一个实施例中，外延结构20还可以包括缓冲层201、非掺杂半导体层202、N型半导体层203、第一P型半导体层205、电子阻挡层206、第二P型半导体层207，以及电流扩展层208。

具体的，缓冲层201位于衬底10的表面；非掺杂半导体层202位于缓冲层201背离衬底10的表面；N型半导体层203位于非掺杂半导体层202背离缓冲层201的表面；发光层204位于N型半导体层203背离非掺杂半导体层202的表面；第一P型半导体层205位于发光层204背离N型半导体层203的表面；电子阻挡层206位于第一P型半导体层205背离发光层204的表面；第二P型半导体层207位于电子阻挡层206背离第一P型半导体层205的表面；电流扩展层208位于第二P型半导体层207背离电子阻挡层206的表面。

本申请涉及的发光二极管芯片中，缓冲层201可以包括但不限于氮化物缓冲层；在其中一个实施例中，缓冲层201包括低温氮化物缓冲层，譬如非掺杂氮化镓层；本申请对于缓冲层201的厚度并不做具体限定，在其中一个实施例中，缓冲层201的厚度为15nm～35nm，譬如，缓冲层201的厚度可以为15nm、20nm、25nm、30nm或35nm等等。

本申请涉及的发光二极管芯片中，非掺杂半导体层202可以包括但不限于非掺杂氮化物层；在其中一个实施例中，非掺杂半导体层202包括非掺杂氮化镓层；本申请对于非掺杂半导体层202的厚度并不做具体限定，在其中一个实施例中，非掺杂半导体层202的厚度为1.5μm～3.5μm，譬如，非掺杂半导体层202的厚度可以为1.5μm、2μm、2.5μm、3μm或3.5μm等等。

本申请涉及的发光二极管芯片中，N型半导体层203可以包括但不限于N型氮化物层；在其中一个实施例中，N型半导体层203包括N型氮化镓层；本申请对于N型半导体层203的厚度并不做具体限定，在其中一个实施例中，N型半导体层203的厚度为1.5μm～3.5μm，譬如，N型半导体层203的厚度可以为1.5μm、2μm、2.5μm、3μm或3.5μm等等。

本申请涉及的发光二极管芯片中，第一P型半导体层205可以包括但不限于P型氮化物层；在其中一个实施例中，第一P型半导体层205包括低温P型氮化物层，譬如P型氮化镓层；本申请对于第一P型半导体层205的厚度并不做具体限定，在其中一个实施例中，第一P型半导体层205的厚度为40nm～60nm，譬如，第一P型半导体层205的厚度可以为40nm、45nm、50nm、55nm或60nm等等；第一P型半导体层205可以掺杂镁，在采用镁掺杂的实施例中，镁的掺杂浓度可以为1×10¹⁹cm^-3～3×10¹⁹cm^-3，譬如，镁的掺杂浓度可以为1×10¹⁹cm^-3、1.5×10¹⁹cm^-3、2×10¹⁹cm^-3、2.5×10¹⁹cm^-3或3×10¹⁹cm^-3。

本申请涉及的发光二极管芯片中，电子阻挡层206可以包括但不仅限于P型氮化铝镓层。

本申请涉及的发光二极管芯片中，第二P型半导体层207可以包括但不限于P型氮化物层；在其中一个实施例中，第二P型半导体层207包括P型氮化镓层；本申请对于第二P型半导体层207的厚度并不做具体限定，在其中一个实施例中，第二P型半导体层207的厚度为70nm～90nm，譬如，第二P型半导体层207的厚度可以为70nm、75nm、80nm、85nm或90nm等等；第二P型半导体层207可以掺杂镁，在采用镁掺杂的实施例中，镁的掺杂浓度可以为4×10¹⁹cm^-3～6×10¹⁹cm^-3，譬如，镁的掺杂浓度可以为4×10¹⁹cm^-3、4.5×10¹⁹cm^-3、5×10¹⁹cm^-3、5.5×10¹⁹cm^-3或6×10¹⁹cm^-3。

本申请涉及的发光二极管芯片中，电流扩展层208可以包括但不限于P型氮化物电流扩展层；在其中一个实施例中，电流扩展层208包括P型氮化镓铟层；本申请对于电流扩展层208的厚度并不做具体限定，在其中一个实施例中，电流扩展层208的厚度为30nm～50nm，譬如，电流扩展层208的厚度可以为30nm、35nm、40nm、45nm或50nm等等；电流扩展层208可以掺杂镁，在采用镁掺杂的实施例中，镁的掺杂浓度可以为2×10²⁰cm^-3～4×10²⁰cm^-3，譬如，镁的掺杂浓度可以为2×10²⁰cm^-3、2.5×10²⁰cm^-3、3×10²⁰cm^-3、3.5×10²⁰cm^-3或4×10²⁰cm^-3。

请继续参阅图8，在其中一个实施例中，外延结构20内还具有凹槽40，凹槽40贯穿顶层半导体层210、势垒层209、电流扩展层208、第二P型半导体层207、电子阻挡层206、第一P型半导体层205及发光层204，并延伸至N型半导体层203内，以暴露出部分N型半导体层203。

请继续参阅图8，在其中一个实施例中，发光二极管芯片还可以包括P电极60及N电极70；其中，P电极60位于透明导电层50背离顶层半导体层210的表面；N电极70位于凹槽40暴露出的N型半导体层203的表面。

本申请对于P电极60及N电极70的材质，以及厚度均不做具体限定；P电极60及N电极均可以为包括铬(Cr)层、铝(Al)层、金(Au)层、铂(Pt)层、钯(Pd)层、钛(Ti)层、钽(Ta)层或镍(Ni)层的单层电极，也可以为铬层、铝层、金层、铂层、钯层、钛层、钽层及镍层中至少两层的多层电极。在其中一个实施例中，P电极60包括镍/金P型电极，即P电极60包括叠置的镍层及金层，其中，镍层的厚度可以为8nm～12nm，譬如，镍层的厚度可以为8nm、10nm或12nm等等，金层的厚度可以为100nm～300nm，譬如，金层的厚度可以为100nm、150nm、200nm、250nm或300nm等等；在其中一个实施例中，N电极70包括钛/铝/钛/金N型电极，即N电极70包括依次叠置的第一层钛层、铝层、第二层钛层及金层，其中，第一层钛层的厚度可以为11nm～17nm，譬如，第一层钛层的厚度可以为11nm、13nm、15nm、17nm或19nm等等，铝层的厚度可以为21nm～29nm，譬如，铝层的厚度可以为21nm、23nm、25nm、27nm或29nm等等，第二层钛层的厚度可以为51nm～59nm，譬如，第二层钛层的厚度可以为51nm、53nm、55nm、57nm或59nm等等，金层的厚度可以为100nm～300nm，譬如，金层的厚度可以为100nm、150nm、200nm、250nm或300nm等等。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种发光二极管芯片，其特征在于，包括：

衬底；

外延结构，位于所述衬底的表面；所述外延结构包括发光层、电流扩展层、势垒层及顶层半导体层；其中，所述电流扩展层位于所述发光层背离所述衬底的一侧；所述势垒层位于所述电流扩展层背离所述发光层的表面，所述顶层半导体层位于所述势垒层背离所述电流扩展层的表面；所述顶层半导体层与所述势垒层之间形成有二维载流子气层；

透明导电层，所述透明导电层位于所述顶层半导体层背离所述势垒层的表面，并贯穿所述顶层半导体层延伸至所述势垒层内。

2.根据权利要求1所述的发光二极管芯片，其特征在于，所述衬底包括蓝宝石衬底、碳化硅衬底、氧化锌衬底、氧化镓衬底或氮化镓衬底。

3.根据权利要求1所述的发光二极管芯片，其特征在于，所述透明导电层包括氧化铟锡薄膜层。

4.根据权利要求3所述的发光二极管芯片，其特征在于，所述透明导电层的厚度为50nm～300nm。

5.根据权利要求1所述的发光二极管芯片，其特征在于，所述外延结构还包括：

缓冲层，位于所述衬底的表面；

非掺杂半导体层，位于所述缓冲层背离所述衬底的表面；

N型半导体层，位于所述非掺杂半导体层背离所述缓冲层的表面；所述发光层位于所述N型半导体层背离所述非掺杂半导体层的表面；

第一P型半导体层，所述第一P型半导体层位于所述发光层背离所述N型半导体层的表面；

电子阻挡层，所述电子阻挡层位于所述第一P型半导体层背离所述发光层的表面；

第二P型半导体层，所述第二P型半导体层位于所述电子阻挡层背离所述第一P型半导体层的表面；

电流扩展层，位于所述第二P型半导体层背离所述电子阻挡层的表面。

6.根据权利要求5所述的发光二极管芯片，其特征在于，所述缓冲层包括氮化物缓冲层；所述非掺杂半导体层包括非掺杂氮化物层；所述N型半导体层包括N型氮化物层；所述发光层包括多对氮化物量子阱；所述第一P型半导体层包括P型氮化物层；所述电子阻挡层包括P型氮化铝镓层；所述第二P型半导体层包括P型氮化物层，且所述第二P型半导体层的生长温度高于所述第一P型半导体层的生长温度；所述电流扩展层包括P型氮化物电流扩展层；所述势垒层包括P型氮化物势垒层；所述顶层半导体层包括P型氮化物层。

7.根据权利要求6所述的发光二极管芯片，其特征在于，所述缓冲层的厚度为15nm～35nm；所述非掺杂半导体层的厚度为1.5μm～3.5μm；所述N型半导体层的厚度为1.5μm～3.5μm；所述第一P型半导体层的厚度为40nm～60nm；所述电子阻挡层的厚度为15nm～100nm；所述第二P型半导体层的厚度为70nm～90nm，所述电流扩展层的厚度为30nm～50nm；所述势垒层的厚度为11nm～19nm；所述顶层半导体层的厚度为5nm～40nm。

8.根据权利要求6所述的发光二极管芯片，其特征在于，所述缓冲层包括非掺杂氮化镓层；所述非掺杂半导体层包括非掺杂氮化镓层；所述N型半导体层包括N型氮化镓层；所述发光层包括多对氮化镓铟/氮化镓量子阱；所述第一P型半导体层及所述第二P型半导体层均包括P型氮化物层；所述电流扩展层包括P型氮化镓铟层。

9.根据权利要求5所述的发光二极管芯片，其特征在于，所述外延结构内还具有凹槽，所述凹槽贯穿所述顶层半导体层、所述势垒层、所述电流扩展层、所述第二P型半导体层、所述电子阻挡层、所述第一P型半导体层及所述发光层，并延伸至所述N型半导体层内，以暴露出部分所述N型半导体层；所述发光二极管芯片还包括：

P电极，位于所述透明导电层背离所述顶层半导体层的表面；

N电极，位于所述凹槽暴露出的所述N型半导体层的表面。

10.根据权利要求9所述的发光二极管芯片，其特征在于，所述P电极包括镍/金P型电极；所述N电极包括钛/铝/钛/金N型电极。

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