CN215911440U - 相变存储器单元和存储器装置 - Google Patents

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Abstract

本公开的实施例涉及相变存储器单元和存储器装置。所提供的是相变存储器单元。在至少一个实施例中，相变存储器单元包括加热器和堆叠。该堆叠包括至少一个锗层或氮掺杂锗层，以及第一合金的至少一层，第一合金包括锗、锑和碲。电阻层位于加热器和堆叠之间。

Description

相变存储器单元和存储器装置
技术领域
本公开总体上涉及存储器装置，并且更具体地涉及相变存储器单元和存储器装置。
背景技术
相变材料是可以在热作用下在结晶相和非晶相之间转换的材料。由于非晶材料的电阻明显大于相同材料的结晶相的电阻，因此这种现象用于定义两个存储器状态，例如0和1，以通过测量的电阻来区分相变材料。用于制造存储器的最常见的相变材料是由锗、锑和碲组成的合金。
实用新型内容
在此需要改进现有的相变存储器单元，以便可靠地实现两个以上的多个存储器状态。
在此需要改进现有的相变存储器单元，以减少未对准问题的影响。
一个实施例解决了已知相变存储器单元的全部或一些缺点。
一个实施例提供了一种相变存储器单元，包括：加热器；至少一个锗层或氮掺杂锗层；以及第一合金的至少一层，所述第一合金包括锗、锑和碲；以及位于加热器和堆叠之间的电阻层。
根据一个实施例，述相变存储器单元还包括绝缘区域，所述绝缘区域横向地围绕所述堆叠的侧壁和所述电阻层的侧壁。
根据一个实施例，电阻层在堆叠的整个底层之下延伸。
根据一个实施例，电阻层与加热器和堆叠的底层接触。
根据一个实施例，堆叠包括第二合金的区域，第二合金包括锗、锑和碲，第二合金的区域从所述电阻层延伸并穿过至少一个锗层或氮掺杂锗层，第二合金具有高于所述第一合金的锗浓度。
根据一个实施例，所述相变存储器单元还包括在所述堆叠的顶层上的导电层。
根据一个实施例，在所述第二合金的所述区域的顶部与导电层之间没有所述至少一个锗层或氮掺杂锗层的部段。
根据一个实施例：第一存储器状态由完全处于结晶状态的区域限定；第二存储器状态由具有完全覆盖所述电阻层的上表面的非晶区域定义存储器；并且至少一个中间存储器状态由部分地覆盖所述电阻层的所述上表面的所述非晶区域来定义存储器。
根据一个实施例：所述第二合金的所述区域的相是能够选择性改变的，并且其中：在第一存储器状态中，所述第二合金的所述区域处于基本均匀的结晶相；在第二存储器状态中，所述第二合金的所述区域具有完全覆盖所述电阻层的上表面的非晶区域；并且在至少一种中间存储器状态中，所述第二合金的所述区域具有部分覆盖所述电阻层的上表面的非晶区域。
另一实施例提供了一种存储器装置，所述存储器装置包括：至少一个相变存储器单元，所述至少一个相变存储器单元包括：加热器，堆叠，包括：至少一个锗层或氮掺杂锗层；以及第一合金的至少一层，所述第一合金包括锗、锑和碲；以及电阻层，位于所述加热器和所述堆叠之间。
根据一个实施例：所述至少一个相变存储器单元还包括绝缘区域，所述绝缘区域横向地围绕所述堆叠的侧壁和所述电阻层的侧壁。
根据一个实施例：所述电阻层在所述堆叠的整个底层之下延伸。
根据一个实施例：述电阻层与所述加热器和所述堆叠的底层接触。
根据一个实施例：所述堆叠包括第二合金的区域，所述第二合金包括锗、锑和碲，所述第二合金的所述区域从所述电阻层延伸并穿过所述至少一个锗层或氮掺杂锗层，所述第二合金具有高于所述第一合金的锗浓度。
根据一个实施例：所述第二合金的所述区域的相是能够选择性改变的，并且其中：在第一存储器状态中，所述第二合金的所述区域处于基本均匀的结晶相；在第二存储器状态中，所述第二合金的所述区域具有完全覆盖所述电阻层的上表面的非晶区域；并且在至少一种中间存储器状态中，所述第二合金的所述区域具有部分覆盖所述电阻层的上表面的非晶区域。
根据一个实施例：所述至少一个相变存储器单元还包括在所述堆叠的顶层上的导电层。
附图说明
在以下通过示例而非限制的方式给出的对特定实施例的描述中，将详细描述前述特征和优点以及其他，其中：
图1是相变存储器装置的示例的简化透视图；
图2A和2B示出了由制造步骤得到的相变存储器单元的实施例的两个简化的截面图；
图3A和3B示出了由图2A和2B的步骤之后的制造步骤得到的相变存储器单元的实施例的两个简化的截面图存储器；
图4A、4B和4C示出了对相变存储器单元进行写入的方法的各个步骤的三个简化的截面图；
图5是示出与相变存储器单元的几种状态相对应的电阻变化的示例的图；和
图6示意性地示出了存储器器的实施例。
具体实施方式
在各个附图中，相似的特征已经由相似的附图标记表示。特别地，在各个实施例之间共有的结构和/或功能特征可以具有相同的附图标记并且可以布置相同的结构、尺寸和材料特性。
为了清楚起见，仅示出和详细描述了对于理解本文所述实施例有用的操作和元件。
除非另有说明，当提到连接在一起的两个元件时，这表示没有导体以外的任何中间元件的直接连接，并且当提到耦合在一起的两个元件时，这表示这两个元件可以被连接或者它们可以通过一个或多个其他元件被耦合。
在以下公开中，除非另有说明，否则当提及绝对位置限定词(例如术语“前”、“后”、“上”、“下”、“左”、“右”等)时或相对位置限定词(例如术语“上方”、“下方”、“较高”、“较低”等)时、或定向限定词(例如“水平”、“垂直”等)时，参考图中所示的方向。
除非另有说明，否则表述“大约”、“近似”、“基本上”和“以……的顺序”表示在10％以内、优选地在5％以内。
图1是包括多个存储器单元100的相变存储器装置10的示例的简化透视图。
相变存储器(PCM)单元、例如图1所示的存储器单元100，通常嵌入在非易失性存储器(NVM)装置中、例如电可擦可编程只读存储器(EEPROM)中。通常在制造存储器装置时执行这种存储器装置中的每个存储器单元的编程，并且此后、特别是在其使用期间可以多次修改。
如图1所示，存储器装置10的存储器单元100以网格状或矩阵图案布置。换句话说，存储器装置10由存储器单元100的阵列组成。每个存储器单元100位于阵列的行和列的交点处。在图1中，仅示出了三个列BL和两个行WL。
彼此平行且平行于图1的平面的列BL将进一步称为“位线”(BL)。彼此平行并且垂直于位线的行将进一步被称为“字线”(WL)。
存储器装置10的每个相变存储器单元100包括加热器102或电阻元件。在图1的示例中，加热器102具有L形的截面，因此包括水平部段和垂直部段。
加热器102通常被绝缘或介电层104包围，该绝缘或介电层例如由氮化物和/或氧化物、例如由氧化硅或氮化硅构成。该绝缘层104的厚度使得加热器102的垂直部段的上表面1022与绝缘层104的上表面1040共面。
每个存储器单元100还包括层106。该层106由相变材料构成。层106被成型并放置在绝缘层104的上表面1040和加热器102的垂直部段的上表面1022上。
导电金属层108放置在层106的顶部上。该导电层108通常形成存储器单元100的电极。
在图1的示例中，属于给定位线的存储器单元100共享相同的绝缘层104、相同的层106和相同的导电层108。在存储器装置10中，层104、106和108因此沿BL方向(在图1中向左和向右)横向延伸。因此，给定位线的所有存储器单元100共享一个公共电极108。导电通孔110被提供用于将每个电极108连接到位于存储器装置10的存储器单元100上方的金属化层。
每个存储器单元100的加热器102通常通过其支脚1020(即其水平部段的底表面)连接至底部接触部112或柱。该底部接触部112垂直延伸并连接到衬底114。
在图1的示例中，衬底114具有多层结构，该结构由三层组成：
由薄硅膜构成的第一层1140，底部接触部112连接到该层；
由薄掩埋氧化物构成的第二层1142；和
由厚硅晶片构成的第三层1144。
衬底114还在与属于相邻位线的底部接触部112接触的衬底部段之间具有浅沟槽隔离(STI)116。这些浅沟槽隔离116防止在存储器装置10的不同位线之间的电流泄漏。在存储器装置10中，浅沟槽隔离116因此沿BL方向(在图1中向左和向右)横向延伸。
每个存储器单元100的底部接触部112连接到选择元件的一个端子。选择元件通常被称为选择器或访问装置，其提供了分别寻址/选择存储器装置10的每个存储器单元100的能力。在图1的示例中，存储器单元100的选择器是晶体管，该晶体管的栅极118接收一个偏置电压。根据其值，该偏置电压允许或禁止电流在电极108与导电区域120之间流动，该导电区域连接到选择元件的另一端子并且连接到公共参考电势(通常是地电势)。
在图1的示例中，属于给定字线或行的存储器单元100的选择晶体管共享相同的栅极118。在存储器装置10中，栅极118和区域120沿着WL的方向(在图1中向正面和背面)纵向延伸。因此，给定字线的存储器单元100的所有选择晶体管都连接到同一栅极118。
因此，导电层108和栅极118两者均形成矩阵或网格状图案，其中每个交叉点与存储器单元100大致垂直对齐。
层106恰好是天然地，也就是说在制造/生产存储器单元100之后并且在写入/编程操作开始之前，处于全结晶状态/相或部分结晶状态/相。通常执行第一电操作以将所有存储器单元的层106设置为全结晶状态/相。例如，假定该结晶相对应于逻辑值1。在由多个存储器单元100构成的相变存储器10中，初始状态因此对应于具有相同值1的所有存储器单元100。然后通过对相变存储器的某些存储器单元100的写入/编程来执行相变存储器器10内部的数据存储，而相变存储器器的其他存储器单元100保持在它们的状态中(也就是说在结晶状态中)。
为了对存储器10的给定相变存储器单元100中进行写入或变成，首先通过将适当的电压偏置施加到相关的栅极118来选择该存储器单元100。然后通过在相关电极108与公共接地区域120之间施加适当的电势脉冲，使电流流过层106。电势或该电流的强度被仔细调节，以便充分提高加热器102的温度以加热(通过焦耳加热)层106与加热器102的上端1022接触的区域。这使得构成层106的相变材料的至少部分熔化。如果电势脉冲的下降沿是突然的，在脉冲结束时，电流将迅速终止，因此局部温度将迅速降低，从而对相变材料熔化部分的玻璃状结构淬火。作为结果，电脉冲将相变材料的一部分从低电阻结晶相转变为高电阻非晶状态。例如，假定该非晶状态对应于逻辑值0。
为了读取给定的相变存储器单元100，首先通过向相关的栅极118施加适当的电压偏置来选择该存储器单元100。然后，通过在相关的电极108与公共接地区域120之间施加适当的电势，使一电流流过单元100，该电流的值低到足够以避免任何无意的相变。然后可以测量电极108与加热器102之间的电阻。该电阻反映了先前存储器在存储器单元100中的值0或1。
如图1所示的存储器装置10的缺点来自于这样的事实：层106并不只属于单个存储器单元100，而是被同一位线的所有存储器单元100共享。由于可能会干扰同一位线的相邻单元的非晶状态的横向热扩散，因此在编程给定存储器单元100时可能导致出现问题。这在读取给定存储器单元100时也可能导致出现问题，因为同一位线的相邻存储器单元100容易提供交替的电流路径。这些问题通常被称为相邻存储器单元之间的“串扰”现象。
图1所示的存储器单元100的另一个缺点在于：存储器仅两个存储器状态(通常对应于完全结晶状态和完全非晶状态)容易基于这种存储器单元而实现。换句话说，仅一比特信息可以容易存储器在存储器单元100中。这是由于以下事实：可能的中间状态不稳定，因为它们经历电阻漂移现象，这通常导致电阻随时间增加。
根据以下公开的实施例，存储器单元100的设计被修改以便解决已知相变存储器单元的至少部分上述缺点。
图2示出了由制造步骤得到的相变存储器单元200的实施例的两个简化的截面图(图2A)和(图2B)。
图2B所示的视图是图2B的视图中绘出的存储器单元200的切面B-B的剖视图。
相变存储器单元200包括加热器202或电阻元件。如图2A的视图所示，加热器202具有L形的截面。该加热器202通过其支脚2020(即，其水平部段的底表面)连接至选择元件(在图2中未示出)，例如晶体管。选择元件提供了对存储器装置中的每个存储器单元200、包括存储器单元200的矩阵进行单独寻址/选择的能力。
加热器202被绝缘层204围绕。该绝缘层204的厚度使得加热器202的垂直部段的上表面2022与绝缘层204的上表面2040共面。选择元件(图2中未示出)位于绝缘层204下方，并且电连接至加热器202的支脚2020。
存储器单元200进一步包括层206a和层206b的堆叠206，层206a由锗或氮掺杂锗构成，层206b由锗、锑和碲的第一合金构成。堆叠206的层交替地是层206a和层206b。
在图2的实施例中，堆叠206包括一个锗层206a和两个第一合金层206b。在该示例中，堆叠206的下层是层206b之一。因此，层206a位于两个层206b之间。
第一合金是稳定的合金，即，各种组分的比例接近化学计量。第一合金例如是Ge2Sb2Te5、Ge4Sb4Te7，或者例如是由锗、锑和碲以接近(例如基本上等于)Ge2Sb2Te5、Ge4Sb4Te7原子百分比的原子百分比组成的合金。层206b的第一合金优选处于结晶相。层206a例如由未掺杂的锗或掺杂有氮原子的锗构成。在锗中掺杂有氮原子的层206a的情况下，氮含量优选低于原子数的35％。层206a的材料例如处于非晶相中。
堆叠206的层例如具有大于大约4nm的厚度，例如在4至30nm的范围内。层206a和206b可以具有不同的厚度。
在一些实施例中，各种层206b由选自先前针对第一合金给出的示例的锗、锑和碲的不同合金构成。例如，堆叠206可以包括位于由Ge2Sb2Te5构成的层206b与由Ge4Sb4Te7构成的层206b之间的锗层206a。在以下描述中，那些不同的合金仍将被称为第一合金。
更一般地，堆叠206包括至少一个锗层206a和由第一合金构成的至少一层206b。层206b优选覆盖层206a。优选地，堆叠206包括位于由第一合金构成的两个层206b之间的层206a。堆叠206可以包括大于两层的任何数量的层。层数可以是偶数或奇数。此外，堆叠206的下层可以是锗层206a或由第一合金构成的层206b。
导电层208放置在堆叠206上并与之接触，更具体地，与堆叠的顶层(在图2的示例中为层206b之一)接触。该导电层208通常形成存储器单元200的电极(要被连接至位线)，而加热器202形成存储器单元200的另一电极(要被连接至字线)。这两个电极在此也被称为“顶部”电极208和“底部”电极202，然而并不暗示在操作中对存储器单元200的取向限制。
在图2A所示的视图的示例中，顶部电极208的顶部部段沿垂直于切面BB的方向水平延伸。加热器202优选地相对于存储器单元200居中。
根据优选实施例，电阻层210介于绝缘层204和堆叠206之间。换句话说：
电阻层210被成型并放置在绝缘层204的上表面2040和加热器202的垂直部段的上表面2022上，层210与加热器202电接触；并且
堆叠206被成型并放置在电阻层210的上表面2100上。
优选地，电阻层210在堆叠206的整个底层之下延伸。
电阻层210例如由任何难熔金属和/或难熔金属氮化物构成，例如氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或钨(W)。
存储器单元200的侧壁被绝缘区域212围绕。如图2A和2B所示，堆叠206和电阻层210的所有四个侧面都被绝缘区域212完全封闭/包裹，而仅部分导电层208被绝缘区域212侧接。在由存储器单元200的阵列构成的存储器装置(图2中未示出)中，这允许顶部电极208连接到同一位线的其他存储器单元200的堆叠206存储器。
结合图2描述的存储器单元对应于存储器单元制造过程中的中间状态。结合图3描述了对应于“形成”步骤的后续步骤。
图3示出了由制造的后续步骤得出的相变存储器单元的实施例的两个简化的截面图(图3A)和(图3B)。
图3B所示的视图是在图3A的视图中描绘的根据存储器单元200的切面B-B的剖视图。
得出图3的存储器单元200的步骤包括在得出图2中的存储器单元的步骤之后执行的被称为“形成”的电操作。在该操作期间，通常高于正常施加用于编程存储器单元的脉冲的高电流脉冲在顶部电极208和底部电极202之间流动并穿过电阻层210和堆叠206。
电阻元件202加热直到达到例如高于600℃、优选地高于900℃的温度，以便熔化层206a和206b的材料的部段。该操作由层206a和206b的熔化部段在均质的富含Ge的合金中形成部段214。部段214是相变存储器的有效区。优选地，以在操作结束时部段214处于结晶相的方式执行“形成”操作。
部段214放置在层210的上表面上。因此，部段214经由电阻层210与电阻元件202电接触。部段214具有圆顶的形式，换句话说，它具有以电阻元件202与电阻层210之间的接触范围为中心的大致半圆或圆形部段的截面。部段214以电阻元件202与电阻层210之间的接触范围为中心，无论所述接触范围的位置如何。因此，只要电阻元件与电阻层210接触，就可以忽略关于电阻元件202的形成的未对准问题。
在图3的示例中，区域214没有到达层208。实际上，层206b的部段将区域214的顶部与层208隔开。更一般地，可以通过第一合金中的部段将区域214的顶部与层208分开。优选地，锗层并不将区域214的顶部、换句话说区域214最接近层208的部段与层208分开。替代地，区域214可以触及层208。
部段214由锗、锑和碲组成的第二合金构成，第二合金的锗浓度大于第一合金的锗浓度。与第一合金一样，第二合金是相变材料，例如先前已经描述的材料。第二合金的组分的比例例如不是化学计量的。第二合金中的锗比例例如在第一合金中锗比例的1.5倍至3.5倍之间。
与第一合金的量相比，第二合金中锗的量取决于加热部段中的锗的量，即，取决于锗层206a的数量和厚度。
写入或编程到存储器单元中的数据由部段214的至少一部分的非晶相或结晶相确定。将参照图4描述编程方法的示例。
由于存在绝缘区域212，存储器单元200被称为“完全受限单元”。在相变存储器阵列(未示出)中，绝缘区域212的确起到电绝缘以及分隔相邻单元的热障的作用，从而避免了单元之间的干扰。已经参考图1描述的相邻存储器单元之间的串扰现象在理论上不会发生在诸如图2和图3所示的存储器单元200的完全受限存储器单元中。
图4示出了对相变存储器单元(诸如相关图3描述的存储器单元)中进行写入的方法的各个步骤的三个简化的截面图(图4A、图4B和图4C)。
图4A所示的视图描绘了类似于上述存储器单元200的PCM单元，其区域214显示出完全结晶相/结构。换句话说，在图4A的视图中，区域214完全由结晶相/区域214a构成。例如，在写入到存储器单元200中的操作开始之前就是这种情况。
为了对存储器单元200进行写入，在顶部电极208(导电层)与底部电极202(加热器)之间施加电压。该电压引起流过最初完全由结晶相214a构成的区域214的电流，并且如果区域214并不触及顶部电极208，则经过层206b的位于区域214与电极208之间的部段。因此，通过加热器202将存储器单元200加热到足以使结晶区域214的至少一部分非晶化的温度。
在图4B所示的视图中，由于流过存储器单元200的电流引起的焦耳热使部分区域214发生相变，从而在电阻层210的上表面2100上方形成非晶区域214b。非晶区214b形成圆顶，该圆顶与加热器202的垂直部段的上表面2022垂直对准，该圆顶相对于存储器单元200居中。
位于加热器202正上方的非晶区域214b的第二合金由于加热而已从结晶相改变/转换成非晶状态。在图4B的视图中，非晶区域214b仅部分地覆盖电阻层210的上/顶表面2100(也就是说，电阻层210的与区域214接触的表面)。因此，在图4B的视图中，区域214由非晶区域214b和结晶相214a构成，在非晶区域处在加热时发生相变，在结晶相中还未发生相变。
区域214a的圆顶和区域214b的圆顶都以加热器202的垂直部段的上表面2022与电阻层210之间的接触为中心。因此，两个圆顶都自动对齐。如果加热器202由于制造过程中的故障而未对准，换句话说，如果加热器202未居中，则两个圆顶仍然对准，因为它们的位置取决于电阻元件的位置。因此，存储器单元的性能不会受到明显影响。
如果选择如图4B所示的存储器单元200的存储器单元进行读取，并且如果在顶部电极208与底部电极202之间施加了适当的电压偏置，则电流流过晶体相214a、电阻层210被非晶相覆盖的部分、以及(可能的)层206b位于区域214的顶部与电极208之间的部分。电流流过两条平行的路径(未显示)，因此为了避开非晶区域214b。这两个路径中的每一个都包括电阻层210的该部分的两个分支之一，这些分支从加热器202的上表面2022沿相反的方向延伸，并且被非晶区域214a覆盖。
由于区域214a和214b位于加热器202的中心，因此这两个路径具有相等的电阻。电阻层210的电阻率和厚度使得在图4B所示的状态中的存储器单元200的电阻高于在图4A所示的状态中的存储器单元200的电阻。此外，由于电阻层210的电阻随时间稳定，所以在图4B的视图中描绘的状态中的单元几乎没有电阻漂移问题。
假设施加在顶部电极208与底部电极202之间的电压随后升高，以便增加流过堆叠206的电流强度。这导致堆叠206内部的温度升高，因此导致相变在结晶相214a内进行。因此，包含在结晶相214a内部的部分结晶第二合金逐渐转变为非晶第二合金，这得出延伸的非晶区域214b。
因此，电阻层210被非晶区域214b覆盖的部分的范围也扩大并且其电阻增加，大致与表面2100被非晶区域214b覆盖的部分的长度成比例。因此，单元的电阻也增加。这样就可以进行具有类似精度的多级单元编程，并具有随时间变化稳定的电阻值(无漂移)。
如图4C的视图所示，非晶化(也就是说，将结晶第二合金转变为非晶第二合金的过程)可能导致区域214呈现完全非晶结构的情况。实际上，加热已经导致区域214a被非晶区域214b完全代替。
由于绝缘区域212围绕存储器单元200，理论上所有可能的导电路径都通过堆叠206。考虑到非晶区域214b的导电性比结晶区域214a的导电性低(或电阻性高)几个数量级，非晶区域214b不允许建立经过区域214的导电路径。此外，在区域214外部，堆叠包括至少一个层206a。层206a具有高电阻，标签因此具有低导电性。当层206a关于整个电阻层210延伸到区域214之外时，在堆叠206中没有导电路径。在上电极208和底部电极202之间基本上没有留下导电路径。
鉴于绝缘区域212以及非晶区域214b和206a，因此两个电极202、208彼此完全隔离。
基于如下事实：电阻随非晶区214b增长而增加，因此任意定义存储器单元200的三个存储器状态：
如图4A的视图所示，第一存储器状态由没有覆盖电阻层210的上表面2100的非晶区域214b来定义存储器；
如图4C的视图所示，第二存储器状态由具有完全覆盖电阻层210的上表面2100的非晶区域214b来定义存储器；以及
如图4B的视图所示，中间存储器状态由具有仅部分覆盖电阻层210的上表面2100的非晶区域214b来定义存储器。
因此，利用存储器单元200有利地实现了高于两个的存储器状态数量，即如图4所示的三个存储器状态。这允许在包括多个PCM单元200的存储器装置(未示出)中高密度地存储信息：多个PCM单元200。
值得注意的是，存储器单元200的电阻由于增加非晶区214b覆盖电阻层210的上表面2100的部分而单调增加。由于可以通过增加编程电流以模拟方式来调制在图4B的视图中所示的状态的电阻，因此，可以为分别在图4A和4C的视图中所示的两个极限存储器状态之间的该存储器状态考虑用于数字存储器和/或模拟存储的多个逻辑电平。
图5示出了与相变存储器单元的几种状态相对应的电阻。更精确地，图5表示在编程步骤期间，顶部电极208与底部电极202之间的电阻(R)，其是流过顶部电极208与底部电极202之间的区域214的编程电流(Iprog)的函数。
电阻R的曲线包括三个平台400、402和404。每个平台对应于由相变存储器单元存储器的至少一个值。
平台400对应于包括在0和电流值I1之间的编程电流。对应于该电流范围的电阻R基本恒定并且基本等于电阻值R1。
平台400对应于完全处于结晶相或基本上均匀的结晶相的区域214，如其在图4A中所示。对于小于I1的编程电流，由电阻元件202和电阻层210产生的温度没有高到足以改变区域214的相。换句话说，区域214不包括非晶区域214b。因此，测量在顶部电极208与底部电极202之间的电阻基本上等于R1，指示存储器单元处于第一存储器状态。
平台402对应于包括在值I2和值I3之间的编程电流。对应于该电流范围的电阻R从值R2单调增加到值R3。
平台402对应于部分处于结晶相并且部分处于非晶相的区域214，如图4B所示。对于在I2和I3之间的编程电流，由电阻元件202和电阻层210产生的温度高到足以改变部分区域214的相。换句话说，区域214包括非晶区域214b。因此，测量在顶部电极208与底部电极202之间的电阻在从R2至R3范围内，指示存储器单元处于第二存储器状态。
如先前所解释，第二存储器状态对应于与第一存储器状态的存储器值不同的单个存储器值，或对应于通过以模拟方式调制值R2和R3之间的电阻而获得的多个逻辑电平。
平台404对应于大于电流值I4的编程电流。对应于该电流范围的电阻R基本恒定并且基本等于电阻值R4。
平台404对应于完全处于非晶相的区域214，如图4C的视图所示。对于高于I4的编程电流，由电阻元件202和电阻层210产生的温度高到足以改变整个区域214的相。换句话说，区域214不包括结晶区域214a。因此，测量在顶部电极208与底部电极202之间的电阻基本上等于R4，指示存储器单元处于第三存储器状态。
R1和R2之间以及R3和R4之间的电阻值分别对应于I1和I2之间以及I3和I4之间的编程电流，不对应于存储器状态。换句话说，如果顶部电极208与底部电极202之间的电阻R在R1和R2之间或在R3和R4之间，则在存储器单元中不存储任何值。这些电流值并不用于编程存储器单元。
平台402的梯度例如小于5。类似地，平台400和404的梯度例如小于2。对应于R1和R2之间电阻值的区域的梯度例如为在2和5之间，并且对应于R3和R4之间电阻值的区域的梯度例如大于5。梯度的这种差异允许区分曲线的各个区域，因此可以区分各种存储器状态。
电流值I4高于电流值I3。电流值I3高于电流值I2。电流值I2高于电流值I1。此外，电阻值R4高于电阻值R3。电阻值R3高于电阻值R2。电阻值R2高于电阻值R1。
图6示意性地示出了存储器500的实施例。
存储器500包括：
一个或多个存储器装置，例如包括前述存储器单元200和/或300的装置，并且在图6中由方框502(NVM)示出；
数据处理单元，方框504(PU)表示，例如微处理器；
一个或多个存储器装置，由框506(MEM)表示，并且其可以与框502的存储器装置不同存储器；
方框508(FCT)，包括其他电子功能，例如传感器、负载控制电路等；以及
数据总线510，使得能够在不同组件之间传输数据。
块502优选地包括用于寻址存储器单元阵列200的电路。
块506的存储器装置可能不是相变存储器装置，而是RAM、可重编程易失性存储器(EEPROM、闪存等)。
作为替代，可以省略框506。存储器500的存储器装置于是仅是存储器装置，诸如包括存储器单元200的存储器装置。于是，存储器完全是非易失性存储器。
本文描述的实施例的优点在于，由存储器单元存储器的值是至少三个不同值之一。
在此描述的实施例的另一个优点是存储器单元包括这样的状态，其中存储器单元可以采取通过以模拟方式调制顶部电极底部电极之间的电阻而获得的多个逻辑电平。
已经描述了各种实施例和变体。本领域技术人员将理解可以组合这些实施例的某些特征，并且本领域技术人员将容易想到其他变型。
最后，基于上文提供的功能描述，本文描述的实施例和变型的实际实现在本领域技术人员的能力之内。
可以将上述各种实施例组合以提供其他实施例。可以根据以上详细描述对实施例进行这些和其他改变。通常，在以下权利要求书中，不应将所使用的术语解释为将权利要求书限制为说明书和权利要求书中公开的特定实施例，而是应该理解为包括所有可能的实施例以及这些权利要求所享有的等同物的全部范围。因此，权利要求不受公开内容的限制。

Claims (15)

1.一种相变存储器单元，其特征在于，所述相变存储器单元包括：
加热器；
堆叠，包括：
至少一个锗层或氮掺杂锗层；以及
第一合金的至少一层，所述第一合金是锗锑碲合金；以及
电阻层，位于所述加热器和所述堆叠之间。
2.根据权利要求1所述的相变存储器单元，其特征在于，所述相变存储器单元还包括绝缘区域，所述绝缘区域横向地围绕所述堆叠的侧壁和所述电阻层的侧壁。
3.根据权利要求1所述的相变存储器单元，其特征在于，所述电阻层在所述堆叠的整个底层之下延伸。
4.根据权利要求1所述的相变存储器单元，其特征在于，所述电阻层与所述加热器和所述堆叠的底层接触。
5.根据权利要求1所述的相变存储器单元，其特征在于，所述堆叠包括第二合金的区域，所述第二合金的所述区域从所述电阻层延伸并穿过所述至少一个锗层或氮掺杂锗层。
6.根据权利要求5所述的相变存储器单元，其特征在于，所述相变存储器单元还包括在所述堆叠的顶层上的导电层。
7.根据权利要求6所述的相变存储器单元，其特征在于，在所述第二合金的所述区域的顶部和所述导电层之间没有所述至少一个锗层或氮掺杂锗层的部段。
8.根据权利要求5所述的相变存储器单元，其特征在于，所述第二合金的所述区域的相是能够选择性改变的，并且其中：
在第一存储器状态中，所述第二合金的所述区域处于基本均匀的结晶相；
在第二存储器状态中，所述第二合金的所述区域具有完全覆盖所述电阻层的上表面的非晶区域；并且
在至少一种中间存储器状态中，所述第二合金的所述区域具有部分覆盖所述电阻层的上表面的非晶区域。
9.一种存储器装置，其特征在于，所述存储器装置包括：
至少一个相变存储器单元，所述至少一个相变存储器单元包括：
加热器，
堆叠，包括：
至少一个锗层或氮掺杂锗层；以及
第一合金的至少一层，所述第一合金是锗锑碲合金；以及
电阻层，位于所述加热器和所述堆叠之间。
10.根据权利要求9所述的存储器装置，其特征在于，所述至少一个相变存储器单元还包括绝缘区域，所述绝缘区域横向地围绕所述堆叠的侧壁和所述电阻层的侧壁。
11.根据权利要求9所述的存储器装置，其特征在于，所述电阻层在所述堆叠的整个底层之下延伸。
12.根据权利要求9所述的存储器装置，其特征在于，所述电阻层与所述加热器和所述堆叠的底层接触。
13.根据权利要求9所述的存储器装置，其特征在于，所述堆叠包括第二合金的区域，所述第二合金的所述区域从所述电阻层延伸并穿过所述至少一个锗层或氮掺杂锗层。
14.根据权利要求13所述的存储器装置，其特征在于，所述第二合金的所述区域的相是能够选择性改变的，并且其中：
在第一存储器状态中，所述第二合金的所述区域处于基本均匀的结晶相；
在第二存储器状态中，所述第二合金的所述区域具有完全覆盖所述电阻层的上表面的非晶区域；并且
在至少一种中间存储器状态中，所述第二合金的所述区域具有部分覆盖所述电阻层的上表面的非晶区域。
15.根据权利要求13所述的存储器装置，其特征在于，所述至少一个相变存储器单元还包括在所述堆叠的顶层上的导电层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113299825A (zh) * 2020-02-06 2021-08-24 法国原子能及替代能源委员会 相变存储器单元

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355703B2 (en) * 2020-06-16 2022-06-07 International Business Machines Corporation Phase change device with interfacing first and second semiconductor layers
IT202200001130A1 (it) * 2022-01-24 2023-07-24 St Microelectronics Srl Cella di memoria a cambiamento di fase con struttura asimmetrica, dispositivo di memoria includente la cella di memoria a cambiamento di fase, e metodo per fabbricare la cella di memoria a cambiamento di fase

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809401B2 (en) 2000-10-27 2004-10-26 Matsushita Electric Industrial Co., Ltd. Memory, writing apparatus, reading apparatus, writing method, and reading method
DE102004029436B4 (de) 2004-06-18 2009-03-05 Qimonda Ag Verfahren zum Herstellen eines Festkörperelektrolytmaterialbereichs
JP2006156886A (ja) * 2004-12-01 2006-06-15 Renesas Technology Corp 半導体集積回路装置およびその製造方法
EP1677371A1 (en) * 2004-12-30 2006-07-05 STMicroelectronics S.r.l. Dual resistance heater for phase change devices and manufacturing method thereof
US7332735B2 (en) * 2005-08-02 2008-02-19 Micron Technology, Inc. Phase change memory cell and method of formation
KR100718156B1 (ko) * 2006-02-27 2007-05-14 삼성전자주식회사 상전이 메모리 소자 및 그 제조방법
KR100763916B1 (ko) * 2006-06-21 2007-10-05 삼성전자주식회사 ＧｅＳｂＴｅ 박막의 제조방법 및 이를 이용한 상변화메모리 소자의 제조방법
KR100810615B1 (ko) 2006-09-20 2008-03-06 삼성전자주식회사 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법
WO2008068807A1 (ja) 2006-11-30 2008-06-12 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
US7791057B2 (en) 2008-04-22 2010-09-07 Macronix International Co., Ltd. Memory cell having a buried phase change region and method for fabricating the same
KR100985184B1 (ko) 2008-07-23 2010-10-05 삼성전자주식회사 전기 소자 및 그 형성 방법
KR101213225B1 (ko) 2008-12-03 2012-12-17 한국전자통신연구원 상변화 메모리 소자를 이용한 비휘발성 프로그래머블 스위치 소자 및 그 제조 방법
JP2010287744A (ja) * 2009-06-11 2010-12-24 Elpida Memory Inc 固体メモリ、データ処理システム及びデータ処理装置
KR101069701B1 (ko) * 2009-09-30 2011-10-04 주식회사 하이닉스반도체 리셋 커런트를 줄일 수 있는 상변화 메모리 장치, 그 제조방법 및 그것의 회로
US20120307552A1 (en) * 2011-06-03 2012-12-06 Commissariat A L'energie Atomique Et Aux Ene. Alt. Process of producing a resistivity-change memory cell intended to function in a high-temperature environment
US20160072059A1 (en) 2011-10-20 2016-03-10 SK Hynix Inc. Phase-change memory device having phase-change region divided into multi layers and operating method thereof
US9318699B2 (en) 2012-01-18 2016-04-19 Micron Technology, Inc. Resistive memory cell structures and methods
JP2013175570A (ja) 2012-02-24 2013-09-05 National Institute Of Advanced Industrial & Technology 半導体記憶装置およびその製造方法
KR20130101351A (ko) * 2012-03-05 2013-09-13 에스케이하이닉스 주식회사 저항성 메모리 소자 및 그 제조 방법
FR2995442B1 (fr) 2012-09-10 2016-01-01 St Microelectronics Crolles 2 Cellule memoire a changement de phase
JP6084521B2 (ja) 2013-06-20 2017-02-22 株式会社日立製作所 相変化デバイス
US9203025B2 (en) * 2014-04-10 2015-12-01 Micron Technology, Inc. Methods of forming repeating structures
CN105870323A (zh) 2016-05-26 2016-08-17 江苏理工学院 一种复合相变薄膜材料及其制备方法
EP3333618B1 (en) * 2016-12-12 2019-11-20 Bodle Technologies Limited Transflective, pcm-based display device
US10541271B2 (en) 2017-10-18 2020-01-21 Macronix International Co., Ltd. Superlattice-like switching devices
KR102593112B1 (ko) * 2017-10-23 2023-10-25 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US11152569B2 (en) * 2017-11-30 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. PCRAM structure with selector device
US10693060B2 (en) 2018-04-27 2020-06-23 Taiwan Semiconductor Manufacturing Company Ltd. Phase change memory structure and the same
US20200013951A1 (en) * 2018-07-06 2020-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. Pcram structure
FR3084961B1 (fr) 2018-08-08 2021-12-10 Commissariat Energie Atomique Dispositif memoire
FR3084963B1 (fr) 2018-08-08 2022-12-16 Commissariat Energie Atomique Dispositif memoire
FR3084962B1 (fr) 2018-08-08 2021-12-10 Commissariat Energie Atomique Element de memorisation
US10529922B1 (en) * 2018-08-14 2020-01-07 Newport Fab, Llc Substrates and heat spreaders for heat management and RF isolation in integrated semiconductor devices having phase-change material (PCM) radio frequency (RF) switches
US11139430B2 (en) * 2018-10-31 2021-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Phase change random access memory and method of manufacturing
FR3096826B1 (fr) 2019-05-28 2022-06-03 St Microelectronics Srl Cellule mémoire
US11245071B2 (en) * 2019-06-25 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell, method of forming the same, and semiconductor device having the same
FR3107138B1 (fr) * 2020-02-06 2022-02-11 Commissariat Energie Atomique Cellule mémoire à changement de phase
US11380843B2 (en) * 2020-02-13 2022-07-05 International Business Machines Corporation Phase change memory using multiple stacks of PCM materials

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113299825A (zh) * 2020-02-06 2021-08-24 法国原子能及替代能源委员会 相变存储器单元

Also Published As

Publication number Publication date
US11653579B2 (en) 2023-05-16
FR3107138B1 (fr) 2022-02-11
EP3863074B1 (fr) 2022-08-17
US20210249594A1 (en) 2021-08-12
EP3863074A1 (fr) 2021-08-11
FR3107138A1 (fr) 2021-08-13
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