CN209525652U - 一种查表数字电路 - Google Patents
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Abstract
本实用新型公开了一种查表数字电路，其中查表数字电路由一个除法器、两个乘法器、一个加法器和寄存器构成，已知三点以上的坐标并分解拉朗日二阶插值公式，并按时序分阶段复用除法器、乘法器及加法器，并将各阶段运算结果通过寄存器暂存、用于后阶段的运算中，继而拟合曲线L（t）。应用本实用新型该查表数字电路，由于采用分时复用的设计优化了电路结构，将除法器和乘法器通过寄存器巧妙结合、多重复用，使得电路简化至仅一个除法器，大幅减小了数字电路的总面积占幅，有利于在低速查表数字电路中广泛应用。
Description
技术领域
本实用新型涉及数字电路设计，尤其涉及一种用于朗格朗日二阶插值的数字电路实现，属于查表相关的数字电路领域。
背景技术
在查表电路中，拉格朗日二阶插值被应用广泛，相比于一阶线性插值，它的精度更高，拟合曲线更加精确，所以在数字电路校准领域经常用到此类电路。但是，相比于二阶插值，一阶线行插值拟合的计算量小，电路所需的运算器件种类和数量都相对较少，因此数字电路的总面积占幅小。而二阶插值拟合的计算量较大，需要进行多重的乘法、除法运算；本领域技术人员所熟知的是，在数字电路中除法器的面积比其它运算器件都更大，配置多个除法器所构成的数字运算电路，显然无法满足当前电路设计上体积精巧、细微的要求。
发明内容
本实用新型的目的旨在提出一种查表数字电路，解决朗格朗日二阶插值计算量大而导致的电路面积占幅大的问题。
本实用新型的上述目的通过以下技术方案来实现：一种查表数字电路，用于拉格朗日二阶插值拟合曲线，其特征在于：所述查表数字电路由一个除法器、两个乘法器、一个加法器和寄存器构成，所述除法器的输出端与其一乘法器之间通过一个寄存器相接，且其一乘法器的输出接入另一乘法器的输入端，另一乘法器的另一输入端接入对应已知坐标点的y值，且所述另一乘法器的输出端通过寄存器接入加法器，由此互联相接成一体，且整个电路各组成部分按时序分时复用进行插值运算。
进一步地，已知三点的坐标为（t1，y1）、（t2，y2）、（t3，y3），所拟合的曲线L（t）参照拉格朗日二阶插值公式为：
，
且公式中除法运算部分的格式相共性。
进一步地，所述查表数字电路中除法器具有x0、x1、x三个输入端、具有DIV一个输出端，且除法器的运算公式为：。
进一步地，所述查表数字电路配置有对应除法器输出的第一层级寄存器。
进一步地，所述查表数字电路配置有对应成串乘法器输出的第二层级寄存器。
进一步地，所述查表数字电路配置有对应加法器输出的第三层级寄存器。
本实用新型上述技术方案较之于现有技术具有实质性特点和进步性，该电路采用分时复用的设计优化了电路结构，将除法器和乘法器通过寄存器巧妙结合、多重复用，使得电路简化至仅一个除法器，大幅减小了数字电路的总面积占幅，有利于在低速查表数字电路中广泛应用。
附图说明
图1是拉格朗日二阶插值的拟合曲线示意图。
图2是除法器的输入输出结构图。
图3是本实用新型查表数字电路处理方法一种应用的时序结构图。
图4是图3所示应用的实施步骤图。
图5是本实用新型查表数字电路一优选实施例的架构示意图。
具体实施方式
为使本实用新型查表数字电路更易于理解其创新核心及技术效果，下面结合附图对本实用新型技术方案的优选、具体实施例作进一步说明。
考虑到在查表电路中，拉格朗日二阶插值被应用广泛，且具有拟合曲线更加精确的优势。在相对复杂的过程及较大的计算量前提下，优化数字电路结构，尤其是减少其中自身面积占幅较大的除法器，是当前此类数字电路体积简化的重要要求。
本实用新型设计者深入研究拉格朗日二阶插值的数学公式，分析其引入数字电路设计后的运算过程和曲线你和规律，得出了可将传统公式分解为多个分段公式，并在不同时序区段内分别进行运算后整合。而对于低速查表数字电路应用而言，数字电路的运算速度并非被首要重视的参数，因此可以分时复用各关键的运算器件，从而简化数字电路结构，其中尤以压缩除法器数量为关键之处。
由此，本实用新型创新设计并提出了一种查表数字电路，针对拉格朗日二阶插值拟合曲线，如图5所示，该查表数字电路由一个除法器、两个乘法器、一个加法器和若干个寄存器构成，该除法器的输出端与其一乘法器之间通过一个寄存器相接，且其一乘法器的输出接入另一乘法器的输入端，另一乘法器的另一输入端接入对应已知坐标点的y值，且该另一乘法器的输出端通过寄存器接入加法器，由此互联相接成一体，且整个电路各组成部分按时序分时复用进行插值运算。其中根据公式分解和各时序区段运算过程的结果暂存来看，寄存器进一步细化的特征为配置有对应除法器输出的第一层级寄存器，对应成串乘法器输出的第二层级寄存器和对应加法器输出的第三层级寄存器。
更具体地，如图1所示的拉格朗日二阶插值的拟合曲线示意图，已知三点的坐标为（t1，y1）、（t2，y2）、（t3，y3），所拟合的曲线L（t）参照拉格朗日二阶插值公式表达为：
，
显见以上公式中除法运算部分的格式相共性，符合除法器复用的条件。
再请如图2所示，该查表数字电路中除法器具有x0、x1、x三个输入端、具有DIV一个输出端，且除法器的运算公式为：，适合进一步分解上述拉格朗日二阶插值公式。而由于整个运算过程中的分时复用，该除法器只需后接一个第一层级寄存器，即可满足所需功能。
如图3和图4所示的本实用新型查表数字电路的时序结构图和实施步骤图可见，该结构优化的查表数字电路，其实际的处理过程展示如下。
已知三点的坐标为（t1，y1）、（t2，y2）、（t3，y3），t1≤t≤t3，分解拉朗日二阶插值公式：
，
，
；
按时序分阶段复用除法器、乘法器及加法器，并将各阶段运算结果通过寄存器暂存、用于后阶段的运算中，继而拟合曲线L（t）。具体包括步骤：
S1、除法器输入：x0=t3、x1=t1、x=t并储存输出结果Div11；
S2、除法器输入：x0=t3、x1=t2、x=t并储存输出结果Div12；
S3、利用两个乘法器将Div11、Div12和y3相乘并储存结果L1；
S4、除法器输入：x0=t1、x1=t3、x=t并储存输出结果Div21；
S5、除法器输入：x0=t1、x1=t2、x=t并储存输出结果Div22；
S6、利用两个乘法器将Div21、Div22和y1相乘并储存结果L2；
S7、除法器输入：x0=t2、x1=t3、x=t并储存输出结果Div31；
S8、除法器输入：x0=t2、x1=t1、x=t并储存输出结果Div32；
S9、利用两个乘法器将Div31、Div32和y2相乘并储存结果L3；
S10、利用加法器将L1、L2和L3相加得到查表结果L（t）。
可见，整个运算过程占用了10个脉冲时间周期，且在每个脉冲时间周期中，仅进行一种功能运算，因此上述查表数字电路中的各组成器件在不同的时序分段中为参与运算或挂起闲置状态。虽然运算过程耗时变长了，但有限的器件配置即可实现较高精确程度的拉格朗日二阶插值曲线拟合。
除上述应用实例外，当已知五点的坐标为（t1，y1）、（t2，y2）、（t3，y3）、（t4，y4）、（t5，y5）且所需查表的时刻t的满足t2≤t≤t4。由此分阶段复用除法器、乘法器及加法器，并将各阶段运算结果通过寄存器暂存、用于后阶段的运算中，最后得到待查点t所对应的y值。按时序包括步骤：
S1、除法器输入：x0=t4、x1=t2、x=t并储存输出结果Div11；
S2、除法器输入：x0=t4、x1=t3、x=t并储存输出结果Div12；
S3、利用两个乘法器将Div11、Div12和y4相乘并储存结果L1；
S4、除法器输入：x0=t2、x1=t4、x=t并储存输出结果Div21；
S5、除法器输入：x0=t2、x1=t3、x=t并储存输出结果Div22；
S6、利用两个乘法器将Div21、Div22和y2相乘并储存结果L2；
S7、除法器输入：x0=t3、x1=t4、x=t并储存输出结果Div31；
S8、除法器输入：x0=t3、x1=t2、x=t并储存输出结果Div32；
S9、利用两个乘法器将Div31、Div32和y3相乘并储存结果L3；
S10、利用加法器将L1、L2和L3相加得到查表结果L（t）。
当已知五点的坐标为（t1，y1）、（t2，y2）、（t3，y3）、（t4，y4）、（t5，y5）且所需查表的时刻t的满足t3≤t≤t5。由此分阶段复用除法器、乘法器及加法器，并将各阶段运算结果通过寄存器暂存、用于后阶段的运算中，最后得到待查点t所对应的y值。按时序包括步骤：
S1、除法器输入：x0=t4、x1=t5、x=t并储存输出结果Div11；
S2、除法器输入：x0=t4、x1=t3、x=t并储存输出结果Div12；
S3、利用两个乘法器将Div11、Div12和y4相乘并储存结果L1；
S4、除法器输入：x0=t5、x1=t4、x=t并储存输出结果Div21；
S5、除法器输入：x0=t5、x1=t3、x=t并储存输出结果Div22；
S6、利用两个乘法器将Div21、Div22和y5相乘并储存结果L2；
S7、除法器输入：x0=t3、x1=t4、x=t并储存输出结果Div31；
S8、除法器输入：x0=t3、x1=t5、x=t并储存输出结果Div32；
S9、利用两个乘法器将Div31、Div32和y3相乘并储存结果L3；
S10、利用加法器将L1、L2和L3相加得到查表结果L（t）。
从突破传统此类数字电路的意义来看，该电路采用分时复用的设计优化了电路结构，将除法器和乘法器通过寄存器巧妙结合、多重复用，使得电路简化至仅一个除法器，大幅减小了数字电路的总面积占幅，有利于在低速查表数字电路中广泛应用。
需要理解到的是：以上所述仅是本实用新型的优选实施方式，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (6)
1.一种查表数字电路，用于拉格朗日二阶插值拟合曲线，其特征在于：所述查表数字电路由一个除法器、两个乘法器、一个加法器和寄存器构成，所述除法器的输出端与其一乘法器之间通过一个寄存器相接，且其一乘法器的输出接入另一乘法器的输入端，另一乘法器的另一输入端接入对应已知坐标点的y值，且所述另一乘法器的输出端通过寄存器接入加法器，由此互联相接成一体，且整个电路各组成部分按时序分时复用进行插值运算。
2.根据权利要求1所述查表数字电路，其特征在于：已知三点的坐标为（t1，y1）、（t2，y2）、（t3，y3），所拟合的曲线L（t）参照拉格朗日二阶插值公式为：
，
且公式中除法运算部分的格式相共性。
3.根据权利要求1所述查表数字电路，其特征在于：所述查表数字电路中除法器具有x0、x1、x三个输入端、具有DIV一个输出端，且除法器的运算公式为：。
4.根据权利要求1所述查表数字电路，其特征在于：所述查表数字电路配置有对应除法器输出的第一层级寄存器。
5.根据权利要求1所述查表数字电路，其特征在于：所述查表数字电路配置有对应成串乘法器输出的第二层级寄存器。
6.根据权利要求1所述查表数字电路，其特征在于：所述查表数字电路配置有对应加法器输出的第三层级寄存器。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201920353195.6U CN209525652U (zh) | 2019-03-20 | 2019-03-20 | 一种查表数字电路 |
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Cited By (1)
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|---|---|---|---|---|
| CN109885970A (zh) * | 2019-03-20 | 2019-06-14 | 泉州昆泰芯微电子科技有限公司 | 一种查表数字电路及其处理方法 |
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| CN109885970B (zh) * | 2019-03-20 | 2024-05-07 | 泉州昆泰芯微电子科技有限公司 | 一种查表数字电路及其处理方法 |
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