CN208939923U - 延时锁相环电路及半导体存储器 - Google Patents

Abstract

本实用新型提供一种延时锁相环电路及半导体存储器。延时锁相环电路包括延时链、第一寄存器、第一寄存器、逻辑处理单元、控制单元、复制延时单元以及鉴相器；延时链用于对输入信号进行延迟；逻辑处理单元用于读取第一寄存器和第二寄存器的设置编码，得到预估时钟周期；控制单元连接逻辑处理单元和延时链，用于设置延时链的初始长度；复制延时单元连接延时链，用于产生复制延时信号；鉴相器连接复制延时单元，用于输出比较结果信号；控制单元连接鉴相器，用于沿初始长度继续调整接入延时链的长度。本实用新型通过读取寄存器的设置编码，获取预估时钟周期，从而对延时链的长度进行快速调整，保证电路的可靠性和准确性。

Description

延时锁相环电路及半导体存储器

技术领域

本实用新型涉及半导体集成电路领域，具体涉及一种延时锁相环电路及半导体存储器。

背景技术

本部分旨在为权利要求书中陈述的本实用新型实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。

由于DDR(Double Data Rate SDRAM，双倍速率同步动态随机存储器)芯片的工作时钟频率会改变，因此，需要延时锁相环电路总能在工作时钟频率改变时快速、准确的锁定时钟。

在工作时钟频率在较高频率和较低频率之间任意切换时，工作时钟周期也会在皮秒(ps)到纳秒(ns)之间变化，需要在不同的工作时钟频率设置适合的延时时间。

实用新型内容

本实用新型实施例提供了一种延时锁相环电路及半导体存储器，以至少缓解或解决现有技术中的一项或多项技术问题。

第一方面，本实用新型实施例提供了一种延时锁相环电路，包括：

延时链，用于对输入时钟信号进行延迟，并根据所述延时链的长度输出所述时钟信号的延时信号；

第一寄存器，包括反映存储器工作在第一时钟频率范围下的设置编码；

第二寄存器，包括反映存储器工作在第二时钟频率范围下的设置编码；

逻辑处理单元，具有两个输入端，所述两个输入端分别与所述第一寄存器和所述第二寄存器连接，所述逻辑处理单元用于对所述第一寄存器和所述第二寄存器中的设置编码进行逻辑处理，以得到所述时钟信号的预估时钟周期，其中，所述预估时钟周期包括宽频带下的时钟周期，以及所述宽频带包括所述第一时钟频率范围和所述第二时钟频率范围；

控制单元，连接于所述逻辑处理单元和所述延时链之间，用于根据所述预估时钟周期设置所述延时链的初始长度，以调整所述延时信号对所述时钟信号的延时时间；

复制延时单元，连接于所述延时链的输出端，所述复制延时单元用于模拟一段路径的固定延时产生复制延迟信号，所述路径的固定延时是从延时锁相环的输出时钟到固定触发器的时钟端；

鉴相器，所述鉴相器的两个输入端分别连接于所述复制延时单元的输出端和所述时钟信号，所述鉴相器用于比较所述时钟信号和所述复制延时信号的相位，并输出比较结果信号；

所述控制单元连接于所述鉴相器的输出端，用于根据所述比较结果信号，沿所述初始长度继续调整接入所述延时链的长度。

在一可实施方式中，所述延时链包括多个串联的延时单元，其中，所述第一个延时单元的输入端连接于所述时钟信号，所述控制单元控制第N个所述延时单元的输出端作为所述延时链的初始输出端，并以第一个所述延时单元的输入端至所述初始输出端之间的长度为初始长度。

在一可实施方式中，当第N个所述延时单元的输出端作为所述初始输出端时，所述延时时间匹配所述预估时钟周期的一半。

在一可实施方式中，所述比较结果信号包括增加信号、减少信号和对齐信号；

所述控制单元用于：当接收所述增加信号时，控制所述延时链沿所述初始输出端增加接入所述延时链的所述延时单元的数量；当接收所述减少信号时，控制所述延时链沿所述初始输出端减少接入所述延时链的所述延时单元的数量；当接收所述对齐信号时，保持接入所述延时链的所述延时单元的数量。

在一可实施方式中，所述宽频带包括3200Mb/s及以下的频率。

在一可实施方式中，所述第一寄存器包括MR2模式寄存器，所述第二寄存器包括MR6模式寄存器。

第二方面，本实用新型实施例提供了一种半导体存储器，包括如上所述的延时锁相环电路。

本实用新型实施例采用上述技术方案，具有如下优点：通过第一寄存器和第二寄存器在不同工作时钟频率下设置的不同的设置编码，可以获取预估时钟周期，从而根据预估时钟周期设置初始的延时链的长度，进而根据延时时间，对延时链的长度进行快速调整，直至延时信号和时钟信号的相位相同，保证电路的可靠性和准确性。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本实用新型进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本实用新型公开的一些实施方式，而不应将其视为是对本实用新型范围的限制。

图1为本实用新型一个实施例的延时锁相环电路的示意图；

图2为本实用新型一个实施例的延时链的示意图；

图3为本实用新型一个实施例的同步时钟信号方法的流程图；

图4为本实用新型另一个实施例的同步时钟信号方法的流程图；

图5为本实用新型又一个实施例的同步时钟信号方法的流程图。

附图标记：

110 延时链；

111 延时单元；

121 第一寄存器；

122 第二寄存器；

130 逻辑处理单元；

140 控制单元；

150 复制延时单元；

160 鉴相器。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本实用新型的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

第一方面，本实用新型实施例提供了一种延时锁相环电路。

参见图1所示，延时锁相环电路可以包括延时链110、第一寄存器121、第二寄存器122、逻辑处理单元130、控制单元140、复制延时单元150和鉴相器160。

延时链110可以用于输入时钟信号，并根据延时链110的长度输出时钟信号的延时信号。由于存储器芯片在工作过程中，会切换时钟频率。例如DDR4可以在3200Mb/s的频率下工作，也可以在1333Mb/s的频率下工作。在同步时钟信号时，如果存储器芯片切换工作时钟频率，需要根据当前时钟信号的工作时钟频率调整延时链110的长度，以保证电路可以正常工作。

第一寄存器121包括反映存储器工作在第一时钟频率范围下的设置编码。例如：第一寄存器121可以是MR2模式寄存器。在MR2模式寄存器中，可以寄存列地址选通写延迟时间(time of CAS Write Latency，tCWL；其中，CAS表示列地址选通，其全称为Column AddressStrobe)的配置值。存储器在高频工作模式下，其工作时钟频率与tCWL的配置值相关。

第二寄存器122包括反映存储器第二时钟频率范围的设置编码。例如：第二寄存器122可以是MR6模式寄存器。在MR6模式寄存器中，可以寄存列周期延迟时间(time ofColumn Cycle Delay，tCCD)的配置值。存储器在低频工作模式下，其工作时钟频率与tCCD的配置值相关。

逻辑处理单元130具有两个输入端，这两个输入端分别与第一寄存器121和第二寄存器122连接。逻辑处理单元130用于读取第一寄存器121和第二寄存器122的设置编码，并对第一寄存器121和第二寄存器122的设置编码进行逻辑处理，以得到所述时钟信号的预估时钟周期。例如：对第一寄存器121和第二寄存器122的读取结果进行逻辑处理，以从中确定一个有效的设置编码；对确定的设置编码进行译码处理，以得到预估时钟周期。其中，所述预估时钟周期包括宽频带下的时钟周期，以及宽频带包括第一时钟频率范围和第二时钟频率范围。

控制单元140连接于逻辑处理单元130和延时链110之间，控制单元140用于根据预估时钟周期设置延时链110的初始长度，以调整延时信号对时钟信号的延时时间。其中，根据逻辑处理单元130得到时钟信号的预估时钟周期可以快速调整延时链110的长度，以快速准确地同步时钟信号。

复制延时单元150连接于延时链110的输出端。复制延时单元150用于模拟一段路径的固定延时产生复制延时信号，路径的固定延时是从延时锁相环的输出时钟端到固定触发器的时钟端。

鉴相器160的两个输入端分别连接于复制延时单元150的输出端和时钟信号，鉴相器160用于比较时钟信号和复制延时信号的相位，并输出比较结果信号。

控制单元140连接于鉴相器160的输出端，控制单元140用于根据比较结果信号，以初始长度为起点继续调整接入延时链110长度。

在一种可能的实施方式中，宽频带可以包括3200Mb/s及以下的所有频率，包括端点值。这样，宽频带可以涵盖DDR中常用的工作时钟频率的变化范围，使得DDR在不同时钟频率下均能保证电路正常工作。

在一种可能的实施方式中，参见图2所示，延时链110可以包括多个串联的延时单元111。延时单元111可以为缓冲器。第一个延时单元111的输入端(IN)连接于时钟信号，以接收时钟信号。

控制单元140控制第N个延时单元111的输出端作为延时链110的初始输出端(START OUT)，输出延时信号，并以第一个所述延时单元的输入端至所述初始输出端之间的长度为初始长度。且以初始输出端为起点调整延时链110的长度。当第N个延时单元111的输出端作为初始输出端时，延时时间匹配预估时钟周期的一半，以方便快速调整延时链110接入长度，进而快速准确地同步时钟信号。其中，匹配包括等于或者相差在一定范围内。

由于预估时钟周期是基于当前工作时钟频率的估计值，非准确值。因此，将预估时钟周期的一半作为初始调整位置，可以防止延时时间超过当前工作时钟周期，避免延时单元111冗余造成的功耗浪费。

在一种可能的实施方式中，参见图1所示，延时锁相环电路还可以包括。

进一步地，比较结果信号包括增加信号、减少信号和对齐信号。

控制单元140用于接收增加信号，以控制延时链110沿初始输出端增加接入延时链110的延时单元111的数量。控制单元140用于接收减少信号，以控制延时链110沿初始输出端减少接入延时链110的延时单元111的数量。控制单元140用于接收对齐信号，以保持接入延时链110的延时单元111的数量。这样，以延时链110的初始输出端为起点，可以快速调整接入延时链110的延时单元111的数量。

本实施例通过第一寄存器121和第二寄存器122在不同工作时钟频率设置的不同设置编码，预估时钟信号的当前工作时钟周期，从而设置延时链110的初始输出端，进而根据延时时间，沿初始输出端对延时链110的长度进行进一步调整，直至延时信号和时钟信号的相位相同，可以快速同步时钟信号，保证电路的可靠性和准确性。

第二方面，本实用新型实施例提供了一种延时锁相环电路同步时钟信号的方法。参见图3所示，延时锁相环电路同步时钟信号的方法可以包括：

步骤S100：将时钟信号输入延时链110，并根据延时链110的长度输出时钟信号的延时信号。当调整延时链110的接入长度时，延时链110对时钟信号的延时时间改变，进而产生不同相位的延时信号。

步骤S200：对第一寄存器121和第二寄存器122中的设置编码进行逻辑处理，以得到时钟信号的预估时钟周期，其中，预估时钟周期包括宽频带下的时钟周期。宽频带包括高频时钟频率和低频时钟频率。例如，宽频带可以包括3200Mb/s至1333Mb/s之间的频率，包括端点值。

步骤S300：根据预估时钟周期设置延时链110的初始长度，以调整延时信号对是时钟信号的延时时间。

步骤S400：根据延时锁相环的输出时钟端到固定触发器的时钟端的延迟信息产生复制延时信号。延迟信息包括路径的固定延时。

步骤S500：比较时钟信号和复制延时信号的相位，并输出比较结果信号。

步骤S600：根据比较结果信号，沿初始长度继续调整接入延时链110的长度。

在一种可能的实施方式中，延时链110可以包括多个串联的延时单元111；

参见图4所示，步骤S300中根据预估时钟周期设置延时链110的初始长度的步骤可以包括：

步骤S310：选取第一个延时单元111的输入端接收时钟信号。

步骤S320：根据预估时钟周期，选取第N个延时单元111的输出端作为延时链110的初始输出端，以第一个所述延时单元的输入端至所述初始输出端之间的长度为初始长度。

其中，当第N个延时单元111的输出端作为初始输出端时，延时时间匹配预估时钟周期的一半。

在一种可能的实施方式中，参见图3所示，延时锁相环电路同步时钟信号的方法还可以包括：

在一种可能的实施方式中，比较信号包括增加信号、减少信号和对齐信号；

参见图5所示，步骤S600根据比较结果信号，沿初始长度继续调整接入延时链110的长度的步骤包括：

步骤S610：当接收增加信号时，控制延时链110沿初始输出端增加接入延时链110的延时单元111的数量。

步骤S620：当接收减少信号时，控制延时链110沿初始输出端减少接入延时链110的延时单元111的数量。

步骤S630：当接收对齐信号时，保持接入延时链110的延时单元111的数量。

本实用新型第三方面提供了一种半导体存储器。半导体存储器包括如上实施例中延时锁相环电路。

本实施例半导体存储器在工作时钟频率任意改变时，延时锁相环电路总能快速、准确地调整延时链长度，以锁定时钟，保证了半导体存储器电路的可靠性和准确性。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本实用新型中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

上文的公开提供了许多不同的实施方式或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本实用新型提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

Claims (7)

1.一种延时锁相环电路，其特征在于，包括：

延时链，用于对输入时钟信号进行延迟，并根据所述延时链的长度输出所述时钟信号的延时信号；

第一寄存器，包括反映存储器工作在第一时钟频率范围下的设置编码；

第二寄存器，包括反映存储器工作在第二时钟频率范围下的设置编码；

逻辑处理单元，具有两个输入端，所述两个输入端分别与所述第一寄存器和所述第二寄存器连接，所述逻辑处理单元用于对所述第一寄存器和所述第二寄存器中的设置编码进行逻辑处理，以得到所述时钟信号的预估时钟周期，其中，所述预估时钟周期包括宽频带下的时钟周期，以及所述宽频带包括所述第一时钟频率范围和所述第二时钟频率范围；

控制单元，连接于所述逻辑处理单元和所述延时链之间，用于根据所述预估时钟周期设置所述延时链的初始长度，以调整所述延时信号对所述时钟信号的延时时间；

复制延时单元，连接于所述延时链的输出端，所述复制延时单元用于模拟一段路径的固定延时产生复制延时信号，所述路径的固定延时是从延时锁相环的输出时钟到固定触发器的时钟端；

鉴相器，所述鉴相器的两个输入端分别连接于所述复制延时单元的输出端和所述时钟信号，所述鉴相器用于比较所述时钟信号和所述复制延时信号的相位，并输出比较结果信号；

所述控制单元连接于所述鉴相器的输出端，用于根据所述比较结果信号，沿所述初始长度继续调整接入所述延时链的长度。

2.如权利要求1所述的延时锁相环电路，其特征在于，所述延时链包括多个串联的延时单元，其中，所述第一个延时单元的输入端连接于所述时钟信号，所述控制单元控制第N个所述延时单元的输出端作为所述延时链的初始输出端，并以第一个所述延时单元的输入端至所述初始输出端之间的长度为初始长度。

3.如权利要求2所述的延时锁相环电路，其特征在于，当第N个所述延时单元的输出端作为所述初始输出端时，所述延时时间匹配所述预估时钟周期的一半。

4.如权利要求2所述的延时锁相环电路，其特征在于，所述比较结果信号包括增加信号、减少信号和对齐信号；

所述控制单元用于：当接收所述增加信号时，控制所述延时链沿所述初始输出端增加接入所述延时链的所述延时单元的数量；当接收所述减少信号时，控制所述延时链沿所述初始输出端减少接入所述延时链的所述延时单元的数量；当接收所述对齐信号时，保持接入所述延时链的所述延时单元的数量。

5.如权利要求1至4任一项所述的延时锁相环电路，其特征在于，所述宽频带包括3200Mb/s及以下的频率。

6.如权利要求1至4任一项所述的延时锁相环电路，其特征在于，所述第一寄存器包括MR2模式寄存器，所述第二寄存器包括MR6模式寄存器。

7.一种半导体存储器，其特征在于，包括如权利要求1至6任一权利要求所述的延时锁相环电路。