CN205318283U - 基于申威410处理器和申威套片的专用隔离设备主板 - Google Patents

Abstract

本实用新型公开一种基于申威410处理器和申威套片的专用隔离设备主板，包括申威410处理器模块、套片控制器模块、控制FPGA模块、加解密FPGA模块及串并转换CPLD模块。所述申威410处理器模块与套片控制器模块、控制FPGA模块连接；所述控制FPGA模块与加解密FPGA模块连接；所述加解密FPGA模块与串并转换CPLD模块连接。本实用新型软硬件设计完全自主可控，安全性高，并且通过套片完成了多层次片上通信结构、以实现内网与公网之间网络隔离，达到内网和公网之间数据传输安全可控的目的，同时主板接口资源丰富，兼容性强，可满足不同行业的需求。

Description

基于申威410处理器和申威套片的专用隔离设备主板

技术领域

本实用新型涉及一种隔离设备主板，尤其涉及一种基于申威410处理器和申威套片的专用隔离设备主板。

背景技术

随着我国信息化的进一步深入发展，信息安全问题日益引起重视。尤其是因特网在我国的迅速普及，针对我国信息系统的攻击正在呈现快速增长的势头，利用网络传播有害信息的手段日益翻新。更是为我国的信息安全保护问题敲响了警钟，加强我国自身的信息安全建设刻不容缓。为了推动我国的信息安全建设，对信息安全产品的国产化要求越来越迫切。在信息安全产品中最重要的一个部分就是嵌入式系统信息安全的问题，而嵌入式系统中的一个重要组成部分就是处理器，因而处理器内核的安全性就决定了整个嵌入式系统的安全性能的高低。但是，在工业控制计算机行业使用的多为国外品牌的处理器，这些处理器内核在结构设计中主要考虑的是速度、可靠性、功耗等一些非安全性的因素，导致处理器存在很多安全漏洞，使得不法分子或国外反动势力可以很容易在出口到我国的处理器中植入监听、监视装置来窃取我国政府部门、科研机构、企事业单位等的机密；同时，目前全球信息安全形势逼人，最主要的威胁来源于技术系统本身，如计算机技术缺陷、计算机病毒、黑客、信息垃圾、网络犯罪等一系列原因使网络安全变得至关重要。

实用新型内容

本实用新型的目的在于通过一种基于申威410处理器和申威套片的专用隔离设备主板，来解决以上背景技术部分提到的问题。

为达此目的，本实用新型采用以下技术方案：

一种基于申威410处理器和申威套片的专用隔离设备主板，其包括申威410处理器模块、套片控制器模块、控制FPGA模块、加解密FPGA模块及串并转换CPLD模块；所述申威410处理器模块与套片控制器模块、控制FPGA模块连接；所述控制FPGA模块与加解密FPGA模块连接；所述加解密FPGA模块与串并转换CPLD模块连接；所述套片控制器模块接出一个千兆以太网PHY芯片、一路USB接口、一个RTC芯片、一个电子盘、一路系统串口；所述控制FPGA模块接出一个FLASH；所述加解密FPGA模块接出一个随机数芯片；所述串并转换CPLD模块接出一个串口收发芯片、一个串口波特率拨位开关。

特别地，所述申威410处理器模块采用申威410处理器，集成有DDR3存储控制器接口、一路PCIEx4总线和一路PCIEx8总线，所述PCIEx8总线接套片控制器模块，所述PCIEx4总线接控制FPGA模块。

特别地，所述控制FPGA模块与加解密FPGA模块之间采用自定义并行接口连接。

特别地，所述加解密FPGA模块与串并转换CPLD模块之间采用自定义并行接口连接。

特别地，所述千兆以太网PHY芯片接出一个千兆以太网接口。

特别地，所述RTC芯片反馈时钟给套片控制器模块。

特别地，所述FLASH存储控制FPGA的逻辑。

特别地，所述随机数芯片反馈随机数给加解密FPGA模块。

特别地，所述串口收发芯片接出一个串口。

特别地，所述串口波特率拨位开关控制串口的通信波特率。

本实用新型提出的基于申威410处理器和申威套片的专用隔离设备主板中申威410处理器模块与套片控制器模块、控制FPGA模块之间采用PCI-E总线连接，控制FPGA模块与加解密FPGA模块之间采用自定义并行接口实现数据的传输，加解密FPGA模块完成数据的加解密与数据格式检查等功能，加解密FPGA与串并转换CPLD之间采用自定义并行接口实现数据的传输。本实用新型采用我国完全自主设计的申威410处理器，软硬件设计完全自主可控，安全性高，为我国电力、通信安全、金融和国防等国家命脉行业的信息安全提供有力保障，并且通过套片完成了多层次片上通信结构、以实现内网与公网之间网络隔离，达到内网和公网之间数据传输安全可控的目的，同时主板接口资源丰富，兼容性强，可满足不同行业的需求。

附图说明

图1为本实用新型实施例提供的基于申威410处理器和申威套片的专用隔离设备主板。

具体实施方式

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的较佳实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容理解的更加透彻全面。需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

请参照图1所示，图1为本实用新型实施例提供的基于申威410处理器和申威套片的专用隔离设备主板。值得一提的是，本实施例中所述专用隔离设备是作为部队专用保密传输设备，并对内外网进行隔离，但本实用新型的具体应用不局限于此，也可用于其它隔离设备。

本实施例中基于申威410处理器和申威套片的专用隔离设备主板具体包括申威410处理器模块、套片控制器模块、控制FPGA模块、加解密FPGA模块及串并转换CPLD模块。所述申威410处理器模块与套片控制器模块、控制FPGA模块连接；所述控制FPGA模块与加解密FPGA模块连接；所述加解密FPGA模块与串并转换CPLD模块连接。

具体的，在本实施例中所述申威410处理器模块采用申威410处理器，集成有DDR3存储控制器接口、一路PCIEx4总线和一路PCIEx8总线，所述PCIEx8总线接套片控制器模块，所述PCIEx4总线接控制FPGA模块。所述DDR3存储控制器接口接出2个内存条插槽接口，2个内存条插槽用来安装对应的内存条。其中，所述申威410处理器是一款由上海高性能集成电路设计中心自主研发的64位字长的高性能通用处理器。申威410处理器采用多核架构和片上系统(SystemOnChip，SOC)技术，单芯片集成了4个对称的64位通用处理器核心，还集成了1路DDR3存储控制器、两路PCI-E接口、一路维护接口和一路测试接口，通过高速片上网络互连，组成多核结构的高性能处理器，其最高工作频率为1.6GHz，峰值运算速度为51.2GFlops。

所述套片控制器模块即套片控制器接出一个千兆以太网PHY芯片、一路USB接口、一个RTC芯片、一个电子盘、一路系统串口。其中，所述千兆以太网PHY芯片接出一个千兆以太网接口。所述RTC芯片反馈时钟给套片控制器模块。其中，所述套片控制器模块采用国产IO芯片SWICH，该芯片集成了多层次片上通信结构、高性能PCI-E交叉开关、图形图像子系统、DDR2/3存储控制器、高速输入输出部件、低速输入输出部件以及系统控制部件等；片内集成符合国家标准的可信密码模块TCM，具有加/解密、签名/验签、密钥处理等密码运算功能，满足系统可信引导和软件的安全认证需求，适用于高安全需要的国产化系列平台产品应用。

所述控制FPGA模块与加解密FPGA模块之间采用自定义并行接口连接。所述控制FPGA模块接出一个FLASH。所述FLASH存储控制FPGA的逻辑。其中，所述控制FPGA模块即指控制FPGA，加解密FPGA模块即指加解密FPGA。

所述加解密FPGA模块负责实现数据的加解密控制与数据格式检查等功能，其接出一个随机数芯片。所述随机数芯片反馈随机数给加解密FPGA模块。

所述串并转换CPLD模块与加解密FPGA模块之间采用自定义并行接口连接实现数据传输。所述串并转换CPLD模块接出一个串口收发芯片、一个串口波特率拨位开关。所述串口收发芯片接出一个串口。所述串口波特率拨位开关控制串口的通信波特率。其中，所述串并转换CPLD模块即指串并转换CPLD。本实用新型中主板通过大四PIN连接器为主板提供电源输入。

需要说明的是，DDR3(DoubleDataRate3,即第三代双倍速率同步动态随机存储器)是指一种内存规格。PCI-E(PCIExpress)是指增强型外部互联标准是一种连接电子计算机主板和外部设备的总线标准。RTC(Real-TimeClock)是实时时钟。USB(UniversalSerialBus)是一个外部总线标准。SATA(SerialAdvancedTechnologyAttachment)是一种串行高级技术，是一种基于行业标准的串行硬件驱动器接口，是由Intel、IBM、Dell、APT、Maxtor和Seagate公司共同提出的硬盘接口规范。CPLD(ComplexProgrammableLogicDevice，复杂可编程逻辑器件)是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。

本实用新型的技术方案采用的自定义并行接口，并行接口的接口特性可以从两个方面加以描述：1.以并行方式传输的数据通道的宽度，也称接口传输的位数；2.用于协调并行数据传输的额外接口控制线或称交互信号的特性。数据的宽度可以从1～128位或者更宽，最常用的是8位，可通过接口一次传送8个数据位，数据的每个位可以同时进行传送，其特点是传输速度快。本实用新型的技术方案采用我国完全自主设计的申威410处理器,采用Linux操作系统，其软硬件设计完全自主可控，安全性高，为我国电力、通信安全、金融和国防等国家命脉行业的信息安全提供有力保障，并且通过套片完成了多层次片上通信结构，以实现内网与公网之间网络隔离，达到内网和公网之间数据传输安全可控的目的，同时主板接口资源丰富，兼容性强，可满足不同行业的需求。

注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。

Claims (10)

1.一种基于申威410处理器和申威套片的专用隔离设备主板，其特征在于，包括申威410处理器模块、套片控制器模块、控制FPGA模块、加解密FPGA模块及串并转换CPLD模块；所述申威410处理器模块与套片控制器模块、控制FPGA模块连接；所述控制FPGA模块与加解密FPGA模块连接；所述加解密FPGA模块与串并转换CPLD模块连接；所述套片控制器模块接出一个千兆以太网PHY芯片、一路USB接口、一个RTC芯片、一个电子盘、一路系统串口；所述控制FPGA模块接出一个FLASH；所述加解密FPGA模块接出一个随机数芯片；所述串并转换CPLD模块接出一个串口收发芯片、一个串口波特率拨位开关。

2.根据权利要求1所述的基于申威410处理器和申威套片的专用隔离设备主板，其特征在于，所述申威410处理器模块采用申威410处理器，集成有DDR3存储控制器接口、一路PCIEx4总线和一路PCIEx8总线，所述PCIEx8总线接套片控制器模块，所述PCIEx4总线接控制FPGA模块。

3.根据权利要求1或2任一项所述的基于申威410处理器和申威套片的专用隔离设备主板，其特征在于，所述控制FPGA模块与加解密FPGA模块之间采用自定义并行接口连接。

4.根据权利要求3所述的基于申威410处理器和申威套片的专用隔离设备主板，其特征在于，所述加解密FPGA模块与串并转换CPLD模块之间采用自定义并行接口连接。

5.根据权利要求4所述的基于申威410处理器和申威套片的专用隔离设备主板，其特征在于，所述千兆以太网PHY芯片接出一个千兆以太网接口。

6.根据权利要求5所述的基于申威410处理器和申威套片的专用隔离设备主板，其特征在于，所述RTC芯片反馈时钟给套片控制器模块。

7.根据权利要求6所述的基于申威410处理器和申威套片的专用隔离设备主板，其特征在于，所述FLASH存储控制FPGA的逻辑。

8.根据权利要求7所述的基于申威410处理器和申威套片的专用隔离设备主板，其特征在于，所述随机数芯片反馈随机数给加解密FPGA模块。

9.根据权利要求8所述的基于申威410处理器和申威套片的专用隔离设备主板，其特征在于，所述串口收发芯片接出一个串口。

10.根据权利要求4至9之一所述的基于申威410处理器和申威套片的专用隔离设备主板，其特征在于，所述串口波特率拨位开关控制串口的通信波特率。