CN203102250U - 一种产生噪声源真随机序列的数字电路 - Google Patents

一种产生噪声源真随机序列的数字电路 Download PDF

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CN203102250U CN 201320068944 CN201320068944U CN203102250U CN 203102250 U CN203102250 U CN 203102250U CN 201320068944 CN201320068944 CN 201320068944 CN 201320068944 U CN201320068944 U CN 201320068944U CN 203102250 U CN203102250 U CN 203102250U
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Inventor
王庆军
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Tianjin Photoelectric Gathered Energy Communication Co ltd
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TIANJIN TOEC JN SPECIAL COMMUNICATION EQUIPMENT CO Ltd
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Abstract

一种产生噪声源真随机序列的数字电路，包括：FPGA，所述FPGA向噪声源芯片电路发送提取真随机数字序列信号，所述噪声源芯片电路接收所述提取真随机数字序列信号，并将真随机数字序列传输至所述FPGA；所述FPGA向单片机发送中断信号，所述单片机收到所述中断信号后，发出读取信号至所述FPGA，所述FPGA通过数据总线向所述单片机传送所述真随机数字序列；所述单片机根据所述真随机数字序列对保密产品进行加密处理。该数字电路提供的真随机数字序列稳定可靠，且提取的序列位宽可调；获取到真随机数字序列的方式灵活，由FPGA芯片驱动噪声源芯片，提取过程简单；避免了噪声干扰，为保密产品提供了安全、有效的序列。

Description

一种产生噪声源真随机序列的数字电路
技术领域
本实用新型涉及数字电路，特别涉及一种产生噪声源真随机序列的数字电路。
背景技术
密码系统的安全性都依赖于随机数的生成，序列密码是常用加密方法之一，序列密码的保密性完全取决于密钥的随机性。通信双方用一个随机序列与明文序列进行叠加来产生密文，用同一个随机序列与密文序列进行叠加来恢复明文。真随机序列在密码学、扩频通信、计算、控制等领域都有广泛的应用。
在实现本实用新型的过程中，发现现有技术中至少存在以下缺点和不足：
现有技术中的电路所产生的真随机序列不稳定，产生一定的干扰，且提取到的序列位宽不可调。
实用新型内容
本实用新型提供了一种产生噪声源真随机序列的数字电路，该数字电路工作稳定，且提取到的序列位宽可调，详见下文描述：
一种产生噪声源真随机序列的数字电路，包括：FPGA，所述FPGA向噪声源芯片电路发送提取真随机数字序列信号，所述噪声源芯片电路接收所述提取真随机数字序列信号，并将真随机数字序列传输至所述FPGA；所述FPGA向单片机发送中断信号，所述单片机收到所述中断信号后，发出读取信号至所述FPGA，所述FPGA通过数据总线向所述单片机传送所述真随机数字序列；所述单片机根据所述真随机数字序列对保密产品进行加密处理。
所述噪声源芯片电路包括：噪声源芯片，所述噪声源芯片的电源端接电阻的一端，所述电阻的另一端分别接电容的一端和电源，所述电容的另一端接地；时钟信号输入端接时钟信号；数据端输出真随机数字序列。
本实用新型提供的技术方案的有益效果是：通过FPGA从噪声源芯片电路处提取到真随机数字序列，单片机通过真随机数字序列对保密产品进行加密处理。该数字电路提供的真随机数字序列稳定可靠，且提取的序列位宽可调；获取到真随机数字序列的方式灵活，由FPGA芯片驱动噪声源芯片，提取过程简单；避免了噪声干扰，为保密产品提供了安全、有效的序列。
附图说明
图1为产生噪声源真随机序列的数字电路的原理图；
图2为噪声源芯片电路的原理图；
图3为噪声源芯片的工作时序图。
附图中所列部件列表如下所示：
1：FPGA；                  2：噪声源芯片电路；
3：单片机；                RD：读取信号；
INT：中断信号；            CLK：时钟信号输入端；
DATA：数据输出端；         VDD：电源；
R：电阻；                  C：电容；
U：噪声源芯片；            /OE：输出使能端；
GND：接地端；              INH：休眠控制输入端：
NC：空管脚                 TODV：有效时间。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。
为了提取到稳定且可靠的真随机序列，避免噪声的干扰，本实用新型实施例提供了一种产生噪声源真随机序列的数字电路，参见图1，包括：FPGA1，
FPGA1向噪声源芯片电路2发送提取真随机数字序列信号，噪声源芯片电路2接收提取真随机数字序列信号，并将真随机数字序列传输至FPGA1；FPGA1向单片机3发送中断信号INT，单片机3收到中断信号INT后，发出读取信号RD至FPGA1，FPGA1通过数据总线向单片机3传送真随机数字序列；单片机3根据真随机数字序列对保密产品进行加密处理。
其中，FPGA1作为驱动器即可实现噪声源真随机序列的提取与存储，向单片机3发送中断信号；也可以由单片机3控制噪声源真随机序列的读取时刻，且提取到的序列位宽可调。
具体实现时，FPGA1向噪声源芯片电路2的时钟信号输入端CLK发送时钟信号，FPGA1接收时钟信号后，通过数据输出端DATA向FPGA1发送真随机数字序列。
参见图2，噪声源芯片电路2包括：噪声源芯片U，噪声源芯片U的电源端VDD接电阻R的一端，电阻R的另一端分别接电容C的一端和电源，电容C的另一端接地；时钟信号输入端CLK接时钟信号；数据端DATA输出真随机数字序列；输出使能端/OE和接地端GND接地；输入端（/INH休眠控制输入端、NC端）悬空，电源端VDD通过接电阻R来保护电路。
本实用新型采用VDD=3.3V，R=40±10Ω，同时接一个约为0.1μf的旁路电容C对电源去耦；噪声源芯片U的型号为WNG8。具体实现时，还可以根据实际应用中的需要进行设定，本实用新型实施例对此不做限制。
具体实现时，时钟信号输入端CLK、数据端DATA接到FPGA1的相应管脚上；/INH休眠控制输入端悬空使芯片正常工作；/OE输出使能控制端接低电平，内部数据输出到数据输出端DATA。芯片的工作电流≤15mA，数据输出速率达到20Mbps。
参见图3，FPGA1驱动噪声源芯片电路2，在时钟信号CLK的上升沿到来后，输出数据在开始有效时间TODV后输出数据，本实用新型采取的WNG8的有效时间TODV为30ns。
本实用新型在对时钟信号CLK的下降沿处提取数据信息，在FPGA1内部对发出的时钟信号CLK进行取反以确保在FPGA1驱动过程中获取到稳定有效的随机序列。
本领域技术人员可以理解附图只是一个优选实施例的示意图，上述本实用新型实施例序号仅仅为了描述，不代表实施例的优劣。
以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (2)

1.一种产生噪声源真随机序列的数字电路，包括：FPGA（1），其特征在于，
所述FPGA（1）向噪声源芯片电路（2）发送提取真随机数字序列信号，所述噪声源芯片电路（2）接收所述提取真随机数字序列信号，并将真随机数字序列传输至所述FPGA（1）；所述FPGA（1）向单片机（3）发送中断信号，所述单片机（3）收到所述中断信号后，发出读取信号至所述FPGA（1），所述FPGA（1）通过数据总线向所述单片机（3）传送所述真随机数字序列；所述单片机（3）根据所述真随机数字序列对保密产品进行加密处理。
2.根据权利要求1所述的一种产生噪声源真随机序列的数字电路，其特征在于，所述噪声源芯片电路（2）包括：噪声源芯片（U），
所述噪声源芯片（U）的电源端（VDD）接电阻（R）的一端，所述电阻（R）的另一端分别接电容（C）的一端和电源，所述电容（C）的另一端接地；时钟信号输入端（CLK）接时钟信号；数据端（DATA）输出真随机数字序列。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103916617A (zh) * 2014-03-11 2014-07-09 中国科学院信息工程研究所 一种干扰信号生成方法及装置

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Patentee after: Tianjin Photoelectric Gathered Energy Communication Co.,Ltd.

Address before: No. 335, Jinjiang Road, Tanggu, Binhai New Area, Tianjin, 300453

Patentee before: JUNENG SPECIAL COMMUNICATION EQUIPMENT CO.,LTD., TOEC GROUP CO.,LTD.

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