CN201985844U - 用于模数(a/d)转换的系统 - Google Patents
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Abstract
本实用新型涉及用于模数(A/D)转换的系统。在一种实施例中，公开了一种用于将模拟输入值转换为数字输出值的方法。执行了连续近似。所述模拟输入被量化为第一量化值，其使用DAC而被转换为第一模拟值。所述第一模拟值被从所述模拟输入值中减去，以形成第一残数。所述第一残数被量化以形成第二量化值，而通过使用所述DAC将所述第二量化值转换为第二模拟值并且从所述第一残数值中减去第二模拟值形成了第二残数。所述第二残数在随后被量化，以形成第三量化值。所述第一、第二和第三量化值被转换为数字输出值。所述第一、第二和第三量化值各自具有至少三个等级。
Description
技术领域
本实用新型总体上涉及电子电路，并且特别地涉及用于模数(A/D)转换的系统。
背景技术
用以将模拟信号转换为数字形式的模数(A/D)转换器在如音频和视频记录、电信系统以及传感系统等之类的多种电子应用中得到运用。根据特定应用及其相应的性能指标，如采样率、分辨率以及线性度等，不同的A/D架构适用于各种各样的应用。例如，低功率中等分辨率A/D被用于如超声波和数码相机的模拟前端之类的应用。
在例如采样率在10ksps与10Msps之间，而位分辨率在8位与11位之间的，具有中等分辨率要求的中等采样率应用中，连续近似A/D转换器是无处不在的。连续近似A/D，如图1中所示，具有比较器106、连续近似寄存器以及控制逻辑电路104、DAC 102和加法电路108。为了执行转换，DAC 102以例如为10000000(二进制)的码设置到满量程的一半。比较器106对DAC 102的输出与输入电压Vi之间的差异进行比较，以确定数字输出字的最高有效位(MSB)。如果DAC 102的输出大于Vi，则DAC将在下一比较周期中被设置为四分之一量程(即，01000000)。但另一方面，如果DAC 102的输出小于Vi，则DAC在下一转换中被设置为四分之三量程(即，11000000)。在下一转换中，DAC 102的输出与输入电压Vi之间的差异被再次进行比较，以确定下一DAC值。DAC 102的输出在每个连续的周期中逐渐地逼近输入电压Vi。在八个比较周期之后，基于对DAC 102的输入而确定出数字输出码。
图2示例说明了连续近似A/D的常规开关电容器实施200。开关电容器连续近似A/D转换器具有比较器204，以及寄存器和开关控制逻辑电路202。DAC是使用二进制加权电容器阵列210和开关208来实施的。电容器阵列210还被用作采样电容器。在工作的第一阶段，输入Vi经由开关208与电容器阵列210的下极板相连，而电容器阵列210的上极板则经由开关206接地。开关206在随后打开，电容器阵列210的下极板保持与Vi连接，这样来做出第一比较。电容器组210的下极板在随后根据前次比较的结果与Vref+或Vref-相连。在每个转换周期之后，每个连续电容器组连续地与Vref+或Vref-相连，直到完成二进制搜索并得到输出码。因为电荷在电容器阵列210中保存，所以误差不会在每个转换周期之后积累。然而，为了高分辨率，如果比较器204较慢或者较不精确，那么可能牺牲A/D线性度和精确度。开关电容器连续近似A/D转换器200的实际实施因此可能使用功率非常高的比较器。
实用新型内容
在本实用新型的一个方面，提供一种用于执行模数(A/D)转换的电路，其特征在于，所述电路包括：
放大器，其包括输入和输出；
电容器阵列，其包括各自具有第一末端和第二末端的电容器，其中多个所述电容器的相应的第一末端各自与选择电路相连，该选择电路被配置用以将所述多个电容器中每一个的相应的第一末端个别地连接到系统输入电压、所述放大器的输出，或者多个参考电压中的一个，并且
所述多个电容器中的每一个的第二末端与所述放大器的输入相连；
A/D转换器，其与所述放大器的输出相连；
控制单元，其被配置用以：
在采样步骤中，通过控制所述选择电路将所述电容器阵列中的每个电容器的第一末端连接到所述系统输入电压，而使所述电路对所述系统输入电压进行采样，
在所述采样步骤之后，使所述A/D转换器在第一转换步骤中执行第一A/D转换，以产生第一转换结果，
在所述第一转换步骤之后，使所述选择电路在第一再分布步骤中，基于所述第一转换结果，选择性地将所述多个电容器的第一组中的每一个电容器的相应的第一末端连接到所述多个参考电压中的一个，并且将不在所述第一组中的所述多个电容器的相应的第一末端连接到所述放大器的输出，
在所述第一再分布步骤之后，使所述A/D转换器在第二转换步骤中执行第二A/D转换，以产生第二转换结果；以及
输出电路，其被配置用以执行所述第一和第二转换结果的加权求和，以产生系统输出值。
在上述电路的一个实施例中，
所述控制单元还被配置用以：
在所述第二转换步骤之后，使所述选择电路在第二再分布步骤中，基于所述第二转换结果，选择性地将所述多个电容器的第二组中的每一个电容器的相应的第一末端连接到所述多个参考电压中的一个，并且将不在所述第一组或第二组中的所述多个电容器的相应的第一末端连接到所述放大器的输出，并且
在所述第二再分布步骤之后，使A/D转换器在第二转换步骤中执行第三A/D转换，以产生第三转换结果；并且
所述输出电路还被配置用以执行第一、第二和第三转换结果的加权求和，以产生系统输出值。
在上述电路的一个实施例中，所述控制单元还被配置用以在所述第二再分布步骤中增大所述放大器的开环增益。
在上述电路的一个实施例中，所述控制单元还被配置用以在所述第一再分布步骤中增大所述放大器的开环增益。
在上述电路的一个实施例中，所述放大器包括增益选择输入，其与所述控制单元的输出相连。
在上述电路的一个实施例中，所述A/D转换器包括多个比较器。
在上述电路的一个实施例中，
所述电容器阵列包括差分电容器阵列；
所述放大器包括差分放大器；并且
所述A/D转换器包括多个差分比较器。
在上述电路的一个实施例中，所述A/D转换器包括3.5位A/D转换器。
在上述电路的一个实施例中，所述3.5位A/D转换器的输出被量化为15个等级。
在上述电路的一个实施例中，所述电路被配置用以执行冗余算法，以纠正转换误差。
在上述电路的一个实施例中，所述电容器阵列包括二进制加权阵列。
在本实用新型的另一个方面，提供一种用于执行模数(A/D)转换的半导体电路，其特征在于，所述电路包括：
放大器，其包括输入、输出；
电容器阵列，其包括各自具有第一末端和第二末端的电容器，其中多个所述电容器的相应的第一末端各自与选择电路相连，该选择电路被配置用以将所述多个电容器中每一个的相应的第一末端个别地连接到系统输入电压、所述放大器的输出，或者多个参考电压中的一个，并且
所述多个电容器中的每一个的第二末端与所述放大器的输入相连；
第一A/D转换器，其与所述系统输入相连；
第二A/D转换器，其与所述放大器的输出相连；
控制单元，其被配置用以控制所述半导体电路以：
使用所述第一A/D转换器来执行第一A/D转换，以产生第一转换结果；
在采样步骤中，通过控制所述选择电路将所述电容器阵列中的每个电容器的第一末端连接到所述系统输入电压，而对所述系统输入电压进行采样，
在所述采样步骤之后，通过在第一再分布步骤中对所述选择电路进行控制，而基于所述第一转换结果，选择性地将所述多个电容器的第一组中的每一个电容器的相应的第一末端连接到所述多个参考电压中的一个，并且将不在所述第一组中的所述多个电容器的每一个的相应的第一末端连接到所述放大器的输出，
在所述第一再分布步骤之后，在第二转换步骤中通过使用所述第二A/D转换器来执行第二A/D转换，以产生第二转换结果；
在所述第二转换步骤之后，通过在第二再分布步骤中对所述选择电路进行控制，而基于所述第二转换结果，选择性地将所述多个电容器的第二组中的每一个电容器的相应的第一末端连接到所述多个参考电压中的一个，并且将不在所述第一组或第二组中的所述多个电容器的相应的第一末端连接到所述放大器的输出，并且
在所述第二再分布步骤之后，在第三转换步骤中通过使用第二A/D转换器来执行第三A/D转换，以产生第三转换结果；以及
输出电路，其被配置用以执行第一、第二和第三转换结果的加权求和，以产生系统输出值。
在上述电路的一个实施例中，
所述控制单元还被配置用以：
在所述第三转换步骤之后，通过在第三再分布步骤中对所述选择电路进行控制而基于所述第三转换结果选择性地将所述多个电容器的第三组中的每个电容器的相应的第一末端连接到所述多个参考电压中的一个，并且将不在第一、第二或第三组中的所述多个电容器的相应的第一末端连接到所述放大器的输出，并且
在所述第三再分布步骤之后，在第四转换步骤中通过使用第二A/D转换器来执行第四A/D转换，以产生第四转换结果；并且
所述输出电路还被配置用以执行第一、第二、第三和第四转换结果的加权求和，以产生所述系统输出值。
在上述电路的一个实施例中，
所述放大器还包括与所述控制单元相连的增益控制输入；并且
所述控制单元还被配置用以改变所述放大器的开环增益，以对反馈系数在所述第一和第二再分布步骤中的变化做出补偿。
在上述电路的一个实施例中，所述放大器的开环增益在所述第二再分布步骤中比在所述第一再分布步骤中低。
在上述电路的一个实施例中，
所述第一转换结果被量化为7个等级；
所述第二转换结果被量化为15个等级；
所述第三转换结果被量化为15个等级；
所述第四转换结果被量化为16个等级；并且
所述输出电路还被配置用以
向所述第一转换结果分配取值为512的权重，
向所述第二转换结果分配取值为64的权重，
向所述第三转换结果分配取值为8的权重，
向所述第四转换结果分配取值为1的权重。
在一种实施例中，公开了一种用于执行模数(A/D)转换的电路。此电路具有放大器、具有电容器的电容器阵列，以及与放大器的输出相连的A/D转换器。多个电容器的相应的第一末端各自与选择电路相连，该选择电路被配置用以将所述多个电容器中的每一个的相应的第一末端个别地连接到系统输入电压、放大器的输出，或者多个参考电压中的一个。所述多个电容器中的每一个的第二末端与放大器的输入相连。电路还具有控制单元，其被配置用以在采样步骤中通过控制选择电路将电容器阵列中的每个电容器的第一末端连接到系统输入电压而对系统输入电压进行采样。在采样步骤之后，控制单元使电路A/D转换器在第一转换步骤中执行第一A/D转换，以产生第一转换结果。在第一转换步骤之后，控制单元使电路基于第一转换结果而选择性地将所述多个电容器的第一组中的每一个的相应的第一末端连接到所述多个参考电压中的一个。控制单元还使电路通过控制选择电路而将不在第一组中的所述多个电容器的相应的第一末端连接到放大器的输出。控制电路随后使第二A/D转换器执行第二A/D转换，以产生第二转换结果。电路还具有输出电路，其执行第一和第二转换结果的加权求和，以产生系统输出值。
在另一实施例中，公开了一种用于执行A/D转换的半导体电路。该电路具有放大器以及具有电容器的电容器阵列。多个电容器的相应的第一末端各自与选择电路相连，该选择电路被配置用以将所述多个电容器中的每一个的第一末端个别地连接到系统输入电压、放大器的输出，或者多个参考电压中的一个。所述多个电容器中的每一个的第二末端与放大器的输入相连。第一A/D转换器与系统输入相连，而第二A/D转换器则与放大器的输出相连。所述电路还具有控制单元，其被配置用以：控制所述电路使用第一A/D转换器执行第一A/D转换以产生第一转换结果；在采样步骤中通过控制选择电路将电容器阵列中的每个电容器的第一末端连接到系统输入电压而对系统输入电压进行采样；并且，在采样步骤之后，在第一再分布步骤中通过控制选择电路而基于第一转换结果，选择性地将所述多个电容器的第一组中的每一个的相应的第一末端连接到多个参考电压中的一个，并且将不在第一组中的所述多个电容器中的每一个的相应的第一末端连接到放大器的输出。控制单元还被配置用以在第一再分布步骤之后使第二A/D转换器在第二转换步骤中执行第二A/D转换以产生第二转换结果。在第二转换步骤之后，控制单元使选择电路基于第二转换结果，选择性地将所述多个电容器的第二组中的每一个的相应的第一末端连接到所述多个参考电压中的一个。不在第一组或第二组中的所述多个电容器的相应的第一末端在第二再分布步骤中与放大器的输出相连。在第二再分布步骤之后，控制单元使第二A/D转换器在第三转换步骤中执行第三A/D转换以产生第三转换结果。半导体电路还具有输出电路，其被配置用以执行第一、第二和第三转换结果的加权求和，以产生系统输出值。
在又一实施例中，公开了一种用于将模拟输入值转换为数字输出值的方法，在其中执行了连续近似。模拟输入被量化为具有至少三个等级中的一个的第一量化值。第一量化值通过使用DAC而被转换为第一模拟值，而第一模拟值被从模拟输入值中减去，以形成第一残数。第一残数被量化，以形成具有至少三个等级中的一个的第二量化值。通过使用DAC将第二量化值转换为第二模拟值，并且将第二模拟值从第一残数值中减去，而形成了第二残数。第二残数被量化，以形成具有至少三个等级中的一个的第三量化值。第一、第二和第三量化值被转换为数字输出值。
前文宽泛地概述了本公开内容的特征。在下文中将会描述本公开内容的附加的特征，其构成本实用新型的权利要求的主题。本领域中的技术人员应当明白，所公开的概念和具体实施例可以很容易地用作修改或设计用以实现本实用新型的相同的目的的其他结构或步骤程序的基础。本领域中的技术人员应当认识到，这样的等同构造并不背离如在所附权利要求中所陈述的本实用新型的精神和范围。
附图说明
为了更加完整地理解本公开内容及其优点，现在对连同所附附图进行的以下描述做出参考，在附图中：
图1示例说明了现有技术的连续近似A/D转换器的示意图；
图2示例说明了一种实施例A/D转换器的示意图；
图3a-图3d示例说明了示出一种实施例A/D转换器的工作的示意图；
图4示例说明了一种实施例子A/D转换器的传递函数；
图5示例说明了一种备选实施例电容器阵列；
图6示例说明了另一备选实施例电容器阵列；
图7示例说明了另一实施例A/D转换器的框图；
图8示例说明了又一实施例电容器阵列的示意图；
图9示例说明了一种实施例运算跨导放大器的示意图；
图10示例说明了一种实施例3.5/4位子A/D转换器的示意图；
图11示例说明了一种实施例2.5位子A/D转换器的示意图；并且
图12示例说明了一种实施例加法器/锁存器块的框图。
除非另有说明，否则在不同图例中的相应的数字和符号一般指相应的部件。附图是为了清楚地示例说明本公开内容的实施例的相关方面而绘制的，而不一定是按比例绘制的。为了更清楚地示例说明某些实施例，在图号后可跟随有表示相同的结构、材料，或处理步骤的变形的字母。
具体实施方式
在下文中详细讨论了实施例的制作和使用。然而，应当明白，本实用新型提供了可以具体体现在各种各样的具体情况中的许多可应用创造性概念。所讨论的具体实施例只不过是制作和使用本实用新型的具体方式的示例说明，而并不限制本实用新型的范围。
本实用新型将会关于在具体情况下的实施例，即，用于使用电荷再分布连续近似A/D进行模数转换的系统和方法而进行描述。本实用新型的实施例也可以应用在执行模数转换的其他电路和系统之中。
图3a示例说明了根据一种实施例的A/D转换器300。A/D转换器300具有开关阵列308、电容器阵列310、放大器304、子A/D 306以及具有用于开关阵列308、放大器开关S10和S11，以及到放大器304的增益控制输入GAIN的控制逻辑电路的逻辑电路块302。A/D300是8位模数转换器，其将输入电压Vi转换为8位数字输出字DATA。在一种实施例中，电容器阵列具有256个单位电容器(或等同物)，其包括具有128个单位电容器的C1、具有64个单位电容器的C2、具有2个单位电容器的C7，以及各自具有一个单位电容器的C8和C9。为了示例说明的简单性而未示出分别具有32个、16个、8个和4个单位电容器的电容器C3、C4、C5和C6。电容器C1-C9是使用具有上极板和下极板的单位电容器来实施的。上极板经由开关S11与放大器304相连。然而，在备选实施例中，电容器C1-C9可以不使用单位电容器来实施，以便例如节省硅面积。
开关阵列308被配置用以将电容器C1-C8独立地连接到输入电压Vi、参考电压-Vref、地电位和Vref，或者来自放大器304的输出的反馈电压Vfb。开关阵列308内的开关S9将电容器C9的下极板连接到输入电压Vi或反馈电压Vfb。开关S11将电容器阵列310的上极板连接到放大器304的反相或非反相输入，而开关S10则将放大器304的反相输入与放大器304的输出相连。放大器304提供有增益控制输入GAIN。在一种实施例中，逻辑电路块302在A/D转换过程中改变放大器304的增益，以对在切换电容器阵列310时由于反馈系数中的变化而导致的环路增益中的变化做出补偿。在一种实施例中，子A/D 306是具有三个等级的1.5A/D转换器。在备选实施例中，其他分辨率也可用于子A/D 306。
如图3b中所示，在每次转换开始时，电容器阵列310中的电容器C1-C9的下极板经由开关阵列308与Vi相连，而电容器C1-C9的上极板经由开关S11接地。开关S10是闭合的，从而将放大器304置于单位增益配置之中，以在采样过程中将放大器置于已知状态之中。在备选实施例中，电容器C1-C9的上极板可以连接到参考电压，而不是接地。当电容器阵列310中所有的电容器都被充电至Vi时，电容器阵列310中的总电荷为256C*Vi。
如图3c中所示，在采样步骤之后，电容器阵列310中的所有256个电容器的下极板在第一转换周期中都经由开关阵列308与反馈电压Vfb相连。在一种实施例中，放大器304的输出Vfb大约为采样的输入电压Vi。子A/D 306随后将放大器304的输出电压Vfb转换为数字码Dcomp，其作为输入被提供给逻辑电路块302。
转至图3d，在第二转换周期中，电容器C1的下极板基于第一转换周期的子A/D结果与参考电压-Vref、地电位或Vref之一相连。在一种实施例中，从子A/D 306到开关S 1的开关选择的映射在表1中示出。
| 子A/D输出 | C1连接 |
| 00 | -Vref |
| 01 | 0 |
| 11 | Vref |
表1-比较器输出到C1下极板的映射
在第二转换周期中，电容器阵列上的总电荷没有改变：
Qtotal＝256C*Vi。
C1上的电荷为：
Q1＝128C*(-Vref)。
其余电容器阵列(C2-C9)上的总电荷为：
Qtotal-Q1＝256C*Vi-128C*(-Vref)。
因此，放大器304在第二转换周期结束时的输出电压为：
(Qtotal-Q1)/128C＝(Vi-(-Vref)/2)*2＝(Vi-Vdac)*2。
因为电容器阵列310构成了反馈系数为1/2的反馈网络，残余电压(Vi-Vdac)由于C1与阵列310的总电容的比率而被放大了一倍。
在下一转换周期中，子A/D对残余电压进行转换，而C2的下极板根据表1中所示的映射，基于第二转换周期的子A/D结果，与参考电压-Vref、地电位或Vref中的一个相连。电容器C3-C9的下极板与Vfb保持连接，而子A/D 306执行另一次转换。
工作在随后的周期中是类似的。其余电容器的连接根据子A/D306的输出而逐个地改变。相应地，反馈系数，以及由此的放大器的闭环增益，在每个连续转换步骤中增大。对于第n次转换，输出电压为：
Vo＝(Vi-Vdac)*2n。
在最后的周期中，电容器C9与放大器304的输出Vfb相连。因此，输出电压在最后的转换步骤中为：
Vo＝(Vi-Vdac)*128。
该电压由子A/D 306转换为数字码并与先前的数字输出相结合，这样为输出字DATA产生了整个数字码。如图3b中所示，转换结束，并且新的转换通过将电容器阵列310的下极板连接到Vi而开始。
在一种实施例中，放大器304的增益被调节用以对开环增益中的变化做出补偿。如果没有补偿，那么放大器的闭环带宽与稳定时间会随着开环增益的增大而减小。通过在每个连续转换周期中减小放大器304的开环增益，放大器304的闭环带宽与稳定时间可被设为恒定，或者设为符合最小稳定时间。例如，在第一转换周期中，当C1与参考电压中的一个相连并且其余电容器C2-C9与放大器304输出Vfb相连时，放大器304被设置到最大增益。在第二转换周期中，当电容器C1和C2与参考电压中的一个相连并且其余电容器C3-C9与放大器304输出Vfb相连时，放大器304被设置到1/2增益，以便维持恒定的闭环带宽。在连续转换步骤中，放大器304的增益在每一步骤中减小一倍。在本实用新型的备选实施例中，可以根据实施例及其性能指标而将放大器304的增益减小一倍以上或以下。在另外的实施例中，可以不必在每个转换周期中都减小放大器304的增益。例如，如果稳定时间是充足的，那么增益可以在早期的周期中保持恒定，随后在较晚些的周期中减小，以防稳定时间违反最小稳定时间标准。
在本实用新型的一种实施例中使用了冗余算法。子A/D 306利用了具有两个比较器的1.5位A/D，这两个比较器将放大器304的输出分别与Vref/4和-Vref/4进行比较。在图4中示出了该映射。横轴代表在第N转换周期中到1.5位A/D的输入，而纵轴代表由此在第(N+1)转换周期中所产生的残数。虚线代表由于误差而造成的映射。结果表明，只要总误差小于Vref/4，那么即使有错误的数字码，下一周期的输出电压仍然在子A/D 306的满量程之内。这一比较误差将在随后的周期中得到纠正，因为在第一转换中的可纠正残留误差将在连续转换中造成相反的误差，从而使可纠正误差的总和对输出码的影响在若干个转换周期之后趋近于零。因此，比较误差得到了补偿。因为使用了纠错，所以使用较少功率并具有较大偏移的不太精确的比较器，如动态锁存器，可以在A/D 300中使用。
在实施例中，保存在电容器阵列310上的电荷在转换过程中是恒定的。即使放大器输出具有由例如噪声、稳定误差，或者转换周期中的其他干扰所造成的误差电压，在下一周期中，输出电压仍然是由总电荷以及电容器阵列310的连接所决定的。在实施例中误差不会在各周期间积累。因此，对于噪声与稳定误差的要求是由子ADC的分辨率和性能而不是整个ADC的分辨率所决定的。因此，稳定误差和噪声可以得到很好的耐受。
在一种备选实施例中，子A/D 306可具有高于1.5位的分辨率。例如，如果使用了3.5位子A/D，那么224C，而不是128C，将会在第一转换周期之后改变连接。在图5中示例说明了与一种实施例3.5位子A/D一同使用的电容器阵列360。电容器阵列360具有第一电容器C1＝224C、第二电容器C2＝28C、第三电容器C3＝3C以及第四电容器C4＝C。一般而言，对于N位子A/D，在第一周期上改变的电容量为：
CS1＝(1-2floor(N))CTOT，
其中CTOT是电容器阵列的总电容量，而floor(N)是小于或等于N的第一个整数。于是，在下一转换中所切换的电容量为：
CS2＝(1-2floor(N))(CTOT-CS1)，
一般地，对于第Q转换周期，下一切换电容量CQ为：
其中NQ是子A/D在第Q转换周期中的分辨率。在备选实施例中，可以使用CQ的其他关系。
在一种备选实施例中，纠错和冗余是通过在第一周期之后切换96C而不是128C，对由放大器304和电容器阵列310所形成的网络使用较低的闭环增益而得以实现的。在第一周期之后，残数为(Vi-Vdac)*1.6。备选地，在第一转换之后可以切换小于128C的其他电容值。
在一种备选实施例中，最初的几个转换周期是通过将子A/D直接连接到电容器阵列310而在不使用放大器的情况下完成的。在几个周期之后当残数(Vi-Vdac)变小的时候，电容器阵列310被连接到放大器304，其用于在此后对残余电压进行放大。
在一种备选实施例中，使用了一元加权电容器阵列，而不是二进制加权电容器阵列420。图6示例说明了用于最初的两个转换周期的二进制加权电容器阵列的一部分410，以及用于最初的两个转换周期的一元加权阵列的一部分420。可以如图6中所示的那样进行使用。表2示例说明了用于最初的两个转换周期的二进制加权电容器阵列410与一元加权电容器阵列420之间的对照性映射。
表2-从子A/D输出到电容器阵列连接的映射
在另外的实施例中，A/D 300可具有高于或低于8位的分辨率，在这种情况下电容器阵列310具有至少2n个单位电容器的等同物，其中n是位的数量。
图7示例说明了根据另一实施例的，将差分输入信号VP和VN转换为12位数字OUT的A/D 500。电容器阵列512被实施为差分电容器阵列，而放大器514则被实施为运算跨导放大器(OTA)。A/D500使用两个子A/D转换器，即，2.5位子A/D 502和子A/D 510，其作为3.5位子A/D或4位子A/D工作。电容器阵列开关506由连续近似寄存器(SAR)和控制逻辑电路508，并且由开关控制逻辑电路518所控制。相位发生器516产生由A/D 500所使用的多相位时钟，而加法器和锁存器块504则累加和存储数字输出信号OUT。
A/D 500是使用250nm SiGe工艺制作在集成电路上的，并且具有差分结构用以增强电路对干扰和电源噪声的容忍度。在其中使用50MHz内部时钟为其提供时钟的电路具有峰值间差异大约为一伏的输入电压范围。在备选实施例中，可以使用其他半导体工艺、时钟频率和输入电压范围。
在一种实施例中，为了执行转换，A/D 500经由电容器阵列开关506对差分电容器阵列512上的差分输入电压VP-VM进行采样。接下来，2.5位子A/D 502对差分输入电压VP-VM进行第一A/D转换，并将差分输入电压量化为七个等级中的一个。在一种实施例中，这种转换是在采样信号上执行的。备选地，第一转换可以在电容器阵列512的上极板上的采样电压上执行，或者于采样前在差分输入电压VP-VM上执行。在第一A/D转换之后，电荷再分布步骤基于第一转换的结果和SAR控制块508内的逻辑电路，在差分电容器阵列512上执行。接下来，3.5/4位A/D转换器510在OTA 514的差分输出VFBP-VFBN上执行第二A/D转换。在第二A/D转换之后，第二电荷再分布步骤基于第一和第二转换的结果以及SAR控制块508内的逻辑电路，在差分电容器阵列512上执行。
3.5/4位A/D转换器510随后在OTA 514的差分输出VFBP-VFBN上执行3.5位第三A/D转换，跟随以基于第一、第二和第三转换的结果而在差分电容器阵列512上执行的第二电荷再分布步骤。第一、第二和第三转换的结果被存储在SAR控制块508中，用以促进电荷再分布步骤。最后，3.5/4位A/D转换器510随后在差分输出VFBP-VFBN上执行4位第四A/D转换。第一、第二、第三和第四转换的结果由产生12位输出字0UT的加法器/锁存器块504来延展和累加。
图8示例说明了与差分电容器阵列相连的电容器阵列开关的实施例示意图。在一种实施例中，差分电容器阵列具有两个对称电容器组，其各自具有大约为2.1pF的标称总等效电容。第一电容器组的上极板与节点TOPP相连，而第二电容器组的上极板与节点TOPN相连。第一、第二和第三比较开关矩阵606、604和602选择性地将第一电容器组内的电容器的下极板连接到参考电压REFP、REFN或VCM，或者到正输入电压VINP，或者到正放大器反馈节点VFBP。第一、第二和第三比较开关矩阵612、610和608选择性地将第二电容器组内的电容器的下极板连接到参考电压REFP、REFN或VCM，或者到负输入电压VINM，或者到负放大器反馈节点VFBN。
分别由信号CTL 1P和CTL1B所控制的第一比较开关矩阵606和612，在采样阶段中以及由3.5位子A/D所进行的第一转换中，初始将256fF电容器CFP1-CFP7和CFN1-CFN7的下极板分别连接到VINP和VINM。在第一转换之后，第一子阵列中的七个256fF电容器的下极板如表3中所述，根据由3.5位子A/D所进行的第一转换的结果，与REFP、VCM或REFN相连。映射是在SAR控制块508中执行的，其还存储转换结果，以使断言于电容器的下极板之上的电压直到所有转换周期结束之前都保持存在。
表3-在第一转换之后的第一电容器组的第一电容器子阵列的下极板
第二电容器组的第一子阵列中的七个256fF电容器的下极板如表4中所述，根据由3.5位子A/D所进行的第一转换的结果，与REFP、VCM或REFN相连。
表4-在第一转换之后的第二电容器组的第一电容器子阵列的下极板
分别由信号CTL2P和CTL2B所控制的第二比较开关矩阵604和610，在采样阶段中以及由3.5位子A/D所进行的第一转换中，各自初始将第一和第二电容器组的三个64fF电容器的下极板分别连接到VINP和VINM。在由2.5位A/D所进行的第二转换中，电容器CSP1-CSP3和CSN1-CSN3的下极板分别与反馈电压VFBP和VFBN相连。在第二转换之后，第二子阵列中的CSP1-CSP3的下极板如表5中所述，根据由2.5位A/D 510所进行的第二转换的结果，与REFP、VCM或REFN相连。第二电容器组的第二子阵列中的CSN1-CSN3的下极板如表5中所述，根据第二转换结果，与REFP、VCM或REFN相连。
表5-在第二转换之后的第一和第二电容器组的第二电容器子阵列的下极板
分别由信号CTL3P和CTL3B所控制的第三比较开关矩阵602和608在采样步骤中以及由3.5位子A/D所进行的第一转换中，各自初始将第一和第二电容器组的电容器CTP1-CTP7和CTN1-CTN7的下极板分别连接到VINP和VINM。在由2.5位A/D所进行的第二转换中，电容器CSP1-CSP3和CSN1-CSN3的下极板分别与反馈电压VFBP和VFBN相连。在第三3.5位转换中，电容器CTP1-CTP7经由串联64fF电容器CS1与上极板节点TOPP相连。同样地，电容器CTN1-CTN7经由串联64fF电容器CS2与上极板节点TOPN相连。在第三转换之后，第三子阵列中的CTP1-CTP7的下极板如表6中所述，根据由3.5位A/D所进行的第三转换的结果，与REFP、VCM或REFN相连。
表6-在第三转换之后的第一电容器组的第三电容器子阵列的下极板
第二电容器组的第三子阵列中的CTN1-CTN7的下极板如表7中所述，根据第二转换结果，与REFP、VCM或者REFN相连。
表7-在第三转换之后的第二电容器组的第三电容器子阵列的下极板
电容器CFN和CFP各自分别与放大器反馈信号VFBP和VFBN相连。这些电容器在最终转换中为放大器514提供反馈路径(图7)。此外，七个并联64fF电容器CG1经由串联64fF电容器CG2与TOPP相连，而七个并联64fF电容器CG3经由串联64fF电容器CG4与TOPN相连。可以对电容器CFN、CFP、CG1、CG2、CG3和CG4进行调整，以优化放大器514的动态和A/D转换器的精确度。
每个电容是由标称为大约64fF的单位电容器所构建的。例如，与第一比较开关矩阵606和612相连的256fF电容器各自是由四个并联64fF电容器构成的。在备选实施例中，可以使用不同的单位电容器值，并且/或者部分或所有电容器能够以除使用单位电容器以外的其他方式进行配置。
图9示例说明了三级运算跨导放大器(OTA)700的示意图。在一种实施例中，OTA 700的第一级具有NMOS晶体管M1和M2的差分输入对，其与输入VIP和VIM相连，并与电流源NMOS晶体管M3相连。M1和M2的漏极加载有由受控于增益控制信号S1和S2的电阻器R1-R6所构成的可编程电阻器负载。OTA 700的第一级使用NMOS晶体管M1和M2来防止DC电流从电容器阵列中泄漏。级联在第一级之后的第二级具有双极差分对Q1和Q2，其与电流源晶体管M4相连。双极差分对加载有由电阻器R7-R12所构成的可编程电阻器负载。第三级为级联输出级，其具有双极差分输入Q3和Q4，所述差分输入与NMOS电流源晶体管M10相连并且加载有由PMOS晶体管M5-M8所构成的级联电流源。在一种实施例中，级联电流源是使用本领域中已知的高摆幅级联偏置(high swing cascadebias)技术经由BIAS1和BIAS2进行偏置的，但是，也可以使用其他偏置技术。OTA 700的输出分别取自晶体管Q3和Q4的集电极上的VOM和VOP。
在一种实施例中，输出VOM和VOP的共模电压是使用开关电容器共模偏置来控制的。在第一阶段
中，第一级和第二级的电流源偏置电压TAIL与期望的共模电压VCM之间的差被跨电容器C20和C21存储。在第二阶段
中，C20和C21的第一末端分别与输出电压VOM和VOP相连，而C20和C21的第二末端则与节点CMFB相连，该节点与电流源晶体管M10的栅极相连。当
不活动时，OTA 700的第三级的输出使用SW20连接在一起。在这一阶段中，VOP和VOM被重置为VCM。在备选实施例中，也可以使用其他已知于本领域中的共模偏置技术。
放大器700的增益受控于增益控制信号S1和S2，其对第一级和第二级的负载电阻进行调节。当S1和S2未被断言时(即，当开关SW22、SW23、SW24和SW26全部打开时)，放大器700的增益在其最高设置上。当S2被断言而S1未被断言时，放大器700的增益在中等设置上；而当S1被断言时，放大器700的增益在其最低设置上。
在本实用新型的实施例中，OTA 700的增益是根据哪个转换周期在活动状态来进行调节的。因为在电容器阵列内同放大器反馈相连的电容器与同参考电压相连的电容器的比例是根据转换周期而改变的，OTA 700的闭环动态也很容易根据转换周期发生变化。例如，放大器700的稳定时间取决于系统的闭环带宽，亦即t(tau)＝1/(B*Wu)，其中B为反馈系数而Wu为单位增益带宽，如果反馈系数较低，那么系统的稳定就会较慢。此外，如果在反馈系数较高时单位增益带宽过大，那么闭环带宽也较高。因此，如果非主极点在频率上低于闭环带宽，那么系统是不稳定的。OTA 700(连同系统的其余部分)的单位增益带宽和非主极点都受到前置放大器的负载电阻的影响：
Wu＝gm1*RL*gm2*RL*gm3/C1，并且
Wp＝1/(RL*Cp)，
其中gm1、gm2和gm3分别为第一级、第二级和第三级的跨导，RL为第一级和第二级的负载电阻，C1为OTA 700的负载电容，Wp为非主极点的频率，而Cp则为存在于第一级的输出上的寄生电容。在一种实施例中，第三级决定了主极点的位置。
当反馈系数较低时，RL被增大用以加快稳定；当反馈系数较高时，RL则被减小。在一种实施例中，RL被选择使得Wp略高于闭环增益。适当的RL选择使得Wp略高于闭环增益：
1/(RL*Cp)＞B*gm1*RL*gm2*RL*gm3/C1。
在一种实施例中，增益选择信号S1和S2是根据表8进行编程的。在备选实施例中，可以使用其他的增益值。
| 步骤 | S2 | S1 |
| 采样 | X | 1 |
| 第一转换 | X | 1 |
| 第二转换 | 1 | 0 |
| 第三转换 | 1 | 0 |
| 第四转换 | 0 | 0 |
表8-根据转换周期的增益选择信号
图10示例说明了3.5/4位A/D转换器800的示意图，该转换器在一种实施例中被实施为具有差分电阻梯形电路802和比较器Comp1-Comp15的快闪A/D。比较器Comp3-Comp13为了示例说明的简单起见而未示出。差分电阻梯形电路802是输出16个差分参考电压的由电阻器组成的有分接头的电阻串，而比较器Comp1-Comp15是使用本领域中的已知技术实施的锁存动态比较器。当3.5/4位A/D转换器800用在3.5位模式中时，只使用到比较器Comp1-Comp14的输出AD2<14:1>。当3.5/4位A/D转换器800用在4位模式中时，使用到了比较器Comp1-Comp15的输出AD2<15:1>。
图11示例说明了2.5位A/D转换器820的示意图，该转换器在一种实施例中被实施为具有差分电阻梯形电路822和比较器Comp1-Comp6的快闪A/D。比较器Comp3和Comp4为了示例说明的简单起见而未示出。差分电阻梯形电路820是输出16个差分参考电压的由电阻器组成的有分接头的电阻串，而比较器Comp1-Comp6是使用本领域中的已知技术实施的锁存动态比较器。2.5位A/D转换器820输出AD1<6:1>，其指示比较器在每次转换之后的状态。
图12示出了一种实施例加法器/锁存器块850的框图，该加法器/锁存器块将来自2.5位A/D转换器502(图7)的比较器状态输出AD1<6:1>和来自3.5/4位A/D转换器510(图7)的比较器状态输出AD1<16:1>转换为输出数据OUT<12:1>。块850具有根据表9和表10，将比较器状态数据AD1<6:1>转换为二进制数据A1<3:1>的转换块852以及将比较器状态数据AD1<15:1>转换为二进制数据A1<4:1>的转换块854。在备选实施例中，可以使用其他比较器到码的映射。
| AD<6:1> | A1<3> | A1<2> | A1<1> |
| 000111 | 0 | 0 | 0 |
| 000110 | 0 | 0 | 1 |
| 000100 | 0 | 1 | 0 |
| 000000 | 0 | 1 | 1 |
| 001000 | 1 | 0 | 0 |
| 011000 | 1 | 0 | 1 |
| 111000 | 1 | 1 | 0 |
表9-从比较器状态数据AD1<6:1>到二进制数据A1<3:1>的转换
| AD<15>＊ | AD<14:1> | A2<4> | A2<3> | A2<2> | A2<1> |
| 0 | 00000001111111 | 0 | 0 | 0 | 0 |
| 0 | 00000001111110 | 0 | 0 | 0 | 1 |
| 0 | 00000001111100 | 0 | 0 | 1 | 0 |
| 0 | 00000001111000 | 0 | 0 | 1 | 1 |
| 0 | 00000001110000 | 0 | 1 | 0 | 0 |
| 0 | 00000001100000 | 0 | 1 | 0 | 1 |
| 0 | 00000001000000 | 0 | 1 | 1 | 0 |
| 0 | 00000000000000 | 0 | 1 | 1 | 1 |
| 0 | 00000010000000 | 1 | 0 | 0 | 0 |
| 0 | 00000110000000 | 1 | 0 | 0 | 1 |
| 0 | 00001110000000 | 1 | 0 | 1 | 0 |
| 0 | 00011110000000 | 1 | 0 | 1 | 1 |
| 0 | 00111110000000 | 1 | 1 | 0 | 0 |
| 0 | 01111110000000 | 1 | 1 | 0 | 1 |
| 0 | 11111110000000 | 1 | 1 | 1 | 0 |
| 1＊ | 11111110000000 | 1 | 1 | 1 | 1 |
表10-从比较器状态数据AD1<6:1>到二进制数据A1<3:1>的转换
*表示4位模式
加权累加器856对四个转换周期中的每一个的结果进行加权和累加。最终的结果根据以下表达式进行加权：
YOUT＝512*X1+64*X2+8*X3+X4
其中YOUT是12位最终累加结果，X1是经由A1<3:1>的第一转换(2.5位)的结果，X2是经由A2<4:1>的第二转换(3.5位)的结果，X3是经由A2<4:1>的第三转换(3.5位)的结果，而X4是经由A2<4:1>的第四转换(4位)的结果。在备选实施例中，可以使用其他加权系数。在一种实施例中，加权累加器856具有寄存器，并且通过对输入数据移位来执行加权函数。输出锁存器858具有寄存逻辑电路，用以缓冲12位输出字OUT<12:1>。
本领域中的技术人员也将会很容易地理解到，在仍处于本实用新型的范围内的同时可以对材料和方法做出改变。还应当明白，本实用新型提供出许多可应用的创造性概念，而不是用以示例说明实施例的具体情境。相应地，所附权利要求拟在其各自的范围内包括这样的处理工艺、机械、制造、物质组成、装置、方法或者步骤。
Claims (16)
1.一种用于执行模数(A/D)转换的电路，其特征在于，所述电路包括：
放大器，其包括输入和输出；
电容器阵列，其包括各自具有第一末端和第二末端的电容器，其中多个所述电容器的相应的第一末端各自与选择电路相连，该选择电路被配置用以将所述多个电容器中每一个的相应的第一末端个别地连接到系统输入电压、所述放大器的输出，或者多个参考电压中的一个，并且
所述多个电容器中的每一个的第二末端与所述放大器的输入相连；
A/D转换器，其与所述放大器的输出相连；
控制单元，其被配置用以：
在采样步骤中，通过控制所述选择电路将所述电容器阵列中的每个电容器的第一末端连接到所述系统输入电压，而使所述电路对所述系统输入电压进行采样，
在所述采样步骤之后，使所述A/D转换器在第一转换步骤中执行第一A/D转换，以产生第一转换结果，
在所述第一转换步骤之后，使所述选择电路在第一再分布步骤中，基于所述第一转换结果，选择性地将所述多个电容器的第一组中的每一个电容器的相应的第一末端连接到所述多个参考电压中的一个，并且将不在所述第一组中的所述多个电容器的相应的第一末端连接到所述放大器的输出，
在所述第一再分布步骤之后，使所述A/D转换器在第二转换步骤中执行第二A/D转换，以产生第二转换结果；以及
输出电路，其被配置用以执行所述第一和第二转换结果的加权求和，以产生系统输出值。
2.根据权利要求1的电路，其特征在于，
所述控制单元还被配置用以：
在所述第二转换步骤之后，使所述选择电路在第二再分布步骤中，基于所述第二转换结果，选择性地将所述多个电容器的第二组中的每一个电容器的相应的第一末端连接到所述多个参考电压中的一个，并且将不在所述第一组或第二组中的所述多个电容器的相应的第一末端连接到所述放大器的输出，并且
在所述第二再分布步骤之后，使A/D转换器在第二转换步骤中执行第三A/D转换，以产生第三转换结果；并且
所述输出电路还被配置用以执行第一、第二和第三转换结果的加权求和，以产生系统输出值。
3.根据权利要求2的电路，其特征在于，所述控制单元还被配置用以在所述第二再分布步骤中增大所述放大器的开环增益。
4.根据权利要求1的电路，其特征在于，所述控制单元还被配置用以在所述第一再分布步骤中增大所述放大器的开环增益。
5.根据权利要求4的电路，其特征在于，所述放大器包括增益选择输入，其与所述控制单元的输出相连。
6.根据权利要求1的电路，其特征在于，所述A/D转换器包括多个比较器。
7.根据权利要求1的电路，其特征在于，
所述电容器阵列包括差分电容器阵列；
所述放大器包括差分放大器；并且
所述A/D转换器包括多个差分比较器。
8.根据权利要求1的电路，其特征在于，所述A/D转换器包括3.5位A/D转换器。
9.根据权利要求8的电路，其特征在于，所述3.5位A/D转换器的输出被量化为15个等级。
10.根据权利要求1的电路，其特征在于，所述电路被配置用以执行冗余算法，以纠正转换误差。
11.根据权利要求1的电路，其特征在于，所述电容器阵列包括二进制加权阵列。
12.一种用于执行模数(A/D)转换的半导体电路，其特征在于，所述电路包括：
放大器，其包括输入、输出；
电容器阵列，其包括各自具有第一末端和第二末端的电容器，其中多个所述电容器的相应的第一末端各自与选择电路相连，该选择电路被配置用以将所述多个电容器中每一个的相应的第一末端个别地连接到系统输入电压、所述放大器的输出，或者多个参考电压中的一个，并且
所述多个电容器中的每一个的第二末端与所述放大器的输入相连；
第一A/D转换器，其与所述系统输入相连；
第二A/D转换器，其与所述放大器的输出相连；
控制单元，其被配置用以控制所述半导体电路以：
使用所述第一A/D转换器来执行第一A/D转换，以产生第一转换结果；
在采样步骤中，通过控制所述选择电路将所述电容器阵列中的每个电容器的第一末端连接到所述系统输入电压，而对所述系统输入电压进行采样，
在所述采样步骤之后，通过在第一再分布步骤中对所述选择电路进行控制，而基于所述第一转换结果，选择性地将所述多个电容器的第一组中的每一个电容器的相应的第一末端连接到所述多个参考电压中的一个，并且将不在所述第一组中的所述多个电容器的每一个的相应的第一末端连接到所述放大器的输出，
在所述第一再分布步骤之后，在第二转换步骤中通过使用所述第二A/D转换器来执行第二A/D转换，以产生第二转换结果；
在所述第二转换步骤之后，通过在第二再分布步骤中对所述选择电路进行控制，而基于所述第二转换结果，选择性地将所述多个电容器的第二组中的每一个电容器的相应的第一末端连接到所述多个参考电压中的一个，并且将不在所述第一组或第二组中的所述多个电容器的相应的第一末端连接到所述放大器的输出，并且
在所述第二再分布步骤之后，在第三转换步骤中通过使用第二A/D转换器来执行第三A/D转换，以产生第三转换结果；以及
输出电路，其被配置用以执行第一、第二和第三转换结果的加权求和，以产生系统输出值。
13.根据权利要求12的半导体电路，其特征在于，
所述控制单元还被配置用以：
在所述第三转换步骤之后，通过在第三再分布步骤中对所述选择电路进行控制而基于所述第三转换结果选择性地将所述多个电容器的第三组中的每个电容器的相应的第一末端连接到所述多个参考电压中的一个，并且将不在第一、第二或第三组中的所述多个电容器的相应的第一末端连接到所述放大器的输出，并且
在所述第三再分布步骤之后，在第四转换步骤中通过使用第二A/D转换器来执行第四A/D转换，以产生第四转换结果；并且
所述输出电路还被配置用以执行第一、第二、第三和第四转换结果的加权求和，以产生所述系统输出值。
14.根据权利要求13的半导体电路，其特征在于，
所述放大器还包括与所述控制单元相连的增益控制输入；并且
所述控制单元还被配置用以改变所述放大器的开环增益，以对反馈系数在所述第一和第二再分布步骤中的变化做出补偿。
15.根据权利要求14的半导体电路，其特征在于，所述放大器的开环增益在所述第二再分布步骤中比在所述第一再分布步骤中低。
16.根据权利要求13的半导体电路，其特征在于，
所述第一转换结果被量化为7个等级；
所述第二转换结果被量化为15个等级；
所述第三转换结果被量化为15个等级；
所述第四转换结果被量化为16个等级；并且
所述输出电路还被配置用以
向所述第一转换结果分配取值为512的权重，
向所述第二转换结果分配取值为64的权重，
向所述第三转换结果分配取值为8的权重，
向所述第四转换结果分配取值为1的权重。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201020679998XU CN201985844U (zh) | 2010-12-20 | 2010-12-20 | 用于模数(a/d)转换的系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201020679998XU CN201985844U (zh) | 2010-12-20 | 2010-12-20 | 用于模数(a/d)转换的系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN201985844U true CN201985844U (zh) | 2011-09-21 |
Family
ID=44613294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201020679998XU Expired - Lifetime CN201985844U (zh) | 2010-12-20 | 2010-12-20 | 用于模数(a/d)转换的系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN201985844U (zh) |
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| CN107404310A (zh) * | 2016-05-20 | 2017-11-28 | 富士电机株式会社 | 半导体集成电路 |
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