CN1949826A - 数字影像数据处理装置 - Google Patents

Abstract

本发明的影像处理装置包含一像素排列控制器，以及耦合该像素排列控制器的两缓冲存储器。其中，像素排列控制器可依照设定的区块大小，重新安排输入像素数据中，每一像素在缓冲存储器的相对应位置，藉此，将同一区块的各像素数据整合于同一内存的连续储存位置上。

Description

数字影像数据处理装置

技术领域

本发明是有关于一种数字影像数据处理装置，特别是与一种排列数字影像数据的装置有关。

背景技术

影像传输在目前网络普及的时代已经日益重要，然而影像十分地消耗计算机的储存容量及传输资源，尤其在网络的传输上，大的影像数据需要大量的时间来进行影像传输，且经常占用了大量网络频宽资源。因此必须要靠压缩的技术将这些数据快速而大幅度的压缩。传统上常用的压缩技术有JPEG及MPEG等。就JPEG而言，在进行压缩时需先将整个画面影像分割成多个8×8像素(pixel)大小的区块，依序储存在内存中，再进行离散余弦转换(Discrete Cosine Transform，DCT)。

参阅图1A所示为将一包含M列N行(M×N)大小的影像分割成多个K×K像素(pixel)大小区块的概略图，其中区块一包括第1至第k*k像素，区块二则包括第k*k+1至第k*2k像素，依此类推。在进行处理(例如编码)之前要先将此M列N行(M×N)大小的影像储存于内存中。但是，传统上要对此影像进行储存时，是依照像素进入顺序依序储存在内存中。换言之，其储存顺序会如图1B所示，是从第1列的第一个像素，即第1像素，依序储存至最后一像素，及第k(N-k)+k像素后，第2列的第一个像素，即第(k+1)像素，继续储存，直至第M列最后一像素，即第M*N像素，为止。

然而，此种储存方式，会造成各区块中的像素数据，如图1C所示，是分散储存在不连续的内存中。以区块1为例，其第1列的像素值数据1a(1，2…k)，若储存于内存的第1列中，则区块1的第2列数据1b(k+1，k+2…2k)，将储存于内存的第(N/K)+1列其中。如此的储存结果，会使得在作离散余弦转换时需要先从数个不连续的内存位置读取每一列的像素值数次后再组成一k*k矩阵，如此明显地会造成运算时间上的浪费。

因此，亟需一种处理装置能预先将相同区块的像素数据整合在内存的连续储存位置上，让后续的影像处理装置得以一次进行大量且连续数据的搬移，不必反复计算位置，耗费资源。例如，一次搬移K×K个像素，而非K个像素搬移K次然后再组合成一个具有K×K个像素的区块。

发明内容

因此，本发明的主要目的就是在提供一种影像数据处理装置，用以将相同区块的影像数据预先排列在连续的内存位置上。

本发明的另一目的是在提供一种可预先排列内存影像数据的装置。

本发明的再一目的是在提供一种可快速进行影像处理的架构。

根据上述的目的，本发明的影像处理装置包含一像素排列控制器，以及耦合该像素排列控制器的两缓冲存储器。其中，像素排列控制器可依照设定的区块大小，重新安排输入像素数据中，每一像素在缓冲存储器的相对应位置，藉此，将同一区块的各像素数据整合于同一内存的连续储存位置上，让后续的影像处理装置得以一次进行大量且连续数据的搬移。

本发明亦提供一重新排列像素数据的方法，首先判断是否有像素进入，并根据所传送像素，判断其水平方向地址(Hcount)是否等于水平的分辨率值，若等于此分辨率值，则水平方向地址会减去此水平分辨率值，同时将像素垂直方向地址(Vcount)加1，接着判断此加1后的垂直方向地址是否等于其所切割区块垂直列数大小。若所判断出的垂直方向地址不等于切割区块垂直列数大小，则依下式

Addr＝Base+(Vcount*k)+Mod(Hcount，k)

其中，Base＝(Hcount/k)*k*k

计算出像素于内存的对应位置。反之，若步垂直方向地址等于k，则将垂直方向地址设定为0，且切换所储存的内存，切换完成后，再根据计算出的像素对应位置，储存入切换后的内存中。

本发明亦提供一计算像素对应位置的像素排列控制器，包括一水平像素计数器、一垂直像素计数器、一除法器、两乘法器以及一加法器。其中除法器303耦接于水平像素计数器，用以将其所计数的水平方向地址与区块大小相除，并得出一商值与一余数值，其中商值送与一乘法器，来与区块大小值的平方值相乘，得一结果值。另一乘法器耦接于垂直像素计数器，用以将所计数的垂直方向地址与区块大小值相乘，得一结果值。最后加法器，将余数值和两结果值进行相加，来计算出一地址值。

附图说明

图1A所示为将一包含M列N行(M×N)大小的影像分割成多个K×K像素(pixel)大小区块的概略图。

图1B所示为将图1A像素数据进行储存时的顺序图。

图1C所示为图1A像素数据储存于内存中的概略图。

图2所示为本发明数字影像数据处理装置的概略图。

图3所示为根据一较佳实施例实现本发明像素排列控制器的详细方块图。

图4所示为本发明像素排列控制器的操作流程图。

图5A与图5B所示为利用本发明数字影像数据处理装置将图1A像素数据储存于内存中的概略图。

图6A所示为根据本发明一实施例，将本发明数字影像数据处理装置应用于系统的概略图。

图6B所示为根据本发明另一实施例将本发明数字影像数据处理装置应用于系统的概略图。

组件代表符号简单说明

100 数字影像数据处理装置

200 像素排列控制器

201 第一缓冲存储器

202 第二缓冲存储器

203 像素数据

301 水平像素计数器

302 垂直像素计数器

303 除法器

304和305 乘法器

306 加法器

307 商值

308 余数值

309 以及310结果值

400 至406步骤

600 直接内存存取装置

601 中央处理器

602 影像后续处理装置

603 直接内存存取装置

604 影像

具体实施方式

参阅图2所示为本发明数字影像数据处理装置的概略图。本发明的数字影像数据处理装置100包括一像素排列控制器200，以及耦合该像素排列控制器200的两缓冲存储器，分别为第一缓冲存储器201与第二缓冲存储器202。

根据本实施例，像素排列控制器200可依照设定的区块大小，重新安排像素数据203在第一与第二缓冲存储器201或202中的相对应位置，藉此，可将同一区块的各像素数据整合于同一内存201或202的连续储存位置上，让后续的影像处理装置得以藉由一直接内存存取装置(DMA)一次进行大量且连续的数据搬移。

除此之外，本发明的像素数据分别储存在缓冲存储器201或202中。例如，若此画面上的影像被分割成多个k×k像素(pixel)大小区块，且像素数据世是先从第一缓冲存储器201储存起，则当缓冲存储器201储存完第1至第k条的影像数据，像素排列控制器200会将像素数据的储存位置由第一缓冲存储器201切换到第二缓冲存储器202，以不中断地继续储存第k+1至第2k条线的影像数据。如此，直接内存存取装置(未显示)，得以一次进行大量且连续的数据搬移，将数据依照区块顺序读出，传给后续的影像处理装置处理或是储存到另外的内存中。且，藉由两缓冲存储器的设计，可让像素排列控制器200和后续的直接内存存取装置(DMA)同步处理，加速影像处理速度。

图3所示为根据一较佳实施例实现本发明像素排列控制器的详细方块图。本发明的像素排列控制器200包括一水平像素计数器(Hcount)301、一垂直像素计数器(Vcount)302、一除法器303、第一与第二乘法器304和305以及一加法器306。其中水平像素计数器(Hcount)301和垂直像素计数器(Vcount)302，用以分别接收水平(HS)与垂直(VS)同步性号，来计算出画面上各画素数据水平方向编号与垂直方向编号。除法器303耦接于水平像素计数器301，用以将水平像素计数器301所计算出的水平方向编号与区块大小，例如一k*k区块则为k值，相除，同时将商值307与余数值308分别送至第二乘法器305及加法器306。第一乘法器304耦接于垂直像素计数器302与加法器306之间，用以将垂直像素计数器302所计算出的垂直方向编号与区块大小k值相乘，同时将结果值309送至加法器306。第二乘法器305耦接于除法器303，并接收商值307，以与区块大小k值的平方值相乘，并送出结果值310至加法器306。加法器306则用以将余数值308和两结果值309和310进行相加，来计算出画素于缓冲存储器201或202中的相对应地址(Addr)。下式为根据图3示的计算式，并以k*k区块为例：

Addr＝Base+(垂直方向编号*k)+Mod(水平方向编号，k)

其中，Base＝INT(水平方向编号/k)*k*k

Mod(水平方向编号，k)指水平方向编号与k相除后的余数值。INT(水平方向编号/k)指水平方向编号与k相除后的商数值。

参阅图4，其所示为本发明像素排列控制器的操作流程图，请同时参阅图4与图3。首先于步骤400，像素排列控制器200会判断是否接收到像素，若有像素传入，则进入步骤402，否则会持续判断是否有像素传入。于步骤402，判断此水平像素计数器301根据接收像素所计算出的水平方向编号是否等于水平的分辨率值N，例如以图1A所示的1024*768的分辨率为例，即是检测此传入像素其在图1A中的水平方向编号是否等于1024，若N为1024，则进入步骤403。反之，则跳到步骤404进行执行。

在步骤403中，此水平方向编号会减去水平分辨率值；接着于步骤404中，判断垂直像素计数器302根据此像素所计算的垂直方向编号是否等于其所切割区块垂直列数大小，例如，以切割成8*8的区块为例，即判断垂直方向编号是否为8。若所判断出的垂直方向编号不等于8，则进入步406，由图3所示的方块图式计算出重新安排后的像素于第一缓冲存储器201中的对应地址。反之，若步404中所判断出的垂直方向编号等于8，则进入步405，将垂直像素计数器302所传送出的垂直方向编号重新设定为0，且切换所储存的缓冲存储器，例如，依本实施例，是第一缓冲存储器201切换至第二缓冲存储器202。切换完成后，进入步406，由图3所示的方块图计算出重新安排后的像素对应位置，并储存入切换后的缓冲存储器202中。

以图2所示输入像素数据203为例，当此像素数据203经过本发明的像素排列控制器200后，其排列在第一缓冲存储器201或第二缓冲存储器202中的对应地址计算过程如下所述，假设从第一缓冲存储器201开使进行储存，并以1024*768的分辨率画面数据，即N＝1024，且区块大小为8*8，即k＝8为例。请同时参阅图2至图4与图5A和图5B。其中输入像素数据203中所示的1、2…M*N，分别代表，图1A中所示第1、第2与第M*N个像素。

当图1A中所示的第1像素传送至像素排列控制器200后，因为水平像素计数器301和垂直像素计数器302，所传送出此第1像素的水平方向与垂直方向的编号均为0，亦即并不等于水平的分辨率值1024或所切割区块的垂直列数8，因此并不需进行缓冲存储器的切换。如图4所示执行步406，经除法器303以及第一与第二乘法器304和305所计算出的结果均为0，则加法器306所计算的值为0，因此第1像素要暂存在第一缓冲存储器201的地址0处，亦即，图中标示1的位置上。

当图1A中所示的第2像素传送至像素排列控制器200后，因为水平像素计数器301所传送出此第2像素的水平方向编号为1，不等于水平的分辨率值1024，而垂直像素计数器302所传送出此第2像素的垂直方向编号为0，亦不等于所切割区块的垂直列数8，因此并不需进行缓冲存储器的切换。执行步406，此时经由除法器303计算后，商值307为0，而余数值308则为1，其中商值307传送至第二乘法器305，因此第二乘法器305所计算出的结果值310亦为0。另一方面，由于垂直方向编号为0，因此第一乘法器304所计算出的结果值309亦为0。则加法器306所计算的值为1，因此第2像素要暂存在第一缓冲存储器201的地址1处，亦即，图中标示2的位置上。

依此类推，当图1A中所示的第8像素传送至像素排列控制器200后，因为其水平像素计数器301所传送出此第8像素的水平方向编号为7，不等于水平的分辨率值1024，而垂直像素计数器302所传送出此第8像素的垂直方向编号为0，亦不等于所切割区块的垂直列数8，因此并不需进行缓冲存储器的切换。此时经由除法器303计算后，商值307为0，而余数值308则为7，其中商值307传送至第二乘法器305，因此第二乘法器305所计算出的结果值310亦为0。另一方面，由于垂直方向编号为0，因此第一乘法器304所计算出的结果值309亦为0。则加法器306所计算的值为7，因此第8像素其数据要暂存在第一缓冲存储器201的地址7处，亦即，图中标示8的位置上。

而图1A中所示的第9像素传送至像素排列控制器200后，因为其水平像素计数器301所传送出此第9像素水平方向编号为8，不等于水平的分辨率值1024，而垂直像素计数器302所传送出此第9像素的垂直方向编号为0，亦不等于所切割区块的垂直列数8，因此并不需进行缓冲存储器的切换。此时经由除法器303计算后，商值307为1，而余数值308则为0，其中商值307传送至第二乘法器305，来与区块大小平方值相乘，因此第二乘法器305所计算出的结果值310为64。另一方面，由于垂直方向编号为0，因此第一乘法器304所计算出的结果值309亦为0。则最后加法器306所计算出的编号为64，因此第9像素其数据要暂存在第一缓冲存储器201的地址64处，亦即，图中标示65的位置上。换言之，其系跳过第一区块的64个像素数据后，储存在第一缓冲存储器201的地址64处。

因此，通过本发明的像素排列控制器200的重新排列后，在第一缓冲存储器201中，图1A中所示的第9像素，并非储存在图1A中所示的第8像素之后，而是跳过第一区块所有的64个像素后，储存在第一缓冲存储器201的地址64处。

而当图1A中所示的第1025个像素传送至像素排列控制器200后，因为其水平像素计数器301所传送出此第1025像素的水平方向编号为1024，等于水平的分辨率值1024，因此进入步骤403，将水平方向编号减去1024而成为0。另一方面，垂直像素计数器302所传送出此第1025像素的垂直方向编号为1，由于并不等于所切割区块的垂直列数8，因此并不需进行缓冲存储器的切换。此时经由除法器303计算后，商值307与余数值308均为0，因此第二乘法器305所计算出的结果值310亦为0。另一方面，由于垂直方向编号为1，因此第一乘法器304所计算出的结果值309为8。则最后加法器306所计算出的值为8，因此第1025像素其数据要暂存在第一缓冲存储器201地址8处，亦即，图中标示9的位置上。

另一方面，当图1A中，第9列第1行的像素，即第8193像素传送至像素排列控制器200后，水平像素计数器301所传送出此第8193像素的水平方向编号等于水平的分辨率值1024，因此进入步骤403将垂直方向编号加1，此时垂直方向编号为8，等于所切割区块的垂直列数8，此时需进行缓冲存储器的切换，由第一缓冲存储器201切换至第二缓冲存储器202进行储存，并将垂直方向编号重新设定为0。执行步骤406，经除法器303以及第一与第二乘法器304和305所计算出的结果均为0，则加法器306所计算的值为0，因此第8193个像素其数据要暂存在图5B所示的第二缓冲存储器202地址0处，亦即，图5B中标示1的位置上。依此类推，当图1A中，第9列第9行处的像素，即第8201像素数据传送至像素排列控制器200后，水平像素计数器301所传送出的此第8201像素水平方向编号为8，不等于水平的分辨率值1024。此时经由除法器303计算后，商值307为1，而余数值308则为0，其中商值307传送至第二乘法器305，来与区块大小平方值相乘，因此第二乘法器305所计算出的结果值310为64。另一方面，由于垂直方向编号为0，因此乘法器304所计算出的结果值309亦为0。则最后加法器306所计算出的地址为64，因此第8201个像素要暂存在内存地址64处，亦即，如图5B所示的缓冲存储器202中标示65的位置上，即第130区块的第一个位置上。换言之，其跳过第129区块的64个像素后，排列在第65个位置。

综上所述，本发明在缓冲存储器201储存完第1至第8条的影像数据后，像素排列控制器200会将数据储存位置由第一缓冲存储器201切换到第二缓冲存储器202，以储存第9至第16条的影像数据。换言之，本发明像素排列控制器200除了具有安排像素位置功能外，亦具有进行第一缓冲存储器201与第二缓冲存储器202切换的功能。

参阅图6A所示为将本发明数字影像数据处理装置应用于系统的概略图。本系统包括一中央处理器601、一影像后续处理装置602、一直接内存存取装置(DMA)600、一像素排列控制器200和第一与第二缓冲存储器201和202，共同耦接于一总线603上。当一影像604数据传入后，像素排列控制器，会依照影像的分辨率值以及切割区块的设定值，切换第一与第二缓冲存储器201和202，同时计算出像素储存于内存中的相对应位置，并重新排列在第一与第二缓冲存储器201和202中，使得同一区块的像素数据可整合并排列一起。因此，直接内存存取装置600，可利用大量数据搬移的方式，将像素数据依照区块顺序读出，给后续的影像处理装置602进行编码处理或是储存到其它内存装置中，供中央处理器601使用。其中，像素排列控制器200和直接内存存取装置600两者是同步在进行处理，因此可加速存取速度。

值得注意的是，直接内存存取装置600和本发明的像素排列控制器200以及第一缓冲存储器201与第二缓冲存储器202，可如图6A所示，整合于一起，亦可如图6B所示，直接内存存取装置600仅系耦接总线603上的另一装置。或者是，第一缓冲存储器201和第二缓冲存储器202可为实体上分离的两缓冲存储器或是单一缓冲存储器的两不同部分。

综合上述所言，本发明的数字影像数据处理装置可将一影像数据，根据其切割区块，将相同区块的像素数据，整合并依序排列在内存的连续位置上，让后续的直接内存存取装置，得以一次进行大量且连续数据的搬移，将数据依照区块顺序读出，传给后续的影像处理装置处理或是储存到内存中。且，本发明的数字影像数据处理装置包含两缓冲存储器，因此可让像素排列控制器和后续的直接内存存取装置进行同步处理，加速影像处理速度。

虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求的范围所界定的为准。

Claims (16)

1.一种数字影像处理装置，用以排列一M*N数字影像中的每一像素，该数字影像可分割成数个k*k区块，该装置至少包括：

一内存；以及

一像素排列控制器，耦接该内存，用决定该数字影像每一像素的地址，使得该数字影像以每k列像素为一群组，储存于该内存中，且其中每一群组的像素排列在该内存的连续地址中。

2.如权利要求1所述的装置，其特征是，还包括一直接内存存取装置耦接该内存，是用以存取储存于该内存中的像素。

3.一种数字影像处理装置，是用以排列一M*N数字影像中的每一像素，其中该数字影像可分割成数个k*k区块，该装置至少包括：

第一与第二内存；以及

一像素排列控制器，耦接该第一与第二内存，是用以切换该第一与第二内存，并决定该数字影像每一像素的地址，使得该数字影像以每k列像素为一群组，储存于该第一或第二内存中，且其中每一群组的像素是排列在该第一或第二内存的连续地址中。

4.如权利要求3所述的装置，其特征是，还包括一直接内存存取装置耦接该第一与第二内存，是用以存取储存于该第一与第二内存中的像素。

5.如权利要求3所述的装置，其特征是，所述的像素排列控制器，还包括：

一水平像素计数器，用以计算像素的水平编号；

一垂直像素计数器，用以计算像素的垂直编号；

一除法器，耦接于该水平像素计数器，用以将该水平编号除以k，以产生一商值和一余数值；

第一乘法器，耦接于该垂直像素计数器，用以将该垂直编号乘以k，以产生一第一结果值；

第二乘法器，耦接于该除法器，用以将该商值与k平方值相乘，以产生一第二结果值；以及

一加法器，耦接于该除法器、该第一乘法器和该第二乘法器，用以加总该余数值、该第一与该第二结果值，以产生一地址值。

6.如权利要求5所述的装置，其特征是，所述的地址值等于下式：

地址＝INT(水平方向编号/k)*k*k+(垂直方向编号*k)+Mod(水平方向编号，k)

其中，Mod(水平方向编号，k)指水平方向编号与k相除后的余数值，INT(水平方向编号/k)指水平方向编号与k相除后的商数值。

7.如权利要求5所述的装置，其特征是，当所述的垂直编号等于k时，垂直像素计数器会从0开始重新计数像素的垂直编号。

8.如权利要求5所述的装置，其特征是，当所述的垂直编号等于k时，像素排列控制器切换该第一与第二内存。

9.如权利要求5所述的装置，其特征是，当所述的水平编号等于N时，水平像素计数器会从0开始重新计数像素的水平位编号。

10.如权利要求3所述的装置，其特征是，切换所述的第一与第二内存，是当每储存完k列像素时进行。

11.一种数字影像处理方法，是用以安排一M*N数字影像中每一像素在一第一或第二内存中的对应地址，其中该数字影像可分割成数个k*k区块，该方法至少包括：

(a)接收一像素；

(b)判断该像素的水平编号是否为N，若为N则进入步骤(c)，否则跳至步骤(d)；

(c)将该像素水平编号减N；

(d)判断该像素的垂直编号是否为k，若为k则进入步骤(e)，否则跳至步骤(f)；

(e)切换该第一与第二内存，且将该像素垂直编号设定为0；

(f)计算该像素的地址，其中该地址是以下式计算：

地址＝INT(水平方向编号/k)*k*k+(垂直方向编号*k)+Mod

(水平方向编号，k)，其中Mod(水平方向编号，k)指水平方向编号与k相除后的余数值，INT(水平方向编号/k)指水平方向编号与k相除后的商数值；以及

(g)根据该地址计算结果，排列该像素在所述的第一或该第二内存中。

12.如权利要求11所述的方法，其特征是，在所述的步骤(g)后还包括，存取储存于该第一与第二内存中的像素，进行后续的影像处理。

13.如权利要求11所述的方法，其特征是，计算该像素的地址，至少包含下述的装置：

一水平像素计数器，用以计数该像素的水平编号；

一垂直像素计数器，用以计数该像素的垂直编号；

一除法器，耦接于该水平像素计数器，用以将该水平编号除以k，以产生一商值和一余数值；

第一乘法器，耦接于该垂直像素计数器，用以将该垂直编号乘以k，以产生一第一结果值；

第二乘法器，耦接于该除法器，用以将该商值与k平方值相乘，以产生一第二结果值；以及

一加法器，耦接于该除法器、该第一乘法器和该第二乘法器，用以加总该余数值、该第一与该第二结果值，以产生一地址值。

14.如权利要求13所述的方法，其特征是，当该垂直编号等于k时，垂直像素计数器会从0开始重新计数像素的垂直编号。

15.如权利要求13所述的方法，其特征是，当该垂直编号等于k时，会控制该第一与第二内存进行切换。

16.如权利要求13所述的方法，其特征是，当该水平编号等于N时，水平像素计数器会从0开始重新计数像素的水平编号。

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