CN1770490A - 半导体发光元件的制造方法 - Google Patents

Abstract

一种半导体发光元件的制造方法，在具有发光层(7)的第一芯片(22)的表面配置对来自发光层(7)的光透明的作为GaP衬底的第二芯片(23)。在夹紧面压5～500kg/cm²的范围内，经由具有应力缓和率1.5～3.0％的缓冲膜(24)对第一及第二芯片(22、23)的接触面作用压缩力，同时，在加热炉中进行加热。可不产生接合不良，而在整个面上接合第一及第二芯片(22、23)。

Description

半导体发光元件的制造方法

技术领域

本发明涉及例如用于照明、信息显示装置及信息传输装置等光源中的半导体发光元件的制造方法。

背景技术

目前，在发光二极管(下称LED：Light Emitting Diode)中，提高将在内部产生的光取出到外部的效率，即外部射出效率是非常重要的。

为提高外部射出效率，通常使用对发光波长透明的衬底作为LED衬底。在使用对发光波长不透明的衬底时，由于该衬底将发光的光吸收，故实质上仅可向与衬底关于放光层相反的一侧面(下面将该面称为上面)射出光。与此相对，在使用对发光波长透明的衬底时，不仅上面，还可以从其它面射出光。另外，即使在接合LED衬底侧的面(下面将该面称为下面)的情况，也可以通过上述下面反射从发光层朝向衬底侧的光，可从上面及侧面等射出。具有这种透明衬底的LED目前适用于，使用有InGaAsP类半导体材料的红外LED、或使用有AlGaAs类半导体材料的红外·红色LED、使用有GaAsP类半导体材料的黄色LED、或使用有GaP类半导体材料的绿色LED等。

另外，近年来，在使用有AlGaInP类半导体材料的红·黄·绿色LED等的开发中，将多个衬底相互直接接合的芯片接合技术开始迅速实用化。通过利用该芯片接合技术将对发光波长透明的衬底与LED衬底接合，谋求LED外部射出效率的提高。

作为这种第一现有技术，提案有，在形成于GaAs(镓砷)衬底上的AlGaInP(铝·镓·铟·磷)类半导体层的表面上通过加压和高温处理直接接合GaP(镓·磷)透明衬底的技术(参照专利第3230638号公报)。

另外，作为第二现有技术，提案有，经由含有In(铟)的接合层将LED发光层和透明层进行芯片焊接的技术(参照专利第3532935号公报)。

作为第三现有技术，提案有如下技术，在第一衬底上成长的第一外延层上经由掩模成长第二外延层，在该第二外延层上形成达到上述掩模的沟槽。然后，在上述第二外延层上芯片接合第二衬底，经由上述沟槽蚀刻上述掩模。由此，将上述第二外延层及第二衬底从上述第一衬底及第一外延层分离(参照特开2001-53056号公报)。

作为第四现有技术，提案有如下技术，形成在GaAs衬底上形成作为发光层的层积体的外延芯片，在外延芯片上以300μm的间距纵横进行刀片切割，设置宽度100μm、深度20μm的沟槽。在该外延芯片的设有沟槽的面上粘接GaP衬底后，除去上述外延芯片的GaAs衬底，形成电极，进行元件分离，形成LED芯片(参照特开2001-57441号公报)。

但是，上述各现有技术具有以下的问题。

即，在上述第一现有技术中存在如下问题，在制造LED时通常使用的直径2英寸或3英寸的芯片中，难以成品率高地、均匀地粘接透明衬底的整个面。

在申请人进行的试验中，使用图7的正面图及图8的平面图所示的夹具50，在GaAs衬底上形成AlGaInP类半导体层构成的第一芯片122的表面上粘着作为GaP透明衬底的第二芯片123，并进行加压，在加热炉内进行高温处理。上述第一及第二芯片122、123为直径2英寸的芯片。其结果是，在高温处理后，从加热炉取出芯片后，在芯片上产生裂纹，不能转移到下一工序。另外，即使在将芯片分割成1/4，进行接合的情况，由于半导体层及透明衬底的接合面的平坦性，而形成连接不良的面积较多出现。图9是表示接合前的第一芯片122的图，图10是表示进行接合后的第一及第二芯片122、123的图。如图10所示，在第一及第二芯片122、123上产生裂纹112，另外，接合部分110在芯片的中央及径向外侧以岛状产生，除此以外的部分不接合，而产生接合不良。这样，上述第一现有技术存在难以适用于LED的量产的问题。

另外，在第二现有技术中，如第一实施例所述，在成长衬底上形成LED层后，在芯片接合透明衬底之前，除去上述成长衬底。除去该成长衬底后的状态的LED层由于薄，容易破损，故存在导致成品率降低的问题。另外，如第二实施例所述，在进行芯片接合时，为抑制芯片的破损及龟裂，在芯片达到柔软的温度时，需要利用空气活塞对上述芯片进行加压的装置。因此，存在招致制造装置的复杂化及其控制的复杂化的问题。

在第三现有技术中，没有记载芯片接合工序的具体内容。

通过第四现有技术制造的LED芯片由于以300μm的间距在外延芯片上形成100μm宽度的沟槽，故存在该外延芯片和GaP衬底的接合面变小的问题。

发明内容

因此，本发明的课题在于，提供半导体发光元件的制造方法，可在芯片整个面均匀、简易且以高的成品率进行芯片接合。

为解决所述课题，本发明第一方面提供半导体发光元件的制造方法，其具有：在形成有含有发光层的至少一个半导体层的第一芯片的表面上配置对所述发光层的发光波长透明的第二芯片的工序；在所述第一芯片及第二芯片中的至少一个上设置防止该第一芯片及第二芯片的接合不良的防接合不良结构的工序；在所述第一芯片和第二芯片相接的接触面上作用压缩力，同时，加热所述接触面的工序。

根据所述结构，在所述第一芯片的表面配置所述第二芯片。在所述第一芯片及第二芯片中的至少一个上设置所述防接合不良结构。在该防接合不良结构的存在下，对所述接触面作用压缩力，同时，加热该接触面。因此，即使在所述第一芯片及第二芯片的所述接触面上相接的部分的例如热膨胀系数相互不同的情况下，也可以防止所述接触面的第一及第二芯片的接合不良。

另外，本发明第二方面提供半导体发光元件的制造方法，其具有：在形成有含有发光层的至少一个半导体层的第一芯片的表面上配置形成对所述发光层的发光波长透明的透明层的第二芯片，使该第二芯片的透明层表面接触所述第一芯片表面的工序；在所述第一芯片及第二芯片中的至少一个上设置防止该第一芯片及第二芯片的接合不良的防接合不良结构的工序；在所述第一芯片和第二芯片相接的接触面上作用压缩力，同时，加热所述接触面的工序。

根据所述结构，在所述第一芯片的表面配置所述第二芯片，使该第二芯片的透明层表面与所述第一芯片的表面相接配置。在所述第一芯片及第二芯片中的至少一个上设置所述防接合不良结构。在该接合不良结构的存在下，对所述接触面作用压缩力，同时，加热该接触面。因此，即使在所述第一芯片及第二芯片的所述接触面上相接的部分的例如热膨胀系数相互不同的情况，所述第一芯片及第二芯片也可以防止所述接触面的接合不良。

在一实施例的半导体发光元件的制造方法中，所述防接合不良结构是既在所述第一芯片及第二芯片的至少一个面上，又在所述接触面相反一侧的面上配置的应力缓冲膜。

根据所述实施例，是既在所述第一芯片及第二芯片的至少一个面上，又在所述接触面相反一侧的面上配置有所述应力缓冲膜的状态下，对所述接触面作用压缩力，同时，加热该接触面。由此，所述接触面中的应力分布的偏差(偏り)降低。因此，可防止所述接触面中的第一及第二芯片的接触不良。

在一实施例的半导体发光元件的制造方法中，所述应力缓冲膜在夹紧面压5～500kg/cm²的范围内应力缓和率为1.5～3.0％。

根据所述实施例，通过在夹紧面压5～20kg/cm²的范围内应力缓和率为1.5～3.0％的所述应力缓冲膜，可有效地降低所述第一及第二芯片接合面的应力的偏差。更优选所述应力缓冲膜在夹紧面压5～500kg/cm²的范围应力缓和率为1.8～2.5％。

在一实施例的半导体发光元件的制造方法中，所述应力缓冲膜具有0.2mm以上2.0mm以下的厚度。

根据所述实施例，通过具有0.2mm以上2.0mm以下的厚度的所述应力缓冲膜，可有效地降低所述第一及第二芯片接合面的应力的偏差。

在一实施例的半导体发光元件的制造方法中，所述防接合不良结构是面临所述接触面而以规定间隔设置的沟槽。

根据所述实施例，在面临所述接触面而以规定间隔设置的沟槽的存在下，对所述接触面作用压缩力，同时，加热该接触面。由此，所述接触面中的应力分布的偏差降低。因此，可防止所述接触面的第一及第二芯片的接合不良。另外，所述沟槽也可以设置在第一芯片和第二芯片中的任一个上。

在一实施例的半导体发光元件的制造方法中，所述沟槽以对应半导体发光元件的芯片尺寸的间隔设置。

根据所述实施例，由于所述沟槽以对应半导体发光元件的芯片尺寸的间隔设置，故可通过沿该沟槽分割第一及第二芯片，而容易地得到半导体发光元件的芯片。

在一实施例的半导体发光元件的制造方法中，所述沟槽通过切割形成。

根据所述实施例，由于所述沟槽通过蚀刻形成，故可容易地设置防接合不良结构，同时，可将第一及第二芯片分割成芯片。

在一实施例的半导体发光元件的制造方法中，所述沟槽通过蚀刻形成。

根据所述实施例，由于所述沟槽通过蚀刻形成，故可容易地设置防接合不良结构，同时，可将第一及第二芯片分割成基片。

在一实施例的半导体发光元件的制造方法中，所述沟槽具有5μm以上80μm以下的深度。

根据所述实施例，由于所述沟槽具有5μm以上80μm以下的深度，故可有效地降低所述接触面的应力分布的偏差。另外，所述沟槽优选在设有该沟槽的第一或第二芯片上为从沟槽底到和接触面相反一侧的面的厚度为100μm或100μm以上的深度。

在一实施例的半导体发光元件的制造方法中，所述防接合不良结构是厚度为100μm以上300μm以下的所述第一芯片及第二芯片中的至少一个。

根据所述实施例，通过将所述第一芯片及第二芯片中的至少一个的厚度设为100μm以上300μm以下，在对该第一芯片及第二芯片的接触面作用压缩力，同时对其进行加热时，该接触面的应力分布的偏差降低。因此，可防止所述接触面的第一及第二芯片的接合不良。

在一实施例的半导体发光元件的制造方法中，所述防接合不良结构通过磨削、蚀刻、及化学机械磨光中的至少一个形成。

根据所述实施例，通过磨削、蚀刻、及化学机械磨光中的至少一个，可容易地得到防接合不良结构。

在一实施例的半导体发光元件的制造方法中，所述第一芯片及第二芯片的至少一个具有通过MOCVD(有机金属化学气相淀积)法或MBE(分子线外延)法形成的层。

根据所述实施例，所述第一芯片及第二芯片的至少一个具有通过MOCVD法或MBE法形成的层，该层的成长需要较长的时间。因此，当将所述层从现有这样的衬底一旦分离时，需要成长为仅通过上述层就会得到规定强度的程度的较大的厚度，因此，该层的成长花费的时间变得较长，半导体发光元件的制造花费的时间变得较长。与此相对，根据所述实施例，由于不将所述层从衬底一旦分离，而可在芯片的状态下接合第一及第二芯片，故不必将所述层成长到得到规定强度的程度，因此，可缩短半导体发光元件的制造花费的时间。另外，所述层由于只要成长为发光所需要的最小限的厚度即可，故可防止该层的材料的浪费使用。

在一实施例的半导体发光元件的制造方法中，所述沟槽具有相对于形成有该沟槽的芯片的厚度1/20～1/3比例的深度。

根据所述实施例，可有效地降低所述接触面的应力分布的偏差，可有效地防止所述第一芯片和第二芯片的接合不良。在所述沟槽的深度相对于所述芯片厚度的比例大于1/3的情况，在设有该沟槽的芯片上容易产生裂纹。另一方面，在所述沟槽的深度相对于所述芯片厚度的比例小于1/20的情况，所述接触面的应力分布偏差的降低效果不足，导致所述第一芯片和第二芯片的接合面积的减小。

在一实施例的半导体发光元件的制造方法中，所述沟槽具有相对于设有该沟槽的间隔1/20～1/5比例的宽度。

根据所述实施例，可在确保所述第一芯片和第二芯片的接触面积的同时，防止该接触面的应力分布的偏差，进行接合不良的预防。在所述沟槽的宽度相对于所述间隔的比例大于1/5的情况，第一芯片和第二芯片的接触面积减少。另一方面，在所述沟槽的宽度相对于所述间隔的比例小于1/20的情况，所述接触面的应力分布偏差的降低效果不足，导致所述第一芯片和第二芯片的接合面积的减小。

附图说明

本发明从下面详述的说明和附图可更充分地理解。附图仅用于说明，对本发明没有限制。图中，

图1是表示作为本发明实施例的半导体发光元件的制造方法的接合工序的图；

图2A是表示在衬底上形成含有发光层的多个半导体层的样态的图；

图2B是表示第一芯片的图；

图2C是表示在第一芯片的表面配置第二芯片的样态的图；

图2D是表示对接合有第二芯片的第一芯片除去衬底及缓冲层的样态的图；

图2E是表示蚀刻除去第一芯片侧的蚀刻截止层的样态的图；

图2F是表示发光二极管的成品的图；

图3是表示从第二芯片侧看到的接合了的第一及第二芯片的样态的图；

图4是表示第二实施例的半导体发光元件的制造方法中的第一芯片表面的图；

图5是表示从第二芯片侧看到的接合了的第一及第二芯片的样态的图；

图6是表示第三实施例的半导体发光元件的制造方法中第一芯片的表面及侧面的图；

图7是表示现有的半导体发光元件的制造方法的接合工序的样态的正面图；

图8是表示现有的半导体发光元件的制造方法的接合工序的样态的平面图；

图9是在现有的半导体发光元件的制造方法中表示接合前的第一芯片的图；

图10是在现有的半导体发光元件的制造方法中表示进行接合之后的第一芯片及第二芯片的图。

具体实施方式

下面，参照图示的实施例详细说明本发明。

在实施例中，制造在发光层中具有四元量子阱的AsGaInP(铝镓铟磷)系的作为半导体发光元件的发光二极管。

第一实施例

图1是表示上述发光二极管的制造方法中的接合工序的图。该接合工序是将第一芯片22和第二芯片23接合的工序，经由作为防接合不良结构的应力缓冲膜的缓冲膜29对上述第一及第二芯片22、23之间的接触面作用压缩力，同时，加热上述接触面。

上述第一芯片22是在n型GaAs(镓·砷)衬底上形成有包含发光层的多个半导体层的芯片，上述第二芯片23是对来自上述发光层的光透明的p型GaP衬底23。

下面，参照图2A～图2F说明上述发光二极管的制造方法。另外，图2A～图2E中表示在上述第一芯片22及第二芯片23中要分离成基片状的部分。

首先，如图2A所示，在GaAs衬底1上形成缓冲层2、蚀刻阻止层3、电流扩散层4、缓冲层5、包覆层6、发光层7、衬垫层16、包覆层17、中间层18、附着接触层20及盖层21。上述各层通过MOCVD法成长，具有下记表1及表2这样的组成及层厚。

表1

参照序号	层名	组成	层厚
				1	衬底	GaAs	350μm
2	缓冲层	GaAs	0.5μm
				3	蚀刻截止层	Al0.7Ga0.3As	0.2μm
4	电流扩散层	Al0.6Ga0.4As	3μm
				5	缓冲层	(Al0.7Ga0.3)0.5In0.5P	0.05μm
6	包覆层	Al0.5In0.5P	1μm
				7	MQW有源层	(Al0.5Ga0.5)0.5In0.5P	0.1μm

表2

16	衬垫层	Al0.5In0.5P	0.15μm
				17	包覆层	Al0.5In0.5P	0.85μm
18	中间层	Al0.18Ga0.62In0.20P	0.12μm
				20	附着接触层	GaP	5μm
21	盖层	GaAs	0.01μm

上述表1表示从衬底1到发光层7的层的组成等。上述表2表示从上述发光层7上的衬垫层16到盖层21的层的组成等。如表1所示，上述发光层7未图示，但其由交替层积芯片层和势垒层的四次量子阱层构成。

另外，上述GaAs衬底1使上述各层的成长进行的表面的面取向构成从(100)面向<011>方向关闭15°的角度。另外，上述GaAs衬底1表面的面取向也可以为其它面取向。

另外，上述GaAs衬底1上的各层也可以使用MBE法形成。

然后，如图2B所示，除去盖层21，同时，在通过除去该盖层21而露出的附着接触层20中除去相当于2μm程度厚度的部分。而且，将除去上述部分的附着接触层20的表面利用CMP(化学机械研磨)法研磨成镜面。由此，得到第一芯片22。

然后，如图2C所示，在作为上述第一芯片22表面的附着接触层20表面配置作为第二芯片的GaP衬底23，与第一芯片GaAs衬底1的结晶轴配合。然后，进行上述第一芯片22和第二芯片23的接合工序。

在该接合工序中，使用图1所示的夹具50接合上述第一芯片22和第二芯片23。上述夹具50由石英构成，具有支承上述第一芯片22的下台51、在上述第二芯片23的图1中覆盖上侧的面的压板52、承受规定大小的力，按压上述压板52的按压部53。该按压部53通过从正面看具有近似コ字状的框体54沿上下方向导向。上述框架54与上述下台51卡合，向位于该下台51和上述按压部53之间的上述压板52适当地传递力。

在上述夹具的下台51上配置第一PBN(热分解氮化硼：热解硼氮化物)膜24，在该第一PBN膜24上配置第一芯片22及第二芯片23。在此，对上述第二芯片23也将表面进行镜面研磨，配置该镜面研磨的表面，使其与镜面研磨了上述第一芯片22的表面相接。另外，使上述第一芯片22表面的成长轴和上述第二芯片23表面的成长轴一致。构成第二芯片23的上侧面，在与上述第一及第二芯片22、23的接触面相反的一侧面上配置作为防接合不良结构的缓冲膜29。

上述缓冲膜29由在夹紧面压5～500kg/cm²的范围内具有应力缓和率为1.5～3.0％的材料构成，具有1mm的厚度。上述缓冲膜29由碳形成。另外，该缓冲膜29也可以使用例如陶瓷纤维及玻璃毛垫这样的SiO₂或Al₂O₃的含有物形成。

在上述缓冲膜29的上侧面配置第二PBN膜25，使夹具的压板52接触该第二PBN膜25的上侧面。然后，对上述夹具的按压部53施加0.6Nm的力，经由上述压板52及缓冲膜29在第二芯片23和第一芯片22的接触面上作用压缩力。在该状态下，将上述第一及第二芯片22、23与夹具50一起放入加热炉内，以750℃的温度加热一小时。在此，上述第一及第二芯片22、23的接触面通过上述缓冲膜29以应力偏差降低的状态作用压缩力。由此，在上述接触面的大致整个面上形成良好的接合界面40。

在加热结束，进行了冷却后，将接合的第一及第二芯片22、23从加热炉取出。这样，进行了芯片接合(直接接合)的第一及第二芯片22、23的接合体如图3的平面图所示，没有产生裂纹及接合不良等。

然后，如图2D所示，通过NH₄OH-H₂O₂混合溶液蚀刻除去第一芯片侧的衬底1及缓冲层2。

然后，如图2E所示，蚀刻除去第一芯片侧的蚀刻截止层3。然后，在通过除去上述蚀刻截止层3而露出的电流扩散层4的表面形成N(阴极)电极45。另一方面，通过表面部分的背面磨削使第二芯片侧的GaP衬底23形成规定厚度，在该磨削后的表面形成P(阳极)电极46。然后，为将芯片和电极45、46的连接部分合金化，在约450℃的温度下进行15分钟的热处理。然后，通过切割将形成有电极45、46的第一及第二芯片22、23分割成基片，完成图2F所示的发光二极管。

这样制造的发光二极管中，GaP衬底23和附着接触层20之间的接合状况良好。另外，在制造过程中，即使经过接合后的衬底1、缓冲层2、及蚀刻截止层3的蚀刻除去后，或在施加较大的力的切割后，也不会在接合部分产生剥离等不良。

这样，根据本实施例的半导体发光元件的制造方法，可通过较简单的方法在整个面上均匀地接合第一及第二芯片22、23。因此，可以以比目前成品率好地制造发光强度较高的发光二极管。

在上述实施例中，上述缓冲膜29在夹紧面压5～500kg/cm²的范围内，应力缓和率为1.5～3.0％，但在夹紧面压5～500kg/cm²的范围内，应力缓和率也可以为1.5～5.0％。更优选在夹紧面压5～20kg/cm²的范围内，应力缓和率为1.8～2.5％。

另外，上述缓冲膜29的厚度不限于1mm，也可以在0.2mm以上2.0mm以下之间适宜设定。

另外，上述缓冲膜29也可以不配置在第二芯片23的上侧面，而配置在第一芯片22的下侧面。

第二实施例

本实施例的半导体发光元件的制造方法中，除防接合不良结构为形成于第一芯片22表面的沟槽以外，其余与第一实施例相同。在本实施例中，与第一实施例相同的构成部分使用相同的参照符号，省略详细的说明。

在本实施例中，在形成图2B所示的第一芯片22后，在该第一芯片22的表面沿图4所示的纵横方向形成从附着接触层20的表面到达规定深度的沟槽61。该沟槽61作为防接合不良结构起作用，通过切割形成。该沟槽61优选具有相对于第一芯片22的厚度1/20～1/3比例的深度。更优选上述沟槽61的深度为5～80μm。另外，将上述沟槽61的纵方向间隔设为与发光二极管的芯片的纵向尺寸大致相同，同时，将上述沟槽61的纵向间隔设为与发光二极管芯片的横向尺寸大致相同。

然后，以上述沟槽61的形成面为上侧，与图1相同，经由第一PBN膜24将形成有上述沟槽61的第一芯片22配置在夹具的下台51上。在该第一芯片22上配置作为第二芯片的GaP衬底23，使该GaP衬底23的镜面研磨了的表面接触上述第一芯片22的沟槽形成面。在此，将上述第一芯片22表面的成长轴、和上述第二芯片23的成长轴一致配置。

然后，在上述第二芯片23的上侧配置第二PBN膜25，配置压板52，经由按压部53向第一及第二芯片22、23的接触面作用压缩力。在该状态下，通过加热炉以750℃的温度加热一小时，将其冷却，由此，得到图5所示的没有裂纹及接合不良的芯片接合体。

根据本实施例，由于在上述第一芯片22的接合面形成纵横方向的沟槽61，故通过使该沟槽61的配置间隔与芯片尺寸对应，可将第一及第二芯片22、23的接合体沿上述沟槽61较容易地分离成基片。

另外，上述沟槽61的形成方法不限于切割，也可以通过蚀刻形成。

面临接合面的沟槽也可以不设置在第一芯片22的表面，而设置在第二芯片23的表面。

上述沟槽61优选具有相对于设有该沟槽61的间距1/20～1/5比例的宽度。具体地说，上述沟槽61优选形成10μm～50μm的宽度。

另外，在本实施例中，也可以并用第一实施例的防接合不良结构。即，在第一芯片22或第二芯片23的接触面上设置沟槽61，而且，在与该第一芯片22和第二芯片23的接触面相反一侧的面配置第一实施例的与缓冲膜29相同的缓冲膜，也可以经由该缓冲膜对第一芯片22和第二芯片23的接触面作用压缩力。通过该沟槽61和缓冲膜29的相乘效果，可有效地降低接触面的应力分布的偏差，可有效地防止第一及第二芯片22、23的裂纹及接合不良。

第三实施例

本实施例的半导体发光元件的制造方法中，除防接合不良结构为形成为规定厚度的第一芯片22以外，其余与第一实施例相同。在本实施例中，与第一实施例相同的构成部分使用相同的参照符号，省略详细的说明。

在本实施例中，在形成图2B所示的第一芯片22后，如图6所示，通过背面研磨磨削该第一芯片22的GaAs衬底1侧的表面部分。通过该磨削，将上述第一芯片22的GaAs衬底1的厚度从350μm磨削到250μm程度。由此，第一芯片22的整体厚度成为256μm程度。形成该厚度的第一芯片22作为防接合不良结构起作用。

然后，以附着接触层20的表面为上侧，与图1相同，经由第一PBN膜24将削减了GaAs衬底1厚度的第一芯片22配置在夹具的下台51上。在该第一芯片22上配置作为第二芯片的GaP衬底23，使该GaP衬底23的镜面研磨了的表面与上述第一芯片22附着接触层20的表面相接。在此，将上述第一芯片22表面的成长轴、和上述第二芯片23的成长轴一致配置。

然后，在上述第二芯片23的上侧配置第二PBN膜25，配置压板52，经由按压部53向第一及第二芯片22、23的接触面作用压缩力。在该状态下，通过加热炉以750℃的温度加热一小时，将其冷却，由此，得到没有裂纹或接合不良的芯片接合体。

根据本实施例，由于在上述第一芯片22的厚度被削减的100μm以上300μm以下的范围，故可防止在上述第一及第二芯片22、23之间的接触面上在接合时产生应力的偏差。因此，可得到没有裂纹或接合不良的芯片接合体。

另外，上述第一芯片22的厚度也可以通过采用背面研磨以外的其它方法的研磨削减，另外，也可以通过蚀刻及化学机械磨光削减。

不将上述第一芯片22，而将第二芯片23的厚度形成规定的厚度，也可以将形成该厚度的第二芯片23作为防接合不良结构。

在上述实施例中，作为半导体发光元件的发光二极管具有AlGaInP四元类的发光层，但发光层的结构不限于量子阱结构，另外，也可以广泛适用于其它组成的发光二极管。即，本发明不限于红色(AlGaAs等)、蓝色(GaN、InGaN、SiC等)、黄色(AlGaInP等)、绿色(AlGaInP等)等组成及发光色，全部可适用于发光二极管。

另外，使用对来自第一芯片的发光层7的光透明的GaP衬底作为第二芯片，但也可以使用由其它材料构成的衬底。另外，第二芯片也可以是在对来自发光层7的光不透明的衬底上形成对上述光透明的透明层的芯片，此时，只要在第一芯片的表面接合上述透明层即可。

本发明也可以适用于除发光二极管以外的半导体激光等。

另外，也可以将第一～第三实施例的防接合不良结构重复两个以上使用，由此，可更有效地以没有裂纹及接合不良的状态接合第一芯片22和第二芯片23。

以上说明了本发明，但这些也可以进行各种变更。这些变更不应看作从本发明的精神和范围脱离，从业者当然明了的全部变更包含于权利要求的范围内。

Claims (15)

1、一种半导体发光元件的制造方法，其特征在于，具有：准备形成有含有发光层的至少一个半导体层的第一芯片的工序；在所述第一芯片表面配置对所述发光层的发光波长透明的第二芯片的工序；在所述第一芯片及第二芯片中的至少一个上设置防止该第一芯片及第二芯片的接合不良的防接合不良结构的工序；在所述第一芯片和第二芯片相接的接触面上作用压缩力，同时，加热所述接触面的工序。

2、一种半导体发光元件的制造方法，其特征在于，具有：准备形成有含有发光层的至少一个半导体层的第一芯片的工序的工序；在所述第一芯片的表面配置形成对所述发光层的发光波长透明的透明层的第二芯片，使该第二芯片的透明层表面与所述第一芯片表面相接的工序；在所述第一芯片及第二芯片中的至少一个上设置防止该第一芯片及第二芯片的接合不良的防接合不良结构的工序；在所述第一芯片和第二芯片相接的接触面上作用压缩力，同时，加热所述接触面的工序。

3、如权利要求1或2所述的半导体发光元件的制造方法，其特征在于，所述防接合不良结构是所述第一芯片及第二芯片的至少一个面，是配置于和所述接触面相反一侧的面的应力缓冲膜。

4、如权利要求3所述的半导体发光元件的制造方法，其特征在于，所述应力缓冲膜在夹紧面压5～500kg/cm²的范围内应力缓和率为1.5～3.0％。

5、如权利要求3或4所述的半导体发光元件的制造方法，其特征在于，所述应力缓冲膜具有0.2mm以上2.0mm以下的厚度。

6、如权利要求1或2所述的半导体发光元件的制造方法，其特征在于，所述防接合不良结构是面临所述接触面而以规定间隔设置的沟槽。

7、如权利要求6所述的半导体发光元件的制造方法，其特征在于，所述沟槽以对应半导体发光元件的芯片尺寸的间隔设置。

8、如权利要求6所述的半导体发光元件的制造方法，其特征在于，所述沟槽通过切割形成。

9、如权利要求6所述的半导体发光元件的制造方法，其特征在于，所述沟槽通过蚀刻形成。

10、如权利要求6所述的半导体发光元件的制造方法，其特征在于，所述沟槽具有5μm以上80μm以下的深度。

11、如权利要求1或2所述的半导体发光元件的制造方法，其特征在于，所述防接合不良结构是厚度为100μm～300μm的所述第一芯片及第二芯片中的至少一个。

12、如权利要求11所述的半导体发光元件的制造方法，其特征在于，所述防接合不良结构通过磨削、蚀刻、及化学机械磨光中的至少一个形成。

13、如权利要求1所述的半导体发光元件的制造方法，其特征在于，所述第一芯片及第二芯片的至少一个具有通过MOCVD法或MBE法形成的层。

14、如权利要求6所述的半导体发光元件的制造方法，其特征在于，所述沟槽具有相对于形成有该沟槽的芯片的厚度1/20～1/3比例的深度。

15、如权利要求6所述的半导体发光元件的制造方法，其特征在于，所述沟槽具有相对于设有该沟槽的间隔1/20～1/5比例的宽度。

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