CN1770407A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件，包括：栅电极(50)，形成于硅衬底32上，其间形成有栅极绝缘膜(48)；源/漏极扩散层(66n、66p)，形成于栅电极(50)两侧的硅衬底(32)中；裙状绝缘膜(58)，形成于栅电极(50)侧壁的下部分上和栅极绝缘膜(48)的侧端上；以及侧壁绝缘膜(60)，形成于栅电极50侧壁未被裙状绝缘膜(58)覆盖的露出部分和裙状绝缘膜(58)的侧表面上。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地，涉及一种包括侧壁绝缘膜的半导体器件及其制造方法，该侧壁绝缘膜形成于栅电极的侧壁上。
背景技术
随着半导体器件的集成度和速度的增长，如MOS晶体管等器件的纳米化迅速地发展。特别是栅电极不仅被形成为纳米大小，而且相对于相邻栅电极具有小的间隙。
例如，日本公开的待审专利申请号Hei 07-307465(1995)中公开了本发明的背景技术。
然而，当相邻栅电极之间的间隙较小时，该间隙常常填充有形成侧壁绝缘膜的绝缘膜。这使得为了形成构成源/漏极扩散层的杂质扩散区域而进行的离子注入变得困难。
另一方面，形成太薄的侧壁绝缘膜会使得源极扩散层和漏极扩散层之间的距离太小，这会使MOS晶体管的特性恶化，并且进一步使操作本身变得困难。
发明内容
本发明的目的是提供一种半导体器件及其制造方法，该半导体器件出于半导体器件高集成度的目的，在相邻栅电极之间具有小的间隙，但是允许无误地形成侧壁绝缘膜，同时抑制特性的恶化。
按照本发明的一方案，提供一种半导体器件，包括：栅电极，形成于半导体衬底上方，其间形成有栅极绝缘膜；源/漏极扩散层，形成于该栅电极两侧的硅衬底中；以及侧壁绝缘膜，包括裙状第一绝缘膜和第二绝缘膜，该裙状第一绝缘膜形成于该栅电极侧壁的下部上，该第二绝缘膜形成于该栅电极侧壁未被该第一绝缘膜覆盖的露出部分上和该第一绝缘膜的侧表面上。
按照本发明的另一方案，提供一种用于制造半导体器件的方法，包括以下步骤：在半导体衬底上方形成栅电极，其间形成有栅极绝缘膜；以该栅电极作为掩膜，将搀杂杂质注入到该半导体衬底中，以在该栅电极两侧的半导体衬底中形成第一杂质扩散区域；在该半导体衬底上方沉积第一绝缘膜，并各向异性地蚀刻该第一绝缘膜，以在该栅电极的侧壁上形成该第一绝缘膜；以该栅电极和该第一绝缘膜作为掩膜，将搀杂杂质注入到该半导体衬底中，以在该栅电极两侧的半导体衬底中形成第二杂质扩散区域；部分去除该第一绝缘膜，留下该栅电极侧壁下侧部分处的该第一绝缘膜；以及在该半导体衬底上方沉积第二绝缘膜，并各向异性地蚀刻该第二绝缘膜，以在栅电极侧壁未被该第一绝缘膜覆盖的露出部分上和该第一绝缘膜的侧表面上形成该第二绝缘膜。
按照本发明，形成于栅电极侧壁上的偏移侧壁绝缘膜被去除，栅电极侧壁的下端部分处被留下，由此形成裙状绝缘膜，该裙状绝缘膜覆盖与栅电极更接近的源/漏极扩散层末端，并且该侧壁绝缘膜被形成于栅电极侧壁未被裙状绝缘膜覆盖的露出部分上和裙状绝缘膜的侧表面上，由此即使相邻栅电极之间的间隙较小时，在防止特性恶化的同时仍可无误地以所需膜厚度形成侧壁绝缘膜。
附图说明
图1A-1D是按照本发明的半导体器件在其制造方法的步骤中的剖面图，其说明了本发明的原理；
图2A-2B是对于NMOS晶体管在去除偏移侧壁绝缘膜的时间周期和晶体管特性之间的关系曲线；
图3A-3B是对于PMOS晶体管在去除偏移侧壁绝缘膜的时间周期和晶体管特性之间的关系曲线；
图4是去除偏移侧壁绝缘膜的时间周期和叠加电容之间的关系曲线；
图5是本发明的裙状绝缘膜的剖面图；
图6是按照本发明第一实施例的半导体器件的剖面图，其示出了该器件的结构；
图7是按照本发明第一实施例的半导体器件的放大剖面图，其示出了该器件的结构；
图8A-8B、9A-9B、10A-10B、11A-11B、12A-12B、13A-13B、14A-14B、15A-15B、16A-16B、17A-17B、18A-18B和19A-19B是按照本发明第一实施例的半导体器件在其制造方法的步骤中的剖面图，其示出了该方法；
图20A-20B是按照本发明第一实施例改型的半导体器件的放大剖面图，其示出了该器件的结构。
图21是按照本发明第二实施例的半导体器件的剖面图，其示出了该器件的结构；
图22是按照本发明第二实施例的半导体器件的放大剖面图，其示出了该器件的结构；
图23A-23B是按照本发明第二实施例的半导体器件在其制造方法的步骤中的剖面图，其示出了该方法。
图24A-24B是按照本发明第二实施例改型的半导体器件的放大剖面图，其示出了该器件的结构。
具体实施方式
[本发明的原理]
近来，出于改善MOS晶体管特性的目的，在形成源/漏极扩散层的杂质扩散区域中设置一偏移(offset)。在这种情况下，多个侧壁绝缘膜被形成于栅电极的侧壁上，在各侧壁绝缘膜已被形成之后，通过与上面形成有侧壁绝缘膜的栅电极进行自对准，以离子注入适当地形成杂质扩散区域。
然而，当多个侧壁绝缘膜被简单形成时，有这样的风险：当相邻栅电极之间的间隙较小时，相邻栅电极之间的间隙可能填充有绝缘膜。具体而言，例如约30nm宽、约100nm高的栅电极以200nm间距形成，相邻栅电极的侧壁之间的间隙是170nm，相邻栅电极之间的间隙可能填充有绝缘膜。当相邻栅电极之间的间隙填充有绝缘膜时，使得用于形成杂质扩散区域的离子注入变得困难。
另一方面，当侧壁绝缘膜的膜厚太小时，源极扩散层和漏极扩散层之间的距离太小，这会使MOS晶体管的特性恶化，并且进一步使操作本身变得困难。
本申请的发明人孜孜以求并获得了这样的想法，即在通过与侧壁绝缘膜进行自对准已经形成杂质扩散区域之后，去除侧壁绝缘膜，并留下其下端部分，再次形成侧壁绝缘膜，由此可形成所需膜厚的侧壁绝缘膜，同时保持相邻电极之间的间隙不会填充绝缘膜。
下面参照图1A-1D、2A-2B、3A-3B、4和5来说明用于制造按照本发明的半导体器件的方法原理。
图1A-1D是按照本发明的半导体器件在其制造方法步骤中的剖视图，其说明了本发明的原理。图1A至1D左侧上的剖视图是NMOS晶体管在制造半导体器件的方法步骤中的剖视图，而图1A至1D右侧上的剖视图是PMOS晶体管在制造半导体器件的方法步骤中的剖视图。
首先，例如氧化硅膜的偏移侧壁绝缘膜16被形成于栅电极14的侧壁上，该栅电极14形成于硅衬底10上方，并且二者之间形成有栅极绝缘膜12。
然后，对于NMOS晶体管，例如以栅电极14和偏移侧壁绝缘膜16作为掩膜，通过离子注入，在栅电极14两侧上，将搀杂杂质注入到硅衬底10之中。由此，形成窄的n型第一杂质扩散区域18n，其构成了延伸源/漏极结构的延伸区域。
对于PMOS晶体管，例如以栅电极14和偏移侧壁绝缘膜16作为掩膜，通过离子注入，在栅电极14两侧上，将搀杂杂质注入到硅衬底10之中。由此，形成窄的p型第一杂质扩散区域18p，其构成了延伸源/漏极结构的延伸区域(见图1A)。
接着，例如氧化硅膜的偏移侧壁绝缘膜20被进一步形成于栅电极14的侧壁上，且该栅电极14上形成有偏移侧壁绝缘膜16。
接着，对于NMOS晶体管，以栅电极14和偏移侧壁绝缘膜16、20作为掩膜，在其上形成有偏移侧壁绝缘膜16、20的栅电极14两侧，通过例如离子注入，将搀杂杂质注入到硅衬底10之中。由此，形成比第一杂质扩散区域18n更深的n型杂质第二扩散区域22n。
对于PMOS晶体管，以栅电极14和偏移侧壁绝缘膜16、20作为掩膜，在其上形成有偏移侧壁绝缘膜16、20的栅电极14两侧，通过例如离子注入，将搀杂杂质注入到硅衬底10之中。由此，形成比第一杂质扩散区域18p更深的p型杂质第二扩散区域22p(见图1B)。
然后，偏移侧壁绝缘膜16、20从栅电极14上端被部分地去除。由此，部分留下的偏移侧壁绝缘膜16、20的裙状绝缘膜24被形成于栅电极14侧壁的下侧部分和栅极绝缘膜12的侧端上(图1C)。
然后，将说明通过湿蚀刻来部分去除偏移侧壁绝缘膜16、20以形成裙状绝缘膜24时所用的条件和晶体管特性之间的关系。
图2A-2B是对于NMOS晶体管的曲线。图2A是栅极长度Lg和阈值电压Vth之间测量的关系曲线。图2B是晶体管的ON状态电流Ion和OFF状态电流Ioff之间测量的关系曲线。栅极长度Lg是通过扫描电子显微镜来测量的。在图2A-2B的曲线中，绘出了未去除偏移侧壁绝缘膜16、20的基准情况和湿蚀刻去除的时间周期是38N、41N、45N的情况。基准情况由◆标记表示，38N去除时间周期的情况由■标记表示。42N去除时间周期的情况由△标记表示，以及45N去除时间周期的情况由×标记表示。去除时间周期38N、41N和45N是相对的时间周期，并且其外形越大，去除时间周期越长。
图3A-3B是对于PMOS晶体管的曲线。图3A是栅极长度Lg和阈值电压Vth之间测量的关系曲线。图3B是晶体管的ON状态电流Ion和OFF状态电流Ioff之间测量的关系曲线。栅极长度Lg是通过扫描电子显微镜来测量的。与图2A-2B的曲线中一样，在图3A-3B的曲线中，绘出了未去除偏移侧壁绝缘膜16、20的基准情况和湿蚀刻去除的时间周期是38N、41N、45N的情况。基准情况由◆标记表示，38N去除时间周期的情况由■标记表示。42N去除时间周期的情况由△标记表示，45N去除时间周期的情况由×标记表示。
在NMOS晶体管中，如图2A的曲线中所示，栅极长度Lg和阈值电压Vth之间的关系随偏移侧壁绝缘膜16、20的蚀刻时间周期而变化。
同时，在NMOS晶体管中，如图2B的曲线所示，偏移侧壁绝缘膜16、20的蚀刻时间周期越长，则对于相同的OFF状态电流IoffON状态电流Ion越小。
另一方面，如图3A-3B的曲线所示，即使当偏移侧壁绝缘膜16、20的蚀刻时间周期变化时，电特性基本无改变。
图4是NMOS晶体管的栅电极14和源/漏极扩散层之间叠加电容Cov的曲线，其是以湿蚀刻偏移侧壁绝缘膜16、20的不同去除时间周期来测量的，是关于去除时间周期来绘出的。与图2A-2B和3A-3B中一样，在图4中，未去除偏移侧壁绝缘膜16、20的基准情况由◆标记表示，38N去除时间周期的情况由■标记表示，42N去除时间周期的情况由△标记表示，以及45N去除时间周期的情况由×标记表示。
如图4中明显可见，随着湿蚀刻偏移侧壁绝缘膜16、20的时间周期越长，则叠加电容Cov越小。
如上所述，取决于湿蚀刻侧壁绝缘膜16、20的时间周期，NMOS晶体管电特性在很大程度上变化并恶化。这反映了这样的现象，即形成NMOS晶体管源/漏极扩散层的杂质扩散区域的表面部分(图1C虚线椭圆所封闭的区域)中的搀杂杂质浓度被湿蚀刻降低。
另一方面，本申请的发明人已确认，在NMOS晶体管和PMOS晶体管中，即使在去除偏移侧壁绝缘膜16、20的时间周期改变时，源/漏极扩散层的电阻值仍基本不变。
考虑到源/漏极扩散层的电阻值基本不变，图2A-2B和图4中所示NMOS晶体管电特性的改变和恶化，将归因于由湿蚀刻造成的搀杂杂质浓度的降低，特别是在与栅电极更接近的第一杂质扩散区域18n末端处。
因此，如果与栅电极14更接近的第一杂质扩散区域18n末端在湿蚀刻周期受到保护，则NMOS晶体管电特性的改变和恶化可得到抑制。具体而言，留下了偏移侧壁绝缘膜16、20，覆盖与栅电极14更接近的第一杂质扩散区域18n末端，即形成裙状绝缘膜24，覆盖与栅电极14更接近的第一杂质扩散区域18n末端，由此NMOS晶体管电特性的改变和恶化可得到抑制。
然后，在本发明中，通过湿蚀刻来部分去除偏移侧壁绝缘膜16、20时所用的条件被这样设定，如图5所示，裙状绝缘膜24覆盖与栅电极14更接近的第一杂质扩散区域18n、18p末端。由此，裙状绝缘膜24可通过部分去除侧壁绝缘膜16、20来形成，同时由湿蚀刻引起的搀杂杂质减少所造成的晶体管特性恶化得到抑制。
为了抑制NMOS晶体管的ON状态电流Ion减少，去除时间周期可被设定为例如38N，除38N之外。
此外，为了抑制NMOS晶体管的叠加电容Cov减少，去除时间周期可被设定为例如约20N(与图4中点划线所封闭的区域相对应的时间周期)。
在这样形成裙状绝缘膜24之后，例如氮氧化硅膜的侧壁绝缘膜26被形成于栅电极14侧壁未被裙状绝缘膜24覆盖的露出部分上和裙状绝缘膜24的侧表面上。
这里，在本发明中，偏移侧壁绝缘膜16、20从上部被部分去除，并且裙状绝缘膜24仅被形成于栅电极14侧壁上的下侧部分处。因此，即使当相邻栅电极14之间的间隙较小时，侧壁绝缘膜仍能够确实形成为所需膜厚，不让间隙填充有绝缘膜。
然后，对于NMOS晶体管，以栅电极14和侧壁绝缘膜26作为掩膜，在侧壁上形成有侧壁绝缘膜26的栅电极14两侧，通过例如离子注入，将搀杂杂质注入到硅衬底10之中。由此，形成比第二杂质扩散区域22n更深的n型第三杂质扩散区域28n。
由此，对于NMOS晶体管，形成第一杂质扩散区域18n、第二杂质扩散区域22n和第三杂质扩散区域28n的延伸源/漏极结构的源/漏极扩散层30n。
然后，对于PMOS晶体管，以栅电极14和侧壁绝缘膜26作为掩膜，在侧壁上形成有侧壁绝缘膜26的栅电极14两侧，通过例如离子注入，将搀杂杂质注入到硅衬底10之中。由此，形成比第二杂质扩散区域22p更深的p型第三杂质扩散区域28p。
由此，对于PMOS晶体管，形成第一杂质扩散区域18p、第二杂质扩散区域22p和第三杂质扩散区域28p的延伸源/漏极结构的源/漏极扩散层30p(见图1D)。
如上所述，按照本发明，偏移侧壁绝缘膜16、20从上端被部分去除，由此在栅电极14侧壁的下侧部分和栅极绝缘膜12的侧端上形成裙状绝缘膜24，覆盖第一杂质扩散区域18n、18p中的栅电极14侧面，然后形成侧壁绝缘膜26。由此，即使当相邻栅电极14之间的间隙较小时，侧壁绝缘膜26仍能确实形成为所需膜厚，不让相邻栅电极之间的间隙填充有绝缘膜，抑制了晶体管特性的恶化。
[第一实施例]
按照本发明第一实施例的半导体器件及其制造方法将参照图6、7、8A-8B、9A-9B、10A-10B、11A-11B、12A-12B、13A-13B、14A-14B、15A-15B、16A-16B、17A-17B、18A-18B和19A-19B来说明。图6是按照本实施例的半导体器件的剖面图，其示出了该器件的结构。图7是按照本实施例的半导体器件的放大图，其示出了该器件的结构。图8A-8B、9A-9B、10A-10B、11A-11B、12A-12B、13A-13B、14A-14B、15A-15B、16A-16B、17A-17B、18A-18B和19A-19B是按照本实施例的半导体器件在其制造方法的步骤中的剖面图，其示出了该方法。
首先，按照本实施例的半导体器件的结构将参照图6和7来说明。
如图6所示，沟槽34被形成于硅衬底32中。氧化硅膜36被形成于沟槽34的侧表面和底表面上。器件隔离膜36被掩埋于沟槽34中，该沟槽34侧表面和底表面上形成有氧化硅膜36。器件隔离膜38限定了器件区域40a、40b。
P阱42被形成于器件区域40a中的硅衬底32中。N阱44被形成于器件区域40b中的硅衬底32中。
NMOS晶体管46n被形成于器件区域40a中。PMOS晶体管46p被形成于器件区域40b中。
首先，将说明器件区域40a中形成的NMOS晶体管46n。
在器件区域40a中形成的硅衬底32上，形成多晶硅膜的栅电极50并具有栅极绝缘膜48形成于其间。金属硅化膜52a被形成于栅电极50上。
在栅电极50两侧的硅衬底32中，形成窄的n型第一杂质扩散区域54n，其构成延伸源/漏极结构的延伸区域。P型袋(pocket)区域56p被形成于第一杂质扩散区域54n底部之下，邻近于第一杂质扩散区域54n。
氧化硅膜的裙状绝缘膜58被形成于栅电极50侧壁的下侧部分和栅极绝缘膜48的侧端上。裙状绝缘膜58覆盖与栅电极50更接近的第一杂质扩散区域54n末端。
氮氧化硅膜的侧壁绝缘膜60被形成于栅电极50侧壁未被裙状绝缘膜58覆盖的露出部分上和裙状绝缘膜58的侧表面上。
在其上形成有侧壁绝缘膜60的栅电极50两侧的硅衬底32中，形成比第一杂质扩散区域54n更深的n型第二杂质扩散区域62n、比第二杂质扩散区域62n更深的n型第三杂质扩散区域64n。与栅电极50更接近的第二杂质扩散区域62n的末端延伸直至侧壁绝缘膜60之下。与栅电极50更接近的第三杂质扩散区域64n的末端延伸直至侧壁绝缘膜60的末端。
第一杂质扩散区域54n、第二杂质扩散区域62n和第三杂质扩散区域64n构成了延伸源/漏极结构的源/漏极扩散层66n。与栅电极50更接近的源/漏极扩散层66n的末端，即与栅电极50更接近的第一杂质扩散区域54n的末端，如上所述，被裙状绝缘膜58覆盖。
在其上形成有侧壁绝缘膜60的栅电极50两侧上，在源/漏极扩散层66n上形成金属硅化膜52b。
由此，包含栅电极50和源/漏极扩散层66n的NMOS晶体管46n被形成于器件区域40a中。
接着，将说明器件区域40b中形成的PMOS晶体管46p。
在器件区域40b中的硅衬底32上，形成多晶硅膜的栅电极50，并具有氧化硅的栅极绝缘膜48形成于其间。金属硅化膜52a被形成于栅电极50上。
在栅电极50两侧的硅衬底32中，形成窄的p型第一杂质扩散区域54p，其构成了延伸源/漏极结构的延伸区域。N型袋(pocket)区域56n被形成于第一杂质扩散区域54p底部之下，邻近于第一杂质扩散区域54p。
氧化硅膜的裙状绝缘膜58被形成于栅电极50侧壁的下侧部分和栅极绝缘膜48的侧端上。裙状绝缘膜58覆盖与栅电极50更接近的第一杂质扩散区域54p末端。
氮氧化硅膜的侧壁绝缘膜60被形成于栅电极50侧壁未被裙状绝缘膜58覆盖的露出部分上和裙状绝缘膜58的侧表面上。
在其上形成有侧壁绝缘膜60的栅电极50两侧的硅衬底32中形成比第一杂质扩散区域54p更深的p型第二杂质扩散区域62p、比第二杂质扩散区域62p更深的p型第三杂质扩散区域64p。与栅电极50更接近的第二杂质扩散区域62p的末端延伸直至侧壁绝缘膜60之下。与栅电极50更接近的第三杂质扩散区域64p的末端延伸直至侧壁绝缘膜60的末端。
第一杂质扩散区域54p、第二杂质扩散区域62p和第三杂质扩散区域64p构成了延伸源/漏极结构的源/漏极扩散层66p。与栅电极50更接近的源/漏极扩散层66p的末端，即与栅电极50更接近的第一杂质扩散区域54p的末端，如上所述，被裙状绝缘膜58覆盖。
在其上形成有侧壁绝缘膜60的栅电极50两侧的源/漏极扩散层66p上形成金属硅化膜52b。
由此，包含栅电极50和源/漏极扩散层66p的PMOS晶体管46p被形成于器件区域40b中。
图7是按照本实施例的半导体器件的栅电极50及其外围的放大剖面图。在图7中，举例说明了NMOS晶体管46n，省略了金属硅化膜52a、52b。
如图所示，裙状绝缘膜58被形成于栅电极50侧壁的下部和栅极绝缘膜48的侧端上。裙状绝缘膜58覆盖与栅电极50更接近的、构成源/漏极扩散层66n的第一杂质扩散区域54n末端。裙状绝缘膜58的侧表面例如向内凸起。
在PMOS晶体管46p的栅电极40上形成的裙状绝缘膜58与图7中所示的NMOS晶体管相同。
如上所述，按照本实施例的半导体器件的主要特征在于：在栅电极50侧壁的下部和栅极绝缘膜48的侧端上，形成了裙状绝缘膜58，其覆盖与栅电极更接近的、构成源/漏极扩散层66n、66p的第一杂质区域54n、54p末端。
如下文所述，通过部分湿蚀刻掉偏移侧壁绝缘膜形成裙状绝缘膜58，该偏移绝缘膜在用于形成第一杂质扩散区域54n、54p和第二杂质扩散区域62n、62p的离子注入中被用作掩膜。因而，即使相邻栅电极50之间的间隙较小时，仍然能够确实以所需膜厚度形成侧壁绝缘膜60，不让相邻栅电极之间的间隙填充有绝缘膜60。因此，栅电极50和源/漏极扩散层66n、66p之间的漏电流可被充分抑制。
由于裙状绝缘膜58被形成为覆盖与栅电极50更接近的第一杂质扩散区域54n、54p的末端，因此能够抑制用于形成裙状绝缘膜58的湿蚀刻所造成的晶体管特性恶化。
由于在栅电极50的下部和栅极绝缘膜48的侧端上形成介电常数为3.9的氧化硅膜作为裙状绝缘膜58，所以利用高介电常数的绝缘膜，比如氮化硅膜、氧氮化硅等，可减少边缘(fringe)电容。
接着，参照图8A-8B、9A-9B、10A-10B、11A-11B、12A-12B、13A-13B、14A-14B、15A-15B、16A-16B、17A-17B、18A-18B和19A-19B，将说明制造按照本实施例的半导体器件的方法。
首先，通过例如热氧化在硅衬底32上形成例如10nm厚的氧化硅膜68。
接着，在氧化硅膜68上，通过例如CVD(化学气相沉积)，沉积例如100-150nm厚的氮化硅膜70。
然后，通过光刻，在氮化硅膜70上形成光致抗蚀膜72，该光致抗蚀膜用于露出将形成器件隔离膜38的区域并覆盖其他区域。
然后，以光致抗蚀膜72作为掩膜，蚀刻氮化硅膜70。由此，在氮化硅膜70中形成开口74。
接着，以光致抗蚀膜72和氮化硅膜70作为掩膜，蚀刻氧化硅膜68和硅衬底32。由此，在硅衬底32中形成例如500nm深的沟槽34(见图8B)。
在已形成沟槽34之后，去除被用作掩膜的光致抗蚀膜72。
接着，通过例如热氧化，在沟槽34的侧表面和底表面上，形成例如10nm厚的氧化硅膜36(见图9A)。
接着，通过例如高密度等离子体CVD，在整个表面上沉积例如500nm厚的氧化硅膜38(见图9B)。
然后，通过例如CMP(化学机械抛光)，抛光氧化硅膜38，直至露出氮化硅膜的表面，由此去除氮化硅膜70上的氧化硅膜38(图10A)。由此，平坦化氧化硅膜38，以氧化硅膜38填充沟槽34和开口74。在氧化硅膜38已被平坦化之后，可进行热处理，以使氧化硅膜38密度增加。在例如氮气气氛中并在例如1000℃的热处理温度下，进行热处理。
接着，通过利用例如热磷酸进行湿蚀刻，去除氮化硅膜70(见图10B)。
由此，通过STI(浅沟槽隔离)形成在沟槽34中掩埋的氧化硅膜的器件隔离膜38，器件区域40a、40b由器件隔离膜38限定。为了限定器件区域40a、40b，可使用STI之外的各种方法。
然后，通过例如热氧化，在硅衬底32表面上形成氧化硅膜的牺牲氧化膜76，在硅衬底32中通过例如离子注入，分别在器件区域40a和器件区域40b中形成P阱42和N阱44(见图11A)。
然后，通过利用例如氢氟酸基化学液体进行湿蚀刻，去除牺牲氧化膜76。
接着，通过例如热氧化，在硅衬底32上形成例如2nm厚的氧化硅膜的栅极绝缘膜48。
接着，通过例如低压CVD，在整个表面上形成例如100nm厚的多晶硅膜50。膜沉积温度例如约为600℃。
然后，通过光刻，在多晶硅膜50上形成用于图案化多晶硅膜50的光致抗蚀膜78(见图12A)。
然后，以光致抗蚀膜78作为掩膜，干蚀刻多晶硅膜50，由此形成多晶硅膜的栅电极50。在栅电极50已被形成之后，去除被用作掩膜的光致抗蚀膜78(见图12B)。
接着，通过例如CVD，在整个表面上沉积例如10nm厚的氧化硅膜80(见图13A)。
然后，通过例如RIE(反应离子蚀刻)，各向异性地蚀刻氧化硅膜80。由此，在栅电极50侧壁上形成氧化硅膜的偏移侧壁绝缘膜80(见图13B)。
接着，通过光刻形成光致抗蚀膜82，其露出用于将在其中形成NMOS晶体管46n的器件区域40a并覆盖其余区域。
接着，以栅电极50、偏移侧壁绝缘膜80和光致抗蚀膜82作为掩膜，以例如3keV加速电压和1.5×1015cm-2剂量注入例如砷离子(As+)。由此，形成n型第一杂质扩散区域54n，其构成延伸源/漏极结构的延伸区域。
接着，以栅电极50、偏移侧壁绝缘膜80和光致抗蚀膜82作为掩膜，以例如7keV加速能量和4×1013cm-2剂量注入例如硼离子(B+)。由此，p型袋区域56p被形成于第一杂质扩散区域54n的底表面之下，邻近于第一杂质扩散区域54n(见图14A)。可注入铟离子(In+)替代硼离子。
在第一杂质扩散区域54n和袋区域56p已被形成之后，去除被用作掩膜的光致抗蚀膜82。
然后，通过光刻形成光致抗蚀膜84，其露出用于将在其中形成PMOS晶体管46p的器件区域40b并覆盖其余区域。
然后，以栅电极50、偏移侧壁绝缘膜80和光致抗蚀膜84作为掩膜，以例如1keV加速能量和2×1015cm-2剂量下，注入例如硼离子。由此，形成浅p型第一杂质扩散区域54p，其构成延伸源/漏极结构的延伸区域。可注入氟化硼(BF2 +)替代硼离子。
接着，以栅电极50、偏移侧壁绝缘膜80和光致抗蚀膜84作为掩膜，以例如50keV加速能量和2×1013cm-2剂量注入例如砷离子。由此，n型袋区域56n被形成于第一杂质扩散区域54p的底表面之下，邻近于第一杂质扩散区域54p(见图14B)。可注入锑离子(Sb+)替代砷离子。
在第一杂质扩散区域54p和袋区域56n已被形成之后，去除被用作掩膜的光致抗蚀膜84。
接着，通过例如CVD，在整个表面上沉积例如20-40nm厚的氧化硅膜86(见图15A)。
接着，通过例如RIE，各向异性地蚀刻氧化硅膜86。由此，氧化硅膜的偏移侧壁绝缘膜86被进一步形成于其上形成有偏移侧壁绝缘膜80的栅电极50侧壁上(见图15B)。
接着，通过光刻形成光致抗蚀膜88，其露出用于将在其中形成NMOS晶体管46n的器件区域40a并覆盖其余区域。
接着，以栅电极50、偏移侧壁绝缘膜80、86和光致抗蚀膜88作为掩膜，以例如10keV加速电压和2×1015cm-2剂量下，注入例如砷离子。由此，形成比第一杂质区域54n更深的n型第二杂质扩散区域62n(见图16A)。可注入磷离子替代砷离子。
在第二杂质扩散区域62n已被形成之后，去除被用作掩膜的光致抗蚀膜88。
接着，通过光刻形成光致抗蚀膜90，其露出用于将在其中形成器件区域40b的器件区域40b并覆盖其余区域。
接着，以栅电极50、偏移侧壁绝缘膜80、86和光致抗蚀膜90作为掩膜，以例如1keV加速能量和2×1015cm-2剂量注入例如硼离子。由此，形成比第一杂质扩散区域54p更深的p型第二杂质扩散区域62p(见图16B)。可注入氟化硼离子替代硼离子。
在第二杂质扩散区域62p已被形成之后，去除被用作掩膜的光致抗蚀膜90。
接着，通过利用例如氢氟酸基化学液体进行湿蚀刻，偏移侧壁绝缘膜80、88被去除，栅电极50侧壁的下部分处和栅极绝缘膜48的侧端处被留下。由此，形成氧化硅膜的裙状绝缘膜58，其覆盖与栅电极更接近的第一杂质扩散区域54n、54p末端(见图17A)。
在裙状绝缘膜58已被形成之后，可进行离子注入，用于补偿已被形成裙状绝缘膜58所进行的湿蚀刻减少的硅衬底32表面中的搀杂杂质。在这种情况下，通过光刻形成光致抗蚀膜(未示出)，其露出器件区域40a并覆盖其余区域；然后，以光致抗蚀膜和栅电极50作为掩膜，注入例如砷离子。在离子注入之后，去除被用作掩膜的光致抗蚀膜。以相同方式，通过光刻形成光致抗蚀膜(未示出)，其露出器件区域40b并覆盖其余区域；然后以光致抗蚀膜和栅电极50作为掩膜，注入例如硼离子。在离子注入之后，去除被用作掩膜的光致抗蚀膜。
接着，通过例如CVD，在整个表面上沉积例如80-100nm厚的氮氧化硅膜60(见图17B)。
然后，通过例如RIE，各向异性地蚀刻氮氧化硅膜60。由此，氮氧化硅膜的侧壁绝缘膜60被形成于栅电极侧壁未被裙状绝缘膜58覆盖的露出部分上和裙状绝缘膜58的侧表面上(见图18A)。
这里，偏移侧壁绝缘膜80、86从其上端被部分去除，仅有裙状绝缘膜58被形成于栅电极50侧壁的下部上。因此，即使当相邻栅电极50之间的间隙较小时，仍可形成侧壁绝缘膜60，不让相邻栅电极50之间的间隙填充有氮氧化硅膜。
接着，通过光刻形成光致抗蚀膜92，其露出用于将在其中形成NMOS晶体管46n的器件区域40a并覆盖其余区域。
然后，以栅电极50、侧壁绝缘膜60和光致抗蚀膜92作为掩膜，以8keV加速电压和1×1016cm-2剂量注入例如磷离子。由此，形成比第二杂质扩散区域62n更深的n型第三杂质扩散区域64n(见图18B)。可注入砷离子替代磷离子。
在第三杂质扩散区域64n已被形成之后，去除被用作掩膜的光致抗蚀膜92。
接着，通过例如光刻形成光致抗蚀膜94，其露出用于将在其中形成PMOS晶体管46p的器件区域40b并覆盖其余区域。
接着，以栅电极50、侧壁绝缘膜60和光致抗蚀膜94作为掩膜，以例如4keV加速能量和5×1015cm-2剂量注入例如硼离子。由此，形成比第二杂质扩散区域62p更深的p型第三杂质扩散区域64p。可注入氟化硼离子替代硼离子。
在第三杂质扩散区域64p已被形成之后，去除被用作掩膜的光致抗蚀膜94。
接着，通过例如1000℃和10秒的热处理，激活注入的搀杂杂质。由此，在器件区域40a中，形成由第一杂质扩散区域54n、第二杂质扩散区域62n和第三杂质扩散区域64n所构成的延伸源/漏极结构的源/漏极扩散层66n；并且在器件区域40b中，形成由第一杂质扩散区域54p、第二杂质扩散区域62p和第三杂质扩散区域66p所构成的延伸源/漏极结构的源/漏极扩散区域66p。
接着，在栅电极50和源/漏极扩散层66n、66p上，通过硅化工艺，形成例如15nm厚的硅化钴膜的金属硅化膜52a、52b(见图19B)。可选择性形成硅化钴膜，例如，通过溅射在整个表面上沉积5nm厚钴膜，使得钴膜和硅的露出部分选择性相互反应，然后去除尚未反应的钴膜来形成硅化钴膜。可形成硅化镍膜代替硅化钴膜作为金属硅化膜52a、52b。
由此，制造出按照本实施例的半导体器件。
如上所述，按照本实施例，偏移侧壁绝缘膜80、86被去除，栅电极50侧壁的下部和栅极绝缘膜48的侧端处被留下，由此形成裙状绝缘膜58，其覆盖与栅电极50更接近的第一杂质扩散区域54n、54p末端，并且侧壁绝缘膜60被形成于栅电极50侧壁的露出部分和裙状绝缘膜58的侧表面上，由此当相邻栅电极50之间的间隙较小时，在抑制特性恶化的同时能够无误地以所需膜厚形成侧壁绝缘膜60。
(改型)
在本实施例中，如图7所示，裙状绝缘膜58的侧表面向内凸起。然而，裙状绝缘膜58的侧表面不限于图7所示结构。图20A和20B是按照本实施例改型的半导体器件的放大剖面图，其示出了该器件的结构。
例如，如图20A所示，裙状绝缘膜58的侧表面可向外凸起。
如图20B所示，裙状绝缘膜58的侧表面可以是基本平坦的。
在图20A和20B中，示出了NMOS晶体管46n的结构，但是PMOS晶体管46p的裙状绝缘膜58的侧表面结构可与图20A和20B中所示相同。
[第二实施例]
参照图21、22和23A-23B，将说明按照本发明第二实施例的半导体器件及其制造方法。图21是按照本实施例的半导体器件的剖面图，其示出了该器件的结构。图22是按照本实施例的半导体器件的放大剖面图，其示出了该器件的结构。图23A-23B是按照本实施例的半导体器件在其制造方法步骤中的剖面图，示出了该方法。本实施例与按照第一实施例的半导体器件及其制造方法相同的部件由相同的标号表示，以免重复或简化其说明。
按照本实施例的半导体器件的结构与按照第一实施例的半导体器件的结构是基本相同的。按照本实施例的半导体器件与按照第一实施例的半导体器件不同之处在于：在前者中，在栅电极50侧壁的露出部分和裙状绝缘膜58的侧表面上形成的侧壁绝缘膜60是由氧化硅膜96和氮化硅膜98的分层膜形成的，其中后者按顺序置于前者上。
如图21所示，与按照第一实施例的半导体器件中一样，氧化硅膜的裙状绝缘膜58被形成于栅电极50侧壁的下部和栅极绝缘膜48的侧端上。裙状绝缘膜96覆盖与栅电极50更接近的第一杂质扩散区域54n、54p末端。
氧化硅膜96被形成于栅电极50侧壁未被裙状绝缘膜58覆盖的露出部分上和裙状绝缘膜58的侧表面上。
氮化硅膜98被形成于氧化硅膜96上。
由此，侧壁绝缘膜60是由氧化硅膜96和氮化硅膜98的分层膜形成的，其中后者这样按顺序置于前者上。
图22是按照本实施例的半导体器件的栅电极50及其外围的放大剖面图。在图22中示出了NMOS晶体管46n，省略了金属硅化膜52a、52b。
如图所示，与按照第一实施例的半导体器件中一样，裙状绝缘膜58被形成于栅电极50侧壁的下部上和栅极绝缘膜48的侧端上。裙状绝缘膜58覆盖与栅电极50更接近、形成源/漏极扩散层66n的第一杂质扩散区域54n末端。裙状绝缘膜58的侧表面例如向内凸起。
形成于裙状绝缘膜58上的氧化硅膜96和氮化硅膜98之间的分界面向内凸起，反映了裙状绝缘膜58的侧表面结构。
形成于PMOS晶体管46p的栅电极50上的裙状绝缘膜58与NMOS晶体管46n的栅电极50上形成的是相同的。
如上所述，形成于栅电极50侧壁未被裙状绝缘膜58覆盖的露出部分和裙状绝缘膜58的侧表面上的侧壁绝缘膜60可由多个绝缘膜分层形成。
接着，参照图23A-23B，将说明用于制造按照本实施例的半导体器件的方法。
首先，包括裙状绝缘膜58形成步骤，直至形成裙状绝缘膜58的步骤为止的步骤与图8A-17A所示按照第一实施例的用于制造半导体器件的方法的步骤是相同的，并将省略其说明。
接着，通过例如CVD，在整个表面上沉积例如10nm厚的氧化硅膜96。
接着，通过例如CVD，在整个表面上沉积例如70nm厚的氮化硅膜98(见图23A)。
接着，通过例如RIE分别各向异性地蚀刻氮化硅膜98和氧化硅膜96。由此，氧化硅膜96和氮化硅膜98(后者按顺序置于前者上)的分层侧壁绝缘膜60被形成于栅电极50侧壁未被裙状绝缘膜58覆盖的露出部分上和裙状绝缘膜58的侧表面上(见图23B)。
形成第三杂质扩散区域62n、62p的步骤之后的步骤与图18B至19B所示按照第一实施例用于制造半导体器件的方法是相同的，并将省略其说明。
如上所述，按照本实施例，偏移侧壁绝缘膜80、86被去除，栅电极50侧壁的下部分和栅极绝缘膜48的侧端处被留下，由此形成裙状绝缘膜58，其覆盖与栅电极50更接近的第一杂质扩散区域54n、54p，以及侧壁绝缘膜60被形成于栅电极50侧壁的露出部分和裙状绝缘膜58的侧表面上，由此当相邻栅电极50之间的间隙较小时，在抑制特性恶化的同时能够无误地以所需膜厚度形成侧壁绝缘膜60。
(改型)
在本实施例中，如图22所示，裙状绝缘膜58的侧表面向内凸起。然而，裙状绝缘膜58的侧表面不限于图22所示结构。图24A和24B是按照本实施例改型的半导体器件的放大剖面图，示出了该器件的结构。
例如，如图24A所示，裙状绝缘膜58的侧表面可向外凸起。在这种情况下，氧化硅膜96和氮化硅膜98之间的分界面具有基本向外凸起的部分，反映了裙状绝缘膜58的侧表面结构。
如图24B所示，裙状绝缘膜58的侧表面可基本是平面。在这种情况下，氧化硅膜96和氮化硅膜98之间的分界面具有基本为平面的部分，反映了裙状绝缘膜58的侧表面结构。
在图24A和24B中，示出了NMOS晶体管46n的结构，但是PMOS晶体管46p可具有与图24A和24B所示的裙状绝缘膜58的侧表面相同的结构。
  [改型实施例]
  本发明不限于上述实施例，可覆盖其他各种改型。
例如，在上述实施例中，说明了包含NMOS晶体管46n和PMOS晶体管46p的CMOS晶体管。然而，本发明可应用于单个NMOS晶体管或单个PMOS晶体管的制造。
在上述实施例中，栅电极50由多晶硅膜形成，但是栅电极50的材料和结构不限于上述。例如，栅电极50可具有在多晶硅膜上形成的金属膜的分层多金属结构。
在上述实施例中，裙状绝缘膜58由氧化硅膜形成，但是裙状绝缘膜58的材料不限于氧化硅膜。例如，形成裙状绝缘膜58的氧化硅膜可含有碳。
在上述实施例中，侧壁绝缘膜60由氮氧化硅膜、氧化硅膜96和氮化硅膜98的分层膜形成。侧壁绝缘膜60的材料和结构不限于上述。例如，形成侧壁绝缘膜60的氮氧化硅膜、氧化硅膜和氮化硅膜可含有碳。侧壁绝缘膜60可以是两个或更多绝缘膜的分层。例如，侧壁绝缘膜60可由氧化硅膜、氮化硅膜和氧化硅膜的分层膜形成，其中一个按顺序置于另一个之上。

Claims (19)

1.一种半导体器件，包括：
栅电极，形成于半导体衬底上方，二者之间形成有栅极绝缘膜；
源/漏极扩散层，形成于该栅电极两侧的该半导体衬底中；以及
侧壁绝缘膜，包括：裙状第一绝缘膜，形成于该栅电极侧壁的下部上；以及第二绝缘膜，形成于该栅电极侧壁未被该第一绝缘膜覆盖的露出部分上和该第一绝缘膜的侧表面上。
2.如权利要求1所述的半导体器件，其中：
该第一绝缘膜覆盖与该栅电极更接近的该源/漏极扩散层末端。
3.如权利要求1所述的半导体器件，其中：
该源/漏极扩散层还包括：第一杂质扩散区域，构成延伸源/漏极结构的延伸区域；第二杂质扩散区域，其与该栅电极更接近的末端位于该第二绝缘膜之下，且比该第一杂质扩散区域更深；以及第三杂质扩散区域，其与该栅电极更接近的末端被延伸到该第二绝缘膜末端，且比该第二杂质扩散区域更深。
4.如权利要求2所述的半导体器件，其中：
该源/漏极扩散层还包括：第一杂质扩散区域，构成延伸源/漏极结构的延伸区域；第二杂质扩散区域，其与该栅电极更接近的末端位于该第二绝缘膜之下，且比该第一杂质扩散区域更深；以及第三杂质扩散区域，其与该栅电极更接近的末端被延伸到该第二绝缘膜末端，且比该第二杂质扩散区域更深。
5.如权利要求1所述的半导体器件，其中：
该第一绝缘膜由氧化硅膜形成。
6.如权利要求1所述的半导体器件，其中：
该第二绝缘膜由氮氧化硅膜形成。
7.如权利要求1所述的半导体器件，其中：
该第二绝缘膜是第三绝缘膜和第四绝缘膜的分层膜，其中后者按顺序置于前者之上。
8.如权利要求7所述的半导体器件，其中：
该第三绝缘膜由氧化硅膜形成；以及
该第四绝缘膜由氮化硅膜形成。
9.如权利要求1所述的半导体器件，其中：
该第二绝缘膜是第三绝缘膜、第四绝缘膜和第五绝缘膜的分层膜，其中一个按顺序置于另一个之上。
10.如权利要求9所述的半导体器件，其中：
该第三绝缘膜由氧化硅膜形成；
该第四绝缘膜由氮化硅膜形成；以及
该第五绝缘膜由氧化硅膜形成。
11.一种用于制造半导体器件的方法，包括以下步骤：
在半导体衬底上方形成栅电极，二者之间形成有栅极绝缘膜；
以该栅电极作为掩膜，将搀杂杂质注入到该半导体衬底中，以在该栅电极两侧的该半导体衬底中形成第一杂质扩散区域；
在该半导体衬底上方沉积第一绝缘膜，并各向异性地蚀刻该第一绝缘膜，以在该栅电极的侧壁上形成该第一绝缘膜；
以该栅电极和该第一绝缘膜作为掩膜，将搀杂杂质注入到该半导体衬底中，以在该栅电极两侧的半导体衬底中形成第二杂质扩散区域；
部分去除该第一绝缘膜，留下该栅电极侧壁下部处的该第一绝缘膜；以及
在该半导体衬底上方沉积第二绝缘膜，并各向异性地蚀刻该第二绝缘膜，以在该栅电极侧壁未被该第一绝缘膜覆盖的露出部分上和该第一绝缘膜的侧表面上形成该第二绝缘膜。
12.如权利要求11所述的用于制造半导体器件的方法，其中：
在部分去除该第一绝缘膜的步骤中，该第一绝缘膜被部分去除，被留下的该第一绝缘覆盖与该栅电极更接近的该第一杂质扩散区域末端。
13.如权利要求11所述的用于制造半导体器件的方法，在形成该栅电极的步骤之后和在形成该第一杂质扩散区域的步骤之前，进一步包括以下步骤：
在该半导体衬底上方沉积第三绝缘膜，并各向异性地蚀刻该第三绝缘膜，以在该栅电极的侧壁上形成该第三绝缘膜；并且其中
在形成该第一绝缘膜的步骤中，该第一绝缘膜还被形成于该栅电极的侧壁上，该栅电极的侧壁上形成有该第三绝缘膜；以及
在部分去除该第一绝缘膜的步骤中，该第三绝缘膜连同该第一绝缘膜一起被部分去除，且被部分留在该栅电极侧壁的下部处。
14.如权利要求12所述的用于制造半导体器件的方法，在形成该栅电极的步骤之后和在形成该第一杂质扩散区域的步骤之前，还包括步骤：
在该半导体衬底上方沉积第三绝缘膜，并各向异性地蚀刻第三绝缘膜，以在该栅电极的侧壁上形成该第三绝缘膜；并且其中
在形成该第一绝缘膜的步骤中，该第一绝缘膜还被形成于该栅电极的侧壁上，该栅电极的侧壁上形成有该第三绝缘膜；以及
在部分去除该第一绝缘膜的步骤中，该第三绝缘膜连同该第一绝缘膜—起被部分去除，且被部分留在该栅电极侧壁的下部处。
15.如权利要求11所述的用于制造半导体器件的方法，在部分去除该第一绝缘膜的步骤之后和在形成该第二绝缘膜的步骤之前，还包括步骤：
将搀杂杂质注入到该栅电极两侧的该半导体衬底中。
16.如权利要求12所述的用于制造半导体器件的方法，在部分去除该第一绝缘膜的步骤之后和在形成该第二绝缘膜的步骤之前，还包括步骤：
将搀杂杂质注入到该栅电极两侧的该半导体衬底中。
17.如权利要求11所述的用于制造半导体器件的方法，在形成第二绝缘膜的步骤之后，还包括步骤：
以该栅电极和该第二绝缘膜作为掩膜，将搀杂杂质注入到该半导体衬底中，以在该栅电极两侧的半导体衬底中形成第三杂质扩散区域。
18.如权利要求12所述的用于制造半导体器件的方法，在形成第二绝缘膜的步骤之后，还包括步骤：
以该栅电极和该第二绝缘膜作为掩膜，将搀杂杂质注入到该半导体衬底中，以在该栅电极两侧的该半导体衬底中形成第三杂质扩散区域。
19.如权利要求11所述的用于制造半导体器件的方法，其中：
该第一绝缘膜通过湿蚀刻被部分去除。
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